CN1797606B - 高频同步半导体器件中的等待时间控制装置和方法 - Google Patents

高频同步半导体器件中的等待时间控制装置和方法 Download PDF

Info

Publication number
CN1797606B
CN1797606B CN2005101033446A CN200510103344A CN1797606B CN 1797606 B CN1797606 B CN 1797606B CN 2005101033446 A CN2005101033446 A CN 2005101033446A CN 200510103344 A CN200510103344 A CN 200510103344A CN 1797606 B CN1797606 B CN 1797606B
Authority
CN
China
Prior art keywords
signal
period
binary code
clock signal
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2005101033446A
Other languages
English (en)
Other versions
CN1797606A (zh
Inventor
金始弘
尹相植
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1797606A publication Critical patent/CN1797606A/zh
Application granted granted Critical
Publication of CN1797606B publication Critical patent/CN1797606B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

本发明涉及用于控制同步半导体器件中的等待时间的装置和方法。其中用于控制同步半导体器件中的等待时间的装置，包括：第一计数块，计数第一时钟信号的循环以由此产生第一二进制码；延迟块，用于将第一时钟信号延迟预定延迟量以产生第二时钟信号；第二计数块，计数第二时钟信号的循环以由此产生第二二进制码；以及码比较块，用于响应于命令而存储所述第二二进制码，并比较所述第一二进制码与所述第二二进制码，以由此产生等待时间控制信号。根据本发明的等待时间控制单元改善了同步半导体器件的等待时间控制；并且特别通过减小延迟而较快地产生等待时间控制信号。因此，通过使用根据本发明的等待时间控制单元，同步半导体器件可提高操作速度。

Description

高频同步半导体器件中的等待时间控制装置和方法 
技术领域
本发明是关于半导体器件中的等待时间(latency)控制装置及方法；并且，更具体地，涉及这样的装置及方法，用于通过减小同步半导体器件中的信号延迟而较快地产生等待时间控制信号以便改善高频条件下同步半导体器件的操作速度。 
背景技术
在同步半导体存储器件中，数据是与由外部器件供应的时钟信号同步输入或输出的。这样，在包括同步半导体存储器件的常规系统中，控制器可在将诸如读取指令的命令输入到该同步半导体存储器件中之后，设置从该同步半导体存储器件输出有效数据的预定时序。 
上述输出有效数据的预定时序涉及该同步半导体存储器件的等待时间。在DRAM规范中，有作为AC参数的多个等待时间以便确保DRAM的输出值改变及DRAM操作步骤发生在准确或正确的时间。特别地，作为AC参数之一的CAS等待时间指的是在读取指令输入到同步半导体存储器件后，直至响应于该读取指令而输出有效数据的时段。在此，CAS等待时间的单位是外部时钟信号的一个循环，即tCC。例如当CAS等待时间为2时，对应于读取指令的数据应当在自输入该读取指令至同步半导体存储器件的时序的外部时钟信号的两个循环后输出至外部器件。 
换言之，如果同步半导体存储器件收到读取指令及地址，则该同步半导体存储器件响应于该地址而感测数据，且在预定时间后，即在对应于CAS等待时间的预定值的外部时钟信号循环后，输出所感测的数据。 
为了实现前述操作，所述同步半导体存储器件包括用于产生优选等待时间控制信号的等待时间控制单元，所述优选等待时间控制信号被用于在多个等待时间的预定值下正常执行该同步半导体存储器件的操作，所述多 个等待时间例如为CAS等待时间(CL)、加法等待时间(AL)及写入等待时间(WL)。 
图1为时序图，描述低频下的常规同步半导体器件的等待时间控制操作。如所示，图1示出外部时钟信号ECLK的循环超过5纳秒的情况下的等待时间控制操作。 
如果读取命令RD_CMD在外部时钟信号ECLK的预定上升沿输入到该常规同步半导体器件，则在自该预定上升沿的预定读取延迟时间tREAD后，内部读取控制信号INT_READ被激励。该内部读取控制信号INT_READ是一种用于指示常规同步半导体器件以读取模式操作的控制信号。内部读取控制信号INT_READ响应于所输入的读取命令RD_CMD被使能，然后在预定时间后被禁止。 
此外，所述常规同步半导体器件包括延迟锁定环块(以下称为DLL)，用于以与外部时钟信号ECLK同步的时序输出一输出数据DQ。延迟锁定环块DLL响应于外部时钟信号ECLK而产生DLL时钟信号CLK_DLL。具体地，DLL时钟信号CLK_DLL的相位领先于外部时钟信号ECLK的相位，原因在于应当配置传输自单位单元(unit cell)输出的数据的数据输出路径具有预定延迟量。 
通常，DLL时钟信号CLK_DLL与输出数据DQ间的相位差被表示为数据输出延迟(以下称为tDLL)。参考图1，因输出数据DQ与外部时钟信号ECLK同步，数据输出延迟tDLL可被视为DLL时钟信号CLK_DLL与外部时钟信号ECLK的上升沿之间的时序差。 
在如图1所示的低频下操作的常规同步半导体器件中，因数据输出延迟tDLL比外部时钟信号的一个循环tCC相对短，可防止DLL时钟信号CLK_DLL的相位领先于内部读取控制信号INT_READ的相位。如果CAS等待时间(CL)为1，则输出数据DQ在内部读取控制信号INT_READ的激励期间，在DLL时钟信号CLK_DLL的上升沿被锁存；并在内部读取控制信号INT_READ的激励期间，在外部时钟信号ECLK的上升沿通过数 据引脚而输出。结果，输出数据DQ与外部时钟信号ECLK的下一个上升沿同步，即自读取命令输入时序、例如当所输入的读取命令RD_CMD被输入时外部时钟信号ECLK的上升沿的一个循环后。 
同样，参考图1，如果CAS等待时间(CL)超过1，则在内部读取控制信号INT_READ的激励期内，在自读取命令的输入时序的CL-1个循环的上升沿后，在DLL时钟信号的上升沿锁存输出数据DQ。换言之，在自读取命令输入时序移位外部时钟信号ECLK的CL-1个循环的时序处激励内部读取控制信号INT_READ，然后在自读取命令输入时序的外部时钟信号ECLK的CL个循环后输出所述输出数据DQ。例如，如果CAS等待时间(CL)为2，则在自读取命令输入时序的一个循环后激励内部读取控制信号INT_READ。在激励内部读取控制信号INT_READ后，在DLL时钟信号DLL_CLK的上升沿锁存输出数据DQ。在此，由于输出数据DQ在自读取命令输入时序的两个循环被同步化，因此满足了CAS等待时间为2。 
如以上所述，在低频下的常规同步半导体器件中，等待时间控制并不困难。但随着同步半导体器件的操作速度的提高，即同步半导体器件在较高频率条件下操作，等待时间控制变得较为困难。 
图2为时序图，描述用于在高频下的另一个常规同步半导体器件的等待时间控制的操作。如所示，图1示出外部时钟信号ECLK的一个循环小于5纳秒的情况下的等待时间控制操作。 
由于所述同步半导体器件在较高频率条件下操作，因此外部时钟信号ECLK的周期较短。另一方面，不考虑同步半导体器件的操作速度就不能自由控制读取延迟时间tREAD及数据输出延迟tDLL。因此在这种情况下，出现了DLL时钟信号DLL_CLK的上升沿领先于内部读取控制信号INT_READ的上升沿的情况。 
如果DLL时钟信号DLL_CLK的上升沿领先于内部读取控制信号INT_READ的上升沿，则DLL时钟信号DLL_CLK被延迟一预定时间，以便将内部读取控制信号INT_READ延迟外部时钟信号ECLK的预定循 环。即，内部读取控制信号INT_READ是基于经延迟的DLL时钟信号DLL_CLK来激励的。 
参考图2，描述了当CAS等待时间(CL)为4时同步半导体器件的操作。为了满足CAS等待时间(CL)为4的条件，同步半导体器件另外产生第一延迟时钟信号clkoe10及第二延迟时钟信号clkoe20。这里，第一延迟时钟信号clkoe10是通过将DLL时钟信号CLK_DLL延迟第一延迟时间tDLY1而内部产生的，而第二延迟时钟信号clkoe20是通过将DLL时钟信号CLK_DLL延迟第二延迟时间tDLY2而内部产生的。接着，在第一延迟时钟信号clkoe10的第一上升沿锁存内部读取控制信号INT_READ，以由此产生第一输出使能信号oe10，其比内部读取控制信号INT_READ更晚激励。第一输出使能信号oe10具有与内部读取控制信号INT_READ相同的周期。 
为了产生第二输出使能信号oe20，在第二延迟时钟信号clkoe20的第二上升沿锁存第一输出使能信号oe10。结果，具有与第一输出使能信号oe10相同的周期的第二输出使能信号比第一输出使能信号oe10更晚激励。此外，第二输出使能信号oe20由DLL时钟信号CLK_DLL锁存，以由此产生等待时间控制信号Late_con。 
结果，等待时间控制信号Late_con的周期与内部读取控制信号INT_READ的周期相同。此外，该等待时间控制信号Late_con比内部读取控制信号INT_READ晚预定的循环，例如图2的三个循环3tCC。 
如果在等待时间控制信号Late_con的使能期间，输出数据DQ由DLL时钟信号CLK_DLL锁存，则在自读取命令RD_CMD被输入时的时序的4个时钟循环，即CL＝4后，与外部时钟信号ECLK同步地输出输出数据DQ。 
然而，由于以上说明的将内部读取控制信号INT_READ延迟预定时间的等待时间控制方法是在内部读取控制信号INT_READ产生后开始，等待时间控制信号Late_con应在输出数据DQ被锁存于DLL时钟信号 CLK_DLL时的预定时序之前产生。这样，由于CAS等待时间增加，用于产生等待时间控制信号Late_con的内部操作较为复杂，且等待时间控制信号Late_con和内部读取控制信号INT_READ间的延迟量增加。结果，在CAS延迟增加的高频条件下，以上延迟量是对提高同步半导体器件的操作速度的关键限制。 
发明内容
因此，本发明的目的是提供一种装置和方法，用于改善同步半导体器件中的延迟控制，以便提高该同步半导体器件的操作速度。 
根据本发明的一个方面，提供一种用于控制同步半导体器件中的等待时间的装置，包括：第一计数块，用于计数第一时钟信号的循环以由此产生第一二进制码；延迟块，用于将第一时钟信号延迟预定延迟量以产生第二时钟信号；第二计数块，用于计数第二时钟信号的循环以由此产生第二二进制码；以及码比较块，用于响应于命令而存储所述第二二进制码，并比较所述第一二进制码与所述第二二进制码以由此产生等待时间控制信号。 
在根据本发明的装置中，自延迟锁定环输出的第一时钟信号比外部时钟信号领先第一时段；而第二时钟信号比外部时钟信号滞后第二时段。 
在根据本发明的装置中，预定延迟量将第一时段加到第二时段。 
在根据本发明的装置中，第一时段为第一时钟信号与响应于命令而输出的输出数据间的时隙；而第二时段为命令与响应于该命令而产生的内部命令间的时隙。 
根据本发明的另一个方面，提供一种用于控制同步半导体器件中的等待时间的方法，包括下列步骤：A)计数第一时钟信号的循环以由此产生第一二进制码；B)通过将第一时钟信号延迟预定延迟量获得第二时钟信号；C)计数第二时钟信号的循环以由此产生第二二进制码；以及D)响应于命令而存储所述第二二进制码，并比较所述第一二进制码与所述第二二进制码以由此产生等待时间控制信号。 
在根据本发明的方法中，自延迟锁定环输出的第一时钟信号比外部时钟信号领先第一时段；而第二时钟信号比外部时钟信号滞后第二时段。 
在根据本发明的方法中，预定延迟量将第一时段加到第二时段。 
在根据本发明的方法中，第一时段是第一时钟信号与响应于命令而输出的输出数据间的时隙；而第二时段是命令与响应于该命令而产生的内部命令间的时隙。 
附图说明
以上及本发明的其它目的及特征从以下结合附图对优选实施例的详细描述将变得明显，在附图中： 
图1为时序图，描述用于在低频下的常规同步半导体器件中的等待时间控制的操作； 
图2为时序图，描述用于在高频下的另一个常规同步半导体器件中的等待时间控制的操作； 
图3为框图，示出在根据本发明的同步半导体器件中的等待时间控制单元； 
图4为时序图，描述用于图3所示的等待时间控制单元的操作； 
图5为框图，描述图3所示的延迟块； 
图6为时序图，描述图5所示的延迟块的操作；并且 
第7至9图为示意性电路图，示出图3所示的码比较块。 
具体实施方式
以下将参考附图详细描述根据本发明的半导体器件。 
图3为框图，示出根据本发明的同步半导体器件中的等待时间控制单元。本发明的等待时间控制单元包括DLL时钟计数器10、延迟块20、主时钟计数器30及码比较单元40。 
DLL时钟计数器10产生到码比较单元40的第一二进制码Code_dll<0:n>，其是以对应于通过对来自延迟锁定环(DLL)的DLL输出时钟CLK_DLL计数而获得的值的预定位组成的。在此，n是正整数。 
等待时间控制单元20将所述DLL输出时钟CLK_DLL延迟一复制延迟(replica delay)，以由此产生采样主时钟CLK_Ext；并将该采样主时钟CLK_Ext输出到主时钟计数器30。 
主时钟计数器30产生到码比较单元40的第二二进制码 Code_ext<0:n>，其是以对应于通过计数所述采样主时钟CLK_Ext而获得的值的预定位组成的。 
如果读取命令RD_CMD输入到码比较单元40，则码比较单元40保存所述第二二进制码Code_ext<0:n>，并比较该第二二进制码Code_ext<0:n>与从DLL时钟计数器10输入的第一二进制码Code_dll<0:n>。如果第一与第二二进制码Code_dll<0:n>与Code_ext<0:n>相同，则码比较单元40激励等待时间信号Late_con。 
图4为时序图，描述用于图3所示的等待时间控制单元的操作。 
如所示，描述了当n＝2，即DLL时钟计数器10及主时钟计数器30分别为3位二进制计数器时根据本发明的等待时间控制单元的操作。但优选的是n大于CAS等待时间(CL)。 
DLL输出时钟CLK_DLL自DLL产生以使所输出的数据信号与外部时钟ECLK同步。DLL输出时钟CLK_DLL的相位比外部时钟ECLK的相位领先数据输出延迟tDLL。DLL输出时钟CLK_DLL的周期与外部时钟ECLK的周期相同。 
采样主时钟CLK_Ext比外部时钟ECLK滞后读取延迟时间tREAD。这里，读取延迟时间指的是从输入读取命令RD_CMD的时序至产生内部读取控制信号INT_READ的时序的一段(如图7所示)。采样主时钟CLK_Ext的周期与外部时钟ECLK的周期相同。 
分别从DLL时钟计数器10和主时钟计数器30输出的第一及第二二进制输出码，即Code_dll<0:2>及Code_ext<0:2>，是二进制值，由CAS等待时间(CL)初始确定，并基于预定顺序而循环变化。换言之，在DLL输出时钟CLK_DLL及采样主时钟CLK_Ext分别被输入前，DLL时钟计数器10及主时钟计数器30复位至每个预定值，其中每个预定值根据CAS等待时间(CL)而变化。 
在DLL时钟计数器10及主时钟计数器30复位后，输出时钟CLK_DLL被输入到DLL时钟计数器10及延迟块20。DLL时钟计数器10工作于输出时钟CLK_DLL，并对DLL输出时钟CLK_DLL的循环数计数。 
然后，DLL时钟计数器10产生到码比较单元40的第一二进制码Code_dll<0:2>，其对应于所计数的循环数。 
延迟块20将DLL输出时钟CLK_DLL延迟多达一预定复制延迟，并输出采样主时钟CLK_Ext到主时钟计数器30。主时钟计数器30对该采样主时钟CLK_Ext的循环数计数，并输出到码比较单元40的第二二进制码Code_ext<0:2>，其对应于所计数的循环数。 
在读取命令RD_CMD输入到码比较单元40之前，码比较单元40总是输出具有逻辑低电平的等待时间控制信号Late_con，而不管第一和第二二进制码，即Code_dll<0:2>和Code_ext<0:2>的输入。如果读取命令RD_CMD输入到码比较单元40，则码比较单元40在读取命令RD_CMD输入到码比较单元40后最早的上升沿保存所述第二二进制码，例如Code_ext<0:2>＝“5”或“0”，如图4所示。码比较单元40比较所保存的第二二进制码Code_ext<0:2>与从DLL时钟计数器10输出的第一二进制码Code_dll<0:2>。如果第一与所保存的第二二进制码Code_dll<0:2>与Code_ext<0:2>相同，则等待时间控制信号Late_con被激励至逻辑高电平。 
这里，即使第一与第二二进制码Code_dll<0:2>与Code_ext<0:2>不相同，也有可能使等待时间控制信号Late_con在预定的特定条件下被激励。 
图5为描述图3所示的延迟块20的框图。 
延迟块20包括D触发器22、复制延迟单元24及第一与门AD1。 
电压电源VDD输入到D触发器22的输入端子D；而DLL输出时钟CLK_DLL输入到D触发器22的输入时钟clk。如果DLL输出时钟CLK_DLL输入到D触发器22，则D触发器22输出D输出信号ST到复制延迟单元24，该D输出信号ST在DLL时钟信号DLL_CLK的上升沿具有与输入端子D相同的逻辑电平。 
复制延迟单元24输出使能信号EN到第一与门AD1，该使能信号EN来自D触发器22的D输出信号ST，被延迟多达一复制延迟。 
与门AD1执行对自复制延迟单元24输出的使能信号EN与外部时钟ECLK的逻辑与运算，以由此产生采样主时钟CLK_Ext。 
图6为时序图，描述图5所示的延迟块20的操作。 
如果当D触发器22处于复位状态时输出时钟CLK_DLL被输入到D 触发器22，则该D触发器22将与该输出时钟CLK_DLL的第一上升沿同步的具有逻辑高电平的D输出信号ST输出到复制延迟单元24。D输出信号ST由复制延迟单元24延迟，并输出为使能信号EN。如果外部时钟ECLK在使能信号EN被激励时输入，则与门AD1基于使能信号EN与外部时钟ECLK间的逻辑与运算结果来输出采样主时钟CLK_Ext。结果，采样主时钟CLK_Ext具有与外部时钟ECLK相同的周期；且输出为自外部时钟ECLK滞后读取延迟时间tREAD的状态。 
图7至图9是示意性的电路图，示出图3所示的码比较块40。 
码比较块40包括移位寄存器42，多个子比较单元44_0至44_k，多个标志产生单元，例如46，及第一异或(exclusive OR)门EXOR1。 
图7所示的移位寄存器42在每个内部读取控制信号INT_READ产生多个相位受控的读取命令RD_CMD<0>至RD_CMD<m>，每个具有不同的相位。为了产生所述多个相位受控的读取命令RD_CMD<0>至RD_CMD<m>，如图7所示，移位寄存器42包括彼此耦合的m+1个D触发器。这里m是正整数。换言之，第一D触发器42_0的输入端子与第(m+1)D触发器42_m的输出端子耦合，而第一D触发器42_0的输出端子与第二D触发器42_1的输入端子耦合。以上所述的连接方法应用于本发明的移位寄存器42中的每个D触发器。此外，内部读取控制信号INT_READ输入到全部D触发器42_0至42_m的每个时钟输入。 
参考图8，响应于相位受控的读取命令，例如RD_CMD<0>及标志信号，例如Flag<0>及Flag<k>，包括在码比较块40中的每个子比较单元，例如44_0及44_1，比较第一二进制码Code_dll<0:n>与第二二进制码Code_ext<0:n>。如果第一与第二二进制码Code_dll<0:n>与Code ext<0:n>相同，则每个子比较单元输出被激励为逻辑高电平的数据输出使能信号，例如Douten<0>及Douten<1>。 
每个子比较单元，例如44_0，包括寄存器，例如REG1，第一同(exclusive NOR)门，例如XNOR1，及与门，例如AD2。例如在第一子 比较单元44_0中，响应于相位受控的读取命令，例如RD_CMD<0>，寄存器REG1暂时保存第二二进制码Code_ext<0:n>。如果第一和第二二进制码，例如Code_dll<0:n>和Code_ext<0:n>相同，则第一同门XNOR1输出逻辑高电平信号给与门AD2。与门AD2执行异或门EXOR2的输出信号与标志信号Flag<0>间的逻辑与运算，以由此输出数据输出使能信号Douten<0>。另一个子比较单元44_k具有与子比较单元44_0相同的结构。 
参考图9，标志产生单元46基于数据输出使能信号Douten<k>及相位受控的读取命令RD_CMD<k>而输出标志信号Flag<k>，以便检查第二二进制码Code_ext<0:n>的有效性。这里k是0和m间的整数。标志产生单元46包括多个反相器IV1至IV6、第一与非门ND1、第一PMOS晶体管P1、及第一NMOS晶体管N1。第一反相器IV1输出数据输出使能信号Douten<k>的翻转信号给第二反相器IV2及第一与非门ND1。第二至第四反相器IV2至IV4串联连接为反相器链。反相器链IV2至IV4将反相器IV1的输出信号延迟并翻转。第一与非门ND1执行第一反相器IV1与反相器链IV2至IV4的输出信号间的逻辑与非运算。 
第一PMOS晶体管P1及第一NMOS晶体管N1串联连接于电压电源与地之间。与非门ND1的输出信号输入到PMOS晶体管P1的栅；而相位受控的读取命令RD_CMD<k>输入到NMOS晶体管N1的栅。第五及第六反相器IV4及IV5连接为反相锁存器。反相器IV4及IV5翻转自PMOS晶体管P1与NMOS晶体管N1的公共节点获得的信号，以由此输出经翻转的信号作为标志信号Flag<k>。 
当各从所述多个子比较单元，例如44_0输出的数据输出使能信号之一，例如Douten<0>为逻辑高电平时，即在所述多个子比较单元之一中所比较的第一与第二二进制码Code_dll<0:n>与Code_ext<0:n>相同时，异或门ENOR1将等待时间控制信号Late_con激励为逻辑高电平。 
在码比较单元40中，如果读取命令RD_CMD输入到码比较单元40，则该码比较单元40将第二二进制码Code_ext<0:n>暂时保存在子比较单元 例如44_0的寄存器例如REG1中。码比较单元40比较所述第一与第二二进制码Code_ext<0:n>与Code_dll<0:n>，以由此根据比较结果来输出数据输出使能信号，例如Douten<0>。这里，响应于读取命令RD_CMD，所述第二二进制码Code_ext<0:n>保存在由移位寄存器42选择的所述多个子比较单元中的一个中。此外，包括在所选子比较单元中的对应寄存器应被验证是否通过使用标志信号，例如Flag<0>而暂时保存了有效的第二二进制码Code_ext<0:n>。 
参考图9，当相位受控的读取命令RD_CMD<k>作为逻辑高电平输入时，标志信号Flag<k>被使能为逻辑高电平；而当数据输出使能信号Douten<k>被激励为逻辑高电平时，标志信号Flag<k>被禁止为逻辑低电平。 
如以上所述，根据本发明的等待时间控制单元改善了同步半导体器件的等待时间控制；并且特别通过减小延迟而较快地产生等待时间控制信号。因此，通过使用根据本发明的等待时间控制单元，同步半导体器件可提高操作速度。 
本申请包含涉及2004年12月30日在韩国专利局提交的韩国专利申请No.2004-116449的主题，其整个内容在此引用作为参考。 
虽然已经就特定实施例描述了本发明，但对本领域技术人员显而易见的是，可在如以下权利要求所限定的本发明的精神及范围内做出各种改变和修改。 
【符号说明】 
10                 DLL时钟计数器 
20                 延迟块，等待时间控制单元 
22                 D触发器 
24                 复制延迟单元 
30                 主时钟计数器 
40                 码比较单元 
42                 移位寄存器 
44                 子比较单元 
46                 标志产生单元 
CL                 CAS等待时间 
AL                 加法等待时间 
WL                 写入等待时间 
ECLK               外部时钟信号 
RD_CMD             读取命令 
INT_READ           内部读取控制信号 
tREAD              预定读取延迟时间 
DLL                延迟锁定环 
DQ                 输出数据 
CLK_DLL            DLL时钟信号 
tDLL               数据输出延迟 
tCC                外部时钟信号 
tDLY               延迟时间 
clkoe              延迟时钟信号 
oe                 输出使能信号 
Late_com           等待时间控制信号 
RD_CMD             读取命令 
CLK_Ext      采样主时钟 
AD1          第一与门 
D            输入端子 
ST_D         输出信号 
EN           使能信号 
EXOR1        第一异或门 
RD_CMD       相位受控的读取命令 
IV           反相器 
ND1          第一与非门 
P1           第一PMOS晶体管 
N1           第一NMOS晶体管。 

Claims (10)

1.一种用于控制同步半导体器件中的等待时间的装置，包括：
第一计数块，用于计数第一时钟信号的循环，以由此产生第一二进制码；
延迟块，用于将所述第一时钟信号延迟预定延迟量以产生第二时钟信号；
第二计数块，用于计数所述第二时钟信号的循环，以由此产生第二二进制码；以及
码比较块，用于响应于命令而存储所述第二二进制码，并将所述第一二进制码与所述第二二进制码相比较以由此产生等待时间控制信号，
其中自延迟锁定环输出的第一时钟信号比外部时钟信号领先第一时段；而所述第二时钟信号比所述外部时钟信号滞后第二时段，并且所述预定延迟量将所述第一时段加到所述第二时段。
2.如权利要求1的装置，其中如果所述第一二进制码与所述第二二进制码相同，则产生所述等待时间控制信号。
3.如权利要求1的装置，其中所述第一时段为所述第一时钟信号与响应于所述命令而输出的输出数据间的时隙；而所述第二时段为所述命令与响应于所述命令而产生的内部命令间的时隙。
4.如权利要求1的装置，其中所述延迟块包括：
触发器，用于接收所述第一时钟信号，以由此产生启动信号；
复制延迟，用于接收所述启动信号，以通过将所述启动信号延迟所述预定延迟量而产生使能信号；以及
逻辑门，用于接收所述外部时钟及所述使能信号以产生所述第二时钟信号。
5.如权利要求4的装置，其中所述码比较块包括：
移位寄存器，用于响应于每个内部命令而产生多个内部数据指令，每个具有不同的相位；
多个子比较单元，每个用于响应于对应的内部数据指令及对应的标志信号来比较所述第一二进制码与所述第二二进制码，以由此在所述第一与第二二进制码相同时，激励数据使能信号；
多个标志产生器，每个用于响应于对应的内部数据指令及对应的数据使能信号来产生所述标志信号，所述标志信号用来检查所述第二二进制码的有效性；及
第二逻辑门，用于在至少一个数据使能信号被激励时激励所述等待时间控制信号。
6.如权利要求5的装置，其中所述子比较单元包括：
寄存器，用来响应于所述内部数据指令而暂时存储所述第二二进制码；
第三逻辑门，用于在所述第一与第二二进制码相同时激励输出信号；以及
第四逻辑门，用于在所述输出信号与所述标志信号被激励时激励所述数据使能信号。
7.如权利要求1的装置，其中在所述第一及第二时钟信号分别输入到所述第一及第二计数块之前基于CAS等待时间分别将所述第一计数块及所述第二计数块设置为预定值。
8.一种用于控制同步半导体器件中的等待时间的方法，包括下列步骤：
A)计数第一时钟信号的循环，以由此产生第一二进制码；
B)通过将所述第一时钟信号延迟预定延迟量获得第二时钟信号；
C)计数第二时钟信号的循环，以由此产生第二二进制码；以及
D)响应于命令而存储所述第二二进制码，并比较所述第一二进制码与所述第二二进制码，以由此产生等待时间控制信号，
其中自延迟锁定环输出的第一时钟信号比外部时钟信号领先第一时段；而所述第二时钟信号比所述外部时钟信号滞后第二时段，并且所述预定延迟量将所述第一时段加到所述第二时段。
9.如权利要求8的方法，其中在步骤D)中，如果所述第一二进制码与所述第二二进制码相同，则产生所述等待时间控制信号。
10.如权利要求8的方法，其中所述第一时段是所述第一时钟信号与响应于所述命令而输出的输出数据间的时隙；而所述第二时段是所述命令与响应于所述命令而产生的内部命令间的时隙。
CN2005101033446A 2004-12-30 2005-09-16 高频同步半导体器件中的等待时间控制装置和方法 Expired - Fee Related CN1797606B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020040116449 2004-12-30
KR10-2004-0116449 2004-12-30
KR1020040116449A KR100625296B1 (ko) 2004-12-30 2004-12-30 고주파수 동작을 위한 동기식 반도체 장치의 레이턴시제어장치 및 그 제어방법

Publications (2)

Publication Number Publication Date
CN1797606A CN1797606A (zh) 2006-07-05
CN1797606B true CN1797606B (zh) 2011-04-27

Family

ID=36639748

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005101033446A Expired - Fee Related CN1797606B (zh) 2004-12-30 2005-09-16 高频同步半导体器件中的等待时间控制装置和方法

Country Status (5)

Country Link
US (1) US8988126B2 (zh)
JP (1) JP2006190441A (zh)
KR (1) KR100625296B1 (zh)
CN (1) CN1797606B (zh)
TW (1) TWI276112B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100755371B1 (ko) * 2005-05-03 2007-09-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 스트로우브 신호발생방법
JP4757582B2 (ja) * 2005-09-20 2011-08-24 エルピーダメモリ株式会社 データ転送動作終了検知回路及びこれを備える半導体記憶装置
TWI305651B (en) * 2006-09-11 2009-01-21 Nanya Technology Corp Latency counter having frequency detector and latency counting method thereof
KR100903384B1 (ko) * 2007-11-05 2009-06-23 주식회사 하이닉스반도체 반도체 메모리 장치와 그의 구동 방법
US7813217B2 (en) 2007-11-05 2010-10-12 Hynix Semiconductor Inc. Semiconductor memory device and method for operating the same
KR100929833B1 (ko) * 2008-04-02 2009-12-07 주식회사 하이닉스반도체 출력 인에이블 신호 생성 회로와 생성 방법
KR100931026B1 (ko) * 2008-07-10 2009-12-10 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
KR100925393B1 (ko) * 2008-09-05 2009-11-09 주식회사 하이닉스반도체 반도체 메모리 장치의 도메인 크로싱 회로
KR101004665B1 (ko) * 2009-06-12 2011-01-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 출력 인에이블 신호 생성 방법
KR102052490B1 (ko) 2013-07-05 2019-12-06 에스케이하이닉스 주식회사 레이턴시 조절 장치 및 이를 포함하는 반도체 장치
US9171600B2 (en) 2013-09-04 2015-10-27 Naoki Shimizu Semiconductor memory device
CN104658596B (zh) * 2015-01-30 2018-01-19 西安紫光国芯半导体有限公司 一种抗噪声的延迟计数器
CN104637525B (zh) * 2015-01-30 2018-08-21 西安紫光国芯半导体有限公司 一种延迟计数器
CN104658594B (zh) * 2015-01-30 2019-01-15 西安紫光国芯半导体有限公司 下降沿触发延迟计数器及方法
KR102659701B1 (ko) * 2018-06-04 2024-04-22 에스케이하이닉스 주식회사 반도체 장치
KR102536639B1 (ko) * 2018-08-14 2023-05-26 에스케이하이닉스 주식회사 메모리 장치의 버퍼 제어 회로
CN116153362B (zh) * 2023-04-20 2023-08-25 浙江力积存储科技有限公司 读取等待时间计数器延迟反馈方法、延迟反馈存储结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499523A (zh) * 2002-10-30 2004-05-26 ����ʿ�뵼�����޹�˾ 具有加速模式的寄存器控制的延迟锁定回路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3449726A (en) * 1965-11-20 1969-06-10 Sony Corp Number display system
US3641561A (en) * 1968-02-28 1972-02-08 Matsushita Electric Ind Co Ltd Display system for use in desk top computers
JPH09259080A (ja) 1996-03-19 1997-10-03 Fujitsu Ltd 半導体装置
KR100311044B1 (ko) 1999-10-05 2001-10-18 윤종용 클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로 및 레이턴시 결정 방법
TW522647B (en) * 2001-09-24 2003-03-01 Macronix Int Co Ltd Driving voltage generator having reduced influence caused by operation voltage and temperature
DE10208715B4 (de) 2002-02-28 2004-05-06 Infineon Technologies Ag Latenz-Zeitschalter für ein S-DRAM
US6789793B2 (en) * 2002-05-24 2004-09-14 Heidelberger Druckmaschinen Ag Rotary signature transport device
JP2004005821A (ja) 2002-05-31 2004-01-08 Toshiba Corp 同期型半導体記憶装置
KR100486250B1 (ko) 2002-07-10 2005-05-03 삼성전자주식회사 고주파수 동작을 위한 동기식 반도체 장치의 레이턴시제어 회로 및 그 방법
US6944091B2 (en) 2002-07-10 2005-09-13 Samsung Electronics Co., Ltd. Latency control circuit and method of latency control
US6687185B1 (en) 2002-08-29 2004-02-03 Micron Technology, Inc. Method and apparatus for setting and compensating read latency in a high speed DRAM
DE60319664T2 (de) * 2003-01-02 2009-04-02 Texas Instruments Inc., Dallas Verfahren und Anordung zur Verminderung einer Taktverschiebung zwischen zwei Signalen
US6762974B1 (en) 2003-03-18 2004-07-13 Micron Technology, Inc. Method and apparatus for establishing and maintaining desired read latency in high-speed DRAM
DE10320792B3 (de) 2003-04-30 2004-10-07 Infineon Technologies Ag Vorrichtung zur Synchronisation von Taktsignalen
US20060048011A1 (en) * 2004-08-26 2006-03-02 International Business Machines Corporation Performance profiling of microprocessor systems using debug hardware and performance monitor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499523A (zh) * 2002-10-30 2004-05-26 ����ʿ�뵼�����޹�˾ 具有加速模式的寄存器控制的延迟锁定回路

Also Published As

Publication number Publication date
JP2006190441A (ja) 2006-07-20
TWI276112B (en) 2007-03-11
KR100625296B1 (ko) 2006-09-19
TW200636743A (en) 2006-10-16
CN1797606A (zh) 2006-07-05
US8988126B2 (en) 2015-03-24
US20060145894A1 (en) 2006-07-06
KR20060077551A (ko) 2006-07-05

Similar Documents

Publication Publication Date Title
CN1797606B (zh) 高频同步半导体器件中的等待时间控制装置和方法
US8760961B2 (en) Write command and write data timing circuit and methods for timing the same
KR100571744B1 (ko) 반도체 집적 회로 장치
CN101625888B (zh) 半导体存储装置及其操作方法
US7310283B2 (en) Apparatus and method for controlling clock signal in semiconductor memory device
US6262938B1 (en) Synchronous DRAM having posted CAS latency and method for controlling CAS latency
US7027336B2 (en) Semiconductor memory device for controlling output timing of data depending on frequency variation
CN101645294B (zh) 半导体存储设备读取操作的控制电路
CN104283556B (zh) 时钟延迟检测电路及利用时钟延迟检测电路的半导体装置
US8503254B2 (en) Semiconductor memory device, semiconductor system including the semiconductor memory device, and method for operating the semiconductor memory device
CN101494088A (zh) 半导体集成电路器件及测试其的方法
US6252804B1 (en) Semiconductor integrated circuit, and method of controlling same
KR19990086391A (ko) 동기식 메모리장치
US6480033B2 (en) Semiconductor device
CN101572117B (zh) 半导体存储装置和操作半导体存储装置的方法
US7392406B2 (en) Circuit and method for generating clock signals for clocking digital signal processor and memory
KR100762882B1 (ko) 데이터 출력 인에이블 신호 제어 회로
US6377509B2 (en) Semiconductor integrated circuit
JP2000100163A (ja) 半導体集積回路装置
US7023760B2 (en) Memory arrangement for processing data, and method
JP2009099156A (ja) フューズラッチ回路及びフューズラッチ方法
KR100596839B1 (ko) 카스 레이턴시를 확장시킨 싱크로너스 디램
US7443742B2 (en) Memory arrangement and method for processing data
CN115881184A (zh) 一种数据采样电路及半导体存储器
JP2005216353A (ja) メモリ回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110427

Termination date: 20130916