JP2004521560A - 電気信号を遅延させるための制御可能な遅延回路 - Google Patents
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Abstract
【課題】多数の相異なる離散的な遅延時間を有して、広い制御範囲を持つ制御可能な遅延回路を提供すること。
【解決手段】本発明は、電気入力信号を遅延させるための制御可能な遅延回路であって、前記制御可能な遅延回路が、入力信号と、少なくとも１つの制御信号とを受信するように配置され、使用中に、前記遅延回路が、出力信号を生成するために、ある遅延時間だけ前記入力信号を遅延させ、その遅延時間が、前記少なくとも１つの制御信号の関数であり、前記遅延回路が、前記入力信号と前記少なくとも１つの制御信号とを基にしてベース信号と少なくとも１つのサポート信号とを生成するための第１のモジュールを有し、使用中に、前記少なくとも１つのサポート信号の位相および／または振幅が、前記少なくとも１つの制御信号によって、前記ベース信号の位相および／または振幅に関連して制御可能であり、また、前記遅延回路が、さらに、前記第１のモジュールに接続された第２のモジュールを有し、第２のモジュールが、信号導線と少なくとも１つのサポート導線とを有し、前記信号導線と前記少なくとも１つのサポート導線とが、互いに近接し合って、互いに本質的には平行に、前記導線の少なくとも一部において延びており、使用中に、前記第１のモジュールが、前記信号導線の第２の端部に出力信号を生成するために、前記信号導線の第１の端部に前記ベース信号を供給し、使用中に、前記第１のモジュールが、前記少なくとも１つのサポート導線に、前記少なくとも１つのサポート信号を供給する制御可能な遅延回路に関する。
【選択図】図１
【解決手段】本発明は、電気入力信号を遅延させるための制御可能な遅延回路であって、前記制御可能な遅延回路が、入力信号と、少なくとも１つの制御信号とを受信するように配置され、使用中に、前記遅延回路が、出力信号を生成するために、ある遅延時間だけ前記入力信号を遅延させ、その遅延時間が、前記少なくとも１つの制御信号の関数であり、前記遅延回路が、前記入力信号と前記少なくとも１つの制御信号とを基にしてベース信号と少なくとも１つのサポート信号とを生成するための第１のモジュールを有し、使用中に、前記少なくとも１つのサポート信号の位相および／または振幅が、前記少なくとも１つの制御信号によって、前記ベース信号の位相および／または振幅に関連して制御可能であり、また、前記遅延回路が、さらに、前記第１のモジュールに接続された第２のモジュールを有し、第２のモジュールが、信号導線と少なくとも１つのサポート導線とを有し、前記信号導線と前記少なくとも１つのサポート導線とが、互いに近接し合って、互いに本質的には平行に、前記導線の少なくとも一部において延びており、使用中に、前記第１のモジュールが、前記信号導線の第２の端部に出力信号を生成するために、前記信号導線の第１の端部に前記ベース信号を供給し、使用中に、前記第１のモジュールが、前記少なくとも１つのサポート導線に、前記少なくとも１つのサポート信号を供給する制御可能な遅延回路に関する。
【選択図】図１
Description
【発明の属する技術分野】
本発明は、電気入力信号を遅延させるための制御可能な遅延回路であって、該遅延回路が、前記入力信号と少なくとも１つの制御信号とを受信するように設計され、動作中に、前記遅延回路が、出力信号を生成するために、ある遅延時間だけ前記入力信号を遅延させ、該遅延時間が、前記少なくとも１つの制御信号の関数である回路に関するものである。
【従来の技術】
上述の制御可能な遅延回路は、既知である。そのような制御可能な遅延回路の１例は、米国特許５，１９２，８８６に与えられている。この特許公報は、制御可能なＣＭＯＳ遅延回路を記述している（その公報の図１に関連して）。出力信号を生成するために入力信号が遅延される遅延時間は、ここで、２つの制御信号の関数である。
既知の制御可能な遅延回路は、電気信号のタイミング用、特に、電気信号を同期させるために用いられている。これは、既に設計されている回路でタイミング問題が起こっていることが見出された場合には、有用であろうし、一方、設計を変更することは、望ましくない。回路内に制御可能な遅延ユニットを用いることは、高価な新規の設計を行うことなく、電気信号のタイミングを変化させることを可能にする。
【発明が解決しようとする課題】
既知の制御可能な遅延ユニットの欠点は、制御可能な遅延時間の制御範囲が、概して制限されるということである。このことは、実際の応用において、実用的に有用な制御可能な遅延ユニットを実現するためには、いくつかの制御可能な遅延ユニットを直列に接続することを必要とする。ここで、各遅延素子は、それ自身の固有の（最小の）遅延時間を持っており、したがって、制御可能な遅延ユニットの固有の遅延時間は、個々の遅延素子の固有の遅延時間の和となる。このことは、遅延ユニットに、相当の固有の遅延時間を生じさせる。当該固有の遅延時間は、温度や供給電圧の変動などのようないくつかの因子の関数として、相当に変化するであろう。
制御可能な遅延回路の固有の遅延時間が小さく、相対的に広い制御範囲を持つ制御可能な遅延回路に対する要求がある。とりわけ、広い制御範囲を併せて与える、多数の相異なる離散的な遅延時間に対する要求がある。後者の場合に、高い分解度の離散的な遅延時間を得るために、当該制御範囲に渡って実質的に一様に分布した、相対的に多数の制御可能な遅延時間を利用できるのが望ましいことが多い。
【課題を解決するための手段】
本発明の１つの目的は、上述の要求を満たすことである。これを達成するために、本発明による制御可能な遅延回路は、前記遅延回路が、前記入力信号と前記少なくとも１つの制御信号とを基にしてベース信号と少なくとも１つのサポート信号とを生成するための第１のモジュールを有し、動作中に、前記少なくとも１つのサポート信号の位相および／または振幅が、前記少なくとも１つの制御信号によって、前記ベース信号の位相および／または振幅に関連して制御可能であり、また、前記遅延回路が、さらに、前記第１のモジュールに接続され、かつ、信号導線と少なくとも１つのサポート導線とを有する第２のモジュールを有し、信号導線と少なくとも１つのサポート導線とが、互いに近接し合って、前記導線の少なくとも一部において、互いに実質的に平行に延びており、動作中に、前記第１のモジュールが、前記信号導線の第２の端部に前記出力信号を生成するために、前記信号導線の第１の端部に前記ベース信号を供給し、動作中に、前記第１のモジュールが、前記少なくとも１つのサポート導線に、前記少なくとも１つのサポート信号を、少なくとも供給することを特徴とする。
本発明による制御可能な遅延回路の一実施例において、前記ベース信号が、前記制御信号に独立に遅延された入力信号によって形成されることは、間違いない。ここで、特に、前記ベース信号が、前記入力信号からなることも可能である。
信号導線と少なくとも１つのサポート導線とは、互いに隣接して位置するから、信号導線とその少なくとも１つのサポート導線との間には、ラテラル容量結合が存在する。この結合は、これらの導線によって運ばれる信号の影響によって、実効的に増減する。この効果は、アナログ回路で公知の副次的な効果であるミラー効果にたとえることができる。そのミラー効果は、信号導線に交差して遅延時間を変化させ、したがって、それは、クロストーク効果あるいはクロストーク誘起遅延ともみなし得る。
電気回路の設計者は、クロストーク効果は、通常、害を与える寄生効果と考える。しかしながら、本発明によれば、この効果が利用される。信号導線と少なくとも１つのサポート導線との間のラテラル容量結合は、信号導線の信号と、少なくとも１つのサポート導線の少なくとも１つのサポート信号との間の位相差を制御することによって、および／または、少なくとも１つのサポート導線のサポート信号の振幅を制御することによって、変化できる。ラテラル容量結合の変化は、信号導線上の遅延時間に変化をもたらし、それによって、信号導線を通過する信号の輸送速度もまた、変化する。第１の状態においては、ベース信号と少なくとも１つのサポート信号との間の当該位相差が、１８０°であり、ラテラル容量結合は、最大である。この状態におけるベース信号は、信号導線を通過する輸送中、最大の遅延時間を受ける。第２の状態においては、ベース信号とサポート信号との間の当該位相差が、０に等しく、容量結合は、最小である。したがって、サポート導線は、ブースタ導線として働く。ベース信号は、そのような状態では、補助導線の存在しない、類似の仮想的な状態よりも高速に、信号導線中を輸送されるであろう。本発明による制御可能な遅延回路の固有の（最小の）遅延時間は、この結果、最小となる。
公知の遅延回路の他の例は、中でも、”Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ（素子形成工程）” （ＦＥｏＬ）部および”Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ（配線形成工程）” （ＢＥｏＬ）部から作られるものである。現時点では、望ましい遅延は、特に、ＦＥｏＬ部において実現されている。ＦＥｏＬおよびＢＥｏＬの電気部品の技術的進展は、ＢＥｏＬでの遅延が、将来世代の遅延回路において増加し、一方、ＦＥｏＬでの遅延は減少するという趨勢を予期させる。この趨勢は、公知の遅延ユニットの将来の有用性に疑いを投げかけているように思われる。これは、実際、当該技術的進展から学んでいる本発明による遅延回路と対照的である。
遅延時間の広い制御範囲が、本発明による制御可能な遅延回路で、簡単に実現可能である。制御範囲の広さは、中でも、信号導線およびサポート導線の長さの関数である。例えば、少なくとも１０ ｍｍの長さの導線は、ファクタ６に等しい、最大遅延時間値／最少遅延時間値比を得ることを可能にする。ここで、制御可能な遅延回路の遅延時間値は、第１のモジュールの一定の遅延時間値と、第２のモジュールの制御可能な遅延時間値との和である。
本発明による制御可能な遅延回路の第１のさらなる利点は、第２のモジュールが、主に導線で形成されているので、広い多様な形状で設計できるということである。それらの導線は、単純に直線状に、および／または、湾曲形状にレイアウトしてもよい。これは、設計者に、制御可能な遅延回路を設計する際にさらなる自由度を提示する。
本発明による制御可能な遅延回路の第２のさらなる利点は、当該少なくとも１つのサポート導線によって、遮蔽が簡単に得られるということである。それによって、周囲との電気的結合が減少する。これは、外部干渉源によるジッタの生成の減殺に役立つ。
本発明による制御可能な遅延回路の第３のさらなる利点は、単純に、デジタル的に実施できるということである。
本発明による制御可能な遅延回路の一実施例は、前記第２のモジュールが、少なくとも２つのサポート導線を有し、該少なくとも２つのサポート導線は、前記信号導線から相異なる距離にあり、動作中に、前記第１のモジュールが、少なくとも２つのサポート信号を生成することを特徴としている。相異なる距離は、各サポート導線に対して相異なる結合を生じ、それによって、当該制御範囲上に、十分に分布した制御可能な遅延時間値の数が実現できる。したがって、制御範囲内に高い分解度の遅延時間値が、デジタル遅延回路の場合に実現できる。
本発明の一実施例において、前記第２のモジュールが、少なくとも２つのサポート導線を有し、該少なくとも２つのサポート導線は、前記少なくとも１つの信号導線から、少なくとも実質的に同じ距離にあることは、間違いない。この実施例においては、複数の補助導線を信号導線から相対的に短い距離に置くことができるから、広い制御範囲を得ることができる。これは、相対的に強い容量結合に導き、それによって、最少遅延時間値と最大遅延時間値とは、大きく異なるようになる。
好適な一実施例において、前記遅延ユニットが、前記出力信号を受信するために、当該信号導線の第２の端部に接続されたレシーバを有することは、間違いない。そう望まれるのであれば、そのレシーバは、出力信号が、信号導線を通過する輸送中に減衰した場合には、その出力信号を増幅するために使われてもよい。レシーバは、例えば、選択回路（例えば、フリップフロップ回路、論理回路など）であってもよい。電気出力信号の傾斜は、レシーバによって改善してもよい（例えば、より急峻にしてもよい）。これは、高速信号伝送の場合に、特に重要である。
本発明による制御可能な遅延回路の好適な一実施例は、前記第２のモジュールが、さらに、基板層または金属板を有し、該層または板が、実質的に前記信号導線に沿って延在していることを特徴としている。当該基板層または金属板によって、信号の遅延時間のさらなる制御を得ることも、信号導体のさらなる遮蔽を得ることも、どちらも可能である。後者の場合には、基板層または金属板は、例えば、一定電圧あるいは接地に結合させてもよい。第２のモジュールの外側に存在する干渉源の影響は、さらなる遮蔽によって、さらに減少する。
【発明の実施の形態】
本発明は、以下に、図面を参照して、より詳細に説明される。
図１は、電気入力信号４を遅延させるための、本発明による制御可能な遅延回路２を線図的に示しており、遅延回路２は、入力信号４と制御信号６とを受信するように設計されている。動作中に、遅延回路２は、出力信号８を生成するために、ある遅延時間だけ入力信号４を遅延させることができる。その遅延時間は、この場合、制御信号６によって制御可能である。この例の制御可能な遅延回路２は、デジタル構造をしている。このことは、中でも、入力信号４、制御信号６、および、出力信号８が、デジタル信号であるということを意味する。
遅延回路２は、入力信号４と制御信号６とを基として、ベース信号１１およびサポート信号１２．１， １２．２を生成するための第１のモジュール１０を有している。ここで、サポート信号１２．１， １２．２の位相は、制御信号６によって制御可能である。遅延回路２は、さらに、第１のモジュール１０に接続された第２のモジュール１４を有している。この第２のモジュール１４は、信号導線１６と２つのサポート導線１８．１， １８．２とを有している。信号導線１６とサポート導線１８．１， １８．２とは、実質的に平行に、かつ、互いに近接し合って、延在している。
この制御可能な遅延回路２の動作が、以下に、詳細に議論される。
第１のモジュール１０は、入力信号４を反転させるためのインバータ２０を有している。したがって、反転入力信号２１が、得られる。第１のモジュール１０は、さらに、インバータ２０の遅延時間と実質的に等しい一定の遅延時間を持つ遅延素子２４を有している。遅延素子２４は、当該一定の遅延時間だけ遅延した入力信号２５を生成する。信号２５は、遅延素子２４からマルチプレクサ２２．１， ２２．２に伝えられる。反転入力信号２１も、信号２５が、反転入力信号２１と実質的に同時にマルチプレクサ２２．１， ２２．２に配送されるように、マルチプレクサ２２．１， ２２．２に供給される。ここで、インバータ２０およびマルチプレクサ２２．１， ２２．２の遅延時間が、相対的に小さい場合には、入力信号４を、選択的に、ベース信号１１として信号導線１６に直接供給することが可能であることに注意されたい。
図１に示すように、マルチプレクサ２２．１， ２２．２の各々は、３つの入力００， ０１， １１を持っている。信号２５は、００入力に供給され、反転入力信号２１は、１１入力に供給される。当該マルチプレクサ２２．１， ２２．２の０１入力は、それらの入力に０信号が供給されるように、接地される。マルチプレクサ２２．１， ２２．２は、制御信号６によって制御することができる。ここで、制御信号６は、サブ信号Ｓ１， Ｓ２を有している。サブ信号Ｓ１は、マルチプレクサ２２．１を制御し、サブ信号Ｓ２は、マルチプレクサ２２．２を制御する。したがって、マルチプレクサ２２．１の入力の１つにおける１つの信号が、Ｓ１によって選択可能である。このように選択された入力信号は、その後、マルチプレクサ２２．１の出力および一定の遅延ユニット２６．３を介して、第２のモジュール１４のサポート導線１８．１に導かれる。同様に、サブ信号Ｓ２が、マルチプレクサ２２．２の１入力の１信号を選択すると、選択された信号が、一定の遅延ユニット２６．４を介して、第２のモジュール１４のサポート導線１８．２に導かれる。
入力信号４は、第１のモジュール１０によって、一定の遅延ユニット２４， ２６．１， ２６．２を介して、第２のモジュール１４の信号導線１６に送られる。このようにしてベース信号１１が形成され、その後、信号導線１６に提示される。一定の遅延ユニット２４， ２６．１， ２６．２， ２６．３， ２６．４は、ベース信号１１とサポート信号１２．１， １２．２とが、第１のモジュール１０によって、第２のモジュール１４のそれぞれの導線の端部に、実質的に同時に供給されるように、特性付けられる。
信号導線１６は、ベース信号１１を受信するためのレシーバ２８に、信号導線１６の第２の端部で接続するのが望ましい。図１の制御可能な遅延回路の例では、レシーバ２８は、出力信号８を生成するために信号２７を増幅する。
それぞれの導線１６， １８．１， １８．２を通過するベース信号１１およびサポート信号１２．１， １２．２の輸送の間に、信号導線１６とサポート導線１８．１， １８．２との間に、ラテラル容量結合が生じる。本発明によれば、この容量結合は、信号導線１６を通過するベース信号１１の輸送速度を制御するために利用される。信号導線１６と少なくとも１つのサポート導線１８．１， １８．２との間のラテラル容量結合は、本実施例では、中でも、その信号とサポート信号との間の位相差が変化することによって変化し、それによって、制御可能な遅延回路２の遅延時間が、制御できる。遅延時間は、ラテラル容量結合が最大の場合に最大になり、遅延時間は、ラテラル容量結合が最小の場合に最小になる。サポート導線１８．１， １８．２は、信号導線１６から、相異なる距離に位置するのが望ましい。これは、信号導線に関する各々の個々のサポート導線の容量結合を本質的に相異なるものとし、したがって、デジタル制御可能な遅延回路２の当該制御範囲に、（離散的な）遅延時間値の良好な分布が達成できる。
制御信号６は、マルチプレクサ２２．１， ２２．２の入力信号のセットから、それぞれ、サポート信号１２．１， １２．２を選択するために、マルチプレクサ２２．１， ２２．２を制御する。この入力信号のセットは、遅延した入力信号２５、反転入力信号２１、および、０信号を有する。各サポート信号１２．１， １２．２に対して３つの入力信号の選択があり、したがって、９つの相異なる組み合わせが可能である。そのような組み合わせは、以後、制御可能な遅延回路２の輸送モードと名付ける。サポート導線１８．１， １８．２が、信号導線１６から相異なる距離にあると、各輸送モードは、１つずつの特有の遅延時間を持つ。制御信号｛Ｓ１ ＝ ００， Ｓ２ ＝ １１｝によって、１つの可能な輸送モードが選択され、マルチプレクサ２２．１は、信号２５を選択し、マルチプレクサ２２．２は、反転入力信号２１を選択する。その結果、サポート信号１２．１は、ベース信号１１に対して位相差を持たず、サポート信号１２．２は、ベース信号１１に対して１８０？の位相差を持つ。
図２は、サブ信号Ｓ１， Ｓ２よりなる制御信号６と、遅延回路２の一群の輸送モードとの間の相互関係を示す表である。９つの相異なる輸送モードＡ〜Ｉが、制御信号Ｓ１， Ｓ２と関連付けられて、図２の表に、制御可能な遅延回路２に対して与えられている。
図３は、信号導線１６の長さの関数として、種々の輸送モードＡ〜Ｉにおける制御可能な遅延回路２の第２のモジュール１４の遅延時間を表わすダイヤグラムである。ここで、サポート導線１８．２と信号導線１６との距離は、サポート導線１８．１と信号導線１６との距離の２倍である。これの結果は、各輸送モードが、１つずつの特有の遅延時間を伴うということである。図３に示す遅延時間値は、第２のモジュール１４内の信号が受ける遅延時間である。総遅延時間を得るためには、これらの値に、第１のモジュール１０内の信号に課される一定の遅延時間を加算しなければならない。遅延時間（ｎｓｅｃ）が、縦軸にプロットされ、信号導線の長さ（ｍｍ）が、横軸にプロットされている。このダイヤグラムから、中でも、制御可能な遅延回路２の制御範囲が、信号導線の長さの関数であることが明白である。信号導線の長さは、この例では、制御可能な遅延回路２内のサポート導線の長さに等しい。輸送モードＡが、最も大きな遅延時間に相当する。信号導線１６のベース信号１１は、このモードでは、サポート導線１８．１， １８．２のそれぞれのサポート信号１２．１， １２．２と逆位相である。輸送モードＩは、最小の遅延時間を持つ輸送モードである。この輸送モードでは、サポート信号１２．１， １２．２は、ベース信号１１と同位相である。サポート導線１８．１と １８．２とが、信号導線１６から等しくない距離にあるということは、図３の例において、遅延時間範囲に渡って、より高い分解度の遅延時間値を達成する。
図４も、信号導線１６の長さの関数として、種々の輸送モードＡ〜Ｉにおける制御可能な遅延回路２の第２のモジュール１４の遅延時間を表わすダイヤグラムである。しかしながら、ここでは、サポート導線１８．１と １８．２とが、信号導線１６から等しい距離にある。この結果の１つは、図４に示すように、いくつかの異なる輸送モードの遅延時間値が一致するということである。これは、ある与えられた信号導線１６の長さに対して、５つの相異なる遅延時間値が存在するということを意味する。これらの遅延時間値は、それぞれ、次の５つの状態：１）モードＡ；２）モードＢまたはＣ； ３）モードＤ， ＥまたはＦ；４）モードＧまたはＨ；５）モードＩでもたらされる。サポート導線１８．２と信号導線１６との距離は、この例では、図３の例における対応する距離よりも小さい。サポート導線１８．１は、２つの例において、信号導線１６から同じ距離にある。この結果は、本例で実現される制御範囲が、図３の制御範囲よりも広い（サポート導線１８．２と信号導線１６との間のラテラル容量結合が、より強い）ということである。達成し得る遅延時間の分解度は、本例においては、いくつかの輸送モードの遅延時間が一致するために、より小さい。
ここで、制御信号６が、さらに、サポート信号１２．１， １２．２の振幅も制御するというように、制御可能な遅延回路２を簡単に改造できるということに注意されたい。このことは、当該容量結合を微調整して、より多数の輸送モードで上述の制御範囲内に遅延時間値を生じさせる。
図５は、本発明による制御可能な遅延回路の第２の実施例３０を線図的に示している。図５と図１とで同等の要素には、同等の参照番号が与えられている。制御可能な遅延回路３０は、大部分が遅延回路２と同等であるが、マルチプレクサ２２．３を備えている（図１の一定の遅延ユニット２６．１が、マルチプレクサ２２．３で置き換えられている）。マルチプレクサ２２．３は、インバータ２０と一定の遅延ユニット２４とに接続されている。制御可能な遅延回路３０の制御信号６は、３つのサブ信号Ｓ１， Ｓ２， Ｓ３を有している。サブ信号Ｓ１， Ｓ２は、それぞれ、マルチプレクサ２２．１， ２２．２に供給される（遅延回路２で起こることと同様に）。第３のサブ信号Ｓ３は、マルチプレクサ２２．３に供給される。Ｓ３ ＝ ０であれば、マルチプレクサ２２．３は、信号２５を選択し、Ｓ３ ＝ １であれば、反転入力信号２１が、選択される。選択された信号は、その後、遅延ユニット２６．２を介して、第２のモジュール１４の信号導線１６に、ベース信号１１として供給される。マルチプレクサ２２．３によって、サポート信号のみではなく、５０％デューティサイクルの入力信号４（例えば、システムクロック）にも、付加的な位相シフトを負わすことが可能である。相異なる輸送モードの数が、それによって増加可能である。
上述の制御可能な遅延回路２の実施例に、種々の変形が考えられる。いくつかの可能な変形が、以下に、簡単に論じられる。
第１の変形では、信号導線が、信号導線に種々の位置において接続されているいくつかのタップ導体によって引き出されている。次に、各タップ導体は、例えば、１つのマルチプレクサに接続させてもよい。望みの遅延時間を持つ望みの引き出された信号を、その後、そのマルチプレクサによって選択させてもよい。
第２の変形は、２つ以上の本発明による制御可能な遅延回路が、直列に接続されているということにある。
第３の変形では、スイッチ（例えば、パスゲートスイッチ）が、サポート導線に設けられている。サポート導線の長さ、したがって、信号導線への容量結合が、スイッチの開閉によって制御できる。したがって、本発明による制御可能な遅延回路の制御可能な遅延時間のさらなる制御が、それらによって得られる。
本発明は、いくらかの実施例に関連して記述された。しかしながら、当業者にとっては、同様に本発明の範囲内にはいる多くの実施例が可能であることは明らかである。それらの実施例の全ては、本発明の一部であると考えられるべきである。まず第１に、当該サポート導線および信号導線は、種々の形状およびデザインをしていてもよいということに注意されたい。それらの導線は、例えば、外周が弧状、断面、あるいは、四角形断面のワイヤであってもよい。それらの導線を、空洞（同軸ケーブル）とすることも可能である。それらの導線は、さらに、ストリップ形状とすることも可能である。本発明による遅延回路は、信号導線から相異なる距離に位置する３つ以上のサポート導線を備えていてもよい。例えば、４つのサポート導線を、相異なる距離に選ぶと、制御可能な遅延回路によって選択できる、最大８１個の相異なる遅延時間値が、存在する。１つの可能性は、（サポート）導線のあるものに、一定の遅延素子を設けるということである。さらに、サポート導線が、信号導線と同じ長さを持つ必要は全くないということに注意されたい。したがって、例えば、１つ、あるいは、いくつかのサポート導線が、信号導線の長さの一部にしか延在していない（信号導線に平行に）ということが、可能である。あるいはまた、信号導線が、好ましい容量結合を得るために、特定の形状を持つことも可能である。例えば、信号導線の垂直横断面の表面積が、信号導線内の信号の輸送方向に見て、減少していくということも考えられる。導線間の最適な容量結合は、導線が形状を改造されて達成されてもよい。最後に、本発明による遅延回路を、アナログ回路で構成することも可能である。
【図面の簡単な説明】
【図１】本発明による制御可能な遅延回路の第１の実施例をダイヤグラム的に示す。
【図２】図１の制御可能な遅延回路の制御信号と一群の輸送モードとの間の関係を表わす表である。
【図３】図１に示すような制御可能な遅延回路の第１の実装における一群の輸送モードでの、信号導線の長さの関数としての遅延時間のダイヤグラムである。
【図４】図１に示すような制御可能な遅延回路の第２の実装における一群の輸送モードでの、信号導線の長さの関数としての遅延時間のダイヤグラムである。
【図５】本発明による制御可能な遅延回路の第２の実施例をダイヤグラム的に示す。
【符号の説明】
２， ３０ 遅延回路
４ 入力信号
６ 制御信号
８ 出力信号
１０ 第１のモジュール
１１ ベース信号
１２．１， １２．２ サポート信号
１４ 第２のモジュール
１６ 信号導線
１８．１， １８．２ サポート導線
２０ インバータ
２１ 反転入力信号
２２．１， ２２．２， ２２．３ マルチプレクサ
２４， ２６．１， ２６．２， ２６．３， ２６．４ 遅延ユニット
２５ 遅延した入力信号
２８ レシーバ
本発明は、電気入力信号を遅延させるための制御可能な遅延回路であって、該遅延回路が、前記入力信号と少なくとも１つの制御信号とを受信するように設計され、動作中に、前記遅延回路が、出力信号を生成するために、ある遅延時間だけ前記入力信号を遅延させ、該遅延時間が、前記少なくとも１つの制御信号の関数である回路に関するものである。
【従来の技術】
上述の制御可能な遅延回路は、既知である。そのような制御可能な遅延回路の１例は、米国特許５，１９２，８８６に与えられている。この特許公報は、制御可能なＣＭＯＳ遅延回路を記述している（その公報の図１に関連して）。出力信号を生成するために入力信号が遅延される遅延時間は、ここで、２つの制御信号の関数である。
既知の制御可能な遅延回路は、電気信号のタイミング用、特に、電気信号を同期させるために用いられている。これは、既に設計されている回路でタイミング問題が起こっていることが見出された場合には、有用であろうし、一方、設計を変更することは、望ましくない。回路内に制御可能な遅延ユニットを用いることは、高価な新規の設計を行うことなく、電気信号のタイミングを変化させることを可能にする。
【発明が解決しようとする課題】
既知の制御可能な遅延ユニットの欠点は、制御可能な遅延時間の制御範囲が、概して制限されるということである。このことは、実際の応用において、実用的に有用な制御可能な遅延ユニットを実現するためには、いくつかの制御可能な遅延ユニットを直列に接続することを必要とする。ここで、各遅延素子は、それ自身の固有の（最小の）遅延時間を持っており、したがって、制御可能な遅延ユニットの固有の遅延時間は、個々の遅延素子の固有の遅延時間の和となる。このことは、遅延ユニットに、相当の固有の遅延時間を生じさせる。当該固有の遅延時間は、温度や供給電圧の変動などのようないくつかの因子の関数として、相当に変化するであろう。
制御可能な遅延回路の固有の遅延時間が小さく、相対的に広い制御範囲を持つ制御可能な遅延回路に対する要求がある。とりわけ、広い制御範囲を併せて与える、多数の相異なる離散的な遅延時間に対する要求がある。後者の場合に、高い分解度の離散的な遅延時間を得るために、当該制御範囲に渡って実質的に一様に分布した、相対的に多数の制御可能な遅延時間を利用できるのが望ましいことが多い。
【課題を解決するための手段】
本発明の１つの目的は、上述の要求を満たすことである。これを達成するために、本発明による制御可能な遅延回路は、前記遅延回路が、前記入力信号と前記少なくとも１つの制御信号とを基にしてベース信号と少なくとも１つのサポート信号とを生成するための第１のモジュールを有し、動作中に、前記少なくとも１つのサポート信号の位相および／または振幅が、前記少なくとも１つの制御信号によって、前記ベース信号の位相および／または振幅に関連して制御可能であり、また、前記遅延回路が、さらに、前記第１のモジュールに接続され、かつ、信号導線と少なくとも１つのサポート導線とを有する第２のモジュールを有し、信号導線と少なくとも１つのサポート導線とが、互いに近接し合って、前記導線の少なくとも一部において、互いに実質的に平行に延びており、動作中に、前記第１のモジュールが、前記信号導線の第２の端部に前記出力信号を生成するために、前記信号導線の第１の端部に前記ベース信号を供給し、動作中に、前記第１のモジュールが、前記少なくとも１つのサポート導線に、前記少なくとも１つのサポート信号を、少なくとも供給することを特徴とする。
本発明による制御可能な遅延回路の一実施例において、前記ベース信号が、前記制御信号に独立に遅延された入力信号によって形成されることは、間違いない。ここで、特に、前記ベース信号が、前記入力信号からなることも可能である。
信号導線と少なくとも１つのサポート導線とは、互いに隣接して位置するから、信号導線とその少なくとも１つのサポート導線との間には、ラテラル容量結合が存在する。この結合は、これらの導線によって運ばれる信号の影響によって、実効的に増減する。この効果は、アナログ回路で公知の副次的な効果であるミラー効果にたとえることができる。そのミラー効果は、信号導線に交差して遅延時間を変化させ、したがって、それは、クロストーク効果あるいはクロストーク誘起遅延ともみなし得る。
電気回路の設計者は、クロストーク効果は、通常、害を与える寄生効果と考える。しかしながら、本発明によれば、この効果が利用される。信号導線と少なくとも１つのサポート導線との間のラテラル容量結合は、信号導線の信号と、少なくとも１つのサポート導線の少なくとも１つのサポート信号との間の位相差を制御することによって、および／または、少なくとも１つのサポート導線のサポート信号の振幅を制御することによって、変化できる。ラテラル容量結合の変化は、信号導線上の遅延時間に変化をもたらし、それによって、信号導線を通過する信号の輸送速度もまた、変化する。第１の状態においては、ベース信号と少なくとも１つのサポート信号との間の当該位相差が、１８０°であり、ラテラル容量結合は、最大である。この状態におけるベース信号は、信号導線を通過する輸送中、最大の遅延時間を受ける。第２の状態においては、ベース信号とサポート信号との間の当該位相差が、０に等しく、容量結合は、最小である。したがって、サポート導線は、ブースタ導線として働く。ベース信号は、そのような状態では、補助導線の存在しない、類似の仮想的な状態よりも高速に、信号導線中を輸送されるであろう。本発明による制御可能な遅延回路の固有の（最小の）遅延時間は、この結果、最小となる。
公知の遅延回路の他の例は、中でも、”Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ（素子形成工程）” （ＦＥｏＬ）部および”Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ（配線形成工程）” （ＢＥｏＬ）部から作られるものである。現時点では、望ましい遅延は、特に、ＦＥｏＬ部において実現されている。ＦＥｏＬおよびＢＥｏＬの電気部品の技術的進展は、ＢＥｏＬでの遅延が、将来世代の遅延回路において増加し、一方、ＦＥｏＬでの遅延は減少するという趨勢を予期させる。この趨勢は、公知の遅延ユニットの将来の有用性に疑いを投げかけているように思われる。これは、実際、当該技術的進展から学んでいる本発明による遅延回路と対照的である。
遅延時間の広い制御範囲が、本発明による制御可能な遅延回路で、簡単に実現可能である。制御範囲の広さは、中でも、信号導線およびサポート導線の長さの関数である。例えば、少なくとも１０ ｍｍの長さの導線は、ファクタ６に等しい、最大遅延時間値／最少遅延時間値比を得ることを可能にする。ここで、制御可能な遅延回路の遅延時間値は、第１のモジュールの一定の遅延時間値と、第２のモジュールの制御可能な遅延時間値との和である。
本発明による制御可能な遅延回路の第１のさらなる利点は、第２のモジュールが、主に導線で形成されているので、広い多様な形状で設計できるということである。それらの導線は、単純に直線状に、および／または、湾曲形状にレイアウトしてもよい。これは、設計者に、制御可能な遅延回路を設計する際にさらなる自由度を提示する。
本発明による制御可能な遅延回路の第２のさらなる利点は、当該少なくとも１つのサポート導線によって、遮蔽が簡単に得られるということである。それによって、周囲との電気的結合が減少する。これは、外部干渉源によるジッタの生成の減殺に役立つ。
本発明による制御可能な遅延回路の第３のさらなる利点は、単純に、デジタル的に実施できるということである。
本発明による制御可能な遅延回路の一実施例は、前記第２のモジュールが、少なくとも２つのサポート導線を有し、該少なくとも２つのサポート導線は、前記信号導線から相異なる距離にあり、動作中に、前記第１のモジュールが、少なくとも２つのサポート信号を生成することを特徴としている。相異なる距離は、各サポート導線に対して相異なる結合を生じ、それによって、当該制御範囲上に、十分に分布した制御可能な遅延時間値の数が実現できる。したがって、制御範囲内に高い分解度の遅延時間値が、デジタル遅延回路の場合に実現できる。
本発明の一実施例において、前記第２のモジュールが、少なくとも２つのサポート導線を有し、該少なくとも２つのサポート導線は、前記少なくとも１つの信号導線から、少なくとも実質的に同じ距離にあることは、間違いない。この実施例においては、複数の補助導線を信号導線から相対的に短い距離に置くことができるから、広い制御範囲を得ることができる。これは、相対的に強い容量結合に導き、それによって、最少遅延時間値と最大遅延時間値とは、大きく異なるようになる。
好適な一実施例において、前記遅延ユニットが、前記出力信号を受信するために、当該信号導線の第２の端部に接続されたレシーバを有することは、間違いない。そう望まれるのであれば、そのレシーバは、出力信号が、信号導線を通過する輸送中に減衰した場合には、その出力信号を増幅するために使われてもよい。レシーバは、例えば、選択回路（例えば、フリップフロップ回路、論理回路など）であってもよい。電気出力信号の傾斜は、レシーバによって改善してもよい（例えば、より急峻にしてもよい）。これは、高速信号伝送の場合に、特に重要である。
本発明による制御可能な遅延回路の好適な一実施例は、前記第２のモジュールが、さらに、基板層または金属板を有し、該層または板が、実質的に前記信号導線に沿って延在していることを特徴としている。当該基板層または金属板によって、信号の遅延時間のさらなる制御を得ることも、信号導体のさらなる遮蔽を得ることも、どちらも可能である。後者の場合には、基板層または金属板は、例えば、一定電圧あるいは接地に結合させてもよい。第２のモジュールの外側に存在する干渉源の影響は、さらなる遮蔽によって、さらに減少する。
【発明の実施の形態】
本発明は、以下に、図面を参照して、より詳細に説明される。
図１は、電気入力信号４を遅延させるための、本発明による制御可能な遅延回路２を線図的に示しており、遅延回路２は、入力信号４と制御信号６とを受信するように設計されている。動作中に、遅延回路２は、出力信号８を生成するために、ある遅延時間だけ入力信号４を遅延させることができる。その遅延時間は、この場合、制御信号６によって制御可能である。この例の制御可能な遅延回路２は、デジタル構造をしている。このことは、中でも、入力信号４、制御信号６、および、出力信号８が、デジタル信号であるということを意味する。
遅延回路２は、入力信号４と制御信号６とを基として、ベース信号１１およびサポート信号１２．１， １２．２を生成するための第１のモジュール１０を有している。ここで、サポート信号１２．１， １２．２の位相は、制御信号６によって制御可能である。遅延回路２は、さらに、第１のモジュール１０に接続された第２のモジュール１４を有している。この第２のモジュール１４は、信号導線１６と２つのサポート導線１８．１， １８．２とを有している。信号導線１６とサポート導線１８．１， １８．２とは、実質的に平行に、かつ、互いに近接し合って、延在している。
この制御可能な遅延回路２の動作が、以下に、詳細に議論される。
第１のモジュール１０は、入力信号４を反転させるためのインバータ２０を有している。したがって、反転入力信号２１が、得られる。第１のモジュール１０は、さらに、インバータ２０の遅延時間と実質的に等しい一定の遅延時間を持つ遅延素子２４を有している。遅延素子２４は、当該一定の遅延時間だけ遅延した入力信号２５を生成する。信号２５は、遅延素子２４からマルチプレクサ２２．１， ２２．２に伝えられる。反転入力信号２１も、信号２５が、反転入力信号２１と実質的に同時にマルチプレクサ２２．１， ２２．２に配送されるように、マルチプレクサ２２．１， ２２．２に供給される。ここで、インバータ２０およびマルチプレクサ２２．１， ２２．２の遅延時間が、相対的に小さい場合には、入力信号４を、選択的に、ベース信号１１として信号導線１６に直接供給することが可能であることに注意されたい。
図１に示すように、マルチプレクサ２２．１， ２２．２の各々は、３つの入力００， ０１， １１を持っている。信号２５は、００入力に供給され、反転入力信号２１は、１１入力に供給される。当該マルチプレクサ２２．１， ２２．２の０１入力は、それらの入力に０信号が供給されるように、接地される。マルチプレクサ２２．１， ２２．２は、制御信号６によって制御することができる。ここで、制御信号６は、サブ信号Ｓ１， Ｓ２を有している。サブ信号Ｓ１は、マルチプレクサ２２．１を制御し、サブ信号Ｓ２は、マルチプレクサ２２．２を制御する。したがって、マルチプレクサ２２．１の入力の１つにおける１つの信号が、Ｓ１によって選択可能である。このように選択された入力信号は、その後、マルチプレクサ２２．１の出力および一定の遅延ユニット２６．３を介して、第２のモジュール１４のサポート導線１８．１に導かれる。同様に、サブ信号Ｓ２が、マルチプレクサ２２．２の１入力の１信号を選択すると、選択された信号が、一定の遅延ユニット２６．４を介して、第２のモジュール１４のサポート導線１８．２に導かれる。
入力信号４は、第１のモジュール１０によって、一定の遅延ユニット２４， ２６．１， ２６．２を介して、第２のモジュール１４の信号導線１６に送られる。このようにしてベース信号１１が形成され、その後、信号導線１６に提示される。一定の遅延ユニット２４， ２６．１， ２６．２， ２６．３， ２６．４は、ベース信号１１とサポート信号１２．１， １２．２とが、第１のモジュール１０によって、第２のモジュール１４のそれぞれの導線の端部に、実質的に同時に供給されるように、特性付けられる。
信号導線１６は、ベース信号１１を受信するためのレシーバ２８に、信号導線１６の第２の端部で接続するのが望ましい。図１の制御可能な遅延回路の例では、レシーバ２８は、出力信号８を生成するために信号２７を増幅する。
それぞれの導線１６， １８．１， １８．２を通過するベース信号１１およびサポート信号１２．１， １２．２の輸送の間に、信号導線１６とサポート導線１８．１， １８．２との間に、ラテラル容量結合が生じる。本発明によれば、この容量結合は、信号導線１６を通過するベース信号１１の輸送速度を制御するために利用される。信号導線１６と少なくとも１つのサポート導線１８．１， １８．２との間のラテラル容量結合は、本実施例では、中でも、その信号とサポート信号との間の位相差が変化することによって変化し、それによって、制御可能な遅延回路２の遅延時間が、制御できる。遅延時間は、ラテラル容量結合が最大の場合に最大になり、遅延時間は、ラテラル容量結合が最小の場合に最小になる。サポート導線１８．１， １８．２は、信号導線１６から、相異なる距離に位置するのが望ましい。これは、信号導線に関する各々の個々のサポート導線の容量結合を本質的に相異なるものとし、したがって、デジタル制御可能な遅延回路２の当該制御範囲に、（離散的な）遅延時間値の良好な分布が達成できる。
制御信号６は、マルチプレクサ２２．１， ２２．２の入力信号のセットから、それぞれ、サポート信号１２．１， １２．２を選択するために、マルチプレクサ２２．１， ２２．２を制御する。この入力信号のセットは、遅延した入力信号２５、反転入力信号２１、および、０信号を有する。各サポート信号１２．１， １２．２に対して３つの入力信号の選択があり、したがって、９つの相異なる組み合わせが可能である。そのような組み合わせは、以後、制御可能な遅延回路２の輸送モードと名付ける。サポート導線１８．１， １８．２が、信号導線１６から相異なる距離にあると、各輸送モードは、１つずつの特有の遅延時間を持つ。制御信号｛Ｓ１ ＝ ００， Ｓ２ ＝ １１｝によって、１つの可能な輸送モードが選択され、マルチプレクサ２２．１は、信号２５を選択し、マルチプレクサ２２．２は、反転入力信号２１を選択する。その結果、サポート信号１２．１は、ベース信号１１に対して位相差を持たず、サポート信号１２．２は、ベース信号１１に対して１８０？の位相差を持つ。
図２は、サブ信号Ｓ１， Ｓ２よりなる制御信号６と、遅延回路２の一群の輸送モードとの間の相互関係を示す表である。９つの相異なる輸送モードＡ〜Ｉが、制御信号Ｓ１， Ｓ２と関連付けられて、図２の表に、制御可能な遅延回路２に対して与えられている。
図３は、信号導線１６の長さの関数として、種々の輸送モードＡ〜Ｉにおける制御可能な遅延回路２の第２のモジュール１４の遅延時間を表わすダイヤグラムである。ここで、サポート導線１８．２と信号導線１６との距離は、サポート導線１８．１と信号導線１６との距離の２倍である。これの結果は、各輸送モードが、１つずつの特有の遅延時間を伴うということである。図３に示す遅延時間値は、第２のモジュール１４内の信号が受ける遅延時間である。総遅延時間を得るためには、これらの値に、第１のモジュール１０内の信号に課される一定の遅延時間を加算しなければならない。遅延時間（ｎｓｅｃ）が、縦軸にプロットされ、信号導線の長さ（ｍｍ）が、横軸にプロットされている。このダイヤグラムから、中でも、制御可能な遅延回路２の制御範囲が、信号導線の長さの関数であることが明白である。信号導線の長さは、この例では、制御可能な遅延回路２内のサポート導線の長さに等しい。輸送モードＡが、最も大きな遅延時間に相当する。信号導線１６のベース信号１１は、このモードでは、サポート導線１８．１， １８．２のそれぞれのサポート信号１２．１， １２．２と逆位相である。輸送モードＩは、最小の遅延時間を持つ輸送モードである。この輸送モードでは、サポート信号１２．１， １２．２は、ベース信号１１と同位相である。サポート導線１８．１と １８．２とが、信号導線１６から等しくない距離にあるということは、図３の例において、遅延時間範囲に渡って、より高い分解度の遅延時間値を達成する。
図４も、信号導線１６の長さの関数として、種々の輸送モードＡ〜Ｉにおける制御可能な遅延回路２の第２のモジュール１４の遅延時間を表わすダイヤグラムである。しかしながら、ここでは、サポート導線１８．１と １８．２とが、信号導線１６から等しい距離にある。この結果の１つは、図４に示すように、いくつかの異なる輸送モードの遅延時間値が一致するということである。これは、ある与えられた信号導線１６の長さに対して、５つの相異なる遅延時間値が存在するということを意味する。これらの遅延時間値は、それぞれ、次の５つの状態：１）モードＡ；２）モードＢまたはＣ； ３）モードＤ， ＥまたはＦ；４）モードＧまたはＨ；５）モードＩでもたらされる。サポート導線１８．２と信号導線１６との距離は、この例では、図３の例における対応する距離よりも小さい。サポート導線１８．１は、２つの例において、信号導線１６から同じ距離にある。この結果は、本例で実現される制御範囲が、図３の制御範囲よりも広い（サポート導線１８．２と信号導線１６との間のラテラル容量結合が、より強い）ということである。達成し得る遅延時間の分解度は、本例においては、いくつかの輸送モードの遅延時間が一致するために、より小さい。
ここで、制御信号６が、さらに、サポート信号１２．１， １２．２の振幅も制御するというように、制御可能な遅延回路２を簡単に改造できるということに注意されたい。このことは、当該容量結合を微調整して、より多数の輸送モードで上述の制御範囲内に遅延時間値を生じさせる。
図５は、本発明による制御可能な遅延回路の第２の実施例３０を線図的に示している。図５と図１とで同等の要素には、同等の参照番号が与えられている。制御可能な遅延回路３０は、大部分が遅延回路２と同等であるが、マルチプレクサ２２．３を備えている（図１の一定の遅延ユニット２６．１が、マルチプレクサ２２．３で置き換えられている）。マルチプレクサ２２．３は、インバータ２０と一定の遅延ユニット２４とに接続されている。制御可能な遅延回路３０の制御信号６は、３つのサブ信号Ｓ１， Ｓ２， Ｓ３を有している。サブ信号Ｓ１， Ｓ２は、それぞれ、マルチプレクサ２２．１， ２２．２に供給される（遅延回路２で起こることと同様に）。第３のサブ信号Ｓ３は、マルチプレクサ２２．３に供給される。Ｓ３ ＝ ０であれば、マルチプレクサ２２．３は、信号２５を選択し、Ｓ３ ＝ １であれば、反転入力信号２１が、選択される。選択された信号は、その後、遅延ユニット２６．２を介して、第２のモジュール１４の信号導線１６に、ベース信号１１として供給される。マルチプレクサ２２．３によって、サポート信号のみではなく、５０％デューティサイクルの入力信号４（例えば、システムクロック）にも、付加的な位相シフトを負わすことが可能である。相異なる輸送モードの数が、それによって増加可能である。
上述の制御可能な遅延回路２の実施例に、種々の変形が考えられる。いくつかの可能な変形が、以下に、簡単に論じられる。
第１の変形では、信号導線が、信号導線に種々の位置において接続されているいくつかのタップ導体によって引き出されている。次に、各タップ導体は、例えば、１つのマルチプレクサに接続させてもよい。望みの遅延時間を持つ望みの引き出された信号を、その後、そのマルチプレクサによって選択させてもよい。
第２の変形は、２つ以上の本発明による制御可能な遅延回路が、直列に接続されているということにある。
第３の変形では、スイッチ（例えば、パスゲートスイッチ）が、サポート導線に設けられている。サポート導線の長さ、したがって、信号導線への容量結合が、スイッチの開閉によって制御できる。したがって、本発明による制御可能な遅延回路の制御可能な遅延時間のさらなる制御が、それらによって得られる。
本発明は、いくらかの実施例に関連して記述された。しかしながら、当業者にとっては、同様に本発明の範囲内にはいる多くの実施例が可能であることは明らかである。それらの実施例の全ては、本発明の一部であると考えられるべきである。まず第１に、当該サポート導線および信号導線は、種々の形状およびデザインをしていてもよいということに注意されたい。それらの導線は、例えば、外周が弧状、断面、あるいは、四角形断面のワイヤであってもよい。それらの導線を、空洞（同軸ケーブル）とすることも可能である。それらの導線は、さらに、ストリップ形状とすることも可能である。本発明による遅延回路は、信号導線から相異なる距離に位置する３つ以上のサポート導線を備えていてもよい。例えば、４つのサポート導線を、相異なる距離に選ぶと、制御可能な遅延回路によって選択できる、最大８１個の相異なる遅延時間値が、存在する。１つの可能性は、（サポート）導線のあるものに、一定の遅延素子を設けるということである。さらに、サポート導線が、信号導線と同じ長さを持つ必要は全くないということに注意されたい。したがって、例えば、１つ、あるいは、いくつかのサポート導線が、信号導線の長さの一部にしか延在していない（信号導線に平行に）ということが、可能である。あるいはまた、信号導線が、好ましい容量結合を得るために、特定の形状を持つことも可能である。例えば、信号導線の垂直横断面の表面積が、信号導線内の信号の輸送方向に見て、減少していくということも考えられる。導線間の最適な容量結合は、導線が形状を改造されて達成されてもよい。最後に、本発明による遅延回路を、アナログ回路で構成することも可能である。
【図面の簡単な説明】
【図１】本発明による制御可能な遅延回路の第１の実施例をダイヤグラム的に示す。
【図２】図１の制御可能な遅延回路の制御信号と一群の輸送モードとの間の関係を表わす表である。
【図３】図１に示すような制御可能な遅延回路の第１の実装における一群の輸送モードでの、信号導線の長さの関数としての遅延時間のダイヤグラムである。
【図４】図１に示すような制御可能な遅延回路の第２の実装における一群の輸送モードでの、信号導線の長さの関数としての遅延時間のダイヤグラムである。
【図５】本発明による制御可能な遅延回路の第２の実施例をダイヤグラム的に示す。
【符号の説明】
２， ３０ 遅延回路
４ 入力信号
６ 制御信号
８ 出力信号
１０ 第１のモジュール
１１ ベース信号
１２．１， １２．２ サポート信号
１４ 第２のモジュール
１６ 信号導線
１８．１， １８．２ サポート導線
２０ インバータ
２１ 反転入力信号
２２．１， ２２．２， ２２．３ マルチプレクサ
２４， ２６．１， ２６．２， ２６．３， ２６．４ 遅延ユニット
２５ 遅延した入力信号
２８ レシーバ
Claims (9)
- 電気入力信号を遅延させるための制御可能な遅延回路であって、該遅延回路が、前記入力信号と少なくとも１つの制御信号とを受信するように設計され、動作中に、前記遅延回路が、出力信号を生成するために、ある遅延時間だけ前記入力信号を遅延させ、該遅延時間が、前記少なくとも１つの制御信号の関数である回路において、前記遅延回路が、前記入力信号と前記少なくとも１つの制御信号とを基にしてベース信号と少なくとも１つのサポート信号とを生成するための第１のモジュールを有し、動作中に、前記少なくとも１つのサポート信号の位相および／または振幅が、前記少なくとも１つの制御信号によって、前記ベース信号の位相および／または振幅に関連して制御可能であり、また、前記遅延回路が、さらに、前記第１のモジュールに接続され、かつ、信号導線と少なくとも１つのサポート導線とを有する第２のモジュールを有し、該信号導線と該少なくとも１つのサポート導線とが、互いに近接し合って、前記導線の少なくとも一部において、互いに実質的に平行に延びており、動作中に、前記第１のモジュールが、前記信号導線の第２の端部に前記出力信号を生成するために、前記信号導線の第１の端部に前記ベース信号を供給し、動作中に、前記第１のモジュールが、前記少なくとも１つのサポート導線に、前記少なくとも１つのサポート信号を、少なくとも供給することを特徴とする回路。
- 前記ベース信号が、前記制御信号に独立に遅延された入力信号によって形成されることを特徴とする請求項１に記載の回路。
- 前記ベース信号が、前記入力信号からなることを特徴とする請求項１に記載の回路。
- 前記第２のモジュールが、少なくとも２つのサポート導線を有し、該少なくとも２つのサポート導線が、前記信号導線から相異なる距離にあり、動作中に、前記第１のモジュールが、少なくとも２つのサポート信号を生成することを特徴とする請求項１に記載の回路。
- 前記サポート導線と前記信号導線とが、同一面内にあり、該面が、前記信号導線によって、第１の面部と第２の面部とに、前記サポート導線が前記第１の面部に存在するように、分割されることを特徴とする請求項４に記載の回路。
- 前記第２のモジュールが、少なくとも２つのサポート導線を有し、該少なくとも２つのサポート導線は、前記少なくとも１つの信号導線から、少なくとも実質的に同じ距離にあることを特徴とする請求項１に記載の回路。
- 前記遅延回路が、前記出力信号を受信するために、当該信号導線の第２の端部に接続されたレシーバを有することを特徴とする請求項１に記載の回路。
- 前記第２のモジュールが、さらに、基板層または金属板を備え、該層または板が、実質的に前記信号導線に沿って延在していることを特徴とする請求項１に記載の回路。
- 前記第１のモジュールが、少なくとも１つの第１の供給導線と、１つの第２の供給導線と、１つのインバータと、１つのマルチプレクサとを有し、前記インバータの出力が、前記マルチプレクサの第１の入力に接続され、前記第１の供給導線が、前記インバータの入力と前記マルチプレクサの第２の入力との両方に接続され、動作中に、一定電圧の信号が、前記マルチプレクサの第３の入力に供給され、前記第２の供給導線が、前記マルチプレクサに前記少なくとも１つの制御信号のうちの１つの制御信号を供給するために、前記マルチプレクサに接続され、動作中に、前記入力信号が、前記第１の供給導線を介して、前記マルチプレクサの前記第２の入力に供給され、前記マルチプレクサが、前記制御信号に基づいて、前記マルチプレクサの前記入力に提示された信号の１つを選択して、前記少なくとも１つのサポート信号のうちの１つのサポート信号を生成し、前記サポート信号を、前記少なくとも１つのサポート導線のうちの１つのサポート導線に供給することを特徴とする請求項１に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP01202178 | 2001-06-07 | ||
| PCT/IB2002/002039 WO2002099970A1 (en) | 2001-06-07 | 2002-06-04 | Controllable delay circuit for delaying an electric signal |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004521560A true JP2004521560A (ja) | 2004-07-15 |
Family
ID=8180431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003502956A Withdrawn JP2004521560A (ja) | 2001-06-07 | 2002-06-04 | 電気信号を遅延させるための制御可能な遅延回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6914468B2 (ja) |
| EP (1) | EP1402637A1 (ja) |
| JP (1) | JP2004521560A (ja) |
| KR (1) | KR20030028563A (ja) |
| WO (1) | WO2002099970A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7024763B2 (en) | 2003-11-26 | 2006-04-11 | Formfactor, Inc. | Methods for making plated through holes usable as interconnection wire or probe attachments |
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- 2002-06-04 KR KR10-2003-7001701A patent/KR20030028563A/ko not_active Application Discontinuation
- 2002-06-04 WO PCT/IB2002/002039 patent/WO2002099970A1/en not_active Application Discontinuation
- 2002-06-04 US US10/479,552 patent/US6914468B2/en not_active Expired - Lifetime
- 2002-06-04 JP JP2003502956A patent/JP2004521560A/ja not_active Withdrawn
- 2002-06-04 EP EP02735719A patent/EP1402637A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030028563A (ko) | 2003-04-08 |
| US6914468B2 (en) | 2005-07-05 |
| US20040150451A1 (en) | 2004-08-05 |
| EP1402637A1 (en) | 2004-03-31 |
| WO2002099970A1 (en) | 2002-12-12 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060710 |
|
| A761 | Written withdrawal of application |
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