JP2004310766A

JP2004310766A - ラスタ画像のスケーリング方法およびスケーリング回路

Info

Publication number: JP2004310766A
Application number: JP2004096879A
Authority: JP
Inventors: Andreas Loew; レーヴアンドレアス
Original assignee: Thomson Licensing SAS
Current assignee: Thomson Licensing SAS
Priority date: 2003-04-03
Filing date: 2004-03-29
Publication date: 2004-11-04
Also published as: EP1465107A2; US20040218835A1; EP1465107A3; JP5219165B2; JP2010154535A; US7565031B2; DE10315442A1

Abstract

【課題】高解像度のデジタル化画像を低解像度の画面に、できるだけ大きな表示サイズで歪みなしに表示することができ、それでもなおできるだけ多くの画像デテールが可視であるような方法を提供するのが本発明の課題である。さらに、スケーリングをリアルタイムで実行する回路を提供することも本発明の課題である。
【解決手段】出力画像に再生するために、入力画像中の所定の選択された画素および／またはサブピクセルを検出し、当該画素および／またはサブピクセルのそれぞれの列ごとおよび／または行ごとの間隔を次のように選定する、すなわち入力画像と出力画像との間で、少なくとも１つの列および／または行の領域にわたって、入力画像の選択された順次連続する画素および／またはサブピクセル間の整数間隔を計算し、当該間隔間の変動は最小であるようにすることによって有理スケーリング比が達成されるように選定する。
【選択図】図２

Description

本発明は、高解像度ラスタ画像を解像度の低い画面に表示する分野に関するものである。とりわけ本発明は、フィルムスキャナでのコントロールモニタに関するものである。ここでコントロールモニタは、高解像度のラスタ画像を形成するフィルムスキャナの微細な解像度よりも粗い解像度を有する。

ラスタ画像は、以下デジタル画像に対する同義語として使用する。これは、多数の離散的画素から統合された画像を意味し、その画素は列および行に配置されている。ラスタ画像は白黒画像またはカラー画像として存在することができ、画素を表わす情報は任意の構成とすることができる。これは例えば基本色、赤、緑、青（ＲＧＢ）に対する色３セットなどである。画素は、以下ピクセルに対する同義語として使用する。ピクセルは英語圏で頻繁に使用されている。１つの画素を形成する要素、例えば色３セットはサブピクセルとも称される。解像度とは、画像領域を表わす画素の数である。ここで微細な解像度または高い解像度は、画像の同じ領域に対して粗い解像度または低い解像度の場合よりも多数の画素が存在することを意味する。

従来のフィルムカメラにより撮影されたフィルムをデジタル処理またはデジタル分解するために、現像されたフィルムがデジタル化される。このときフィルムは例えば連続的にセンサの前を通過し、センサはフィルムをラインごとに走査する。ここで走査されたラインは順次連続する、ないしは順次並置された多数の画素からなる。順次連続して走査されたラインはそれぞれ１つの画像となる。フィルムの画像を面状のセンサにより走査することも可能である。この場合、画像をデジタルで表わすすべての列と行の画素が１つのセンサにより同時に走査される。

通常フィルムスキャナでは種々異なるフィルム形式を走査することができる。一般に使用されているフィルム形式は例えば１６mm、３５mmおよび７０mmフィルムである。現在のフィルムスキャナは画像を、１ライン当りで４０００またはそれ以上の画素により走査する。１６：９の横対縦のアスペクト比を有する従来のフィルムで走査された画像に対しては、１ライン当りで４０００画素、１画像当りで２２５０ラインのデジタル化画像が得られる。通常、走査中に走査の品質は操作者によりコントロールされる。コントロールモニタには高い解像度が要求されるから、通常はコンピュータ画面が使用される。コンピュータ画面は、所定数のラインとライン当りで所定数の画素を有する画像の再生のために最適化されている。そこから生じる画面の解像度は例えば４：３のモニタに対して８００×６００，１２８０×１０２４または１６００×１２００画素である。アナログＣＲＴモニタはアナログビデオ信号を供給すれば理論的にはそれらの間にある解像度で表示できる。しかしここでは使用されるスリットマスクまたはホールマスクにより最大解像度が制限される。最近、ますます使用されるようになったＬＣＤ画面はその解像度に関しては原理的に設定されている。従って両方のモニタ形式で画像をモニタの解像度よりも格段に高い解像度で満足のいくように表示することは不可能である。比較的に解像度の高い画像を解像度の低いモニタに表示すべき場合、水平および垂直の画像方向で画素を省略しなければならない。しかし画素を破棄することにより場合によっては表示すべき画像が縮小され、使用可能な全画面領域の幅および／または高さを埋めなくなる。例えば１ライン当りで１０００画素と１画像当りで５６０ラインの解像度の画像は８００×６００画素の解像度の画面に次のように表示される。すなわち各１つおきの画素が水平方向と垂直方向で省略されて表示される。生じた５００×２８０画素の画像は画面に表示されるが、画面の利用可能なサイズのすべてを使用しない。水平方向の解像度だけをスケーリングする、すなわちラインの画素だけを省略することも可能ではあるが、これにより画像は不所望に歪んでしまう。さらに個々の画素を破棄することにより画像の微細なデテールをモニタに表示することができず、従ってユーザによりコントロールすることができない。このことはとりわけ、フィルムスキャナのサンプリングラスタに平行な細いラインに対して当てはまる。

従って高解像度のデジタル化画像を低解像度の画面に、できるだけ大きな表示サイズで歪みなしに表示することができ、それでもなおできるだけ多くの画像デテールが可視であるような方法を提供するのが本発明の課題である。さらに、スケーリングをリアルタイムで実行する回路を提供することも本発明の課題である。

請求項１に提案された方法は、ラスタ画像の微細スケーリングの問題を次のような場合に対しても解決する。すなわち入力画像と出力画像のライン当りの画素数および画像当りのライン数が整数倍を形成しない場合に対しても、すなわち有理スケーリング係数である場合に対しても解決する。請求項７に記載されたスケーリング回路は、ラスタ画像をリアルタイムで自由にスケーリングできるハードウエア構成を提案する。本発明の有利な構成および改善形態は従属請求項に記載されている。

本発明の方法によれば、入力画像の列および行における画素が選択され、これらの画素がコントロールモニタで再生される出力画像の列および行における画素となる。ここで選択された画素は整数のピクセル間隔で次のように分散される。すなわち、選択された個々の画素間の間隔が、有理スケーリング係数の場合にできるだけ相互に異ならないように分散される。ここでは少なくともラスタ画像の１つの列および／または行のそれぞれの領域について、入力画像と出力画像との有理スケーリング比が達成される。選択された画素は支持点と称される。２つの選択された画素間または支持点間の画素は１つの画素により表わされる値を形成するのに使用することができ、この画素が選択された画素の代わりに出力画像での再生のために使用される。これとは択一的に出力画像での再生のために、２つの選択された画素または支持点間にある画素の最小値または最大値を使用することもできる。さらに２つの選択された画素間の画素に適切なフィルタ関数を施し、そこから出力画像の表示すべき画素に対する値を得ることもできる。出力画像の画素の１つを計算するために、選択された画素または支持点の両方の側の画素を使用することもできる。支持点からの間隔が次に隣接する支持点からの間隔よりも大きい画素を表示すべき画素の計算に使用することもできる。

本発明の有利な改善形態では、水平方向のスケーリングと垂直方向のスケーリングとが個別のスケーリング係数により行われる。

本発明で使用される画素は３基本色、赤、緑、青に対する個別の画素、いわゆるサブピクセルから統合することができる。白黒画像の場合は、明度値だけが含まれる。さらに画素を検出するために色値と明度値からの任意の組合せも考えられる。本発明は選択的に、個々のサブピクセルに適用することができる。またはサブピクセルから発生し、画素を表わす全体値に適用することができる。入力画像がサブピクセルで存在する場合、基本色に所属するサブピクセルをずらして処理することもできる。すなわち出力画像の支持点にある画素を、１つまたは複数の画素またはサブピクセルだけずれている入力値により計算するのである。これにより所定のフィルタ係数が達成され、このフィルタ係数は画像を均等に出現させる。さらに出力画像の２つの順次連続する列または行を、入力画像の相応する列または行のずらされた画素により発生することも考えられる。このことにより微細なデテールがさらに確実に検出され、再生される。支持点に対する計算過程は、簡単に適切なオフセットにより開始することができる。

本発明の方法の特に有利な実施形態では、実施されたスケーリングに応じて生じることのできる画素が変形されない場合、画像内容が損なわれることがない。

本発明の方法並びに本発明の回路は有理にはフィルムスキャナに使用される。とりわけスケーリング回路は、コントロール画像をリアルタイムでスケーリングするのに適する。すなわち画像は表示の瞬間に画面またはコントロールモニタにスケーリングされ、中間記憶する必要はない。しかしプロセッサ能力が十分であれば、スケーリングをリアルタイムに、プログラム制御して実行することも可能である。

図１は従来技術を表わすものであり、入力画像のラインＺＥの一部が示されている。この入力画像は高解像度を有する。ラインＺＥの図示の部分は画素１から３２により形成される。高解像度は、画素を表わす矩形の大きさが小さいことにより表わされている。ラインＺＥを低解像度の出力ラインＺＡに変換するのである。ラインＺＡは図には部分的に画素１０１から１１１により示されている。低解像度は、画素を表わす矩形の大きさが比較的に大きいことにより表わされている。入力ラインＺＥと出力ラインＺＡとの間には矢印４０から５０が示されている。これらの矢印は入力ラインＺＥの画素と出力ラインＺＡの画素との対応関係を示す。図１では入力ラインＺＥの各３番目の画素が出力ラインＺＡの画素に割当てられる。割当てられなかった画素に含まれる画像情報は表示されず、失われてしまう。

図２には本発明の原理が示されている。ここには図１と同様に高解像度の入力画像のラインＺＥの一部が示されている。ラインＺＥの図示された部分は画素１から３２により形成される。ラインＺＥは低解像度の出力ラインＺＡに変換しなければならない。ラインＺＡは図１と同じように部分的に画素１０１から１１４により示されている。入力ラインＺＥと出力ラインＺＡとの間にはライン６０から７３が配置されている。これらのラインは統合された画素間の境界、すなわち支持点を表わす。支持点は画素間に配置されている。なぜなら、支持点間のすべての画素が１つの画素の計算のために利用されるからである。

いくつの入力画素を１つの出力画素に統合するかという計算を図３に基づき例として説明する。ここでは１ライン当り２２５０画素を有する入力画像が１ライン値１０００画素の画面に表示される。１ライン当りの画素数の比２２５０：１０００から、それぞれ２．２５個の画素を１つの画素にまとめなければならない。しかしデジタルラスタ画像では、画素の端数部分は評価されない。近似解は図１に示すようにそれぞれ３番目の画素を再生に使用することであるが、そのため７５０画素の画像を表示することとなる。従って１０００画素のモニタで使用されるライン解像度が３／４しか使用されないこととなる。本発明の方法によれば、入力画像から支持点が次のようにして計算される。すなわち個々の支持点の間隔の相違が最小であり、支持点が均等に入力画像に分散されており、モニタの使用可能なライン解像度がすべて使用されるように計算される。このために必要なスケーリング係数、この場合は２．２５が入力画像の画素ごとに加算するための加数に変換される。この変換は単純な反転である。上手く取り扱うためにこの実施例では、値が大きさ４／９を有する端数として示されている。支持点を検出するために、まずラインの最初の画素でさらなる画素ごとに加数を加算する。加算された加数の和が１より大きくなるときに支持点が検出される。図３の例では、第１の画素は値９／４、第２の画素２は値９／８、そして第３の画素３は値１２／９を得る。図には算術演算、すなわち加算と減算が値間の矢印によりが示されている。ここで加算は実線の矢印により、減算は破線の矢印により示されている。第２画素２から第３画素３への加算ステップで加算された和が１より大きくなる。この個所に支持点が存在する。支持点は図３では、一点鎖線のライン６０から６６により示されている。支持点６０の前にある第１画素１と第２画素２は図２の出力画素１０１に統合される。このことは平均値形成、前に説明したように最小値または最大値形成、または他の適切なフィルタ関数により行うことができる。第３画素３は値１２／９を得ているので、こんどは１より小さな値にしなければならない。なぜなら値１を超えることが支持点を示すからである。このために値１または９／９が第３画素３の値から減算される。これにより第３画素３は新たな値３／９を得る。前記の加算と減算のシーケンスはラインのすべての画素に対して実行される。支持点はどこであっても、画素の値が１より大きい個所でマーキングされ、支持点がマークされた画素の値は値１を減算することにより１より小さくされる。この実施例では最初の３つの支持点間の間隔は２画素である。次の支持点は３画素の間隔を有している。この支持点間の２−２−２−３画素間隔のシーケンスはすべてのラインにわたって繰り返される。従ってこのラインに対して領域ごとに有理スケーリング比が得られる。

前記の方法は同じように垂直方向にも適用される。すなわち順次連続するラインに対して適用される。ここでは水平方向と垂直方向とで異なるスケーリングを行うことができる。所望のスケーリング比に応じて別の加数が加算のために用いられ、これにより別のシーケンスが生じる。しかしこの方法は基本的に常に同じように経過する。

図３に基づいて説明した方法は、プログラムメモリおよびワークメモリを有するマイクロプロセッサで実行することができる。しかし２進回路技術的に実現すると特に有利である。

この場合、所定の値だけ増分する加算器を設ける。加算器の最大値は２^ｎ−１である。ここでｎは加算器の２進桁数を表わす。増分値、すなわち加数は２^ｎ−１×ＳＦの大きさを得る。ここでＳＦはスケーリング係数である。入力画像の各画素に対して加算が実行される。加算器の最高位ビットＭＳＢが微分され、これにより最高位ビットＭＳＢの状態変化が識別される。加算器の最高位ビットＭＳＢの状態変化が識別されると、入力画像の支持点がマークされる。加算はさらに続けられ、加算器の最高位ビットＭＳＢの新たな状態変化がさらなる支持点をマークする。加算器のオーバーフローはここでは無視される。２つの支持点間にある入力画素は上に説明したように１つの出力画素に統合される。

実施例ではスケーリング係数が水平方向と垂直方向の加算器に供給される。加算器の最高位ビットＭＳＢの微分、およびひいては支持点を出力するための信号の発生は、ＭＳＢと１クロックサイクルだけ遅延されたＭＳＢとの排他的ＯＲ結合を介して行われる。この信号により、カウンタ段およびサンプリング段が制御され、さらにスケーリングされた出力画像データがＦＩＦＯシフトレジスタにさらなる処理のため転送される。カウンタ段およびサンプリング段は２つの順次連続する支持点間の間隔を計算する。計算された間隔は出力される画素の計算のための制御量として用いられる。例えばフィルタマルチプレクサを制御することができ、このフィルタマルチプレクサにより、先行の支持点と新たな支持点との間の画素の平均値または最大値が出力のために選択される。

図４には、２進回路技術で製作されたスケーラーの第１実施例が示されている。垂直画像スケーリングのためのスケーリング係数ＳＦ＿Ｖは加算器２００の入力端にビット幅ｎとして印加される。加算器の内容は中間記憶のため、加算器のビット幅に相応する数のフリップフロップ２０１に供給される。フリップフロップ２０１の出力は加算器にフィードバックされる。複数のフリップフロップ２０１のうち、加算器の最高位ビットＭＳＢを含むフリップフロップの出力端はさらにフリップフロップ２０２および排他的ＯＲゲート２０３と接続されている。これにより、２つの順次連続する加算の加算器の最高位ビットを微分することができる。すなわち、最高位ビットＭＳＢの桁での状態変化を検出することができる。

排他的ＯＲゲート２０３の出力端はカウンタ２０４のリセット入力端およびサンプリング段２０６のイネーブル入力端と接続されている。フリップフリップ２０１と２０２並びにカウンタ２０４とサンプリング段２０６はさらにラインクロッキング線路Ｌ−Ｃｌｋと接続されている。サンプリング段２０６の出力はマルチプレクサ２０７を制御する。信号Ｖｉｄｅｏ−ＲＧＢはマルチプレクサ２０７に直接印加される。この信号Ｖｉｄｅｏ−ＲＧＢはさらに直接、および第１の遅延回路２１２を介して第１の加算器２１１に印加される。第１の加算器２１１の出力端はマルチプレクサを有する乗算回路２１３と接続されている。

図４では第１の乗算器２１３は固定の乗算係数０．５を有する。第１の遅延回路２１２を介して導かれた信号Ｖｉｄｅｏ−ＲＧＢはさらに第２の遅延回路２１４に印加される。第２の遅延回路２１４の出力端から信号は第２の加算器２１６に達し、この加算器にはさらに第１の加算器２１１の出力信号も印加される。第２の加算器２１６の出力信号は第２の乗算回路２１７を介してマルチプレクサ２０７に達する。図４で第２の乗算回路２１７は固定の乗算係数０．３を有する。第１の遅延回路２１２と第２の遅延回路２１４を介して導かれたビデオ信号Ｖｉｄｅｏ−ＲＧＢはさらに第３の遅延回路２１８を介して第４の遅延回路２２２に達する。第３の遅延回路２１８の出力信号は第３の加算器２１９で第２の加算器２１６の出力信号と結合される。第３の加算器２１９の出力信号は第３の乗算回路２２１を介してマルチプレクサに達する。図４で第３の乗算回路２２１は固定の乗算係数０．２５を有する。第４の遅延回路２２２の出力信号は第４の加算器２２３で第３の加算器２１９の出力信号と結合される。第４の加算器２２３の出力信号は第４の乗算回路２２４を介してマルチプレクサに達する。第４の乗算器２２４は固定の乗算係数０．２を有する。

水平画像スケーリングに対するスケーリング係数ＳＦ＿Ｈは、ビット幅ｎの加算器２３０の入力端に印加される。前に垂直スケーリングについて説明したように、加算器の内容は中間記憶のため、加算器のビット幅に相応する数のフリップフロップ２３２に達する。フリップフロップ２３２の出力は加算器にフィードバックされる。複数のフリップフロップ２３２のうち、加算器の最高位ビットＭＳＢを含むフリップフロップの出力端はさらに、フリップフロップ２３３および排他的ＯＲゲート２３４と接続されている。これにより順次連続する２つの加算の加算器の最高位ビットを微分することができる。すなわち最高位ビットＭＳＢの桁での状態変化を検出することができる。排他的ＯＲゲート２３４の出力端はカウンタ２３６のリセット入力端およびサンプリング段２３７のイネーブル入力端と接続されている。フリップフロップ２３２および２３３、並びにカウンタ２３６とサンプリング段２３７はさらにピクセルクロック線路Ｐ−Ｃｌｋと接続されている。サンプリング段２３７の出力はマルチプレクサ２３８を制御する。マルチプレクサ２３８にはマルチプレクサ２０７の出力が印加される。マルチプレクサ２０７の出力信号はさらに、前に説明した信号Ｖｉｄｅｏ−ＲＧＢと同じように遅延回路２３９，２４３，２４７，２５１のチェーンを介して導かれる。遅延回路２３９，２４３，２４７，２５１の出力端からは出力信号が前に説明したように加算段２４０，２４４，２４８，２５２並びに乗算回路２４２，２４６，２４９，２５３を介してマルチプレクサ２３８に供給される。図４の乗算回路２４２，２４６，２４９，２５３はそれぞれ固定の乗算係数、０．５，０．３，０．２５，０．２を有する。

排他的ＯＲゲート２０３と２３４の出力はさらにＡＮＤゲート２５４で結合される。ＡＮＤゲート２５４の出力はＦＩＦＯシフトレジスタ２５６への書き込みアクセスを制御する。ＦＩＦＯシフトレジスタ２５６は、マルチプレクサ２３８から到来するデータをさらなる処理のために中間記憶する。

図５には、２進回路技術により製作されたスケーラーの第２の実施例が示されている。図４と同じように垂直画像スケーリングのためのスケーリング係数ＳＦ＿Ｖがビット幅ｎの加算器２００の入力端に印加される。加算器の内容は中間記憶のために、加算器のビット幅に相応する数のフリップフリップ２０１に供給される。フリップフロップ２０１の出力は加算器にフィードバックされる。複数のフリップフロップ２０１のうち、加算器の最高位ビットＭＳＢを含むフリップフロップの出力端はさらにフリップフロップ２０２および排他的ＯＲゲート２０３と接続されている。これにより２つの順次連続する加算の加算器の最高位ビットを微分することができる。すなわち最高位ビットＭＳＢのけたでの状態変化を検出することができる。排他的ＯＲゲート２０３の出力端はカウンタ２０４のリセット入力端およびサンプリング段２０６のイネーブル入力端と接続されている。フリップフロップ２０１と２０２，並びにカウンタ２０４とサンプリング段２０６はさらにラインクロック線路Ｌ−Ｃｌｋと接続されている。サンプリング段２０６の出力はマルチプレクサ２０７を制御する。信号Ｖｉｄｅｏ−ＲＧＢはマルチプレクサ２０７に直接印加される。信号Ｖｉｄｅｏ−ＲＧＢはさらに直接、および第１の遅延回路２１２を介して第１の比較器２６０に印加され、第１の比較器はそれぞれ２つの入力信号の大きい方を選択する。第１の比較器２６０の出力端はマルチプレクサと接続されている。第１の遅延回路２１２を介して導かれた信号Ｖｉｄｅｏ−ＲＧＢはさらに第２の遅延回路２１４に印加される。第２の遅延回路２１４の出力端からは信号が第２の比較器２６１に達し、この第２の比較器にはさらに第１の比較器２６０の信号が印加される。第２の比較器２６１の出力信号はマルチプレクサ２０７に達する。第１の遅延回路２１２と第２の遅延回路２１４を介して導かれた信号Ｖｉｄｅｏ−ＲＧＢはさらに第３の遅延回路２１８を介して第４の遅延回路２２２に達する。第３の遅延回路２１８の出力信号は第３の比較器２６２で第２の比較器２６１の出力信号と比較される。第３の比較器２６２の出力信号も同様にマルチプレクサ２０７に達する。第４の遅延回路２２２の出力信号は第４の比較器２６３で第３の比較器２６２の出力信号と比較される。第４の比較器２６３の出力信号はマルチプレクサ２０７に供給される。

図４に示した回路と同じように水平画像スケーリングに対するスケーリング係数ＳＦ＿Ｈはビット幅ｎの加算器２３１の入力端に印加される。垂直スケーリングについて説明したのと同じように、加算器の内容は中間記憶のために、加算器のビット幅に相応する数のフリップフロップ２３２に供給される。フリップフロップ２３２の出力は加算器にフィードバックされる。複数のフリップフロップ２３２のうち、加算器の最高位ビットＭＳＢを含むフリップフロップの出力端はさらにフリップフロップ２３３および排他的ＯＲゲート２３４と接続されている。これにより順次連続する２つの加算の加算器の最高位ビットを微分することができる。すなわち最高位ビットＭＳＢの桁での状態変化を検出することができる。排他的ＯＲゲート２３４の出力端はカウンタ２３６のリセット入力端およびサンプリング段２３７のイネーブル入力端と接続されている。フリップフロップ２３２と２３３並びにカウンタ２３６とサンプリング段２３７はさらにピクセルクロック線路Ｐ−Ｃｌｋと接続されている。サンプリング段２３７の出力はマルチプレクサ２３８を制御する。マルチプレクサ２３８にはマルチプレクサ２０７の出力信号が印加される。マルチプレクサ２０７の出力信号は前に説明した信号Ｖｉｄｅｏ−ＲＧＢと同じように、遅延回路２３９，２４３，２４７，２５１のチェーンを介して導かれる。遅延回路２３９，２４３，２４７，２５１の出力端からは出力信号が前に説明したように比較器２６４，２６６，２６７，２６８を介してマルチプレクサ２３８に達する。

排他的ＯＲゲート２０３と２３４の出力端はさらにＡＮＤゲート２５４と接続されている。ＡＮＤゲート２５４の出力はＦＩＦＯシフトレジスタ２５６への書き込みアクセスを制御する。ＦＩＦＯシフトレジスタ２５６はマルチプレクサ２３８から到来するデータをさらなる処理のために中間記憶する。ＡＮＤゲート２５４の出力信号並びにマルチプレクサ２３８の出力信号はフリップフロップ２６９に供給され、その出力信号は比較器２６０〜２６４および比較器２６６〜２６８に供給される。

図４と図５に示された遅延回路と比較器ないし加算器とマルチプレクサの数はそれより多くても少なくても良い。この数は、順次連続する２つの支持点間で予期される最大間隔に依存する。しかしこの回路は簡単に相応の多重化によって該当する個所で拡張することができる。

図６には比較器２６０〜２６４および２６６〜２６８の回路が詳細に示されている。入力端３００および３０１を介して回路には、基本色、赤、緑、青に対する値を備える第１と第２のビデオ信号が供給される。基本色に対する比較値は回路に入力端３０２を介して供給される。減算器３０３は比較値と第１ないし第２のビデオ信号の値との差を形成する。差の絶対値は段３０４で形成される。加算器３０６は段３０４からの絶対値の和を第１と第２のビデオ信号に対して形成する。加算器３０６の和は比較器３０７に供給され、比較器３０７の出力はマルチプレクサ３０８を制御する。マルチプレクサ３８０は第１または第２のビデオ信号を、比較器３０７の出力信号に依存して選択し、比較器回路の出力端を形成する。

従来技術によりスケーリングされた入力画像ラインと出力画像ラインの一部を概略的に示す図である。本発明の方法によりスケーリングされた入力画像ラインと出力画像ラインの一部を概略的に示す図である。出力画像を形成する、入力画像中の支持点検出を概略的に示す図である。本発明のスケーリング方法を実施するための２進論理回路での第１回路である。本発明のスケーリング方法を実施するための２進論理回路での第２回路である。図５の素子の詳細な回路である。

Claims

列および行ごとに配置された画素および／またはサブピクセルによって表わされる入力画像を任意に選択可能にスケーリングするための方法であって、
出力画像に再生するために、入力画像中の所定の選択された画素および／またはサブピクセルを検出し、
当該画素および／またはサブピクセルのそれぞれの列ごとおよび／または行ごとの間隔を次のように選定する、
すなわち入力画像と出力画像との間で、少なくとも１つの列および／または行の領域にわたって、入力画像の選択された順次連続する画素および／またはサブピクセル間の整数間隔を計算し、当該間隔間の変動は最小であるようにすることによって有理スケーリング比が達成されるように選定する、ことを特徴とする方法。
入力画像の選択された画素および／またはサブピクセルを支持点として使用し、
当該支持点には出力画像中で、支持点に先行または後続する複数の画素および／またはサブピクセルの１つが割当てられ、
該画素および／またはサブピクセルは、入力画像から計算または選択された画素および／またはサブピクセルである、請求項１記載の方法。
入力画像の先行または後続の画素および／またはサブピクセルは、それぞれ隣接する支持点までの領域で計算に使用される、請求項２記載の方法。
スケーリング比を表わす値は加数として加算器に供給され、
加数の加算は各画素および／またはサブピクセルに対して列ごとおよび／または行ごとに実行し、
閾値を上回る際に、その時の画素および／またはサブピクセルに支持点をマークし、
支持点をマークした後、加算器の内容から閾値に相応する値を減算する、請求項１記載の方法。
閾値を越えることを、２進加算器で選択されたビットの状態変化によりシグナリングする、請求項４記載の方法。
閾値の減算を、連続的な加算と２進加算器のオーバーフローを無視することにより行う、請求項５記載の方法。
順次連続する列および／または行を、画素および／またはサブピクセルだけ完全にずらして処理する、請求項１から６までのいずれか１項記載の方法。
列ごとおよび行ごとに配置された画素および／またはサブピクセルにより表示される画像を任意に選択可能にスケーリングするためのスケーリング回路であって、マイクロプロセッサと、プログラムメモリと、ワークメモリと、並びにスケーリング比に対する入力手段とを有し、請求項１から７までのいずれか１項記載の方法をプログラム制御して実行するスケーリング回路。
列ごとおよび行ごとの配置された画素および／またはサブピクセルにより表示される画像を任意に選択可能にスケーリングするためのスケーリング回路であって、
加算器と、スケーリング比に対する入力手段と、列ないしは行に対する比較器と、第１のマルチプレクサと、第２のマルチプレクサと、メモリとを有し、
前記加算器ではスケーリング比を表わす値が各画素および／またはサブピクセルごとに列ないし行で加算され、
前記比較器は、加算により閾値を上回ることをシグナリングし、
前記第１のマルチプレクサによって、列の画素および／またはサブピクセルに値が割当てられ、
前記第２のマルチプレクサによって、行の画素および／またはサブピクセルに値が割当てられ、
前記メモリは、列および／または行に対する画素および／またはサブピクセルに対する値を記憶する、ことを特徴とするスケーリング回路。
加算器の選択されたビット位置を記憶するための手段と、選択されたビット位置における順次連続する内容を比較するための手段とが設けられており、
加算器の選択されたビット位置における順次連続する内容の状態変化に基づいて、閾値の上回りを識別する、請求項９記載のスケーリング回路。
コントロールモニタ用の制御部を備えるフィルムスキャナにおいて、請求項８から１０までのいずれか１項記載のスケーリング回路が設けられている。