JP2004200201A - 電子部品内蔵型多層基板 - Google Patents

Abstract

【課題】基板の表面レベルを揃えるためのトランジション層の作り込みと研磨を不要にし、工数の増加を回避してコストの削減を図る。
【解決手段】厚さ寸法Ｈａの第１の電子部品（３１）と厚さ寸法Ｈｂ（ただし、Ｈａ＜Ｈｂ）の第２の電子部品（３２）とを内蔵する電子部品内蔵型多層基板（３０）において、厚さ寸法Ｘ（ただし、Ｘ＝Ｈａ＋Ｚ；Ｚ＞０）のコア部材（３５）に寸法Ｘに相当する深さの開口（３５ａ）を形成してその開口（３５ａ）に前記第１の電子部品（３１）を入れ、且つ、前記コア部材（３５）とそのコア部材（３５）に張り合わせた厚さ寸法Ｙ（ただし、Ｘ＋Ｙ＝Ｈｂ＋Ｚ）の絶縁樹脂層（３６）とに寸法Ｘ＋Ｙに相当する深さの開口（３５ｂ、３６ａ）を形成してその開口（３５ｂ、３６ａ）に前記第２の電子部品（３２）を入れる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電子部品をモジュール基板、パッケージ基板、マザーボード等の基板内部に内蔵（「埋め込み」ともいう。）した電子部品内蔵型多層基板に関する。
【０００２】
【従来の技術】
＜第１の従来例＞
図７、図８は、従来の電子部品内蔵型多層基板の製造工程の一部を示すその構造図である（たとえば、特許文献１参照。）。
図７（ａ）に示すように、絶縁材料からなる回路基板１は、いわゆる両面基板であり、上下面にそれぞれ配線パターン２、３が形成されていると共に、上面側の回路と下面側の回路とを接続するスルーホール４が形成されているものである。
【０００３】
電子部品内蔵型多層基板を製造する場合は、まず、内蔵用の電子部品として、ベアチップ状態の半導体ＩＣ（集積回路）（以下、単に「ベアチップ」という。）５を用意し、そのベアチップ５の下面に予め形成されているバンプ６と、回路基板１の上面に形成されているランド（図では便宜的に配線パターン２とする。）との間を接続する。一般にこの接続はバンプ６と配線パターン２との間に異方性導電フィルムを介在させて、あるいは、半田フリップチップ等により直接行われるが、図では当該フィルムの存在を省略している。
【０００４】
次に、図７（ｂ）に示すように、ベアチップ５を包囲して絶縁層７を形成し、その絶縁層７の上に銅メッキ層８を形成した後、銅メッキ層８の上にレジスト９を被着してレジスト９を所望の回路形状にパターニングし、パターニング後のレジスト９を介して銅メッキ層８を選択エッチング（レジスト９に覆われていない銅メッキ層８をエッチング）する。これにより、レジスト９を除去した後は、図７（ｃ）に示すように、絶縁層７の表面に２層目の配線パターン１０が形成される。
【０００５】
２層以上の多層構造にする場合は、次に、図８（ａ）に示すように、１層目の絶縁層７の上にさらに絶縁層１１を積層する。この絶縁層１１の積層厚さは、１層目の内蔵電子部品（ベアチップ５）が完全に覆われるように調節する。したがって、この２層目の絶縁層１１の表面は、１層目の凹凸（ベアチップ５や配線パターン１０等による凹凸）を吸収してフラットな状態になる。
【０００６】
次に、２層目の絶縁層１１の上に銅メッキ層を形成した後、銅メッキ層の上にレジストを被着してレジストを所望の回路形状にパターニングし、パターニング後のレジストを介して銅メッキ層を選択エッチングすることにより、レジストの除去後には、図８（ｂ）に示すように、絶縁層１１の表面に３層目の配線パターン１２が形成される。したがって、ここで止めておけば、回路基板１を含めて３層構造の電子部品内蔵型多層基板が得られる。
【０００７】
さらに多層化を行う場合は、図８（ｃ）に示すように、２層目の絶縁層１１の上に３層目の絶縁層１３を積層し、絶縁層１３の上に銅メッキ層を形成した後、銅メッキ層の上にレジストを被着してレジストを所望の回路形状にパターニングし、パターニング後のレジストを介して銅メッキ層を選択エッチングすることにより、レジストの除去後には、絶縁層１３の表面に４層目の配線パターン１４が形成される。したがって、たとえば、最上層（この場合、４層目）の配線パターン１４に所望の電子部品１５〜１７を表面実装することにより、この例の場合、全体として、１個の電子部品（ベアチップ５）を内蔵すると共に、３個の電子部品１５〜１７を表面実装した多層基板が得られる。
【０００８】
このような第１の従来例の不都合な点は、電子部品（ベアチップ５）の下面に予め形成されているバンプ６と回路基板１のランド（配線パターン２）とを接続する、いわゆる「フリップチップ接合」によって電子部品を内蔵する仕組みであるため、内蔵電子部品（ベアチップ５）と表面実装部品（電子部品１５〜１７）との間の信号伝達距離が長くなり、高周波特性の劣化が懸念されることにある。すなわち、ベアチップ５と回路基板１との接続箇所はベアチップ５の下面側であり、一方、電子部品１５〜１７などの表面実装部品の実装位置は回路基板１の最上面であるから、両者の最短距離をとって信号伝達を行うことができず、経路長の増大に伴って電気抵抗や分布容量が増加し、それにより、高周波特性の悪化（波形の歪み等）が懸念されるという不都合を内在している。
【０００９】
＜第２の従来例＞
図９は、信号伝達経路の短縮を可能とする、従来の電子部品内蔵型多層基板の製造工程の一部を示すその構造図である（たとえば、特許文献２参照。）。
【００１０】
図９（ａ）において、銅等の金属素材からなるベース基板２０の上には、複数（図では二つ）の半導体ＩＣベアチップ（以下、単に「ベアチップ」という。）２１Ａ、２１Ｂが熱伝導性接着剤２２によって固定されている。二つのベアチップ２１Ａ、２１Ｂは、いずれもシリコン等の共通基板２３Ａ、２３Ｂの上面にダイパッド２４Ａ、２４Ｂや配線（不図示）を有し、且つ、ダイパッド２４Ａ、２４Ｂの上にトランジション層２５Ａ、２５Ｂが設けられている。ここで、一方のベアチップ２１Ａの底面からそのダイパッド２４Ａの上面までの高さをＨＡとし、同様に、他方のベアチップ２１Ｂの底面からそのダイパッド２４Ｂの上面までの高さをＨＢとした場合、図示の例ではＨＡ＜ＨＢである。つまり、ＨＡ≠ＨＢである。これは、二つのベアチップ２１Ａ、２１Ｂの厚さ寸法（ＨＡ、ＨＢ）が異なっていることを意味する。
【００１１】
また、二つのベアチップ２１Ａ、２１Ｂのそれぞれのトランジション層２５Ａ、２５Ｂの厚さ寸法（トランジション層２５Ａの底面から上面までの厚さ寸法ＨＣとトランジション層２５Ｂの底面から上面までの厚さ寸法ＨＤ）は、上記の二つのベアチップ２１Ａ、２１Ｂの厚さ寸法（ＨＡ、ＨＢ）の差を吸収するように設定されている。たとえば、式「ＨＡ＋α＝ＨＢ」が成立する場合、一方のベアチップ２１Ａのトランジション層２５Ａの厚さ寸法ＨＣが、他方のベアチップ２１Ｂのトランジション層２５Ｂの厚さ寸法ＨＤよりも「α」だけ大きくなるように設定（ＨＣ＋α＝ＨＤ）されている。このことは、要するに、「厚さ寸法の異なる二つのベアチップ２１Ａ、２１Ｂの各々のトランジション層２５Ａ、２５Ｂの上面レベルを、ほぼ同一の高さに揃える」ことを意味し、かかる高さ調整の目的は、次の工程によって理解される。
【００１２】
まず、ベース基板２０の上に、二つのベアチップ２１Ａ、２１Ｂを包囲する側壁部として機能する半硬化状態のコア基板２６を載置する。
次いで、図９（ｂ）に示すように、コア基板２６の内側の開口２７内に硬化性樹脂２８を減圧下で充填し、所定時間所定温度で加熱して硬化性樹脂２８を半硬化させる。
【００１３】
その後、図９（ｃ）に示すように、半硬化状態のコア基板２６と硬化性樹脂２８の上面を研磨していくと、前記のとおり、「厚さ寸法の異なる二つのベアチップ２１Ａ、２１Ｂの各々のトランジション層２５Ａ、２５Ｂの上面レベルを、ほぼ同一の高さに揃えている」ため、二つのベアチップ２１Ａ、２１Ｂの各々のトランジション層２５Ａ、２５Ｂの頂部（上面）がほぼ同時に露出するので、それらの露出面を若干研磨（露出面の凹凸がなくなる程度）したところで研磨をストップし、その後、さらに加熱して硬化性樹脂２８とコア基板２６を本硬化させる。
【００１４】
このように、以上説明した第２の従来例における部品内蔵多層基板は、厚さ寸法の異なる複数（図では二つ）のベアチップ２１Ａ、２１Ｂを内蔵できると共に、それらの内蔵部品（ベアチップ２１Ａ、２１Ｂ）のトランジション層２５Ａ、２５Ｂを基板表面に露出させることができる。したがって、内蔵電子部品と基板表面との間の信号伝達経路を最短長とすることができ、前記の第１の従来例の不都合（高周波特性劣化の懸念）を解消することができる。
【００１５】
【特許文献１】
特開平１１−２７４７３４号公報（〔００１６〕〜〔００２３〕、図２〜図１３）
【特許文献２】
特開２００２−１８５１４５号公報（〔００４５〕〜〔００５２〕、図７）
【００１６】
【発明が解決しようとする課題】
しかしながら、上記の第２の従来例にあっては、内蔵電子部品（図ではベアチップ２１Ａ、２１Ｂ）のダイパッド２４Ａ、２４Ｂの上に、基板の表面レベルを揃えるためのトランジション層２５Ａ、２５Ｂを作り込む必要があるうえ、硬化性樹脂２８やトランジション層２５Ａ、２５Ｂを研磨する必要があり、工数が増加してコストアップにつながるという問題点がある。
【００１７】
したがって、本発明の目的は、厚さ寸法の異なる複数の電子部品を内蔵する電子部品内蔵型多層基板において、基板の表面レベルを揃えるためのトランジション層の作り込みと研磨を不要にし、工数の増加を回避してコストの削減を図ることを目的とする。
【００１８】
【課題を解決するための手段】
本発明は、上記目的を達成するために、厚さ寸法Ｈａの第１の電子部品と厚さ寸法Ｈｂ（ただし、Ｈａ＜Ｈｂ）の第２の電子部品とを内蔵する電子部品内蔵型多層基板において、厚さ寸法Ｘ（ただし、Ｘ＝Ｈａ＋Ｚ；Ｚ＞０）のコア部材に寸法Ｘに相当する深さの開口を形成してその開口に前記第１の電子部品を入れ、且つ、前記コア部材とそのコア部材に張り合わせた厚さ寸法Ｙ（ただし、Ｘ＋Ｙ＝Ｈｂ＋Ｚ）の絶縁樹脂層とに寸法Ｘ＋Ｙに相当する深さの開口を形成してその開口に前記第２の電子部品を入れることを特徴とするものである。
この発明では、厚さ寸法の異なる二つの電子部品の実装時上面レベルが同一のレベル（図１の符号Ｌ参照）に揃えられる。したがって、冒頭で説明した第２の従来例のように、基板の表面レベルを揃えるためのトランジション層（図９の符号２５Ａ、２５Ｂ参照）を作り込む必要がなく、当然ながら、トランジション層の研磨も必要ないので、工数の増加を回避してコストの削減を図ることができる。
ここで、コア部材としては、熱伝導性と高剛性とを共に有する、たとえば、銅板などを用いることができる。この場合、コア部材の下面に厚さ寸法Ｙ（ただし、Ｘ＋Ｙ＝Ｈｂ＋Ｚ）の絶縁樹脂層を張り合わせる必要があるが、内蔵電子部品の発熱が少ない場合は、熱伝導性を考慮せず、もっぱら高剛性を有する素材でコア部材を構成可能である。そのような素材としては、たとえば、ガラス繊維又はアラミド繊維に樹脂を含浸させて硬化させたものが存在し、かかる繊維素材を用いた場合、コア部材に絶縁樹脂層を張り合わせる必要はない。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１（ａ）は、本発明の思想を適用し、モジュール基板として製造された電子部品内蔵型多層基板の構造図である。図示の電子部品内蔵型多層基板３０は、厚さ寸法の異なる複数（図では二つ）の電子部品３１、３２を内蔵（又は「埋め込み」ともいう。）すると共に、必要により、一つないしは複数（図では二つ）の電子部品３３、３４を表面実装したものである。以下、基板内部に埋め込まれた電子部品３１、３２のことを「第１及び第２の電子部品３１、３２」と称し、且つ、表面実装された電子部品３３、３４のことを「表面実装部品３３、３４」と称して両者を区別することにする。
【００２０】
表面実装部品３３、３４は、たとえば、ＬＲＣ等のチップ部品又はその他の電子回路部品とすることができる。また、第１及び第２の電子部品３１、３２は、たとえば、ＬＲＣ等のチップ部品又はその他の電子回路部品とすることができるが、この第１及び第２の電子部品３１、３２は、少なくとも、図１（ｂ）に示すように、その部品上面（“上下”は図面に正対したときの上下をいう。）に電極３１ａ、３１ｂ、３２ａ、３２ｂを有しているものである。
【００２１】
第１及び第２の電子部品３１、３２の厚さ寸法は既述のとおり異なっている。すなわち、第１の電子部品３１の厚さ寸法を“Ｈａ”、第２の電子部品３２の厚さ寸法を“Ｈｂ”としたとき、図示の例では、Ｈａ＜Ｈｂとなっており、Ｈａ≠Ｈｂであるから、これら第１及び第２の電子部品３１、３２の厚さ寸法（Ｈａ、Ｈｂ）は異なっている。
【００２２】
電子部品内蔵型多層基板３０のコア部材（芯材）３５は、熱伝導性がよく且つ高剛性で所定の厚さ寸法（Ｘ）を有する素材（たとえば、銅板など）であり、コア部材３５の下面には、所定の厚さ寸法（Ｙ）を有する絶縁樹脂層３６と導電性金属箔（以下「銅箔３７」）とが張り合わされている。また、コア部材３５と絶縁樹脂層３６には、第１及び第２の電子部品３１、３２を埋め込むための開口３５ａ、３５ｂ、３６ａが形成されており、それらの開口３５ａ、３５ｂ、３６ａに所望の電子部品（第１及び第２の電子部品３１、３２）を入れて載置固定し、その上を樹脂層３８で封止し、当該樹脂層３８に配線パターン３９〜４１やビア４２〜４５を形成した後、所定の配線パターン３９〜４１上に所望の表面実装部品３３、３４をマウントする。なお、図において、４６〜４９は表面実装部品３３、３４をマウントするための半田、５０、５１は第１及び第２の電子部品３１、３２を固定するための接着剤（発熱性の電子部品には熱伝導性接着剤を用いることが好ましい）である。
【００２３】
ここで、接着剤５０、５１の塗布厚を無視（０）したとき、次式▲１▼、▲２▼が共に成立するように、コア部材３５の厚さ寸法（Ｘ）と絶縁樹脂層３６の厚さ寸法（Ｙ）を設定する。
Ｘ＝Ｈａ＋Ｚ ・・・・▲１▼
Ｘ＋Ｙ＝Ｈｂ＋Ｚ ・・・・▲２▼
ただし、Ｚは、第１及び第２の電子部品３１、３２の上面レベルとコア部材３５の上面レベルとの差であり、Ｚ＞０である。
【００２４】
このようにすると、（Ａ）第１及び第２の電子部品３１、３２の上面レベルを同一のレベルＬに揃えることができると共に、（Ｂ）レベルＬをコア部材３５の上面レベルよりも所定量Ｚだけ下げることができる。したがって、（Ａ）により、第１及び第２の電子部品３１、３２の上面から樹脂層３８の上面までの距離を均一にすることができ、たとえば、ビア４２〜４５の深さを揃えるなどして信頼性を向上することができる。また、（Ｂ）により、樹脂層３８を形成する際のプレス応力のほとんどをコア部材３５で受け止めることができ、第１及び第２の電子部品３１、３２への応力印加を緩和して当該部品の破損等を防止することができる。
【００２５】
次に、電子部品内蔵型多層基板３０の製造工程について説明する。
＜第１の工程：図２（ａ）＞
まず、コア部材３５として厚さ寸法Ｘの銅板を用意する。ここで、Ｘの値は、前式▲１▼、▲２▼に従い、第１及び第２の電子部品３１、３２の厚さ寸法（図１（ｂ）のＨａ、Ｈｂ参照）を考慮したものである。次に、コア部材３５の片面に厚さ寸法Ｙの絶縁樹脂層３６と任意厚の銅箔３７とを張り合わせる。なお、絶縁樹脂層３６及び銅箔３７は、あらかじめ片面に銅箔を張り合わせた、いわゆる「樹脂付銅箔」であってもよい。樹脂の厚さ寸法がＹであればよい。ここで、Ｙの値は、前式▲２▼に従い、第２の電子部品３２の厚さ寸法（図１（ｂ）のＨｂ参照）を考慮したものである。
【００２６】
＜第２の工程：図２（ｂ）＞
次に、コア部材３５に開口３５ａ、３５ｂを、たとえば、エッチングにより形成する。開口３５ａ、３５ｂの深さはコア部材３５の厚さ寸法Ｘに相当する。この開口３５ａ、３５ｂは、第１及び第２の電子部品３１、３２の実装穴（いわゆるキャビティ）として用いられるものであり、コア部材３５を上から俯瞰したときの開口３５ａ、３５ｂの形状は、第１及び第２の電子部品３１、３２を余裕をもって入れることができる適切な形に設定する。また、このとき、図２（ｃ）に示すように、コア部材３５の任意位置に、コア部材３５の厚み方向に貫通する所望数の環状エッチング部３５ｃを形成してもよい。コア部材３５が導電材料である場合、環状エッチング部３５ｃの内側残存部３５ｄ（コア部材３５の残存部分）が、コア部材３５を挟んで上層と下層とを電気的に接続するポストの役目を果たす。
【００２７】
＜第３の工程：図２（ｄ）＞
次に、厚さ寸法の大きい方の電子部品（第２の電子部品３２）を実装するための開口３５ｂについては、その底面部分の絶縁樹脂層３６をさらに同型状で掘り下げる。この掘り下げ部分についても“開口”ということにすると、この開口３６ａの深さは絶縁樹脂層３６の厚さ寸法Ｙに相当する。したがって、厚さ寸法の大きい方の電子部品（第２の電子部品３２）の実装穴の深さは、開口３５ｂの深さ（Ｘ）と開口３６ａの深さ（Ｙ）を足し合わせたもの（Ｘ＋Ｙ）になる。なお、絶縁樹脂層３６の掘り下げは、ＣＯ₂やＹＡＧ等のレーザ加工を用いることができる。
【００２８】
＜第４の工程：図３（ａ）＞
次に、厚さ寸法の小さい方の電子部品（第１の電子部品３１）を左側の開口３５ａに入れ、厚さ寸法の大きい方の電子部品（第２の電子部品３２）を右側の開口３５ｂ、３６ａに入れ、第１及び第２の電子部品３１、３２の下面に接着剤５０、５１を塗布して固定する。先に説明したように、左側の開口３５ａの深さは「Ｘ」であり、右側の開口３５ｂ、３６ａの深さは「Ｘ＋Ｙ」である。そして、第１の電子部品３１の厚さ寸法は「Ｈａ」であり、第２の電子部品３２の厚さ寸法は「Ｈｂ」であり、これらのＸ、Ｙ、Ｈａ、Ｈｂの間には前式▲１▼、▲２▼の関係が成立するから、結局、厚さ寸法の異なる第１及び第２の電子部品３１、３２を実装後の時点では、それらの第１及び第２の電子部品３１、３２の上面レベルが同一のレベルＬに揃い、且つ、レベルＬは、コア部材３５の上面レベルよりも所定量Ｚだけ低い位置になる。
【００２９】
＜第５の工程：図３（ｂ）＞
次に、樹脂層３８を形成して第１及び第２の電子部品３１、３２を封止するが、前記の工程において、「第１及び第２の電子部品３１、３２の上面レベルが同一のレベルＬに揃っている」ため、第１及び第２の電子部品３１、３２の直上における樹脂層３８の形成厚（膜厚ともいう。）を均一化することができる。樹脂層３８の形成は、たとえば、樹脂フィルムのラミネートや真空プレス圧着によって行うことができる。この場合、圧着等に伴う応力が発生して第１及び第２の電子部品３１、３２への悪影響（破損等）が心配されるが、前記の工程において、「第１及び第２の電子部品３１、３２の上面レベルがコア部材３５の上面レベルよりも所定量Ｚだけ低い位置になっている」ため、ほとんどの応力はコア部材３５で受け止められ、第１及び第２の電子部品３１、３２に悪影響を与えることはない。したがって、樹脂層３８の形成時において、第１及び第２の電子部品３１、３２の破損等を確実に回避することができる。
【００３０】
＜第６の工程：図３（ｃ）＞
次に、樹脂層３８にビアホール５２〜５５を形成（たとえば、レーザ加工により）し、第１及び第２の電子部品３１、３２の電極３１ａ、３１ｂ、３２ａ、３２ｂを露出させる。このとき、前記の工程で、「第１及び第２の電子部品３１、３２の直上における樹脂層３８の形成厚が均一化されている」ため、すべてのビアホール５２〜５５の深さを同一にすることができる。したがって、ビアホール５２〜５５の加工条件を統一することができ、加工バラツキを回避して良好なビアホール５２〜５５を形成することができる。また、このとき、コア部材３５に電気的接続のためのポスト（図２（ｃ）参照）を形成してある場合は、ポストを露出するビアホールを併せて形成することができる。
【００３１】
＜第７の工程：図４（ａ）＞
次に、ビアホール５２〜５５の内部にフィルドメッキを施してビア４２〜４５を形成すると共に、樹脂層３８の表面に所望形状の回路パターン３９〜４１を形成（たとえば、セミアディティブ法により）する。かかるビア４２〜４５の形成も、上記のビアホール５２〜５５の形成と同様に、すべてのビアホール５２〜５５の深さが同一であるため、ビア４２〜４５の加工条件を統一し、加工バラツキを回避して均一なメッキが施された良好なビア４２〜４５を形成することができる。
【００３２】
＜第８の工程：図４（ｂ）＞
次に、基板下面の銅箔３７をパターニング（たとえば、サブトラクティブ法により）して所望形状の回路パターン（ＬＧＡパターン）３７ａ〜３７ｃを形成する。
＜第９の工程：図４（ｃ）＞
最後に、所望の表面実装部品３３、３４を回路パターン３９〜４１の上にマウントして、図１（ａ）の電子部品内蔵型多層基板３０を完成する。
なお、上記実施の形態では、コア部材３５を挟んで上下に各一層の回路パターンを設けたが、これに限定するものではなく、たとえば、同様にして、上下にそれぞれ多層の回路パターンを形成してもよい。
【００３３】
以上のとおりであるから、本実施の形態では、次の効果を得ることができる。
（１）厚さ寸法Ｈａの第１の電子部品３１と厚さ寸法Ｈｂ（ただし、Ｈａ＜Ｈｂ）の第２の電子部品３２とを埋め込む際に、厚さ寸法Ｘ（ただし、Ｘ＝Ｈａ＋Ｚ；前式▲１▼参照）のコア部材３５に寸法Ｘに相当する深さの開口３５ａを形成して、その開口３５ａに第１の電子部品３１を入れ、さらに、コア部材３５と、そのコア部材３５に張り合わせた厚さ寸法Ｙ（ただし、Ｘ＋Ｙ＝Ｈｂ＋Ｚ；前式▲２▼参照）の絶縁樹脂層３６とに寸法Ｘ＋Ｙに相当する深さの開口３５ｂ、３６ａを形成して、その開口３５ｂ、３６ａに第２の電子部品３２を入れるようにしたから、厚さ寸法の異なる第１及び第２の電子部品３１、３２の実装時上面レベルを同一のレベル（図１の符号Ｌ参照）に揃えることができる。したがって、冒頭で説明した第２の従来例のように、基板の表面レベルを揃えるためのトランジション層（図９の符号２５Ａ、２５Ｂ参照）を作り込む必要がなく、当然ながら、トランジション層の研磨も必要ないので、工数の増加を回避してコストの削減を図ることができ、本発明の課題を達成することができる。
【００３４】
（２）また、厚さ寸法の異なる第１及び第２の電子部品３１、３２の実装時上面レベルを同一のレベル（図１の符号Ｌ参照）に揃えることができるため、それらの第１及び第２の電子部品３１、３２を封止するための樹脂層３８の膜厚を、当該電子部品の直上において均一化することができる。これにより、樹脂層３８に形成するビア４２〜４５の深さを揃え、ビア形成の加工条件を統一してバラツキのない良好なビア４２〜４５を形成し、信頼性の向上を図ることができる。
【００３５】
（３）加えて、第１及び第２の電子部品３１、３２の上面レベル（Ｌ）を、コア部材３５の上面レベルよりも所定量Ｚだけ低い位置にすることができるため、樹脂層３８の形成時に発生する応力（たとえば、樹脂フィルムのラミネートや真空プレス圧着に伴って発生する応力）のほとんどをコア部材３５によって受け止めることができ、第１及び第２の電子部品３１、３２に対して悪影響を与えることがない。したがって、樹脂層３８の形成時において、第１及び第２の電子部品３１、３２の破損等を確実に回避することができ、この点においても、信頼性の向上を図ることができる。
【００３６】
なお、以上の実施の形態では、基板の芯材として、熱伝導性がよく且つ高剛性で所定の厚さ寸法（Ｘ）を有する素材、たとえば、銅板などを用いたが、本発明の思想はこれに限定されない。第１及び第２の電子部品３１、３２の発熱が少ない場合は、熱伝導性を考慮しなくてもよい。
【００３７】
図５は、本発明の思想を適用して製造された他の電子部品内蔵型多層基板３０′の構造図である。なお、前記の実施の形態（図１）と同じ構成要素については同一の符号を付してその説明を省略する。図１との相違は、コア部材３５及び絶縁樹脂層３６を使用せず、その代わりに、ガラス繊維やアラミド繊維などの繊維体に樹脂を含浸させて硬化させたコア部材６０を用いている点にある。
【００３８】
コア部材６０の厚さ寸法は、前記の実施の形態におけるコア部材３５の厚さ寸法（Ｘ）と絶縁樹脂層３６の厚さ寸法（Ｙ）を加えた値（Ｘ＋Ｙ）に等しい。コア部材６０には、第１及び第２の電子部品３１、３２を埋め込むための開口６０ａ、６０ｂが形成されており、一方の開口６０ａの深さは「Ｘ」、他方の開口６０Ｂの深さは「Ｘ＋Ｙ」である。
【００３９】
ここで、「Ｘ」や「Ｙ」は、前式▲１▼、▲２▼を満たす値である。したがって、前記の実施の形態と同様に、厚さ寸法の異なる第１及び第２の電子部品３１、３２の実装時上面レベルを同一のレベル（図１の符号Ｌ参照）に揃えることができ、冒頭で説明した第２の従来例のように、基板の表面レベルを揃えるためのトランジション層（図９の符号２５Ａ、２５Ｂ参照）を作り込む必要がなく、当然ながら、トランジション層の研磨も必要ないので、工数の増加を回避してコストの削減を図ることができ、本発明の課題を達成することができる。
【００４０】
また、厚さ寸法の異なる第１及び第２の電子部品３１、３２の実装時上面レベルを同一のレベル（図１の符号Ｌ参照）に揃えることができるため、それらの第１及び第２の電子部品３１、３２を封止するための樹脂層３８の膜厚を、当該電子部品の直上において均一化することができる。これにより、樹脂層３８に形成するビア４２〜４５の深さを揃え、ビア形成の加工条件を統一してバラツキのない良好なビア４２〜４５を形成し、信頼性の向上を図ることができる。
【００４１】
加えて、第１及び第２の電子部品３１、３２の上面レベル（Ｌ）を、コア部材６０の上面レベルよりも所定量Ｚだけ低い位置にすることができるため、樹脂層３８の形成時に発生する応力（たとえば、樹脂フィルムのラミネートや真空プレス圧着に伴って発生する応力）のほとんどをコア部材６０によって受け止めることができ、第１及び第２の電子部品３１、３２に対して悪影響を与えない。したがって、樹脂層３８の形成時において、第１及び第２の電子部品３１、３２の破損等を確実に回避することができ、この点においても、信頼性の向上を図ることができる。
【００４２】
また、以上の各実施の形態においては、電子部品を埋設後の基板の上下面を平坦にできるため、たとえば、図６に示すように、電子部品を埋設後の基板７１の上面や下面に、複数層にわたって積み重ねられたスタックドビア７４〜８１を有する配線層７２、７３を積層した電子部品内蔵型多層基板７０を構成することができる。この電子部品内蔵型多層基板７０によれば、内蔵された各電子部品とビアを介して接続される回路パターンの高さが均一であるため、層間接続する際に各部にかかる圧力が均一となり、各配線層７２、７３の一括積層による任意層間接続（“一括積層”とは、多層基板を製造する際に、あらかじめ回路パターンを形成した各層の接着及び電気的接続を１回のプレスで行うことをいう。）をバラツキなく確実に可能とすることができる。一括積層による任意層間接続の手法としては、層間接続部に金属バンプ、金属ペーストバンプ、及び接着層（プリプレグ等にレーザー・ドリル等で任意の位置の穴を開け、導電性樹脂を充填したもの）等を利用した手法が挙げられる。また、電子部品を埋設後の基板７１の上面や下面が平坦であるため、各配線層７２、７３の膜厚を均一化することができ、積層不良や層間接続不良を防止することができる。さらに、あらかじめ所定の厚さ寸法に揃えられた“特注”の電子部品を準備できない場合、言い換えれば、異なる厚さ寸法を持つ複数の電子部品しか準備できない場合でも、各部品と回路パターンとを接続するビアの深さを均一にすることができるため、多層基板の内部に異なる厚さ寸法の汎用部品（たとえば、積層コンデンサやインダクタ、汎用ＩＣ等）を同時に使用可とすることができる。
【００４３】
【発明の効果】
本発明によれば、厚さ寸法Ｈａの第１の電子部品と厚さ寸法Ｈｂ（ただし、Ｈａ＜Ｈｂ）の第２の電子部品とを内蔵する電子部品内蔵型多層基板において、厚さ寸法Ｘ（ただし、Ｘ＝Ｈａ＋Ｚ；Ｚ＞０）のコア部材に寸法Ｘに相当する深さの開口を形成してその開口に前記第１の電子部品を入れ、且つ、前記コア部材とそのコア部材に張り合わせた厚さ寸法Ｙ（ただし、Ｘ＋Ｙ＝Ｈｂ＋Ｚ）の絶縁樹脂層とに寸法Ｘ＋Ｙに相当する深さの開口を形成してその開口に前記第２の電子部品を入れることを特徴としたので、厚さ寸法の異なる二つの電子部品の実装時上面レベルを同一のレベル（図１の符号Ｌ参照）に揃えることができる。したがって、冒頭で説明した第２の従来例のように、基板の表面レベルを揃えるためのトランジション層（図９の符号２５Ａ、２５Ｂ参照）を作り込む必要がなく、当然ながら、トランジション層の研磨も必要ないので、工数の増加を回避してコストの削減を図ることができる。
【図面の簡単な説明】
【図１】本発明の思想を適用して製造された電子部品内蔵型多層基板の構造図及び内蔵電子部品の外観図である。
【図２】本実施の形態の工程図（第１の工程〜第３の工程）である。
【図３】本実施の形態の工程図（第４の工程〜第６の工程）である。
【図４】本実施の形態の工程図（第７の工程〜第９の工程）である。
【図５】本発明の思想を適用して製造された他の電子部品内蔵型多層基板３０′の構造図である。
【図６】複数層にわたって積み重ねられたスタックドビア７４〜８１を有する配線層７２、７３を積層した電子部品内蔵型多層基板７０の構造図である。
【図７】第１の従来例の工程図（その１）である。
【図８】第１の従来例の工程図（その２）である。
【図９】第２の従来例の工程図である。
【符号の説明】
３０ 電子部品内蔵型多層基板
３１ 内蔵電子部品（第１の電子部品）
３２ 内蔵電子部品（第２の電子部品）
３５ コア部材
３５ａ 開口
３５ｂ 開口
３６ 絶縁樹脂層
３６ａ 開口
６０ コア部材

Claims (4)

1. 厚さ寸法Ｈａの第１の電子部品と厚さ寸法Ｈｂ（ただし、Ｈａ＜Ｈｂ）の第２の電子部品とを内蔵する電子部品内蔵型多層基板において、
   厚さ寸法Ｘ（ただし、Ｘ＝Ｈａ＋Ｚ；Ｚ＞０）のコア部材に寸法Ｘに相当する深さの開口を形成してその開口に前記第１の電子部品を入れ、
   且つ、前記コア部材とそのコア部材に張り合わせた厚さ寸法Ｙ（ただし、Ｘ＋Ｙ＝Ｈｂ＋Ｚ）の絶縁樹脂層とに寸法Ｘ＋Ｙに相当する深さの開口を形成してその開口に前記第２の電子部品を入れる
   ことを特徴とする電子部品内蔵型多層基板。
2. 前記コア部材は、熱伝導性と高剛性を有する素材からなることを特徴とする請求項１記載の電子部品内蔵型多層基板。
3. 厚さ寸法Ｈａの第１の電子部品と厚さ寸法Ｈｂ（ただし、Ｈａ＜Ｈｂ）の第２の電子部品とを内蔵する電子部品内蔵型多層基板において、
   厚さ寸法Ｘ＋Ｙ（ただし、Ｘ＝Ｈａ＋Ｚ；Ｘ＋Ｙ＝Ｈｂ＋Ｚ；Ｚ＞０）のコア部材に寸法Ｘに相当する深さの開口を形成してその開口に前記第１の電子部品を入れ、
   且つ、前記コア部材に寸法Ｘ＋Ｙに相当する深さの開口を形成してその開口に前記第２の電子部品を入れる
   ことを特徴とする電子部品内蔵型多層基板。
4. 前記コア部材は、ガラス繊維又はアラミド繊維に樹脂を含浸させて硬化させたものであることを特徴とする請求項３記載の電子部品内蔵型多層基板。

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