JP2004134428A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】基板と導体配線、もしくは導体配線間の接続孔形成に関し、表面粗さの制御や、プラズマによる表面ダメージの影響を低減する。
【解決手段】シリコン基板１の表面のフィールド領域を露出させ、この露出部分のシリコンを所定深さまで多孔質化する。ウェットエッチングを用いることにより、プラズマによる表面損傷は全く無くなり、エッチング時間のコントロールにより、任意の深さを得ることができる。シリコンの多孔質化は、シリコン表面の露出部分を陽極とし、プラチナを陰極として、両極をフッ化水素酸中に浸漬し、陽極電流密度が１００ｍＡ／ｃｍ２以下となるように両極間に通電することにより行う。
【選択図】 図１
【解決手段】シリコン基板１の表面のフィールド領域を露出させ、この露出部分のシリコンを所定深さまで多孔質化する。ウェットエッチングを用いることにより、プラズマによる表面損傷は全く無くなり、エッチング時間のコントロールにより、任意の深さを得ることができる。シリコンの多孔質化は、シリコン表面の露出部分を陽極とし、プラチナを陰極として、両極をフッ化水素酸中に浸漬し、陽極電流密度が１００ｍＡ／ｃｍ２以下となるように両極間に通電することにより行う。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、シリコン表面を多孔質化することにより、表面積を増大させ、それによりコンタクト抵抗を低減でき、より高集積で、微細な半導体装置が得られる製造方法に関する。
【０００２】
【従来の技術】
半導体装置においては、例えば特許文献１に示されるように、基板と導体配線や、もしくは導体配線間の接続孔形成に関して、ドライエッチングによる手法が提案されている。この方法では、ドライエッチングの条件を変更し、表面を荒れさせ、コンタクト抵抗を低減させている。
【０００３】
【特許文献１】
特開平９−２１３８０１号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、このドライエッチングを用いた方法では、表面粗さの制御や、プラズマによる表面損傷の影響が大きくなっている。そのため、コンタクト抵抗の制御困難さや、シリコン表面に結晶欠陥を発生させる原因になっている。
【０００５】
本発明は、このような従来技術の問題点に着目してなされたものであり、シリコン表面をウェット処理により多孔質化し、表面損傷が無い状態で、コンタクト抵抗を下げることを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、シリコン基板上にマスクを形成する工程と、前記マスクに開口部を設けて前記シリコン基板の一部を露出させる工程と、前記シリコン基板の露出した部分を多孔質化してポーラスシリコン層を形成する工程と、前記ポーラスシリコン層の上に電極金属を形成するものである。
【０００７】
この構成によれば、多孔質シリコンを用いて表面粗さを実現するので、プラズマを用いないため、表面損傷は全く無く、多孔質化する深さを制御することにより、コンタクト抵抗の低減を制御良く行うことができる。
【０００８】
本発明の半導体装置の製造方法は、さらに前記ポーラスシリコン層を形成する工程は、前記シリコン基板の露出部分を陽極とし、前記シリコン基板の露出部分をフッ化水素酸中に浸漬して前記陽極と陰極との間に電流を流す工程であることが好ましい。
【０００９】
本発明の半導体装置の製造方法は、さらに前記電流を流す工程において陽極における電流密度が１００ｍＡ／ｃｍ２以下であることが好ましい。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態について説明する。まず、図１に示すように、シリコン基板１の表面に、常圧ＣＶＤ成膜等の手段により、ＢＰＳＧなどのシリコン酸化膜２を形成し、窒化シリコン膜３を形成する。
【００１１】
次に、図２に示すように、この窒化シリコン膜３の上に、通常のフォトリソグラフィー技術によりレジストパターン４を形成し、このレジストパターン４をマスクとして、四フッ化炭素を反応性ガスとして用いたプラズマドライエッチングを行うことにより、マスクの開口部に相当する窒化シリコン膜３およびシリコン酸化膜２を除去する。続いて、レジストパターン４を除去し、再度、窒化シリコン膜５を形成する（図３）。この窒化シリコン膜５は、シリコン表面の多孔質化する部分以外をフッ化水素酸に耐性のある材料でマスクする目的で形成している。そして、この窒化シリコン膜５の上から、四フッ化炭素を反応性ガスとして用いたプラズマドライエッチングを行うことにより、窒化シリコン膜５をドライエッチングし、多孔質化しようとしているシリコン表面のみを露出させることができる。このようにして、図４に示すように、シリコン基板１の所定位置にシリコン露出面６を形成する。すなわち、シリコン基板１の表面上に多孔質化する部分以外をフッ化水素酸に耐性のある材料でマスクしつつ、シリコン表面の多孔質化させる領域を露出させる。
【００１２】
次に、容器内に入れた濃度２０体積％のフッ化水素酸（フッ化水素の水溶液）中に、プラチナ電極と図４の状態のウエハを浸漬し、ウエハのシリコン露出面６とプラチナ電極を導線で接続して、シリコン側が陽極、プラチナ側が陰極となり、陽極での電流密度が１０ｍＡ／ｃｍ２となるように通電する。この条件で、シリコン露出面６は、１分間に０．５μｍの速度で深さ方向に多孔質化され、多孔質化シリコンコンタクト層７が得られる（図５）。ここで、フッ化水素酸濃度、陽極電流密度を調整することにより、多孔質化の速度を設定することができる。そして、その次に、容器内から取り出したウエハを水洗いする。
【００１３】
次に、この状態で、窒化シリコン膜３を熱リン酸でエッチングして除去することにより、ポーラス形状を有したシリコンコンタクト層７が得られる。また、このポーラス形状を有したシリコンコンタクト層７の形成前後で、シリコンの結晶欠陥の増加は認められなかった。
【００１４】
【発明の効果】
以上説明したように、本発明の方法によれば、多孔質化を用いるため、ドライエッチ工程のプラズマによる表面損傷を無くすとともに、コンタクト抵抗を制御良く低減させることができる。これにより、半導体装置の性能向上および高集積、微細化が期待される。
【図面の簡単な説明】
【図１】実施形態の方法を工程順に示すウエハの縦断面図であって、シリコン基板上にシリコン酸化膜と窒化シリコン膜を形成した状態を示す図
【図２】実施形態の方法を工程順に示すウエハの縦断面図であって、シリコン基板の所定位置を露出させた状態を示す図
【図３】実施形態の方法を工程順に示すウエハの縦断面図であって、再度、窒化シリコン膜を形成した状態を示す図
【図４】実施形態の方法を工程順に示すウエハの縦断面図であって、シリコン基板の所定位置を露出させた状態を示す図
【図５】実施形態の方法を工程順に示すウエハの縦断面図であって、露出部分のシリコンを所定深さまで多孔質化した状態を示す図
【符号の説明】
１ シリコン基板
２ シリコン酸化膜
３ 窒化シリコン膜
４ レジストパターン
５ 窒化シリコン膜
６ シリコン露出面
７ シリコンコンタクト層
【発明の属する技術分野】
本発明は、シリコン表面を多孔質化することにより、表面積を増大させ、それによりコンタクト抵抗を低減でき、より高集積で、微細な半導体装置が得られる製造方法に関する。
【０００２】
【従来の技術】
半導体装置においては、例えば特許文献１に示されるように、基板と導体配線や、もしくは導体配線間の接続孔形成に関して、ドライエッチングによる手法が提案されている。この方法では、ドライエッチングの条件を変更し、表面を荒れさせ、コンタクト抵抗を低減させている。
【０００３】
【特許文献１】
特開平９−２１３８０１号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、このドライエッチングを用いた方法では、表面粗さの制御や、プラズマによる表面損傷の影響が大きくなっている。そのため、コンタクト抵抗の制御困難さや、シリコン表面に結晶欠陥を発生させる原因になっている。
【０００５】
本発明は、このような従来技術の問題点に着目してなされたものであり、シリコン表面をウェット処理により多孔質化し、表面損傷が無い状態で、コンタクト抵抗を下げることを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、シリコン基板上にマスクを形成する工程と、前記マスクに開口部を設けて前記シリコン基板の一部を露出させる工程と、前記シリコン基板の露出した部分を多孔質化してポーラスシリコン層を形成する工程と、前記ポーラスシリコン層の上に電極金属を形成するものである。
【０００７】
この構成によれば、多孔質シリコンを用いて表面粗さを実現するので、プラズマを用いないため、表面損傷は全く無く、多孔質化する深さを制御することにより、コンタクト抵抗の低減を制御良く行うことができる。
【０００８】
本発明の半導体装置の製造方法は、さらに前記ポーラスシリコン層を形成する工程は、前記シリコン基板の露出部分を陽極とし、前記シリコン基板の露出部分をフッ化水素酸中に浸漬して前記陽極と陰極との間に電流を流す工程であることが好ましい。
【０００９】
本発明の半導体装置の製造方法は、さらに前記電流を流す工程において陽極における電流密度が１００ｍＡ／ｃｍ２以下であることが好ましい。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態について説明する。まず、図１に示すように、シリコン基板１の表面に、常圧ＣＶＤ成膜等の手段により、ＢＰＳＧなどのシリコン酸化膜２を形成し、窒化シリコン膜３を形成する。
【００１１】
次に、図２に示すように、この窒化シリコン膜３の上に、通常のフォトリソグラフィー技術によりレジストパターン４を形成し、このレジストパターン４をマスクとして、四フッ化炭素を反応性ガスとして用いたプラズマドライエッチングを行うことにより、マスクの開口部に相当する窒化シリコン膜３およびシリコン酸化膜２を除去する。続いて、レジストパターン４を除去し、再度、窒化シリコン膜５を形成する（図３）。この窒化シリコン膜５は、シリコン表面の多孔質化する部分以外をフッ化水素酸に耐性のある材料でマスクする目的で形成している。そして、この窒化シリコン膜５の上から、四フッ化炭素を反応性ガスとして用いたプラズマドライエッチングを行うことにより、窒化シリコン膜５をドライエッチングし、多孔質化しようとしているシリコン表面のみを露出させることができる。このようにして、図４に示すように、シリコン基板１の所定位置にシリコン露出面６を形成する。すなわち、シリコン基板１の表面上に多孔質化する部分以外をフッ化水素酸に耐性のある材料でマスクしつつ、シリコン表面の多孔質化させる領域を露出させる。
【００１２】
次に、容器内に入れた濃度２０体積％のフッ化水素酸（フッ化水素の水溶液）中に、プラチナ電極と図４の状態のウエハを浸漬し、ウエハのシリコン露出面６とプラチナ電極を導線で接続して、シリコン側が陽極、プラチナ側が陰極となり、陽極での電流密度が１０ｍＡ／ｃｍ２となるように通電する。この条件で、シリコン露出面６は、１分間に０．５μｍの速度で深さ方向に多孔質化され、多孔質化シリコンコンタクト層７が得られる（図５）。ここで、フッ化水素酸濃度、陽極電流密度を調整することにより、多孔質化の速度を設定することができる。そして、その次に、容器内から取り出したウエハを水洗いする。
【００１３】
次に、この状態で、窒化シリコン膜３を熱リン酸でエッチングして除去することにより、ポーラス形状を有したシリコンコンタクト層７が得られる。また、このポーラス形状を有したシリコンコンタクト層７の形成前後で、シリコンの結晶欠陥の増加は認められなかった。
【００１４】
【発明の効果】
以上説明したように、本発明の方法によれば、多孔質化を用いるため、ドライエッチ工程のプラズマによる表面損傷を無くすとともに、コンタクト抵抗を制御良く低減させることができる。これにより、半導体装置の性能向上および高集積、微細化が期待される。
【図面の簡単な説明】
【図１】実施形態の方法を工程順に示すウエハの縦断面図であって、シリコン基板上にシリコン酸化膜と窒化シリコン膜を形成した状態を示す図
【図２】実施形態の方法を工程順に示すウエハの縦断面図であって、シリコン基板の所定位置を露出させた状態を示す図
【図３】実施形態の方法を工程順に示すウエハの縦断面図であって、再度、窒化シリコン膜を形成した状態を示す図
【図４】実施形態の方法を工程順に示すウエハの縦断面図であって、シリコン基板の所定位置を露出させた状態を示す図
【図５】実施形態の方法を工程順に示すウエハの縦断面図であって、露出部分のシリコンを所定深さまで多孔質化した状態を示す図
【符号の説明】
１ シリコン基板
２ シリコン酸化膜
３ 窒化シリコン膜
４ レジストパターン
５ 窒化シリコン膜
６ シリコン露出面
７ シリコンコンタクト層
Claims (3)
- シリコン基板上にマスクを形成する工程と、前記マスクに開口部を設けて前記シリコン基板の一部を露出させる工程と、前記シリコン基板の露出した部分を多孔質化してポーラスシリコン層を形成する工程と、前記ポーラスシリコン層の上に電極金属を形成する工程とを有することを特徴とする半導体装置。
- 前記ポーラスシリコン層を形成する工程は、前記シリコン基板の露出部分を陽極とし、前記シリコン基板の露出部分をフッ化水素酸中に浸漬して前記陽極と陰極との間に電流を流す工程であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記電流を流す工程において陽極における電流密度が１００ｍＡ／ｃｍ２以下であることを特徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002294488A JP2004134428A (ja) | 2002-10-08 | 2002-10-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002294488A JP2004134428A (ja) | 2002-10-08 | 2002-10-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004134428A true JP2004134428A (ja) | 2004-04-30 |
Family
ID=32285015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002294488A Pending JP2004134428A (ja) | 2002-10-08 | 2002-10-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004134428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013522895A (ja) * | 2010-03-12 | 2013-06-13 | ライズ・テクノロジー・エッセ・アール・エル | 接触端末、電解モジュール及びエッチングモジュールを固定するための多孔質半導体領域を有する光起電力電池、及び関連製造ライン |
-
2002
- 2002-10-08 JP JP2002294488A patent/JP2004134428A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013522895A (ja) * | 2010-03-12 | 2013-06-13 | ライズ・テクノロジー・エッセ・アール・エル | 接触端末、電解モジュール及びエッチングモジュールを固定するための多孔質半導体領域を有する光起電力電池、及び関連製造ライン |
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