JP2003515858A - 非リフレッシュ型ｄｒａｍを使用したコンピュータ装置 - Google Patents

非リフレッシュ型ｄｒａｍを使用したコンピュータ装置

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Abstract

(57)【要約】 プロセッサ（５）及びプロセッサ（５）へ接続している少なくとも１個のメモリユニット（７，９，１１，１３）及びダイナミックランダムアクセスメモリ（１３）を有しているコンピュータ装置であり、本コンピュータ装置は、プログラムが稼動している間に、ダイナミックランダムアクセスメモリ（１３）の少なくとも一部をリフレッシュさせることはないが使用する構成とされている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プロセッサと該プロセッサへ接続されている少なくとも１個のメモ
リユニットを有しており且つ所定の保持時間を持っているダイナミックランダム
アクセスメモリを有しているコンピュータ装置に関するものであって、該コンピ
ュータ装置は、該ダイナミックランダムアクセスメモリの少なくとも一部に記憶
時間期間中に一時的にデータを記憶しながら該プロセッサ上で所定のプログラム
を稼動する構成とされている。
【０００２】
【従来の技術】
ＥＰ−Ａ−０９１７１５２は、半導体回路及びそのような回路を制御する方法
を開示している。該回路はダイナミックランダムアクセスメモリ（ＤＲＡＭ）を
有している。その目的は、電力消費を達成するためにこのようなＤＲＡＭのリフ
レッシュ動作の回数の頻度を減少させることである。この目的は、該回路の論理
部分によって使用されている有効なデータを包含するＤＲＡＭにおける行のみを
リフレッシュさせることによって達成される。有効なデータを包含することのな
いＤＲＡＭ部分はリフレッシュされることがなく、従って時間と電力とを節約す
る。
【０００３】 有効なデータを包含するＤＲＡＭの部分のみをリフレッシュする同様の技術は
米国特許第５，１４８，５４６号、米国特許第５，２８３，８８５号、米国特許
第５，４６９，５５９号に開示されている。
【０００４】
【発明が解決しようとする課題】
本発明の一般的な目的は、ＤＲＡＭの更に効果的な使用を提供し、且つ、究極
的には、ＤＲＡＭのどのようなリフレッシュも回避する方法及び装置を提供する
ことである。
【０００５】
【課題を解決するための手段】
従来、全てのスマートカードは、スタチックランダムアクセスメモリ（ＲＡＭ
）セルで実現されているチップを有している。メモリアレイイメージング技術を
使用することによって、このようなＲＡＭのデータを不当に抽出する場合がある
。従って、１実施例においては、その中に維持されているデータをスキャニング
することによってＲＡＭセル内へ不当に侵入する危険性を減少させるためにこの
ようなＤＲＡＭをスマートカードに適用することが本発明の１つの目的である。
【０００６】 従って、本発明によれば、記憶（ｓｔｏｒａｇｅ）時間は保持（ｒｅｔｅｎｔ
ｉｏｎ）時間よりも短く、且つコンピュータ装置は、プログラムのラン即ち稼動
期間中にデータを有するダイナミックランダムアクセスメモリの少なくとも一部
をリフレッシュすることがないが使用する構成とされている。
【０００７】 本発明は、特定の使用分野、特に（無接触）スマートカードにおいては、本質
的な時間条件は、ＤＲＡＭセルによるデータのリフレッシュなしでの制限された
保持が最早その効果的な使用に対しては障害ではないという知見に基づいている
。
【０００８】 ＤＲＡＭセルは、典型的に、単一の（ＭＯＳ）トランジスタを使用し、一方ス
タチック型の従来のＲＡＭセルは４個又はそれ以上の（ＭＯＳ）トランジスタを
必要とする。本発明によれば、ＤＲＡＭの一部はプログラムをラン即ち稼動して
いる間にリフレッシュされることがない。リフレッシュ動作が使用されないので
、データがＤＲＡＭセル内に保持される時間はＤＲＡＭセルの電気的能力に依存
する。保持時間はセルの設計パラメータに依存する。多くのスマートカードの適
用例においては、データの処理は１５０ミリ秒未満に完了されねばならない。例
えば数百ミリ秒の保持時間を有するＤＲＡＭセルを容易に設計することが可能で
ある。
【０００９】 従って、何等かの計算を実施することが必要なデータは適切に設計されたＤＲ
ＡＭセル内に充分長い間保持させることが可能である。保持時間の後に、全ての
データが失われるので、本発明は、メモリから不当にデータを抽出することの困
難性を増加させることによってセキュリティを改善している。
【００１０】 本発明を実現することが可能な１つの態様は、ダイナミックランダムアクセス
メモリの該少なくとも一部をリフレッシュ回路へ接続させないことによるもので
ある。別の態様は、該ダイナミックランダムアクセスメモリの該少なくとも一部
に対して既存のリフレッシュ回路のリフレッシュ機能をディスエーブルさせるこ
とである。
【００１１】 単一のＤＲＡＭセルは１個のスタチックＲＡＭセルよりもシリコンチップ上に
おいて必要とする空間はより少ないので、同一の寸法のチップ面積を使用するこ
とはより大きなメモリ容量を有することとなる。一方、同数の必要なメモリセル
はより小さな必要とされるシリコン面積となる。このことは、ＲＡＭが典型的に
比較的大きな面積のコンポーネントであるスマートカードにとっては特に重要で
ある。従って、本発明はスマートカードチップのコストを減少させる可能性を与
える。
【００１２】 従って、本発明は、又、上述したコンピュータ装置を具備するスマートカード
に関するものである。
【００１３】 然しながら、本発明はスマートカード等のみに関するものではなく、このよう
なカードと通信を行う構成されているターミナル等の別のコンピュータにも関す
るものである。
【００１４】 その目的のために、本発明は、ターミナルプロセッサ及び前記ターミナルプロ
セッサへ接続しているターミナル通信インターフェースを具備しており且つプロ
セッサと、通信インターフェースと、少なくとも１個のメモリユニットとを有し
ているコンピュータ装置と通信を行う構成とされているターミナルに関するもの
であって、前記通信インターフェース及び前記少なくとも１個のメモリユニット
は前記プロセッサへ接続しており、前記少なくとも１個のメモリユニットは命令
の所定のシーケンスを有するコンピュータプログラムを記憶するメモリ及びダイ
ナミックランダムアクセスメモリを有しており、前記コンピュータ装置は前記プ
ログラムが稼動している間に前記ダイナミックランダムアクセスメモリの少なく
とも一部をリフレッシュさせることはないが使用する構成とされており、前記タ
ーミナルプロセッサが以下のステップ、 （ａ）該コンピュータプログラムをエミュレートし、 （ｂ）該コンピュータ装置の該プロセッサが該命令のシーケンスの各命令を実施
するのに必要な時間期間を解析し且つ該命令のシーケンスを実施する期間中に該
ダイナミックランダムアクセスメモリの該少なくとも一部にデータを一時的に記
憶させるために該プロセッサが必要とする全ての保持時間を決定し、 （ｃ）該保持時間が所定のリフレッシュ時間よりも長い相次ぐ命令の組を確立し
、 （ｄ）それらの修正した保持時間が該所定のリフレッシュ時間よりも短い相次ぐ
命令の組に対して修正した保持時間を得るために該相次ぐ命令の組に対して付加
的な命令を付加する、 を実施する構成とされている。
【００１５】 定義について説明すると、「ターミナル」という用語は上述したＤＲＡＭメモ
リを有するコンピュータ装置と通信する構成とされている任意のタイプのコンピ
ュータ装置を包含するものとして広義に解釈されるべきである。更に、「ターミ
ナルプロセッサ」という用語はこのプロセッサを１つの単一のプロセッサへ制限
することを意図したものではない。それは、そのうちの幾つかが物理的にターミ
ナルの外側に位置されることが許容される場合もある幾つかの並列処理を行い且
つ通信を行うサブプロセッサを包含することが可能である。
【００１６】 このような別のコンピュータ装置を使用することによって、該プロセッサによ
って実施されるべきプログラムにより記憶されるべきデータは、ＤＲＡＭセルの
保持時間よりも長い間ＤＲＡＭセル内に保持されることが必要でないことは確か
である。従って、該プロセッサがそのコンピュータプログラムを実施するために
リフレッシュ回路は必要ではない。
【００１７】 別の実施例においては、本発明はプロセッサ及び前記プロセッサへ接続してい
る少なくとも１個のメモリユニットを有しており且つ所定の保持時間を持ってい
るダイナミックランダムアクセスメモリを有しているコンピュータ装置上でプロ
グラムをラン即ち稼動させる方法に関するものであって、本方法は、前記ダイナ
ミックランダムアクセスメモリの少なくとも一部にデータを記憶する期間中にデ
ータを一時的に記憶しながら前記プロセッサ上で所定のプログラムをラン即ち稼
動するステップを有しており、前記記憶時間は前記保持時間よりも短く且つ本方
法は、更に、前記プログラムの前記稼動期間中に前記データを有する前記ダイナ
ミックランダムアクセスメモリの前記少なくとも一部をリフレッシュさせること
がないがそれを使用するステップを有している。
【００１８】 更に、本発明は、プロセッサ及び前記プロセッサと接続している少なくとも１
個のメモリユニットを有しており且つ所定の保持時間を持っているダイナミック
ランダムアクセスメモリを有しているコンピュータ装置上で実行可能な命令を有
しているコンピュータプログラムに関するものであって、本コンピュータプログ
ラムは、前記コンピュータ装置上でラン即ち稼動している間に、前記ダイナミッ
クランダムアクセスメモリの少なくとも一部に記憶時間期間中に一時的にデータ
を記憶するステップを有しており、前記記憶時間は前記保持時間よりも短く、且
つ本コンピュータプログラムは、更に、前記プログラムの前記稼動期間中に前記
データを有する前記ダイナミックランダムアクセスメモリの前記少なくとも一部
をリフレッシュすることなしに使用するステップを有している。
【００１９】 最後に、本発明は、上述したコンピュータプログラムを有するコンピュータ読
取可能媒体に関するものである。
【００２０】
【発明の実施の形態】
本発明をスマートカード適用例を参照して例示する。然しながら、理解すべき
ことであるが、本発明の概念はスマートカードの分野以外において使用すること
が可能である。
【００２１】 図１は通信インターフェース３を具備するスマートカード１を示している。通
信インターフェース３は金属性パッドを有するものとして示してある。然しなが
ら、無接触実施例においては、該インターフェースは、例えば、図１に点線で示
したコイル３′等のアンテナを有するものである。このようなスマートカードは
広く知られている。図１は、又、スマートカード１と通信を行う構成とされてい
るターミナル（端子）２を概略的に示している。従って、ターミナル２はスマー
トカード１のインターフェース３と通信を行う構成とされている通信インターフ
ェース４を有している。このようなコンタクトを行うための技術的詳細は当業者
に公知である。
【００２２】 ターミナル２は通信インターフェース４へ接続しているプロセッサ６を有して
いる。その通信インターフェース４を介して、プロセッサ６はスマートカード１
のプロセッサ（図１には示していない）と通信を行うことが可能である。
【００２３】 プロセッサ６は１個のブロックであるとして示してある。然しながら、所望に
より、プロセッサ６は各々が所定のタスクを実施する専用のものである互いに通
信を行う幾つかのサブプロセッサとして実現することが可能である。前記サブプ
ロセッサの１個又はそれ以上はターミナル２の外側に位置させることがある。好
適には、プロセッサ６は（又はサブプロセッサは）適宜のソフトウエアを有する
コンピュータとして実現される。然しながら、所望により、それらは専用のデジ
タル回路として実現することが可能である。
【００２４】 図２に示したように、スマートカード１の通信インターフェース３はプロセッ
サ５へ接続している。本発明によれば、プロセッサ５はＤＲＡＭ（ダイナミック
ランダムアクセスメモリ）セルを有する少なくとも第一メモリエリア１３へ接続
している。
【００２５】 本発明の１実施例によれば、ＤＲＡＭ１３の少なくとも一部はリフレッシュ回
路へ接続されていない。図２に示した論理構成がスマートカード適用例において
使用される場合には、好適には、リフレッシュ回路は全く適用されることはない
。このことはこのような単一チップコンピュータにおいて空間及び回路を節約す
る。勿論、その他の適用例においても、全くリフレッシュ回路を適用しないもの
とすることも可能である。
【００２６】 ＤＲＡＭ１３は別個の論理回路１５へ接続することが可能であり、その動作に
ついて以下に説明する。論理回路１５は計算ユニット１７又は通信インターフェ
ース３のいずれかへ接続される。然しながら、論理回路１５を計算ユニット１７
と通信インターフェース３の両方へ接続させることも可能である。実際に、プロ
セッサ５、論理回路１５、計算ユニット１７は１個の処理ユニットとして実現す
ることが可能である。更に、図２に示した異なるユニットの全てを単一の集積回
路チップとして実現することが可能である。
【００２７】 プロセッサ５は、好適には、ＳＲＡＭ（スタチックランダムアクセスメモリ）
セルを有する第二メモリエリア１１へも接続している。
【００２８】 好適には、プロセッサ５へ接続している例えばＥＰＰＲＯＭ７のような非揮発
性メモリも存在している。殆どの適用例において、プロセッサ５に接続してＲＯ
Ｍ（リードオンメモリ）９も設けられる。
【００２９】 存在する場合には、計算ユニット１７は、好適には、ＲＯＭ９、ＥＥＰＲＯＭ
７、ＳＲＡＭ１１へも接続される。
【００３０】 ＲＯＭ９及び、多分、ＳＲＡＭ１１及びＥＥＰＲＯＭ７は、プロセッサ５の、
及び、多分、プロセッサ５がインターフェース３を介してのコンピュータ間通信
における応答コンポーネントとして使用される場合には、計算ユニット１７の挙
動を決定するコンピュータプログラムを包含している。スマートカード適用例に
おいては、このようなコンピュータ間通信は、典型的に、コマンド及びレスポン
ス（応答）の交換からなり、それらは非常に短い期間に拘束される。無接触スマ
ートカードの場合には、通信に使用可能な時間は、典型的に、１５０ミリ秒の程
度である。その短い時間期間において、スマートカード１は、コマンドとして機
能する１個又はそれ以上のデータ伝送を受取る。プロセッサ５が該コマンドを処
理し、そのことは、典型的に、非揮発性メモリ７をアップデートするための暗号
計算及び命令を包含している。その処理の終了時において、プロセッサ５はその
レスポンス即ち応答を送信する。
【００３１】 これまでのところ、ＤＲＡＭセルの使用はスマートカード適用例に対して真剣
に考慮されることはなかった。ＤＲＡＭセルは、その本質的に制限されている保
持時間のために余りにも信頼性がないものと考えられており且つ制限されている
保持時間を補償するために必要な付加的なオンチップリフレッシュ論理回路のた
めに費用効果的なものではないものと考えられていた。
【００３２】 今や、従来技術と異なり、本発明に基づく装置はＤＲＡＭセル１３を有してお
り、好適実施例においては、その少なくとも一部はリフレッシュ回路へ接続され
ることはない。適用分野のために、リフレッシュ回路が不必要であるというよう
なタイミング拘束条件である。このようなタイミング拘束条件は無接触スマート
カード適用例において最も顕著なものであり、その場合には、スマートカードチ
ップによって経験されるフィールド強度変動のために、それがそのユーザによっ
てターミナルの通信範囲にわたって移動される場合に、全てのデータ交換及び処
理は１５０ミリ秒未満に完了されねばならない。
【００３３】 然しながら、無接触スマートカード適用例以外の分野においても、本発明を効
果的に適用することが可能である。一般的に、本発明によれば、所定のプログラ
ムがプロセッサ上でラン即ち稼動しており、それは必要な記憶時間期間中にダイ
ナミックランダムアクセスメモリ１３上に一時的にデータを記憶させることを必
要とする。プログラムを稼動している、即ち相次ぐプログラムステップを実施し
ている期間中に有効なデータの全ての部分に対するこの記憶時間は、それが使用
されるダイナミックランダムアクセスメモリ１３の保持時間よりも一層短いとい
うようなものである。従って、ＤＲＡＭに対するリフレッシュサイクルは最早必
要ではなく且つリフレッシュ動作は最早使用されることはない。
【００３４】 実際に、本発明に基づいて実現されたチップは、例えばリターンスタック又は
基本的なセキュリティ又はプログラム状態値等のデータを格納するためのスタチ
ックセルで実現された制限されたＲＡＭ記憶、即ち例えば１２８バイトからなる
ＲＡＭを有するままである。ＤＲＡＭの基本的なメモリセルは、典型的に、ＳＲ
ＡＭの基本的メモリセルよりも少なくとも４倍小さいので、本発明に基づくチッ
プは、平均で、同一のコストで４倍多くのメモリを提供することが可能である。
【００３５】 本発明の別の利点は、ＤＲＡＭ１３を、単一制御型アレイとしてではなく、図
３に示したように、２個又はそれ以上の独立的に制御される同時的にアクセス可
能なバンク１３（１），１３（２），１３（３），１３（４）として実現するこ
とにより得ることが可能である。図３はこのような４個のバンクを示しているが
、バンク数は異なるものとすることが可能であることを理解すべきである。多数
の異なるバンクを使用することは、単一チップコンピュータ装置上で付加的な論
理回路を使用することを容易なものとさせる。このような付加的な論理回路は該
バンクのうちの１つ、例えばバンク１３（１）のみを使用しながら、付加的な暗
号計算を実施する構成とされている付加的な計算ユニット１７の形態にあるコプ
ロセッサに関連することが可能である。
【００３６】 その目的のために、全てのバンク１３（１）．．．１３（４）がアドレスバス
、データバス及び読取及び書込線へ接続している（図３参照）。これらの異なる
線によって担持される信号は当業者にとって公知である。アドレスバスによって
、計算ユニット１７はバンク１３（１）内のメモリセルをアドレスすることが可
能であり、一方これらのメモリセルはプロセッサ５に対してアクセス可能なもの
ではない。別個の計算ユニット１７を設けることによって、計算を同時的に実施
することが可能であり、従って、処理を例えば１５０ミリ秒の所要のタイミング
拘束条件内において実施することが可能であることを確保する。
【００３７】 図３は非常に模式的であることが観察される。その構成は、メモリバンク１３
（１）．．．１３（４）のうちの少なくとも１つを他のメモリバンクから独立的
に選択することが可能であるというものである。このことは、アドレスバス、デ
ータバス、読取及び書込線上でのマルチプレクス即ち多重化技術によって行うこ
とが可能である。然しながら、このことは、又、当業者にとって公知の如く、各
独立的なメモリバンクに対して別個のアドレスバス、データバス、読取及び書込
線を設けることによって行うことも可能である。
【００３８】 論理回路１５を介してＤＲＡＭ１３へアクセスする計算ユニット１７を使用す
る代わりに又はそのことに加えて、ＤＭＡ（ダイレクトメモリアクセス）通信手
順を設けることが可能である。そのために、論理回路１５は通信インターフェー
ス３へ接続され、従って外部プロセッサ（例えば、ターミナル２のプロセッサ６
）はＤＲＡＭ１３へ直接的にアクセスすることが可能である。好適には、このよ
うなＤＭＡ通信手順を介して、外部プロセッサがバンク１３（１）．．．１３（
４）のうちの１つへのアクセスを得ることが可能であるに過ぎないものである。
このことは、全て、実行速度を増加させ且つ電力消費を減少させることを可能と
する。伝統的なものではないＣＰＴデザイン、例えばＲＩＳＣ（減少命令セット
コンピュータ）もマルチバンク型ＲＡＭから利点を得ることが可能な場合がある
。
【００３９】 従来の如く、ＤＲＡＭセルは多数のワード線からなる矩形状の構造に編成する
ことが可能であり、各ワード線は複数個のバイトに対するデータを格納するため
に多数のビットメモリセルを包含している。このような１つのワード線を図４に
概略的に示してある。ＤＲＡＭセルから誤って検索されたデータを使用すること
となる場合のある個々のＤＲＡＭセルの最大保持時間よりも一層長い予期されな
い記憶期間に対して安全策を講じるために、メモリエリア内の各ワード線は１個
又はそれ以上の「承認」記憶セルを有することが可能である。図４はワード線の
右側においてこのような４個の「承認」記憶セルが使用されている状態を示して
いる。図５のステップ５０において示されているように、これら４個の記憶セル
は、ワード線への書込動作の開始において、所定のパターンのデータが供給され
、尚図４においては、このパターンは０１１０である。勿論、その他のパターン
の所定の論理値を使用することも可能である。又、「承認」記憶セルの数も異な
るものとすることが可能である。図５のステップ５２に示したように、「承認」
セルは、ワード線セル内に記憶されているデータがプロセッサ５によって又は例
えば計算ユニット１７（図４には示していない）等のその他の付加的な論理プロ
セッサによって読取られる度に、読取られる。プロセッサ５（又はその他の付加
的な存在するプロセッサ）へ接続されているチェック用論理１９は、「承認」セ
ルから読取ったデータパターンが未だに所定の論理パターンと同じであるか否か
をチェックする、即ち図５におけるステップ５４を行う構成とされている。最早
所定の論理パターンが存在しない場合には、チェック用論理１９はプロセッサ５
に対して（又はその他の関連するプロセッサ）に対して警告信号を送る、ステッ
プ５６。このような警告信号はプロセッサ５（又はその他の関連するプロセッサ
）によって読取られたデータが欠陥性のものであると解釈される。適宜の実行例
外が実際のプログラムの正常な終了を阻止する。欠陥が検知されなかった場合に
は、実際のプログラムはラン即ち稼動を継続して行うことが可能である。このメ
カニズムは、処理時間を人工的に長期化させて不正確なデータを計算において使
用させることによって発生される場合のあるチップの信頼性に対する攻撃を回避
するために配備させることが可能である。
【００４０】 図４において、チェック用論理１９は別個のユニットとして示してあるが、チ
ェック用論理１９はプロセッサ５（又はその他のプロセッサ）の一部とすること
が可能であることを理解すべきである。
【００４１】 「承認」記憶セルは通常設計されるワード線の一部とすることが可能である。
然しながら、別法として、通常設計されるワード線をこのような「承認」記憶セ
ルだけ延長させることが可能である。１実施例においては、これらの「承認」記
憶セルは、それらのデータ保持時間が同一のワード線上のその他のメモリセルの
データ保持時間よりも著しく短い、例えば５−１０％短いように設計される。従
って、「承認」記憶セルの内容が正しいものであることを検知すると、同一のワ
ード線のその他の記憶セルの内容は、読取時まで正しいものであることのより高
い蓋然性がある。
【００４２】 更に別の実施例においては、ＤＲＡＭセルを製造した後に、ワード線内のどの
メモリセルが最も短い保持時間を示すかをテストする。これらのセルの１つ又は
それ以上を「承認」セルとして使用することが可能である。
【００４３】 本発明の利点を得ることをサポートするため及びＤＲＡＭ１３のタイミング拘
束条件に準拠することを確保するために、例えばＲＯＭ９又はＥＰＲＯＭ７内に
ロードされたソフトウエアをターミナル２のプロセッサ６によって記憶タイミン
グに関して予備処理及び最適化させることが可能である。プロセッサ６は、その
ソフトウエアをコンパイルする構成とされている。予備処理期間中に、プロセッ
サ６は、プロセッサ５がそのソフトウエアの各命令を実施するのに必要な時間期
間及びプロセッサ５（又はＤＲＡＭ１３を使用する計算ユニット１７等のその他
のプロセッサ）が該ソフトウエアの稼動期間中にＤＲＡＭ１３内にデータを一時
的に記憶させるのに必要な全ての保持時間を解析する。
【００４４】 図６はこのような予備処理プログラムに対するプロセッサ６によって実施され
るステップを示している。そのプログラムをエミュレーションした後に（ステッ
プ６０）、プロセッサ６は該ソフトウエアの実行可能なコードの全てのセクショ
ンを解析し（ステップ６２）且つそのコードセクションによって使用される記憶
されているデータのアップデート間の時間を計算する（ステップ６４）。次いで
、プロセッサ６は、ＤＲＡＭ１３における保持時間がＤＲＡＭ１３の特定したリ
フレッシュ時間よりも一層長いものに対するプログラム中の相次ぐ命令の組を確
立する（ステップ６６）。プログラムループの展開及び明示的な読取及び次いで
書込記憶位置に対する付加的な命令の挿入、即ちある種の人工的リフレッシュ動
作等のコード並び替えに対する公知の技術を使用して、ＤＲＡＭ１３内のソフト
ウエアによって格納されている全てのデータが、メモリセル保持期間の終了前に
使用されることを保証する（ステップ６８）。従来のリフレッシュ回路を使用す
ることなしに、尚且つ全てのＤＲＡＭセルは遅れずにリフレッシュされる。
【００４５】 ＤＲＡＭ１３が物理的にリフッシュ回路へ接続されていない実施例を参照して
本発明を上に例示した。然しながら、本発明の原理は、リフレッシュ回路を有す
る既存のコンピュータ装置のリフレッシュ機能をディスエーブルさせることによ
って適用することも可能である。このような実施例においては、既存のリフレッ
シュ回路を取り去ることは必要ではない。
【図面の簡単な説明】
【図１】 互いに通信を行う構成とされたスマートカードとターミナルとを
示した概略図。
【図２】 非リフレッシュ型ＤＲＡＭを使用したコンピュータ装置を示した
概略図。
【図３】 ＤＲＡＭを４個のメモリバンクに分割した状態を示した概略図。
【図４】 ＤＲＡＭセルの適切な動作をチェックするためのワードライン構
成における幾つかのメモリセルを示した概略図。
【図５】 ＤＲＡＭセルの内容が未だに有効であるか否かをチェックするた
めに取られるべきステップのフローチャート。
【図６】 メモリセルにおけるデータの最大保持時間がＤＲＡＭセルの特定
された保持時間よりも短いようにコンピュータプログラムを補正するために取ら
れるステップのフローチャート。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ， ＶＮ，ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 5B017 AA07 BA08 CA01 5B035 AA02 BB09 CA11 5B060 CA10

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 プロセッサ（５）及び前記プロセッサ（５）へ接続されてい
    る少なくとも1個のメモリユニット（７，９，１１，１３）を有しており且つ所
    定の保持時間を持っているダイナミックランダムアクセスメモリ（１３）を有し
    ているコンピュータ装置において、本コンピュータ装置は、前記ダイナミックラ
    ンダムアクセスメモリ（１３）の少なくとも一部に記憶時間期間中に一時的にデ
    ータを記憶しながら前記プロセッサ（５）上の所定のプログラムを稼動する構成
    とされており、前記記憶時間は前記保持時間よりも短く且つ本コンピュータ装置
    は前記プログラムの前記稼動期間中に前記データを有する前記ダイナミックラン
    ダムアクセスメモリ（１３）の前記少なくとも一部をリフレッシュすることがな
    いが使用する構成とされているコンピュータ装置。
  2. 【請求項２】 請求項１において、前記ダイナミックランダムアクセスメモ
    リ（１３）の前記少なくとも一部がリフレッシュ回路へ接続されていないコンピ
    ュータ装置。
  3. 【請求項３】 請求項１又は２において、前記ダイナミックランダムアクセ
    スメモリが２個又はそれ以上のメモリバンク（１３（１），１３（２），１３（
    ３），１３（４））に分割されており、各メモリバンクがデータを記憶又は検索
    するために独立的にアクセス可能であるコンピュータ装置。
  4. 【請求項４】 請求項１，２又は３において、前記ダイナミックランダムア
    クセスメモリの別の部分（１３（１））が付加的な論理回路（１５）によって制
    御されるコンピュータ装置。
  5. 【請求項５】 請求項４において、前記付加的な論理回路（１５）が通信イ
    ンターフェース（３）へ接続しているコンピュータ装置。
  6. 【請求項６】 請求項４において、前記付加的な論理回路（１５）へ接続し
    ている付加的な計算ユニット（１７）を有しているコンピュータ装置。
  7. 【請求項７】 先行する請求項のうちのいずれか１項において、前記ダイナ
    ミックランダムアクセスメモリが複数個のワード線が設けられており、各ワード
    線がメモリセルからなるアレイを有しており、前記ワードのうちの少なくとも１
    つがチェック用論理回路（１９）へ接続されている１個又はそれ以上のメモリセ
    ルからなるシリーズを有しており、前記チェック用論理回路は前記プロセッサ（
    ５）へ接続されており且つ以下のステップ、即ち（ａ）前記プロセッサが前記少
    なくとも１つのワード線へデータを書込む場合には前記１つ又はそれ以上のメモ
    リセルからなるシリーズへ所定の論理値を書込み、（ｂ）前記少なくとも１つの
    ワード線が前記プロセッサによって読取られる場合には前記１つ又はそれ以上の
    メモリセルからなるシリーズの実際の内容を読取り、（ｃ）前記実際の内容が前
    記所定の論理値と等しいか否かをチェックし、（ｄ）前記実際の内容が前記所定
    の値と等しくないことを検知した場合には前記プロセッサへ警告信号を送信する
    、 を実施する構成とされているコンピュータ装置。
  8. 【請求項８】 請求項７において、前記少なくとも１つのワード線の１つ又
    はそれ以上のメモリセルからなる前記シリーズが、前記少なくとも１つのワード
    線における他のメモリセルよりもより短いメモリ保持時間を有するメモリセルを
    使用して実現されているコンピュータ装置。
  9. 【請求項９】 先行する請求項のうちのいずれか１項において、単一のチッ
    プ装置として実現されているコンピュータ装置。
  10. 【請求項１０】 先行する請求項のうちの１つに基づくコンピュータ装置を
    具備しているスマートカード（１）。
  11. 【請求項１１】 ターミナルプロセッサ（６）及び前記ターミナルプロセッ
    サ（６）へ接続しているターミナル通信インターフェース（４）を具備しており
    且つプロセッサ（５）と通信インターフェース（３）と少なくとも１個のメモリ
    ユニット（７，９，１１，１３）とを有するコンピュータ装置と通信を行う構成
    とされているターミナル（２）において、前記通信インターフェース（３）及び
    前記少なくとも１個のメモリユニット（７，９，１１，１３）が前記プロセッサ
    （５）へ接続しており、前記少なくとも１個のメモリユニットが所定のシーケン
    スの命令を有するコンピュータプログラムを記憶するためのメモリ（７，９，１
    １）及びダイナミックランダムアクセスメモリ（１３）を有しており、前記コン
    ピュータ装置は前記プログラムを稼動している間に前記ダイナミックランダムア
    クセスメモリ（１３）の少なくとも一部をリフレッシュすることがないが使用す
    る構成とされており、前記ターミナルプロセッサ（６）は、以下のステップ、 （ａ）前記コンピュータプログラムをエミュレートし、 （ｂ）前記命令シーケンスの各命令を実施するためにコンピュータ装置（１）の
    プロセッサ（５）に対して必要な時間期間を解析し且つ前記命令シーケンスを実
    施している期間中に前記ダイナミックランダムアクセスメモリ（１３）の前記少
    なくとも一部内に一時的にデータを記憶させるためにプロセッサ（５）に対して
    必要な全ての保持時間を決定し、 （ｃ）前記保持時間が所定のリフレッシュ時間よりも長い相次ぐ命令の組を確立
    し、 （ｄ）それらの修正した保持時間が前記所定のリフレッシュ時間よりも短い相次
    ぐ命令の組に対して修正した保持時間を得るために前記相次ぐ命令の組に対して
    付加的な命令を付加する、 を実施する構成とされているターミナル。
  12. 【請求項１２】 プロセッサ（５）及び前記プロセッサ（５）へ接続してい
    る少なくとも１個のメモリユニット（７，９，１１，１３）を有しており且つ所
    定の保持時間を持っているダイナミックランダムアクセスメモリ（１３）を有し
    ているコンピュータ装置上でプログラムを稼動させる方法において、前記ダイナ
    ミックランダムアクセスメモリ（１３）の少なくとも一部に記憶時間期間中にデ
    ータを一時的に記憶させながら前記プロセッサ（５）上で所定のプログラムを稼
    動させるステップを有しており、前記記憶時間が前記保持時間よりも短く且つ、
    本方法が、更に前記プログラムの前記稼動期間中に前記データを有する前記ダイ
    ナミックランダムアクセスメモリ（１３）の前記少なくとも一部をリフレッシュ
    させることなしに使用するステップを有している方法。
  13. 【請求項１３】 プロセッサ（５）及び前記プロセッサ（５）へ接続してい
    る少なくとも１個のメモリユニット（７，９，１１，１３）を有しており且つ所
    定の保持時間を持っているダイナミックランダムアクセスメモリ（１３）を有し
    ているコンピュータ装置上で実行可能な命令を有するコンピュータプログラムに
    おいて、本コンピュータプログラムは、前記コンピュータ装置上で稼動されてい
    る間に、前記ダイナミックランダムアクセスメモリ（１３）の少なくとも一部に
    記憶時間期間中にデータを一時的に記憶するステップを有しており、前記記憶時
    間は前記保持時間よりも短く且つ、本コンピュータプログラムは、更に、前記プ
    ログラムの前記稼動期間中に前記データを有する前記ダイナミックランダムアク
    セスメモリ（１３）の前記少なくとも一部をリフレッシュさせることなしに使用
    するステップを有しているコンピュータプログラム。
  14. 【請求項１４】 請求項１３に記載したコンピュータプログラムを有してい
    るコンピュータ読取可能な媒体。
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