KR100456989B1 - 반도체기억장치, 이를 제어하는 방법, 및 전자정보장치 - Google Patents

반도체기억장치, 이를 제어하는 방법, 및 전자정보장치 Download PDF

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Abstract

본 발명의 반도체기억장치는 : 메모리셀의 데이터 보유의 한계시간을 측정하는 계시(計時)부; 각각 대응하는 메모리뱅크가 리프레시 되어 있음을 나타내는 리프레시 정보를 기억하는 복수의 기억회로; 상기 대응하는 메모리 뱅크내의 리프레시 어드레스를 지시하는 리프레시 어드레스 지시부; 및 상기 지시된 리프레시 어드레스에 따라 각 메모리 뱅크에 대한 리프레시 동작을 제어하고 상기 리프레시 정보에 따라 리프레시 되지 않은 메모리 뱅크를 결정하여 상기 리프레시 되지 않은 메모리 뱅크에 대해 리프레시 동작을 실행하는 리프레시 제어부를 포함한다.

Description

반도체기억장치, 이를 제어하는 방법, 및 전자정보장치{SEMICONDUCTOR MEMORY DEVICE, METHOD FOR CONTROLLING SAME, AND ELECTRONIC INFORMATION APPARATUS}
본 발명은, 리프레시 제어기능을 갖는 DRAM 또는 PSRAM(pseudo static RAM) 등의 반도체기억장치, 이러한 반도체기억장치를 제어하는 방법 및 상기 반도체기억장치를 포함하는 전자정보장치에 관한 것이다.
종래, DRAM/PSRAM에서는, 데이터를 유지하기 위해 리프레시 동작을 필요로 한다. DRAM/PSRAM에서는, 리프레시 동작을 행하도록 소정의 기간을 설정하고, 상기 소정의 기간 동안 CPU(중앙처리장치)가 DRAM/PSRAM을 액세스하는 것을 금지한다.
그러나, 고속 처리 능력을 필요로 하는 시스템에 있어서, 이와 같이 CPU가 DRAM 또는 PSRAM 등의 메모리를 액세스하는 것을 금지하도록 기간을 설정하는 것은 시간적으로 낭비가 크다. 이와 같은 시간 낭비를 피하기 위해, 예컨대 일본 공개특허공보 제95-161184호에 기재된 "메모리 제어장치"가 제안되어 있다. 이 메모리제어장치에 이용된 제어방법을 도6을 참조하여 설명한다.
도6은, 일본 공개특허공보 제95-161184호에 기재된 바와 같이 종래의 메모리제어장치를 포함하는 종래의 반도체기억장치의 주요부의 구성을 도시하는 블록도이다. 도6에서, 메모리 블록은 동시에 액세스되지 않는 복수의 메모리 뱅크로 분할되어 있다. 종래의 메모리제어장치는 복수의 메모리 뱅크의 각각에 대응하는 각 리프레시 타이머를 포함한다. 각 리프레시 타이머는 대응하는 메모리 뱅크가 리프레시되고 나서 어느 정도의 시간이 경과했는지를 측정한다. 또한, 종래의 메모리제어장치는 모든 메모리 뱅크 중 가장 긴 시간동안 리프레시되지 않고 있는 메모리 뱅크를 검출하기 위해 각각의 리프레시 타이머의 값을 비교하는 타이머 비교부를 포함한다.
외부제어신호(도시 안됨)에 의해 메모리 뱅크에 대해 독출/기입 액세스 동작이 행해질 때, 독출/기입 액세스 동작의 대상(target)으로 되는 메모리 뱅크 이외에, 가장 큰 값을 갖는 리프레시 타이머에 대응하는 메모리 뱅크들 중 하나, 즉 대상 메모리 뱅크 이외의 전체 메모리 뱅크 중 가장 긴 시간동안 리프레시되지 않은 메모리 뱅크에 독출/기입 사이클과 동시에 리프레시 동작이 행해진다.
동일한 메모리 뱅크만이 계속 액세스되어, 상기 동일한 메모리 뱅크가 동일한 메모리 뱅크에 의해 데이터가 유지되는 기간동안 리프레시될 수 없을 때, 상기 종래의 메모리제어장치는 동일한 메모리 뱅크에 타임아웃 신호를 출력하여, 동일한 메모리 뱅크가 액세스되는 것을 금지하고, 동일한 메모리 뱅크를 리프레시한다.
따라서, 동일한 메모리 뱅크에 대해 계속적인 액세스가 행해지지 않을 때, 리프레시 동작이 임의의 외부장치에 보이지 않도록 숨겨질 수 있다.
그러나, DRAM/PSRAM은 랜덤 액세스 메모리이기 때문에, 동일한 메모리 뱅크만이 계속적으로 액세스될 수 있다. 상기한 바와 같이, 종래의 메모리제어장치의 구성에서는, 동일한 메모리 뱅크가 계속적으로 액세스될 때, 종래의 메모리제어장치가 타임아웃 신호를 출력하여, 동일한 메모리 뱅크가 액세스되는 것을 금지하므로, 동일한 메모리 뱅크에 대하여 리프레시 동작이 행해질 수 있다. 그러나, 종래의 메모리제어장치가 (리프레시 동작을 실행하도록) 상기 타임아웃신호를 빈번하게 출력하면, 동일한 메모리 뱅크가 계속적으로 액세스되는 것이 금지되는 기간이 발생하여, 상기한 종래의 제어방법을 채용하는 의미가 없어진다.
타임아웃신호가 출력되는 빈도를 낮게 하기 위해서는, 동일한 메모리 뱅크만이 액세스될 가능성을 감소시켜야 한다. 이에 적합한 한가지 방법은, 메모리 블록을 세분하여, 메모리 블록의 분할수(즉, 메모리 뱅크 수)를 증가시키는 것이다.
그러나, 상기한 바와 같이 일본 공개특허공보 제95-161184호에 기재된 "메모리제어장치"와 관련하여 사용되는 종래의 제어방법에서는, 메모리제어장치가 메모리 뱅크의 각각에 대응하는 각 리프레시 타이머를 포함할 필요가 있다. 각 리프레시 타이머는, 메모리셀이 데이터를 유지하는 한계시간량을 계시한다. 각 리프레시 타이머의 규모는 그다지 크지 않지만, 메모리 뱅크 수에 따라 복수의 리프레시 타이머를 포함하는 회로의 규모는 커지게 된다. 또한, 타이머 비교부에서 모든 리프레시 타이머의 값을 비교해야 하기 때문에, 메모리 뱅크 수가 증가하면, 타이머 비교부가 복잡하고 대규모로 된다.
한편, 메모리 뱅크 수를 증가시킬 수 없기 때문에, 각 메모리 뱅크의 규모가 증가한다. 즉, 메모리 뱅크에서 각 액세스에 대해 활성화되는 영역이 커져, 소비전류가 증가된다. 또한, 외부제어신호에 의해 메모리 뱅크에 대하여 독출/기입 액세스 동작이 행해질 때마다 다른 메모리 뱅크에는 리프레시 동작이 행해진다. 따라서, 반드시 2개의 메모리 뱅크가 동시에 활성화된다. 이 2개의 메모리 뱅크가 동시에 활성화되기 때문에, 리프레시 동작은 임의의 외부장치에 보이지 않도록 숨겨져 있으며, 즉, 메모리 액세스와 리프레시 동작이 병행하여 동시에 행해진다. 그러나, 메모리 뱅크가 100 나노세컨드마다 순차적으로 독출/기입되는 것이 요구되면, 리프레시 동작을 수 마이크로세컨드와 수십 마이크로세컨드 사이의 빈도로 행하면 충분함에도 불구하고, 리프레시 동작도 100 나노세컨드마다 행해진다. 따라서, 불필요한 리프레시 동작에 의해 소비전류가 증가된다.
본 발명의 일 양태에 따르면, 각각 트랜지스터와 커패시터로 구성되어 커패시터내의 전하의 유무에 따라 정보를 기억하는 복수의 메모리셀을 포함하는 메모리블록으로서, 리프레시 동작에 의해 커패시터내의 전하를 보유하며, 상기 메모리 블록은 복수의 메모리 뱅크들로 분할되며, 상기 메모리 뱅크의 수는 통상적으로 규정된 수보다 다수이고 상기 복수의 메모리 뱅크들은 동시에 액세스되지 않도록 되며, 상기 복수의 메모리 뱅크들이 개별적으로 상기 메모리셀에 대해 액세스되고 리프레시 동작되는 메모리블록; 메모리셀의 데이터 보유의 한계시간을 측정하는 계시(計時)부; 각각 대응하는 메모리뱅크가 리프레시 되어 있음을 나타내는 리프레시 정보를 기억하는 복수의 기억회로; 상기 대응하는 메모리 뱅크내의 리프레시 어드레스를 지시하는 리프레시 어드레스 지시부; 및 상기 지시된 리프레시 어드레스에 따라 각 메모리 뱅크에 대한 리프레시 동작을 제어하고 상기 리프레시 정보에 따라 리프레시 되지 않은 메모리 뱅크를 결정하여 상기 리프레시 되지 않은 메모리 뱅크에 대해 리프레시 동작을 실행하는 리프레시 제어부를 포함하는 반도체기억장치가 제공된다.
본 발명의 일 실시예에서, 상기 반도체기억장치는 상기 리프레시 제어부로부터의 제어신호에 따라 상기 리프레시 어드레스와 통상의 액세스 어드레스 중 어느 하나를 선택하기 위해 상기 메모리 뱅크들에 각각 대응하도록 제공된 복수의 조정부를 더 포함한다.
본 발명의 일 실시예에서, 상기 리프레시 제어부는 상기 메모리셀의 데이터 보유의 한계시간 내에 리프레시 되지 않은 메모리 뱅크에 대해 상기 통상의 액세스 어드레스로의 액세스를 금지하고 상기 리프레시 동작을 우선적으로 행하도록 상기 반도체기억장치의 동작을 제어한다.
본 발명의 일 실시예에서, 통상의 액세스 어드레스에서 메모리 뱅크에 대해 통상의 액세스가 실행될 때, 상기 리프레시 제어부는 통상의 액세스 어드레스에서 통상적으로 액세스된 메모리 뱅크를 제외한 복수의 메모리 뱅크들에 대해 상기 리프레시 어드레스에서 리프레시 동작을 동시에 실행하도록 상기 반도체기억장치의 동작을 제어한다.
본 발명의 다른 양태에 따르면, 외부제어신호에 의해 반도체기억장치의 메모리 뱅크에 대해 독출/기입 동작을 위한 통상의 액세스가 실행될 때, 액세스된 메모리 뱅크 이외에 리프레시 되지 않은 메모리 뱅크가 있는 지를 결정하도록 상기 액세스된 메모리 뱅크에 대응하는 기억회로 이외의 각각의 메모리 뱅크들에 대응하는 모든 기억회로들에 기억된 리프레시 정보를 조사하는 단계; 상기 리프레시 정보에 근거하여 리프레시 되지 않은 메모리 뱅크가 존재하는 것으로 결정될 때, 다른 메모리 뱅크로의 독출/기입 동작을 위한 통상의 액세스와 동시에 리프레시 되지 않은 메모리 뱅크를 리프레시하고 상기 리프레시 되지 않은 메모리 뱅크가 리프레시 되었음을 나타내는 리프레시 정보를 기억하는 단계; 계시부가 메모리셀의 데이터 보유의 한계시간이 경과하였음을 나타내는 타임아웃 신호를 출력할 때, 모든 메모리 뱅크에 대응하는 기억회로들에 기억된 리프레시 정보를 확인함으로써 모든 메모리 뱅크들이 리프레시 되어 있는 지를 결정하는 단계; 리프레시 되지 않은 메모리 뱅크가 존재하는 것으로 결정될 때, 상기 리프레시 되지 않은 메모리 뱅크를 리프레시하고 상기 리프레시 되지 않은 메모리 뱅크에 대응하는 기억회로에 상기 리프레시 되지 않은 메모리 뱅크가 리프레시 되었음을 나타내는 리프레시 정보를 기억시키는 단계; 모든 메모리 뱅크들에 대응하는 기억회로들에 기억된 리프레시 정보를 다시 한번 확인하여 리프레시 되지 않고 남아 있는 메모리 뱅크가 있는 지를 결정하는 단계; 상기 리프레시 정보에 근거하여 리프레시 되지 않은 메모리 뱅크가 존재하는 것으로 결정될 때, 상기 리프레시 되지 않은 메모리 뱅크를 리프레시하는 단계; 모든 메모리 뱅크들이 리프레시 될 때까지 상기 확인 및 리프레시 동작들을 계속하는 단계; 및 모든 메모리 뱅크들이 리프레시된 후 리프레시 동작을 실행할 때에 리프레시 어드레스를 지시하는 리프레시 어드레스 지시부를 인크리먼트 (increment)하는 단계를 포함하며, 상기 타임아웃 신호 출력 전에 모든 메모리 뱅크들이 리프레시 되었을 때, 상기 타임아웃 신호 출력 직후 상기 리프레시 어드레스 지시부가 인크리먼트되는, 반도체기억장치의 제어방법이 제공된다.
본 발명의 일 실시예에서, 외부제어신호에 의해 반도체기억장치의 메모리 뱅크에 대해 독출/기입 동작을 위한 통상의 액세스가 실행될 때, 및/또는 상기 타임아웃 신호가 출력될 때, 각각 2개 이상의 메모리 뱅크들을 구성하는 복수의 메모리 뱅크들의 그룹들에 대해 리프레시 동작이 실행된다.
본 발명의 일 실시예에서, 상기 타임아웃 신호가 출력된 후, 리프레시 되지 않은 메모리 뱅크에 대하여 리프레시 동작을 실행하는 동시에 상기 메모리 뱅크에 대한 외부제어신호의 액세스를 금지한다.
본 발명의 일 실시예에서, 상기 외부제어신호의 인가에 의해 독출/기입 동작을 위한 통상의 액세스의 대상이 되는 메모리 뱅크에서, 통상적으로 액세스되는 메모리셀의 어드레스를 디코딩함에 의해 얻어진 행어드레스부가 상기 리프레시 어드레스 지시부에 의해 출력되는 행어드레스와 동일할 때, 통상의 액세스의 대상이 되는 메모리 뱅크가 리프레시 되었음을 나타내는 리프레시 정보가 상기 통상의 액세스의 대상이 되는 메모리 뱅크에 대응하는 기억회로에 기억된다.
본 발명의 또 다른 양태에 따르면, 기억 및 리프레시 동작들을 실행함과 동시에 정보를 처리하는 반도체기억장치를 포함하는 전자정보장치가 제공된다.
이하, 상기한 구성의 효과들에 대해 설명한다. 본 발명에 따르면, 상기 복수의 메모리 뱅크의 수는 상기 종래의 제어방법에 사용되는 메모리 뱅크들의 수 보다 많다. 즉, 상기 복수의 메모리 뱅크의 수는, 동시에 액세스되지 않도록, 통상적으로 사용되는 메모리 뱅크의 수 보다 많다. 그러나, 종래의 제어방법과 다르게, 분할된 메모리 뱅크들의 수에 대응하는 복수의 리프레시 타이머 및 상기 리프레시 타이머들의 값을 비교하는 타이머 비교부는 본 발명의 반도체기억장치에 포함되지 않는다. 복수의 리프레시 타이머 및 타이머 비교부를 가지는 대신에, 상기 반도체기억장치는 단일의 리프레시 타이머, 및 대응하는 메모리 뱅크가 리프레시 되어 있는 지를 나타내는 정보를 기억하는 1비트 정도의 기억회로와, 리프레시 어드레스 및 통상의 액세스(외부에서 입력되는 제어신호에 의한 독출/기입 동작)의 조정회로 등의 소규모 회로를 포함한다. 따라서, 메모리블록이 복수의 메모리 뱅크들로 분할되더라도, 복수의 리프레시 타이머로 인한 내부회로 규모의 대폭적인 증가, 및 타이머 비교부의 복잡화 및 규모의 대폭적인 증가를 포함하는, 종래의 제어방법과 연관된 단점이 발생되지 않는다. 또한, 상기 반도체기억장치의 내부회로의 규모가 종래의 기억제어장치에 비해 감소됨으로써, 반도체기억장치의 전체 규모가 증가되지 않는다. 따라서, 반도체기억장치의 전체 규모를 증가시키지 않고, 메모리 블록을 복수의 메모리 뱅크들로 용이하게 분할할 수 있고, 리프레시 타이머에서 리프레시 제어회로로 타임아웃 신호가 출력되는 빈도를 대폭 감소시키며, 리프레시 동작에 필요한 소비전류를 감소시킬 수 있게 된다.
또한, 본 발명에 따른 반도체기억장치는 대응하는 메모리 뱅크들이 리프레시 되어 있는 지를 나타내는 이력 정보를 기억하는, 각 메모리 뱅크들에 대응하는 기억회로들을 포함한다. 따라서, 메모리 뱅크들 중 어느 하나에 대해 독출/기입 액세스가 빈번히 요구되더라도, 이미 리프레시된 메모리 뱅크들이 종래에 요구되던 바와 같이 다시 리프레시 되지 않으며, 따라서 불필요한 리프레시 동작들을 회피할 수 있다. 이로써 리프레시 동작에 필요한 소비전류를 감소시킬 수 있게 된다.
따라서, 본 발명에서는 : (1) 메모리 액세스를 금지하는 타임아웃 신호를 출력하여 리프레시 동작을 실행하는 빈도를 감소시킬 수 있고 내부회로의 규모를 증가시키지 않고 리프레시 동작에 필요한 소비전류를 감소시킬 수 있는 반도체기억장치; (2) 그러한 반도체기억장치의 제어방법; 및 (3) 상기 반도체기억장치를 포함하는 전자정보장치를 제공할 수 있는 장점이 있다.
이들 및 다른 장점들은 첨부 도면들을 참조하여 상세하게 후술되는 발명의 상세한 설명을 이해한다면 당업자들에게 명백하게 될 것이다.
도1은 본 발명의 실시예에 따른 반도체기억장치의 주요부의 구성을 도시하는 블록도이다.
도2는 리프레시 타이머에 의해 타임아웃 신호가 출력될 때 모든 메모리 뱅크가 리프레시되어 있는 경우에 대하여 도1에 도시된 반도체기억장치의 리프레시 동작을 도시하는 타이밍챠트이다.
도3은 리프레시 타이머에 의해 타임아웃 신호가 출력될 때 모든 메모리 뱅크가 리프레시되어 있지 않은 경우에 대하여 도1에 도시된 반도체기억장치의 리프레시 동작을 설명하는 타이밍챠트이다.
도4는 리프레시 동작이 통상의 메모리 액세스와 동시에 행해지지만 통상의 메모리 액세스가 발생되지 않도록 메모리 블록이 스탠바이 상태로 유지되는 경우에 대하여 도1에 도시된 반도체 기억장치의 리프레시 동작을 설명하는 타이밍챠트이다.
도5는 도1의 반도체기억장치의 리프레시 동작을 도시하는 플로우챠트이다.
도6은 종래의 반도체기억장치의 주요부의 구성을 도시하는 블록도이다.
도7은 본 발명의 반도체기억장치가 적용되는 전자정보장치의 기본 구성을 도시하는 블록도이다.
이하, 본 발명의 실시예에 따른 반도체장치 및 상기 반도체장치를 제어하는 방법에 관해 도면을 참조하여 설명한다.
도1은, 본 발명의 일 실시예에 따른 반도체기억장치(1)의 주요부의 구성을 도시하는 블록도이다. 도1에 있어서, 반도체기억장치(1)는, 메모리 블록(2), 최대 메모리 시간을 계시하는 계시수단으로서 사용되는 리프레시 타이머(3), 리프레시 어드레스 지시수단으로서 사용되는 리프레시 카운터(4), 리프레시정보 기억수단으로서 각각 사용되는 기억회로(5A-5D), 어드레스 전환(조정)수단으로서 각각 사용되는 조정회로(6A-6D), 행선택 신호변환수단으로서 각각 사용되는 행 디코더(7A-7D), 및 리프레시 제어수단으로서 사용되는 리프레시 제어회로(8)를 포함한다.
메모리 블록(2)은, 동시에 액세스되지 않는 복수의 메모리 뱅크(2A-2D)로 분할되어 있다. 메모리 블록(2)에서 분할된 복수의 메모리 뱅크(2) 수는, 동일한 메모리 뱅크만이 액세스될 가능성을 감소시킴으로써 타임아웃 신호가 출력되는 빈도를 낮게 하기 위해서, 종래의 제어방법과 관련하여 사용되는 메모리 뱅크 수보다다수이며, 즉, 통상 1개의 메모리 블록에서 분할된 메모리 뱅크 수보다 다수이다.
리프레시 타이머(3)는, 지정된 어드레스에서 리프레시 동작이 종료될 시간, 즉 메모리셀이 데이터를 유지하는 한계 시간량을 계시하고, 리프레시 동작이 종료되는 시간이 경과하면 타임아웃 신호를 리프레시 제어회로(8)에 출력한다.
리프레시 카운터(4)는, 메모리 뱅크내의 리프레시되는 메모리셀의 어드레스를 지정한다.
기억회로(5A-5D)는 각 메모리 뱅크(2A-2D)에 대응되며, 대응하는 각 메모리 뱅크(2A-2D)가 리프레시된 것을 나타내는 리프레시 정보를 기억한다.
조정회로(6A-6D)는 각 메모리 뱅크(2A-2D)에 대응되며, 외부에서 반도체기억장치(1)에 입력되는 독출/기입 어드레스 신호에 기초하여 생성되는 통상 액세스 어드레스 신호와, 리프레시 카운터(4)에 의해 지정된 어드레스를 나타내는 리프레시 어드레스 신호 중 하나를 리프레시 제어회로(8)에 의해 출력되는 리프레시 인에이블 신호에 따라 선택한다.
행 디코더(7A-7D)는 각 메모리 뱅크(2A-2D)에 대응하며, 메모리 뱅크(2A-2D)의 행을 선택하여 상기 선택된 행에 대해 리프레시 동작 또는 통상 액세스를 행하기 위해, 대응하는 메모리 뱅크(2A-2D)내의 행 및 열 방향(예컨대, 워드선 및 비트선 배열방향)을 따라 매트릭스 형태로 배열된 메모리셀들 중 하나에 제공된 어드레스에 대응하는 행(예컨대, 비트선)을 선택하는 행선택 신호를 생성하도록, 각 조정회로(6A-6D)에 의해 제공된 선택 어드레스 신호를 디코드한다.
리프레시 제어회로(8)는 본 발명에 따른 리프레시 동작을 제어하고, 외부 장치로부터 입력된 독출/기입신호 또는 리프레시 타이머(3)로부터의 타임아웃 신호에 응답하여, 기억회로(6A-6D) 중 대응하는 것에 기억된 리프레시 정보를 기초로 하여 메모리 뱅크(2A-2D)중 어느 하나에 리프레시 동작이 행해질 필요가 있는지 없는지를 판단함으로써 리프레시 인에이블 신호를 생성한다.
이하, 리프레시 제어회로(8)의 동작을 포함하는 리프레시 동작의 구체예를 설명한다. 이와 같은 예는 타임아웃 신호의 출력시에 모든 메모리 뱅크에 대해 리프레시 동작이 완료되는 경우(도2), 타임아웃 신호 출력시에 모든 메모리 뱅크에 대해 리프레시 동작이 완료되지 않은 경우(도3), 및 통상 액세스 동작이 행해지는 메모리 뱅크 이외의 다른 2개의 메모리 뱅크가 동시에 리프레시되는 경우(도4)에 대해 상술된다.
도2는, 타임아웃 신호 출력시에 모든 메모리 뱅크가 리프레시되어 있는 경우에 대하여 도1에 도시된 반도체기억장치(1)의 리프레시 동작을 설명하는 타이밍챠트이다.
도2에서, 도1의 리프레시 카운터(4)는 각 메모리 뱅크(2A-2D)에서 리프레시되는 메모리 셀의 리프레시 어드레스가 최초에는 "0000H"인 것을 나타내며, 여기서 "H"는 수치가 16진수에 의해 표현됨을 나타낸다. 외부 제어신호의 인가에 의해 메모리 뱅크(2A)에 대하여 통상의 액세스가 행해지면, 통상 액세스와 동시에 메모리 뱅크(2B)의 리프레시 어드레스 "0000H"의 메모리셀을 리프레시하여, 상기 메모리 뱅크(2B)에 대응하는 기억회로(5B)에 메모리 뱅크(2B)에 대해 리프레시 동작이 완료된 것을 나타내는 리프레시 정보를 기억시킨다.
다음, 메모리 뱅크(2D)에 대하여 통상 액세스가 행해지면, 통상 액세스와 동시에 메모리 뱅크(2A)의 리프레시 어드레스 "0000H"의 메모리셀을 리프레시하여, 상기 메모리 뱅크(2A)에 대응하는 기억회로(5A)에 메모리 뱅크(2A)에 대하여 리프레시 동작이 완료된 것을 나타내는 리프레시 정보를 기억시킨다. 마찬가지 방법으로, 메모리 뱅크(2A)에 대해 통상 액세스가 행해지면, 메모리 뱅크(2C)의 리프레시 어드레스 "0000H"의 메모리셀을 리프레시하여, 상기 메모리 뱅크(2C)에 대응하는 기억회로(5C)에 메모리 뱅크(2C)에 대하여 리프레시 동작이 완료된 것을 나타내는 리프레시 정보를 기억시킨다. 다시 동일한 메모리 뱅크(2A)에 대하여 통상 액세스가 행해지면, 메모리 뱅크(2A) 이외에 리프레시되지 않고 남아있는 메모리 뱅크인 메모리 뱅크(2D)의 리프레시 어드레스 "0000H"의 메모리셀을 리프레시하여, 상기 메모리 뱅크(2D)에 대응하는 기억회로(5D)에 메모리 뱅크(2D)에 대해 리프레시 동작이 완료된 것을 나타내는 리프레시 정보를 기억시킨다.
이제, 모든 메모리 뱅크(2A-2D)의 리프레시 메모리 어드레스 "0000H"의 메모리셀은 리프레시된 것으로 한다. 다음, 메모리 뱅크 2B,2C,2A의 순서로 통상 액세스가 행해진다. 그러나, 모든 메모리 뱅크(2A-2D)가 이미 리프레시되어 있고, 상기 대응하는 모든 기억회로(5A-5D)에 리프레시 동작의 종료를 나타내는 리프레시 정보가 기억되어 있기 때문에, 리프레시 타이머(3)가 타임아웃 신호를 출력할 때까지 리프레시 동작이 통상 액세스와 동시에 행해지지 않는다. 그 후, 리프레시 타이머(3)에 의해 타임아웃 신호가 출력되더라도, 모든 메모리 뱅크(2A-2D)의 리프레시 어드레스 "0000H"에 대한 리프레시 동작이 종료되어, 다음 동작이 행해진다.
리프레시 타이머(3)로부터 타임아웃 신호를 수신함과 동시에, 리프레시 제어회로(8)는 리프레시 카운터(4)를 인크리먼트하는 신호를 출력하여, 다음 리프레시 어드레스를 "0001H"로 설정한다. 상기 리프레시 어드레스가 "0001H"로 되어 있는 동안(즉, 다음 타임아웃 신호가 출력될 때까지), 모든 메모리 뱅크(2A-2D)의 리프레시 어드레스 "0001H"의 메모리셀에 대하여 리프레시 동작이 행해진다.
이와 같이, 도2에 관련된 동작에서는, 리프레시 어드레스 "0001H"에 대한 타임아웃 신호가 출력되기 전에, 모든 메모리 뱅크(2A-2D)에 대하여 리프레시 동작이 완료된다. 따라서, 리프레시 카운터(4)가 "0000H"에서 "0001H"로 인크리먼트되는 경우에서와 같이, 타임아웃 신호의 출력과 동시에 리프레시 카운터(4)는 다음 리프레시 어드레스 "0002H"로 인크리먼트된다. 이 과정을"0000H"에서 "FFFFH"까지의 모든 리프레시 어드레스 범위에 대해 순차 반복하여, 메모리 블록(2)내의 모든 메모리셀을 리프레시할 수 있다. 리프레시 동작은 통상 독출/기입 액세스와 동시에 병행하여 행해지기 때문에, 임의의 외부장치에 보이지 않도록 리프레시 동작이 숨겨진다.
도3은, 타임아웃 신호가 출력될 때 모든 메모리 뱅크들이 리프레시되지 않은 경우에 대하여 도1에 도시된 반도체 기억장치(1)의 리프레시 동작들을 설명하는 타이밍 챠트이다.
도3에서는, 도1의 타임 카운터(4)는, 각 메모리 뱅크(2A-2D)에서 리프레시될 메모리셀들의 리프레시 어드레스가 초기에 "0000H"라는 것을 나타낸다. 외부 제어신호(독출/기입 신호)의 인가에 의해 메모리 뱅크(2A)에 대해 통상 액세스가 행해지면, 메모리 뱅크(2B)의 리프레시 어드레스 "0000H"에 있는 메모리셀들이 통상 액세스와 동시에 리프레시되고, 메모리 뱅크(2B)에 대응하는 메모리 회로(5B)는 메모리 뱅크(2B)에 대해 리프레시 동작이 종료한 것을 나타내는 리프레시 정보를 기억하게 된다.
다음, 메모리 뱅크(2D)에 대해 통상 액세스가 행해지면, 메모리 뱅크(2A)의 리프레시 어드레스 "0000H"에 있는 메모리 셀들이 통상 액세스와 동시에 리프레시되고, 메모리 뱅크(2A)에 대응하는 메모리 회로(5A)는 메모리 뱅크(2A)에 대해 리프레시 동작이 종료한 것을 나타내는 리프레시 정보를 기억하게 된다. 동일한 메모리 뱅크(2D)에 대해 다시 통상 액세스가 행해지면, 메모리 뱅크(2C)의 리프레시 어드레스 "0000H"에 있는 메모리셀들이 리프레시되고, 메모리 뱅크(2C)에 대응하는 메모리 회로(5C)는 메모리 뱅크(2C)에 대해 리프레시 동작이 종료한 것을 나타내는 리프레시 정보를 기억하게 된다. 동일한 메모리 뱅크(2D)에 대해 다시 한번 통상 액세스가 행해지더라도, 리프레시 동작은 메모리 뱅크(2D) 이외의 모든 메모리 뱅크(2A-2C)에 대해 미리 종료되기 때문에, 메모리 뱅크(2D) 뿐만 아니라 메모리 뱅크(2A-2C)에 대해 리프레시 동작이 행해지지 않는다.
그 후, 타임아웃 신호가 리프레시 타이머(3)에 의해 리프레시 제어회로(8)에 출력되기 전에 메모리 뱅크(2D) 이외의 메모리 뱅크(2A-2C)중 어느 하나에 대해 통상 액세스가 행해지면, 메모리 뱅크(2D)가 리프레시된다. 그러나, 도3의 동작에서는, 메모리 뱅크(2D)에 대해 통상 액세스가 계속 행해지기 때문에, 메모리 뱅크(2D)는 리프레시 동작이 통상 액세스와 동시에 행해지는 것을 방지하기 위해리프레시되지 않는다.
따라서, 리프레시 타이머(3)로부터 타임아웃 신호를 수신하면, 리프레시 제어회로(8)는 메모리 뱅크(2D)의 리프레시 어드레스 "0000H"에 있는 메모리셀들을 리프레시하도록 반도체 기억장치(1)의 동작을 제어한다. 메모리 뱅크(2D)에 대해 리프레시 동작이 행해지는 동안, 메모리 뱅크(2D)에 대해 통상 액세스가 행해지는 것은 금지된다.
그 후, 메모리 뱅크(2D)에 대해 리프레시 동작이 종료하고, 따라서 모든 메모리 뱅크(2A-2D)의 리프레시 어드레스 "0000H"에 있는 모든 메모리셀들이 리프레시된다. 이 점에서, 리프레시 카운터(4)는 인크리먼트되어 다음 리프레시 어드레스가 "0001H"로 설정된다.
도3과 연관된 동작에서는, 리프레시 어드레스가 "0001H"이면, 타임아웃 신호가 출력되기 전에 메모리 뱅크(2B)는 리프레시되지 않기 때문에, 타임아웃 후에, 리프레시 제어회로(8)가 메모리 뱅크(2B)를 리프레시하도록 반도체 기억장치(1)의 동작을 제어한다. 이 점에서, 메모리 뱅크(2B)로부터 데이터를 독출하고 메모리 뱅크(2B)에 데이터를 기입하기 위한 통상 액세스는 금지된다.
이 경우에는, 메모리 뱅크(2B)에 대해 리프레시 동작이 행해지는 동안, 메모리 뱅크(2B)로부터의 데이터의 독출 및 메모리 뱅크(2B)에의 데이터의 기입을 위한 통상 액세스는 당연히 금지되지만, 메모리 뱅크(2B)를 제외하고 메모리 뱅크(2A,2C,2D)중 어느 하나에 대해 독출/기입을 위한 통상 액세스는 행해질 수 있다.
다분할된 메모리 뱅크(2A-2D)의 각각의 메모리 뱅크(2A-2D)로 액세스 금지신호를 출력하는 것이 어려우면, 모든 메모리 뱅크(2A-2D)는 동시에 액세스가 금지될 수 있다.
또한, 통상 액세스를 금지하기 위한 제어를 용이하게 하기 위해, 각 메모리 뱅크(2A-2D)는 2그룹으로 분할되어, 통상 액세스를 금지하도록 각 그룹이 개별적으로 제어될 수 있다. 또한, 각 메모리 뱅크(2A-2D)는 3그룹 이상으로 분할될 수 있다.
메모리 뱅크(2B)에 대해 상기한 리프레시 동작이 종료하면, 모든 메모리 뱅크(2A-2D)의 리프레시 어드레스 "0001H"에 있는 모든 메모리셀들이 리프레시된다. 이 점에서, 다음 리프레시 어드레스를 "0002H"로 세트하도록 리프레시 카운터(4)가 인크리먼트된다. 상기한 리프레시 동작과 유사하게, 모든 메모리 뱅크(2A-2D)의 리프레시 어드레스 "0002H"에 있는 모든 메모리셀들이 리프레시된다. 상기 절차는 메모리 블록(2)의 모든 메모리셀들을 리프레시하도록 "0000H"에서 "FFFFH"까지의 범위의 모든 리프레시 어드레스들에 대해 순차 반복된다.
도3은 모든 메모리 뱅크(2A-2D)가 타임아웃 신호가 출력되는 시간까지 리프레시될 수 없는 경우의 예를 나타내고 있지만, 종래 문제점에 대해 상기한 바와 같이, 메모리 블록(2)을 많은 메모리 뱅크들로 분할함으로써, 도3을 참조하여 설명한 경우의 가능성을 감소시킬 수 있다.
상기한 종래 방법과 달리, 모든 메모리 뱅크(2A-2D)에 대해 하나의 리프레시 타이머(3)가 리프레시 동작을 제어하기 때문에, 본 발명은 반도체 기억장치(1)의내부 회로의 규모와 소비 전력이 메모리 뱅크수의 증가에 따라 증가하지 않는다는 이점이 있다. 또한, 본 발명의 제어방법에 의하면, 리프레시 타이머(3)의 값을 비교하는, 도6에 도시된 타이머 비교부 등의 종래의 타이머 비교부를 필요로 하지 않기 때문에, 메모리블록(2)을, 종래의 제어방법과 비교하여, 보다 다수의 메모리 뱅크(2A-2D) 등의 메모리 뱅크들로 용이하게 분할할 수 있다. 메모리 블록(2)을 보다 다수의 메모리 뱅크들로 분할함으로써, 동일한 메모리 뱅크만이 액세스될 가능성을 감소시키고, 타이아웃 신호가 출력되는 빈도를 감소시킬 수 있다. 또한, 리프레시동작에 필요한 소비전류를 감소시킬 수 있다.
도3을 참조하여 기재된 예에서는, 동일한 메모리 뱅크가 계속 액세스되어, 리프레시 동작이, 하나의 메모리 뱅크만을 리프레시하지 않은 상태로 타임아웃에 도달하지만, 도4를 참조하여 기재된 다음 예에서는, 리프레시 동작이 독출/기입을 위한 통상액세스와 동시에 병행하여 행해지기 때문에, 메모리 블록(2)이 통상의 메모리 액세스가 발생하지 않은 스탠바이 상태로 유지되는 경우에는, 모든 메모리 뱅크(2A-2D)에 대해 리프레시 동작이 행해지지 않는다.
도4의 예에서는, 메모리셀이 빈번히 액세스되도록 의도되는 경우에, 종래 제어방법과 비교하여 메모리블록(2)을 보다 다수의 메모리 뱅크들로 분할함으로써, 모든 각 메모리뱅크가 액세스되는 것을 금지하기 위해 리프레시동작시 요구되는 기간을 단축시킬 수 있다. 그러나, 메모리블록(2)이 액세스되지 않을 때, 즉 메모리블록(2)이 스탠바이상태로 유지될 때는, 최후에 타임아웃신호가 출력된 후, 리프레시되지 않은 모든 메모리 뱅크를 하나씩 리프레시하지 않으면 안되기 때문에, 메모리블록(2)에서 분할된 메모리 뱅크의 수가 증가하는 경우에는, 일단, 리프레시 동작이 시작되면, 메모리 뱅크의 수가 적은 경우에 비해, 다음 액세스가 접수되지 않는 액세스 금지기간이 오랫동안 지속된다. 이 문제는, 복수의 메모리 뱅크를 동시에 리프레시함으로써 해결된다. 이에 의해, 타임아웃 발생후의 리프레시 동작에 의한 액세스금지기간을 단축하는 것이 가능해진다.
도4의 예에서는, 2개의 메모리뱅크가 동시에 리프레시된다. 이 경우에는, 상기 리프레시 동작이 타임아웃에 도달한 후, 통상액세스가 행해지기 전에 다음 타임아웃이 발생하면, 메모리 뱅크 2A 또는 2B가 메모리 뱅크 2C 또는 2D와 함께 동시에 리프레시된다. 메모리 뱅크(2A)에 대해 통상 액세스가 행해지면, 메모리 뱅크(2A)로의 통상 액세스와 병행하여 메모리 뱅크(2B,2C)가 리프레시된다. 메모리 뱅크(2B)에 대해 통상 액세스가 행해지면, 메모리 뱅크(2B)로의 통상 액세스와 병행하여 메모리 뱅크(2A,2D)가 리프레시된다.
즉, 일회의 통상액세스 동작과 병행하여 복수의 메모리 뱅크의 리프레시동작을 실행할 수 있다. 상기 방법에서는, 통상액세스의 발생빈도가 낮더라도, 리프레시되는 메모리 뱅크의 수가 많아지기 때문에, 타임아웃 발생후, 리프레시되지 않은 메모리 뱅크를 단시간에 리프레시할 수 있다. 또, 상기 실시예에서는, 2개의 메모리 뱅크를 동시에 리프레시하도록 하였지만, 본 발명에 의하면 3개 이상의 메모리 뱅크를 동시에 리프레시할 수 있다.
도5는, 도1의 반도체 기억장치(1)의 리프레시동작을 나타낸 플로우챠트이다. 도5에서는, 우선, 리프레시 타이머(3)와 리프레시 카운터(4)의 초기화가 행해진다(공정 S1).
그 후, 리프레시 제어회로(8)는 리프레시 타이머(3)로부터의 타임아웃신호의 입력의 유무에 기초하여 리프레시 동작이 타임아웃상태에 있는 지의 여부를 확인한다(공정 S2).
공정 S2에서 리프레시 동작이 타임아웃상태에 있는 것으로 확인되지 않으면, 리프레시 제어회로(8)는, 메모리블록(2)의 외부로부터 통상의 독출/기입을 위한 통상액세스가 발생하고 있는 지의 여부를 확인한다(공정 S3).
공정 S3에서 통상 독출/기입 동작을 위한 통상액세스가 행해지고 있는 것으로 확인되면, 리프레시 제어회로(8)는 기억회로(5A∼5D) 내의 리프레시정보를 확인하여, 통상액세스된 메모리 뱅크 이외에 리프레시되지 않은 메모리 뱅크가 없는 지를 조사한다(공정 S4).
공정 S4에서 리프레시되지 않은 메모리 뱅크가 존재하는 것으로 확인되면, 리프레시 제어회로(8)는, 다른 메모리 뱅크로의 독출/기입 액세스와 병행하여 리프레시되지 않은 메모리 뱅크(들)에 대해 동시에 리프레시 동작이 행해지도록 동작을 제어하여(공정 S5), 리프레시 동작이 행해진 메모리 뱅크(들)에 대응하는 기억회로(5A-5D)에, 메모리 뱅크가 리프레시된 것을 나타내는 리프레시 정보를 기억시킨다(공정 S6). 상기 절차는 리프레시동작이 타임아웃에 도달할 때까지 반복된다.
다음, 리프레시 제어회로(8)는 리프레시 동작이 타임아웃상태에 있는 것을 확인하면(공정 S2), 기억회로(5A∼5D)에 기억된 리프레시정보를 확인하여, 모든 메모리 뱅크(2A∼2D)가 리프레시되어 있는 지의 여부를 조사한다(공정 S7).
공정 S7에서 모든 메모리 뱅크(2A∼2D)가 리프레시된 것으로 확인되면, 리프레시 제어회로(8)는 리프레시 카운터(4)를 인크리먼트(increment)하는 신호를 출력하고(공정 S10), 리프레시 동작이 다시 타임아웃 상태에 있는 지를 확인하도록 공정 S2로 리턴한다.
또한, 공정 S7에서 리프레시되지 않은 메모리 뱅크 또는 뱅크들이 존재하는 것으로 확인되면, 리프레시 제어회로(8)는 상기 리프레시되지 않은 메모리 뱅크 또는 뱅크들을 리프레시하고(공정 S8), 리프레시동작이 행해진 메모리 뱅크에 대응하는 기억회로에 대하여, 그 메모리 뱅크가 리프레시된 것을 나타내는 리프레시정보를 기억시킨다(공정 S9). 메모리뱅크(2A-2D) 중에서 리프레시되지 않은 메모리 뱅크에 대해 리프레시동작(공정 S7∼S9)이 행해진 후(공정 S7), 리프레시 카운터(4)에 인크리먼트 신호를 출력하여(공정 S1O), 다음 어드레스에 있는 메모리셀들에 대해 리프레시동작을 행한다. 상기 절차는, 모든 메모리셀이 리프레시될 때까지 반복된다.
독출/기입 액세스는 메모리셀에 전하를 공급하기 때문에, 독출/기입액세스가 행해진 행어드레스의 메모리셀들에 리프레시 동작과 동일한 효과가 발생한다. 즉, 메모리 뱅크에 있는 어드레스의 메모리셀에 대해 통상액세스가 행해지는 경우에, 그 액세스된 어드레스의 행어드레스부와 리프레시 카운터가 출력하는 어드레스(리프레시 어드레스는 원래 행어드레스부로 구성된다)가 동일하면, 그 메모리 뱅크는 리프레시된 것으로 간주할 수 있다. 이 때문에, 리프레시 제어회로(8)에 의한 제어에 따라 메모리뱅크가 리프레시되는 경우에는, 각 메모리 뱅크(2A-2D)에 대응하는 기억회로(5A∼5D)는 상기 메모리 뱅크(2A-2D)중 대응하는 것이 리프레시된 것을 나타내는 리프레시정보를 기억한다. 이에 의해, 리프레시동작에 의한 액세스 금지기간을 보다 단축시킬 수 있다.
상기한 바와 같이, 본 발명에 의하면, 복수의 메모리 뱅크(2A∼2D)의 수는, 동시에 액세스되지 않도록, 상기 종래의 제어방법에서 사용된 메모리 뱅크의 수보다 많고, 즉 복수의 메모리 뱅크(2A∼2D)의 수가 통상 사용되는 메모리 뱅크의 수보다 많다. 그러나, 종래의 제어방법과 달리, 분할된 메모리 뱅크들의 수에 대응하는 다수의 리프레시 타이머와, 이 리프레시 타이머의 값을 비교하는 타이머 비교부가, 본 발명의 반도체 기억장치(1)에 포함되지 않는다. 반도체 기억장치(1)는, 복수의 리프레시 타이머와 타이머 비교부를 포함하는 대신, 하나의 리프레시 타이머(3); 대응하는 메모리 뱅크가 리프레시된 지의 여부를 나타내는 정보를 기억하는 1비트정도의 기억회로(5A∼5D); 및 대응하는 메모리 뱅크(2A-2D)에 대해 리프레시 동작 또는 통상 액세스가 행해지는 어드레스를 선택하기 위해 각각 스위치오버를 행하는 조정회로(6A∼6D)를 포함한다. 따라서, 메모리 블록(2)을 다수의 메모리 뱅크(2A∼2D)로 분할하더라도, 종래의 제어방법과 같이 많은 리프레시 타이머에 의한 내부회로규모의 대폭적인 증가, 및 타이머비교부의 규모 및 복잡성의 대폭적인 증가를 포함하는 역효과가 없다. 또한, 반도체기억장치(1)의 내부회로규모가 종래의 메모리 제어장치에 비해 축소화하기 때문에, 상기 반도체 기억장치(1)의 전체 규모는 증가하지 않는다. 즉, 본 발명에 의한 반도체 기억장치에 사용된 반도체칩은 그 표면적 또는 사이즈에 대한 단점을 거의 발생시키지 않는다. 따라서, 반도체기억장치(1) 전체의 규모를 증가시키지 않고서, 메모리 블록(2)를 보다 다수의 메모리 뱅크(2A∼2D)로 용이하게 분할할 수 있어, 리프레시 타이머로부터 리프레시 제어회로(8)에 타임아웃신호가 출력되는 빈도를 대폭 감소시킬 수 있고, 또한 리프레시동작에 필요한 소비전류를 감소시킬 수 있다.
또한, 본 발명의 반도체기억장치(1)는, 각 메모리 뱅크(2A∼2D)에 대응하는 기억회로(5A∼5D)를 포함하며, 상기 각 기억회로(5A∼5D)는 각각, 대응하는 메모리 뱅크(2A∼2D)가 각각 리프레시되었는 지의 여부를 나타내는 이력정보(리프레시 정보)를 기억하고 있다. 따라서, 메모리 뱅크(2A-2D)중 어느 하나에 대해 독출/기입액세스가 빈번히 요구되더라도, 이미 리프레시된 메모리뱅크는 종래와 같이 다시 리프레시되지 않기 때문에, 리프레시 동작에 대한 소비전류가 더욱 감소하게 된다.
상기한 바와 같이, 본 발명에 의하면, 메모리 액세스를 금지하고 리프레시동작을 행하기 위해 사용되는 타임아웃신호의 출력빈도와, 리프레시동작에 필요한 소비전류를 감소시킬 수 있다. 이에 의해, DRAM/PSRAM에서의 리프레시 동작에 의한 액세스금지기간을, 종래의 일반적인 리프레시동작을 행하는 DRAM/PSRAM과 비교하여 단축시킬 수 있기 때문에, 본 발명의 반도체 기억장치를 포함하는 시스템의 동작효율을 향상시킬 수 있다.
본 발명에 의한 반도체 기억장치(1)는 휴대폰 또는 컴퓨터 등의 전자 정보장치에 용이하게 내장될 수 있기 때문에, 본 발명의 효과를 실현할 수 있다. 예컨대,도7에 도시된 바와 같이, RAM(PSRAM, DRAM 등) 또는 ROM(플래시 메모리 등) 등의 정보기억부; 동작입력부; 스타트업 스크린, 정보 처리의 결과들을 표시하는 액정표시장치 등의 표시부; 및 정보기억수단에 정보 독출 및 기입 처리와 리프레시 동작을 행하면서, 동작 입력 수단들로부터의 제어명령을 수신하고, 규정된 정보처리 프로그램과 상기 정보처리 프로그램과 관련된 데이터에 기초하여 정보(영상 데이터, 음향 데이터 등)를 처리하는 CPU(중앙처리장치)를 포함하는 전자 정보 장치(100)가 제공되는 경우에는, 본 발명에 의한 리프레시 제어 기능을 갖는 반도체 기억장치는 정보 기억부(PSRAM 또는 DRAM)로서 전자 정보 장치(100)에 용이하게 내장될 수 있다.
본 발명의 기술적 사상의 범주를 벗어나지 않으면서 당해 분야의 기술자에게 다양한 다른 변형은 명백하고 용이하게 만들어 질 수 있다. 따라서, 청구범위는 상기에 나타난 것과 같은 상세한 설명에 의해서 제한되지 않고 보다 넓게 해석되어야 할 것이다.

Claims (17)

  1. 각각 트랜지스터와 커패시터로 구성되어 커패시터내의 전하의 유무에 따라 정보를 기억하는 복수의 메모리셀을 포함하고, 리프레시 동작에 의해 커패시터내의 전하를 유지하고, 메모리 뱅크의 수가 통상적으로 규정된 수보다 다수이고 복수의 메모리 뱅크들이 동시에 액세스되지 않도록 복수의 메모리 뱅크로 분할되며, 상기 , 상기 복수의 메모리 뱅크들이 개별적으로 상기 메모리셀에 대해 액세스되고 리프레시 동작되는 메모리블록;
    메모리셀의 데이터 보유의 한계시간을 측정하는 계시(計時)부;
    각각 대응하는 메모리뱅크가 리프레시 되어 있음을 나타내는 리프레시 정보를 기억하는 복수의 기억회로;
    상기 대응하는 메모리 뱅크내의 리프레시 어드레스를 지시하는 리프레시 어드레스 지시부; 및
    상기 지시된 리프레시 어드레스에 따라 각 메모리 뱅크에 대한 리프레시 동작을 제어하고 상기 리프레시 정보에 따라 리프레시 되지 않은 메모리 뱅크를 결정하여 상기 리프레시 되지 않은 메모리 뱅크에 대해 리프레시 동작을 실행하는 리프레시 제어부를 포함하는 반도체기억장치.
  2. 제 1 항에 있어서, 상기 리프레시 제어부로부터의 제어신호에 따라 상기 리프레시 어드레스와 통상의 액세스 어드레스 중 어느 하나를 선택하기 위해 상기 메모리 뱅크들에 각각 대응하도록 제공된 복수의 조정부를 더 포함하는 반도체기억장치.
  3. 제 2 항에 있어서, 상기 리프레시 제어부는 상기 메모리셀의 데이터 보유의 한계시간 내에 리프레시 되지 않은 메모리 뱅크에 대해 상기 통상의 액세스 어드레스로의 액세스를 금지하고 상기 리프레시 동작을 우선적으로 행하도록 상기 반도체기억장치의 동작을 제어하는 반도체기억장치.
  4. 제 3 항에 있어서, 통상의 액세스 어드레스에서 메모리 뱅크에 대해 통상의 액세스가 실행될 때, 상기 리프레시 제어부는 통상의 액세스 어드레스에서 통상적으로 액세스된 메모리 뱅크를 제외한 복수의 메모리 뱅크들에 대해 상기 리프레시 어드레스에서 리프레시 동작을 동시에 실행하도록 상기 반도체기억장치의 동작을 제어하는 반도체기억장치.
  5. 제 2 항에 있어서, 통상의 액세스 어드레스에서 메모리 뱅크에 대해 통상의 액세스가 실행될 때, 상기 리프레시 제어부는 통상의 액세스 어드레스에서 통상적으로 액세스된 메모리 뱅크를 제외한 복수의 메모리 뱅크들에 대해 상기 리프레시 어드레스에서 리프레시 동작을 동시에 실행하도록 상기 반도체기억장치의 동작을 제어하는 반도체기억장치.
  6. 제 1 항에 있어서, 상기 리프레시 제어부는 상기 메모리셀의 데이터 보유의 한계시간 내에 리프레시 되지 않은 메모리 뱅크에 대해 상기 통상의 액세스 어드레스로의 액세스를 금지하고 상기 리프레시 동작을 우선적으로 행하도록 상기 반도체기억장치의 동작을 제어하는 반도체기억장치.
  7. 제 6 항에 있어서, 통상의 액세스 어드레스에서 메모리 뱅크에 대해 통상의 액세스가 실행될 때, 상기 리프레시 제어부는 통상의 액세스 어드레스에서 통상적으로 액세스된 메모리 뱅크를 제외한 복수의 메모리 뱅크들에 대해 상기 리프레시 어드레스에서 리프레시 동작을 동시에 실행하도록 상기 반도체기억장치의 동작을 제어하는 반도체기억장치.
  8. 제 1 항에 있어서, 통상의 액세스 어드레스에서 메모리 뱅크에 대해 통상의 액세스가 실행될 때, 상기 리프레시 제어부는 통상의 액세스 어드레스에서 통상적으로 액세스된 메모리 뱅크를 제외한 복수의 메모리 뱅크들에 대해 상기 리프레시 어드레스에서 리프레시 동작을 동시에 실행하도록 상기 반도체기억장치의 동작을 제어하는 반도체기억장치.
  9. 외부제어신호에 의해 반도체기억장치의 메모리 뱅크에 대해 독출/기입 동작을 위한 통상의 액세스가 실행될 때, 액세스된 메모리 뱅크 이외에 리프레시 되지 않은 메모리 뱅크가 있는 지를 결정하도록 상기 액세스된 메모리 뱅크에 대응하는기억회로 이외의 각각의 메모리 뱅크들에 대응하는 모든 기억회로들에 기억된 리프레시 정보를 조사하는 단계;
    상기 리프레시 정보에 근거하여 리프레시 되지 않은 메모리 뱅크가 존재하는 것으로 결정될 때, 다른 메모리 뱅크로의 독출/기입 동작을 위한 통상의 액세스와 동시에 리프레시 되지 않은 메모리 뱅크를 리프레시하고 상기 리프레시 되지 않은 메모리 뱅크가 리프레시 되었음을 나타내는 리프레시 정보를 기억하는 단계;
    계시부가 메모리셀의 데이터 보유의 한계시간이 경과하였음을 나타내는 타임아웃 신호를 출력할 때, 모든 메모리 뱅크에 대응하는 기억회로들에 기억된 리프레시 정보를 확인함으로써 모든 메모리 뱅크들이 리프레시 되어 있는 지를 결정하는 단계;
    리프레시 되지 않은 메모리 뱅크가 존재하는 것으로 결정될 때, 상기 리프레시 되지 않은 메모리 뱅크를 리프레시하고 상기 리프레시 되지 않은 메모리 뱅크에 대응하는 기억회로에 상기 리프레시 되지 않은 메모리 뱅크가 리프레시 되었음을 나타내는 리프레시 정보를 기억시키는 단계;
    모든 메모리 뱅크들에 대응하는 기억회로들에 기억된 리프레시 정보를 다시 한번 확인하여 리프레시 되지 않고 남아 있는 메모리 뱅크가 있는 지를 결정하는 단계;
    상기 리프레시 정보에 근거하여 리프레시 되지 않은 메모리 뱅크가 존재하는 것으로 결정될 때, 상기 리프레시 되지 않은 메모리 뱅크를 리프레시하는 단계;
    모든 메모리 뱅크들이 리프레시 될 때까지 상기 확인 및 리프레시 동작들을계속하는 단계; 및
    모든 메모리 뱅크들이 리프레시된 후 리프레시 동작을 실행할 때에 리프레시 어드레스를 지시하는 리프레시 어드레스 지시부를 인크리먼트(increment)하는 단계를 포함하며,
    상기 타임아웃 신호 출력 전에 모든 메모리 뱅크들이 리프레시 되었을 때, 상기 타임아웃 신호 출력 직후 상기 리프레시 어드레스 지시부가 인크리먼트되는, 반도체기억장치의 제어방법.
  10. 제 9 항에 있어서, 외부제어신호에 의해 반도체기억장치의 메모리 뱅크에 대해 독출/기입 동작을 위한 통상의 액세스가 실행될 때, 및/또는 상기 타임아웃 신호가 출력될 때, 각각 2개 이상의 메모리 뱅크들을 구성하는 복수의 메모리 뱅크들의 그룹들에 대해 리프레시 동작이 실행되는 반도체기억장치의 제어방법.
  11. 제 10 항에 있어서, 상기 타임아웃 신호가 출력된 후, 리프레시 되지 않은 메모리 뱅크에 대하여 리프레시 동작을 실행하는 동시에 상기 메모리 뱅크에 대한 외부제어신호의 액세스를 금지하는 반도체기억장치의 제어방법.
  12. 제 11 항에 있어서, 상기 외부제어신호의 인가에 의해 독출/기입 동작을 위한 통상의 액세스의 대상이 되는 메모리 뱅크에서, 통상적으로 액세스되는 메모리셀의 어드레스를 디코딩함에 의해 얻어진 행어드레스부가 상기 리프레시 어드레스지시부에 의해 출력되는 행어드레스와 동일할 때, 통상의 액세스의 대상이 되는 메모리 뱅크가 리프레시 되었음을 나타내는 리프레시 정보가 상기 통상의 액세스의 대상이 되는 메모리 뱅크에 대응하는 기억회로에 기억되는 반도체기억장치의 제어방법.
  13. 제 10 항에 있어서, 상기 외부제어신호의 인가에 의해 독출/기입 동작을 위한 통상의 액세스의 대상이 되는 메모리 뱅크에서, 통상적으로 액세스되는 메모리셀의 어드레스를 디코딩함에 의해 얻어진 행어드레스부가 상기 리프레시 어드레스 지시부에 의해 출력되는 행어드레스와 동일할 때, 통상의 액세스의 대상이 되는 메모리 뱅크가 리프레시 되었음을 나타내는 리프레시 정보가 상기 통상의 액세스의 대상이 되는 메모리 뱅크에 대응하는 기억회로에 기억되는 반도체기억장치의 제어방법.
  14. 제 9 항에 있어서, 상기 타임아웃 신호가 출력된 후, 리프레시 되지 않은 메모리 뱅크에 대하여 리프레시 동작을 실행하는 동시에 상기 메모리 뱅크에 대한 외부제어신호의 액세스를 금지하는 반도체기억장치의 제어방법.
  15. 제 14 항에 있어서, 상기 외부제어신호의 인가에 의해 독출/기입 동작을 위한 통상의 액세스의 대상이 되는 메모리 뱅크에서, 통상적으로 액세스되는 메모리셀의 어드레스를 디코딩함에 의해 얻어진 행어드레스부가 상기 리프레시 어드레스지시부에 의해 출력되는 행어드레스와 동일할 때, 통상의 액세스의 대상이 되는 메모리 뱅크가 리프레시 되었음을 나타내는 리프레시 정보가 상기 통상의 액세스의 대상이 되는 메모리 뱅크에 대응하는 기억회로에 기억되는 반도체기억장치의 제어방법.
  16. 제 9 항에 있어서, 상기 외부제어신호의 인가에 의해 독출/기입 동작을 위한 통상의 액세스의 대상이 되는 메모리 뱅크에서, 통상적으로 액세스되는 메모리셀의 어드레스를 디코딩함에 의해 얻어진 행어드레스부가 상기 리프레시 어드레스 지시부에 의해 출력되는 행어드레스와 동일할 때, 통상의 액세스의 대상이 되는 메모리 뱅크가 리프레시 되었음을 나타내는 리프레시 정보가 상기 통상의 액세스의 대상이 되는 메모리 뱅크에 대응하는 기억회로에 기억되는 반도체기억장치의 제어방법.
  17. 기억 및 리프레시 동작을 행하면서 정보를 처리하기 위한 전자 정보 장치로서, 상기 장치는,
    각각 트랜지스터와 커패시터로 구성되어 커패시터내의 전하의 유무에 따라 정보를 기억하는 복수의 메모리셀을 포함하고, 리프레시 동작에 의해 커패시터내의 전하를 유지하고, 메모리 뱅크의 수가 통상적으로 규정된 수보다 다수이고 상기 복수의 메모리 뱅크들이 동시에 액세스되지 않도록 복수의 메모리 뱅크들로 분할되며, 상기 복수의 메모리 뱅크들이 개별적으로 상기 메모리셀에 대해 액세스되고 리프레시 동작되는 메모리블록;
    메모리셀의 데이터 유지의 한계시간을 측정하는 계시(計時)부;
    각각 대응하는 메모리뱅크가 리프레시 되어 있음을 나타내는 리프레시 정보를 기억하는 복수의 기억회로;
    상기 대응하는 메모리 뱅크내의 리프레시 어드레스를 지시하는 리프레시 어드레스 지시부; 및
    상기 지시된 리프레시 어드레스에 따라 각 메모리 뱅크에 대한 리프레시 동작을 제어하고 상기 리프레시 정보에 따라 리프레시 되지 않은 메모리 뱅크를 결정하여 상기 리프레시 되지 않은 메모리 뱅크에 대해 리프레시 동작을 실행하는 리프레시 제어부;를 갖는 반도체기억장치를 포함하는, 전자 정보 장치.
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