JP2003297745A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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Abstract
(57)【要約】
【課題】 半導体基板上に受動部品を作り込むプロセス
に制約がなく、生産性の向上を実現し、かつ半導体装置
の性能及び信頼性を確保する。 【解決手段】 パッシベーション膜３の上にＡｌの金属
膜５を形成し、第１の配線金属７、層間誘電体膜８及び
第２の配線金属９から成るキャパシタを形成する。この
とき層間誘電体膜８は容量結合型Ｐ−ＣＶＤ法により形
成される。次に、ＣＦ４ガスを用いたＲＩＥ法により、
ＦＥＴ上部におけるパッシベーション膜１０、層間誘電
体膜８及び下敷き誘電体膜６をエッチングする。このと
き金属膜５はほとんどエッチングされずに残る。次に、
ＨＣｌによるウェットエッチングを施し、金属膜５を除
去する。このときパッシベーション膜３はエッチングの
影響を受けず、ＦＥＴの信頼性はパッシベーション膜３
により確実に保証される。
に制約がなく、生産性の向上を実現し、かつ半導体装置
の性能及び信頼性を確保する。 【解決手段】 パッシベーション膜３の上にＡｌの金属
膜５を形成し、第１の配線金属７、層間誘電体膜８及び
第２の配線金属９から成るキャパシタを形成する。この
とき層間誘電体膜８は容量結合型Ｐ−ＣＶＤ法により形
成される。次に、ＣＦ４ガスを用いたＲＩＥ法により、
ＦＥＴ上部におけるパッシベーション膜１０、層間誘電
体膜８及び下敷き誘電体膜６をエッチングする。このと
き金属膜５はほとんどエッチングされずに残る。次に、
ＨＣｌによるウェットエッチングを施し、金属膜５を除
去する。このときパッシベーション膜３はエッチングの
影響を受けず、ＦＥＴの信頼性はパッシベーション膜３
により確実に保証される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
製造方法に関し、トランジスタ（バイポーラトランジス
タまたは電界効果トランジスタ）と受動部品とを同一の
半導体基板上に形成する方法に関する。
製造方法に関し、トランジスタ（バイポーラトランジス
タまたは電界効果トランジスタ）と受動部品とを同一の
半導体基板上に形成する方法に関する。
【０００２】
【従来の技術】従来から電界効果トランジスタ（以下、
ＦＥＴとする）のような横型デバイスでは、ゲート電極
と半導体基板間の寄生容量によるＦＥＴの速度低下が問
題となる。そこで、基板の構造及びゲート電極の最適化
によって、その寄生容量を低減してきた。その結果、Ｆ
ＥＴ単体では非常に高い速度性能が得られるようになっ
てきている。また、ゲート電極と半導体基板を保護しＦ
ＥＴの信頼性を確保するためのパッシベーション膜によ
っても寄生容量が変化し、ＦＥＴの速度性能に影響を与
えることがC.S.Wuらによって示されている（C.S.Wu et
al,"Pseudomorphic HEMT manufacturing technology fo
r multifunctional Ka-band MMIC applications",IEEE
Trans. Microwave Theory Tech.,vol.43,No.2,pp.257-2
65,Feb.1995.）。そこで、先に述べた基板形状及びゲー
ト電極形状の最適化に加えて、ＦＥＴの信頼性を確保し
つつ、ＦＥＴの高速性能を最大限発揮できるよう、この
パッシベーション膜の最適化も行われている。
ＦＥＴとする）のような横型デバイスでは、ゲート電極
と半導体基板間の寄生容量によるＦＥＴの速度低下が問
題となる。そこで、基板の構造及びゲート電極の最適化
によって、その寄生容量を低減してきた。その結果、Ｆ
ＥＴ単体では非常に高い速度性能が得られるようになっ
てきている。また、ゲート電極と半導体基板を保護しＦ
ＥＴの信頼性を確保するためのパッシベーション膜によ
っても寄生容量が変化し、ＦＥＴの速度性能に影響を与
えることがC.S.Wuらによって示されている（C.S.Wu et
al,"Pseudomorphic HEMT manufacturing technology fo
r multifunctional Ka-band MMIC applications",IEEE
Trans. Microwave Theory Tech.,vol.43,No.2,pp.257-2
65,Feb.1995.）。そこで、先に述べた基板形状及びゲー
ト電極形状の最適化に加えて、ＦＥＴの信頼性を確保し
つつ、ＦＥＴの高速性能を最大限発揮できるよう、この
パッシベーション膜の最適化も行われている。
【０００３】その一方で、ＦＥＴを作り込んだ半導体基
板上に受動部品を作り込み、受動部品とＦＥＴを組み合
わせることで、半導体集積回路として機能させることが
広く行われている。一般的に、この半導体集積回路を得
るために、ＦＥＴを半導体基板上に作製した後、受動部
品を同一の半導体基板上に作り込む。ところが、この受
動部品を作り込むための様々な工程の結果、ＦＥＴ上に
誘電体薄膜が付着してＦＥＴの寄生容量が増大すること
で、ＦＥＴの性能を低下させてしまう。
板上に受動部品を作り込み、受動部品とＦＥＴを組み合
わせることで、半導体集積回路として機能させることが
広く行われている。一般的に、この半導体集積回路を得
るために、ＦＥＴを半導体基板上に作製した後、受動部
品を同一の半導体基板上に作り込む。ところが、この受
動部品を作り込むための様々な工程の結果、ＦＥＴ上に
誘電体薄膜が付着してＦＥＴの寄生容量が増大すること
で、ＦＥＴの性能を低下させてしまう。
【０００４】この問題に対処するために、日本国特許第
３０１９４４６号及び第３２２６８０８号に示された方
法が提案されている。これらはいずれも半導体集積回路
の受動部品が作製された後に、ＦＥＴの上部に形成され
た材料を取り除く方法であり、それを実現するために様
々な工夫がなされている。
３０１９４４６号及び第３２２６８０８号に示された方
法が提案されている。これらはいずれも半導体集積回路
の受動部品が作製された後に、ＦＥＴの上部に形成され
た材料を取り除く方法であり、それを実現するために様
々な工夫がなされている。
【０００５】特許第３０１９４４６号及び第３２２６８
０８号に示された方法について図４に示す工程別断面図
を用いて説明する。まず半導体基板５１にＦＥＴの能動
層５２を形成する。次に、ＦＥＴのソース、ドレイン、
ゲート電極を半導体基板５１上に形成することでＦＥＴ
を形成する。そして、ＦＥＴの信頼性を確保するため
に、ＳｉＮ膜によるパッシベーション膜５３をＦＥＴの
上に形成する（図４Ａ）。この状態でＦＥＴは完成して
おり、以後の工程は主に半導体基板５１上に受動部品を
作り込むための工程となる。下敷き誘電体膜５６を半導
体基板５１上に設け、その上に第１の配線金属（電極）
５７を形成する（図４Ｂ）。次に、レジスト５４を塗布
し、フォトリソグラフィーによりレジスト５４を形成す
る（図４Ｃ）。
０８号に示された方法について図４に示す工程別断面図
を用いて説明する。まず半導体基板５１にＦＥＴの能動
層５２を形成する。次に、ＦＥＴのソース、ドレイン、
ゲート電極を半導体基板５１上に形成することでＦＥＴ
を形成する。そして、ＦＥＴの信頼性を確保するため
に、ＳｉＮ膜によるパッシベーション膜５３をＦＥＴの
上に形成する（図４Ａ）。この状態でＦＥＴは完成して
おり、以後の工程は主に半導体基板５１上に受動部品を
作り込むための工程となる。下敷き誘電体膜５６を半導
体基板５１上に設け、その上に第１の配線金属（電極）
５７を形成する（図４Ｂ）。次に、レジスト５４を塗布
し、フォトリソグラフィーによりレジスト５４を形成す
る（図４Ｃ）。
【０００６】次に、キャパシタの層間誘電体膜５８とな
る材料を形成する。このとき、有機化合物のレジスト５
４の耐熱性が低いため（典型的にはガラス遷移温度１３
０度未満）、これ以下の温度で層間誘電体膜５８を形成
しなければならない。ここで、一般的に広く用いられて
いる容量結合型Ｐ−ＣＶＤ（Plasma-Chemical VaporDep
osition）法は、基板温度が３００度程度まで達するた
め、これらの発明においては実際上容量結合型Ｐ−ＣＶ
Ｄ法は適用できない。特許第３２２６８０８号では、低
温成長法（典型的には常温）であるＥＣＲ（電子サイク
ロトロン共鳴）−ＣＶＤ法を用いることを提案してい
る。
る材料を形成する。このとき、有機化合物のレジスト５
４の耐熱性が低いため（典型的にはガラス遷移温度１３
０度未満）、これ以下の温度で層間誘電体膜５８を形成
しなければならない。ここで、一般的に広く用いられて
いる容量結合型Ｐ−ＣＶＤ（Plasma-Chemical VaporDep
osition）法は、基板温度が３００度程度まで達するた
め、これらの発明においては実際上容量結合型Ｐ−ＣＶ
Ｄ法は適用できない。特許第３２２６８０８号では、低
温成長法（典型的には常温）であるＥＣＲ（電子サイク
ロトロン共鳴）−ＣＶＤ法を用いることを提案してい
る。
【０００７】次に、第２の配線金属（電極）５９を形成
する。このような工程を経ることにより、第１の配線金
属５７、層間誘電体膜５８及び第２の配線金属５９から
成るキャパシタが形成される。次に、例えばＥＣＲ−Ｃ
ＶＤ法を用いてＳｉＮ膜を低温成長させることで第２の
配線金属５９を保護するパッシベーション膜６０を形成
する（図４Ｄ）。そして、レジスト６１を塗布し、フォ
トリソグラフィーによりＦＥＴ上部を開口する（図４
Ｅ）。
する。このような工程を経ることにより、第１の配線金
属５７、層間誘電体膜５８及び第２の配線金属５９から
成るキャパシタが形成される。次に、例えばＥＣＲ−Ｃ
ＶＤ法を用いてＳｉＮ膜を低温成長させることで第２の
配線金属５９を保護するパッシベーション膜６０を形成
する（図４Ｄ）。そして、レジスト６１を塗布し、フォ
トリソグラフィーによりＦＥＴ上部を開口する（図４
Ｅ）。
【０００８】ＣＦ４を含むエッチングガスを用いたＲＩ
Ｅ法により、レジスト６１が塗布されていないＦＥＴ上
部におけるパッシベーション膜６０及び層間誘電体膜５
８をエッチングする。このとき、パッシベーション膜６
０及び層間誘電体膜５８は容易にエッチングできるが、
レジスト５４はほとんどエッチングされずに残る（図４
Ｆ）。最後に、レジスト５４、６１を有機溶剤処理や酸
素プラズマ処理によって除去し、半導体集積回路が完成
する（図４Ｇ）。
Ｅ法により、レジスト６１が塗布されていないＦＥＴ上
部におけるパッシベーション膜６０及び層間誘電体膜５
８をエッチングする。このとき、パッシベーション膜６
０及び層間誘電体膜５８は容易にエッチングできるが、
レジスト５４はほとんどエッチングされずに残る（図４
Ｆ）。最後に、レジスト５４、６１を有機溶剤処理や酸
素プラズマ処理によって除去し、半導体集積回路が完成
する（図４Ｇ）。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
半導体集積回路の製造方法においては、有機化合物のレ
ジストの耐熱性が低いため、半導体基板上に受動部品を
作り込むプロセスに制約があり、低温成長法であるＥＣ
Ｒ−ＣＶＤ法を用いなければならない。ＥＣＲ−ＣＶＤ
法は、例えば容量結合型Ｐ−ＣＶＤ法と比較すると、膜
質、膜厚の均一性に劣るため、キャパシタの容量値のば
らつきが大きくなり、ＩＣ特性がばらついて歩留まりが
悪化してしまう。さらに、ＥＣＲ−ＣＶＤ法は、装置が
枚葉処理に限られるため、量産性に劣り、生産性が悪化
してしまうという課題があった。
半導体集積回路の製造方法においては、有機化合物のレ
ジストの耐熱性が低いため、半導体基板上に受動部品を
作り込むプロセスに制約があり、低温成長法であるＥＣ
Ｒ−ＣＶＤ法を用いなければならない。ＥＣＲ−ＣＶＤ
法は、例えば容量結合型Ｐ−ＣＶＤ法と比較すると、膜
質、膜厚の均一性に劣るため、キャパシタの容量値のば
らつきが大きくなり、ＩＣ特性がばらついて歩留まりが
悪化してしまう。さらに、ＥＣＲ−ＣＶＤ法は、装置が
枚葉処理に限られるため、量産性に劣り、生産性が悪化
してしまうという課題があった。
【００１０】本発明は上記課題に鑑みてなされたもので
あり、半導体基板上に受動部品を作り込むプロセスに制
約がなく、生産性の向上を実現し、かつ半導体装置の性
能及び信頼性を確保することのできる半導体集積回路の
製造方法を提供することを目的とする。
あり、半導体基板上に受動部品を作り込むプロセスに制
約がなく、生産性の向上を実現し、かつ半導体装置の性
能及び信頼性を確保することのできる半導体集積回路の
製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係る半導体集積回路の製造方法は、
半導体基板上にトランジスタを形成する工程と、該トラ
ンジスタの上にパッシベーション膜を形成する工程と、
該パッシベーション膜の上に単体金属または金属化合物
から成る保護膜を形成する工程と、前記半導体基板上に
受動部品を形成する工程と、第１のエッチング材料を用
いて、前記受動部品を形成する工程において形成された
前記保護膜上の絶縁層を除去する工程と、第２のエッチ
ング材料を用いて前記保護膜を除去する工程と、を含
み、第１のエッチング材料によるエッチング速度に関し
て前記保護膜は前記絶縁層より遅く、第２のエッチング
材料によるエッチング速度に関して前記保護膜は前記パ
ッシベーション膜より速いことを特徴とする。
るために、本発明に係る半導体集積回路の製造方法は、
半導体基板上にトランジスタを形成する工程と、該トラ
ンジスタの上にパッシベーション膜を形成する工程と、
該パッシベーション膜の上に単体金属または金属化合物
から成る保護膜を形成する工程と、前記半導体基板上に
受動部品を形成する工程と、第１のエッチング材料を用
いて、前記受動部品を形成する工程において形成された
前記保護膜上の絶縁層を除去する工程と、第２のエッチ
ング材料を用いて前記保護膜を除去する工程と、を含
み、第１のエッチング材料によるエッチング速度に関し
て前記保護膜は前記絶縁層より遅く、第２のエッチング
材料によるエッチング速度に関して前記保護膜は前記パ
ッシベーション膜より速いことを特徴とする。
【００１２】このように、パッシベーション膜の上に単
体金属または金属化合物から成る保護膜を形成するの
で、受動部品形成の際の絶縁層を形成する工程において
は、膜質、膜厚の均一性に劣り生産性の悪い低温成長法
のＥＣＲ−ＣＶＤ法を用いる必要がなく、膜質、膜厚の
均一性に優れ生産性の高い成長法、例えば容量結合型Ｐ
−ＣＶＤ法を用いることができる。そして、第１のエッ
チング材料によるエッチング速度に関して保護膜は絶縁
層より遅く、かつ第２のエッチング材料によるエッチン
グ速度に関して保護膜はパッシベーション膜より速いの
で、トランジスタの寄生容量を増加させるトランジスタ
上部の絶縁層は確実に除去され、かつトランジスタの信
頼性はパッシベーション膜により確実に保証される。し
たがって、半導体基板上に受動部品を作り込むプロセス
に制約がなく、生産性の向上を実現し、かつ半導体装置
の性能及び信頼性を確保することができる。
体金属または金属化合物から成る保護膜を形成するの
で、受動部品形成の際の絶縁層を形成する工程において
は、膜質、膜厚の均一性に劣り生産性の悪い低温成長法
のＥＣＲ−ＣＶＤ法を用いる必要がなく、膜質、膜厚の
均一性に優れ生産性の高い成長法、例えば容量結合型Ｐ
−ＣＶＤ法を用いることができる。そして、第１のエッ
チング材料によるエッチング速度に関して保護膜は絶縁
層より遅く、かつ第２のエッチング材料によるエッチン
グ速度に関して保護膜はパッシベーション膜より速いの
で、トランジスタの寄生容量を増加させるトランジスタ
上部の絶縁層は確実に除去され、かつトランジスタの信
頼性はパッシベーション膜により確実に保証される。し
たがって、半導体基板上に受動部品を作り込むプロセス
に制約がなく、生産性の向上を実現し、かつ半導体装置
の性能及び信頼性を確保することができる。
【００１３】また、本発明に係る半導体集積回路の製造
方法は、半導体基板上にトランジスタを形成する工程
と、該トランジスタの上にパッシベーション膜を形成す
る工程と、該パッシベーション膜の上に単体金属から成
る保護膜を形成する工程と、該保護膜の上面を金属化合
物へと改質する工程と、前記半導体基板上に受動部品を
形成する工程と、第１のエッチング材料を用いて、前記
受動部品を形成する工程において形成された前記保護膜
上の絶縁層を除去する工程と、第２のエッチング材料を
用いて前記保護膜を除去する工程と、を含み、第１のエ
ッチング材料によるエッチング速度に関して前記保護膜
の改質された部分は前記絶縁層より遅く、第２のエッチ
ング材料によるエッチング速度に関して前記保護膜は前
記パッシベーション膜より速いことを特徴とする。
方法は、半導体基板上にトランジスタを形成する工程
と、該トランジスタの上にパッシベーション膜を形成す
る工程と、該パッシベーション膜の上に単体金属から成
る保護膜を形成する工程と、該保護膜の上面を金属化合
物へと改質する工程と、前記半導体基板上に受動部品を
形成する工程と、第１のエッチング材料を用いて、前記
受動部品を形成する工程において形成された前記保護膜
上の絶縁層を除去する工程と、第２のエッチング材料を
用いて前記保護膜を除去する工程と、を含み、第１のエ
ッチング材料によるエッチング速度に関して前記保護膜
の改質された部分は前記絶縁層より遅く、第２のエッチ
ング材料によるエッチング速度に関して前記保護膜は前
記パッシベーション膜より速いことを特徴とする。
【００１４】また、本発明に係る半導体集積回路の製造
方法は、半導体基板上にトランジスタを形成する工程
と、該トランジスタの上にパッシベーション膜を形成す
る工程と、該パッシベーション膜の上に単体金属または
金属化合物から成る保護膜を２層以上形成する工程と、
前記半導体基板上に受動部品を形成する工程と、第１の
エッチング材料を用いて、前記受動部品を形成する工程
において形成された前記保護膜上の絶縁層を除去する工
程と、第２のエッチング材料を用いて前記保護膜の最下
層膜を除去する工程を含んでおり、前記保護膜を除去す
る工程と、を含み、第１のエッチング材料によるエッチ
ング速度に関して前記保護膜の最上層膜は前記絶縁層よ
り遅く、第２のエッチング材料によるエッチング速度に
関して前記保護膜の最下層膜は前記パッシベーション膜
より速いことを特徴とする。
方法は、半導体基板上にトランジスタを形成する工程
と、該トランジスタの上にパッシベーション膜を形成す
る工程と、該パッシベーション膜の上に単体金属または
金属化合物から成る保護膜を２層以上形成する工程と、
前記半導体基板上に受動部品を形成する工程と、第１の
エッチング材料を用いて、前記受動部品を形成する工程
において形成された前記保護膜上の絶縁層を除去する工
程と、第２のエッチング材料を用いて前記保護膜の最下
層膜を除去する工程を含んでおり、前記保護膜を除去す
る工程と、を含み、第１のエッチング材料によるエッチ
ング速度に関して前記保護膜の最上層膜は前記絶縁層よ
り遅く、第２のエッチング材料によるエッチング速度に
関して前記保護膜の最下層膜は前記パッシベーション膜
より速いことを特徴とする。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）を、図面に従って説明する。
実施形態という）を、図面に従って説明する。
【００１６】（１）第１実施形態
図１は、本発明の第１実施形態に係る半導体集積回路の
製造方法を説明するための工程別断面図である。まず半
導体基板１にＦＥＴの能動層２を形成する。次に、ＦＥ
Ｔのソース、ドレイン、ゲート電極を半導体基板１上に
形成することでＦＥＴを形成する。そして、ＦＥＴの信
頼性を確保するために、容量結合型Ｐ−ＣＶＤ法を用い
てＳｉＮ膜をＦＥＴの上に１００ｎｍ程度成長させるこ
とでパッシベーション膜３を形成する（図１Ａ）。この
状態でＦＥＴは完成しており、以後の工程は主に半導体
基板１上に受動部品を作り込むための工程となる。
製造方法を説明するための工程別断面図である。まず半
導体基板１にＦＥＴの能動層２を形成する。次に、ＦＥ
Ｔのソース、ドレイン、ゲート電極を半導体基板１上に
形成することでＦＥＴを形成する。そして、ＦＥＴの信
頼性を確保するために、容量結合型Ｐ−ＣＶＤ法を用い
てＳｉＮ膜をＦＥＴの上に１００ｎｍ程度成長させるこ
とでパッシベーション膜３を形成する（図１Ａ）。この
状態でＦＥＴは完成しており、以後の工程は主に半導体
基板１上に受動部品を作り込むための工程となる。
【００１７】レジスト４を塗布し、フォトリソグラフィ
ーによりＦＥＴ上部を開口する。次に、蒸着法によりア
ルミニウム（Ａｌ）を５０ｎｍ程度成長させることで保
護膜としての金属膜５を形成する（図１Ｂ）。そして、
リフトオフ法を用いてレジスト４を除去することで、金
属膜５がパッシベーション膜３を介してＦＥＴ上部のみ
に形成されている状態になる（図１Ｃ）。
ーによりＦＥＴ上部を開口する。次に、蒸着法によりア
ルミニウム（Ａｌ）を５０ｎｍ程度成長させることで保
護膜としての金属膜５を形成する（図１Ｂ）。そして、
リフトオフ法を用いてレジスト４を除去することで、金
属膜５がパッシベーション膜３を介してＦＥＴ上部のみ
に形成されている状態になる（図１Ｃ）。
【００１８】容量結合型Ｐ−ＣＶＤ法を用いてＳｉＯ膜
を成長させ、平坦化工程により絶縁層としての下敷き誘
電体膜６を形成する。次に、図示していないがレジスト
を塗布し、フォトリソグラフィーにより電極上部を開口
する。そして、ＣＦ４を含むエッチングガスを用いたＲ
ＩＥ法によりレジストが塗布されていない電極上部にお
けるパッシベーション膜３をエッチングして除去し、レ
ジストを有機溶剤処理や酸素プラズマ処理により除去す
る。次に、例えばＴｉ／Ｐｔ／Ａｕから成る第１の配線
金属（電極）７を蒸着法により形成する。次に、容量結
合型Ｐ−ＣＶＤ法を用いてＳｉＮ膜を成長させることで
絶縁層としての層間誘電体膜８を形成した後、例えばＴ
ｉ／Ｐｔ／Ａｕから成る第２の配線金属（電極）９を蒸
着法により形成する。このような工程を経ることによ
り、第１の配線金属７、層間誘電体膜８及び第２の配線
金属９から成る受動部品としてのキャパシタが形成され
る。次に、容量結合型Ｐ−ＣＶＤ法を用いてＳｉＮ膜を
成長させることで第２の配線金属９を保護する絶縁層と
してのパッシベーション膜１０を形成する（図１Ｄ）。
そして、レジスト１１を塗布し、フォトリソグラフィー
によりＦＥＴ上部を開口する（図１Ｅ）。
を成長させ、平坦化工程により絶縁層としての下敷き誘
電体膜６を形成する。次に、図示していないがレジスト
を塗布し、フォトリソグラフィーにより電極上部を開口
する。そして、ＣＦ４を含むエッチングガスを用いたＲ
ＩＥ法によりレジストが塗布されていない電極上部にお
けるパッシベーション膜３をエッチングして除去し、レ
ジストを有機溶剤処理や酸素プラズマ処理により除去す
る。次に、例えばＴｉ／Ｐｔ／Ａｕから成る第１の配線
金属（電極）７を蒸着法により形成する。次に、容量結
合型Ｐ−ＣＶＤ法を用いてＳｉＮ膜を成長させることで
絶縁層としての層間誘電体膜８を形成した後、例えばＴ
ｉ／Ｐｔ／Ａｕから成る第２の配線金属（電極）９を蒸
着法により形成する。このような工程を経ることによ
り、第１の配線金属７、層間誘電体膜８及び第２の配線
金属９から成る受動部品としてのキャパシタが形成され
る。次に、容量結合型Ｐ−ＣＶＤ法を用いてＳｉＮ膜を
成長させることで第２の配線金属９を保護する絶縁層と
してのパッシベーション膜１０を形成する（図１Ｄ）。
そして、レジスト１１を塗布し、フォトリソグラフィー
によりＦＥＴ上部を開口する（図１Ｅ）。
【００１９】第１のエッチング材料としてのＣＦ４を含
むエッチングガスを用いたＲＩＥ法により、レジスト１
１が塗布されていないＦＥＴ上部におけるパッシベーシ
ョン膜１０、層間誘電体膜８及び下敷き誘電体膜６をエ
ッチングする。このとき、Ｓｉフッ化物の蒸気圧が高い
ことにより、ＳｉＮ及びＳｉＯは容易にエッチングでき
るが、Ａｌフッ化物の蒸気圧は低いため、金属膜５はほ
とんどエッチングされずに残る（図１Ｆ）。
むエッチングガスを用いたＲＩＥ法により、レジスト１
１が塗布されていないＦＥＴ上部におけるパッシベーシ
ョン膜１０、層間誘電体膜８及び下敷き誘電体膜６をエ
ッチングする。このとき、Ｓｉフッ化物の蒸気圧が高い
ことにより、ＳｉＮ及びＳｉＯは容易にエッチングでき
るが、Ａｌフッ化物の蒸気圧は低いため、金属膜５はほ
とんどエッチングされずに残る（図１Ｆ）。
【００２０】次に、金属膜５を除去するために、第２の
エッチング材料としてのＨＣｌによるウェットエッチン
グを施す。このとき、ＡｌはＨＣｌによるエッチング速
度が速いため容易にエッチングされるが、ＳｉＮはＨＣ
ｌによるエッチング速度がＡｌより大幅に遅いためエッ
チングされない。したがって、この処理によって金属膜
５が除去されるときに、パッシベーション膜３，１０、
層間誘電体膜８は影響を受けない（図１Ｇ）。最後に、
レジスト１１を有機溶剤処理や酸素プラズマ処理によっ
て除去し、半導体集積回路が完成する（図１Ｈ）。
エッチング材料としてのＨＣｌによるウェットエッチン
グを施す。このとき、ＡｌはＨＣｌによるエッチング速
度が速いため容易にエッチングされるが、ＳｉＮはＨＣ
ｌによるエッチング速度がＡｌより大幅に遅いためエッ
チングされない。したがって、この処理によって金属膜
５が除去されるときに、パッシベーション膜３，１０、
層間誘電体膜８は影響を受けない（図１Ｇ）。最後に、
レジスト１１を有機溶剤処理や酸素プラズマ処理によっ
て除去し、半導体集積回路が完成する（図１Ｈ）。
【００２１】本実施形態においては、ＦＥＴを保護する
ためのパッシベーション膜３の上にＡｌの金属膜５を形
成し、受動部品であるキャパシタを形成している。この
ように、後工程のエッチングの際にパッシベーション膜
３を保護するために、耐熱性の低い有機化合物のレジス
トではなく耐熱性の高いＡｌの金属膜５を形成してい
る。したがって、キャパシタ形成の際の絶縁層を形成す
る工程においては、膜質、膜厚の均一性に劣り生産性の
悪い低温成長法のＥＣＲ−ＣＶＤ法を用いる必要がな
く、膜質、膜厚の均一性に優れ生産性の高い成長法、例
えば容量結合型Ｐ−ＣＶＤ法を用いることができる。そ
して、キャパシタ形成工程において形成されたＦＥＴの
寄生容量を増加させるＦＥＴ上部の材料をＣＦ４ガスを
用いたエッチングによって除去するとき、Ａｌフッ化物
の蒸気圧はＳｉフッ化物の蒸気圧より大幅に低いので、
金属膜５のエッチング速度はパッシベーション膜１０、
層間誘電体膜８及び下敷き誘電体膜６のエッチング速度
より大幅に遅い。したがって、ＦＥＴの寄生容量を増加
させるＦＥＴ上部の材料のみが確実に除去され、Ａｌの
金属膜５によってパッシベーション膜３を確実に保護す
ることができる。さらに、ＨＣｌによるウェットエッチ
ングの際には、Ａｌの金属膜５のエッチング速度はＳｉ
Ｎのパッシベーション膜３のエッチング速度より大幅に
速い。したがって、Ａｌの金属膜５のみが確実に除去さ
れ、ＦＥＴの信頼性はパッシベーション膜３により確実
に保証される。以上のように本実施形態においては、半
導体基板上に受動部品を作り込むプロセスに制約がな
く、生産性の向上を実現し、かつ半導体装置の速度性能
及び信頼性を確保することができる。
ためのパッシベーション膜３の上にＡｌの金属膜５を形
成し、受動部品であるキャパシタを形成している。この
ように、後工程のエッチングの際にパッシベーション膜
３を保護するために、耐熱性の低い有機化合物のレジス
トではなく耐熱性の高いＡｌの金属膜５を形成してい
る。したがって、キャパシタ形成の際の絶縁層を形成す
る工程においては、膜質、膜厚の均一性に劣り生産性の
悪い低温成長法のＥＣＲ−ＣＶＤ法を用いる必要がな
く、膜質、膜厚の均一性に優れ生産性の高い成長法、例
えば容量結合型Ｐ−ＣＶＤ法を用いることができる。そ
して、キャパシタ形成工程において形成されたＦＥＴの
寄生容量を増加させるＦＥＴ上部の材料をＣＦ４ガスを
用いたエッチングによって除去するとき、Ａｌフッ化物
の蒸気圧はＳｉフッ化物の蒸気圧より大幅に低いので、
金属膜５のエッチング速度はパッシベーション膜１０、
層間誘電体膜８及び下敷き誘電体膜６のエッチング速度
より大幅に遅い。したがって、ＦＥＴの寄生容量を増加
させるＦＥＴ上部の材料のみが確実に除去され、Ａｌの
金属膜５によってパッシベーション膜３を確実に保護す
ることができる。さらに、ＨＣｌによるウェットエッチ
ングの際には、Ａｌの金属膜５のエッチング速度はＳｉ
Ｎのパッシベーション膜３のエッチング速度より大幅に
速い。したがって、Ａｌの金属膜５のみが確実に除去さ
れ、ＦＥＴの信頼性はパッシベーション膜３により確実
に保証される。以上のように本実施形態においては、半
導体基板上に受動部品を作り込むプロセスに制約がな
く、生産性の向上を実現し、かつ半導体装置の速度性能
及び信頼性を確保することができる。
【００２２】（２）第２実施形態
図２は、本発明の第２実施形態に係る半導体集積回路の
製造方法を説明するための工程別断面図である。
製造方法を説明するための工程別断面図である。
【００２３】図２Ａ〜図２Ｃに示す工程については、第
１実施形態の図１Ａ〜図１Ｃに示す工程と同様なので説
明を省略する。ただし、本実施形態においては、金属膜
５の材料としてチタン（Ｔｉ）を用いている。酸素プラ
ズマ１２により金属膜５を酸化させ、金属膜５の酸化チ
タンの金属酸化物１３に改質する（図２Ｄ）。
１実施形態の図１Ａ〜図１Ｃに示す工程と同様なので説
明を省略する。ただし、本実施形態においては、金属膜
５の材料としてチタン（Ｔｉ）を用いている。酸素プラ
ズマ１２により金属膜５を酸化させ、金属膜５の酸化チ
タンの金属酸化物１３に改質する（図２Ｄ）。
【００２４】図２Ｅ、図２Ｆに示す工程については、第
１実施形態の図１Ｄ、図１Ｅに示す工程と同様なので説
明を省略する。次に、ＣＦ４を含むエッチングガスを用
いたＲＩＥ法により、レジスト１１が塗布されていない
ＦＥＴ上部におけるパッシベーション膜１０、層間誘電
体膜８及び下敷き誘電体膜６をエッチングする。このと
き、Ｓｉフッ化物の蒸気圧が高いことにより、ＳｉＮ及
びＳｉＯは容易にエッチングできるが、Ｔｉ酸化物は非
常に安定なため、金属酸化物１３はほとんどエッチング
されずに残る（図２Ｇ）。ここで、Ｔｉフッ化物の蒸気
圧はＡｌフッ化物の蒸気圧より高いが、酸素プラズマ処
理を施してＴｉを酸化させて改質したことで、エッチン
グ速度をより遅くすることができ、金属酸化物１３及び
金属膜５は確実に残る。
１実施形態の図１Ｄ、図１Ｅに示す工程と同様なので説
明を省略する。次に、ＣＦ４を含むエッチングガスを用
いたＲＩＥ法により、レジスト１１が塗布されていない
ＦＥＴ上部におけるパッシベーション膜１０、層間誘電
体膜８及び下敷き誘電体膜６をエッチングする。このと
き、Ｓｉフッ化物の蒸気圧が高いことにより、ＳｉＮ及
びＳｉＯは容易にエッチングできるが、Ｔｉ酸化物は非
常に安定なため、金属酸化物１３はほとんどエッチング
されずに残る（図２Ｇ）。ここで、Ｔｉフッ化物の蒸気
圧はＡｌフッ化物の蒸気圧より高いが、酸素プラズマ処
理を施してＴｉを酸化させて改質したことで、エッチン
グ速度をより遅くすることができ、金属酸化物１３及び
金属膜５は確実に残る。
【００２５】次に、金属酸化物１３及び金属膜５を除去
するために、ＨＣｌによるウェットエッチングを施す。
このとき、酸化チタン及びチタンはＨＣｌによるエッチ
ング速度が速いため容易にエッチングされるが、ＳｉＮ
はＨＣｌによるエッチング速度が酸化チタン及びチタン
より大幅に遅いためエッチングされない。したがって、
この処理によって金属酸化物１３及び金属膜５が除去さ
れるときに、パッシベーション膜３，１０、層間誘電体
膜８は影響を受けない。最後に、レジスト１１を有機溶
剤処理や酸素プラズマ処理によって除去し、半導体集積
回路が完成する（図２Ｈ）。
するために、ＨＣｌによるウェットエッチングを施す。
このとき、酸化チタン及びチタンはＨＣｌによるエッチ
ング速度が速いため容易にエッチングされるが、ＳｉＮ
はＨＣｌによるエッチング速度が酸化チタン及びチタン
より大幅に遅いためエッチングされない。したがって、
この処理によって金属酸化物１３及び金属膜５が除去さ
れるときに、パッシベーション膜３，１０、層間誘電体
膜８は影響を受けない。最後に、レジスト１１を有機溶
剤処理や酸素プラズマ処理によって除去し、半導体集積
回路が完成する（図２Ｈ）。
【００２６】本実施形態においても、半導体基板上に受
動部品を作り込むプロセスに制約がなく、生産性の向上
を実現し、かつ半導体装置の速度性能及び信頼性を確保
することができる。さらに本実施形態においては、金属
膜５の材料としてチタン（Ｔｉ）を用いている。Ｔｉは
Ａｌと比較して耐熱性及び接着性が高く、かつ熱膨張係
数が小さい。したがって、半導体基板上に受動部品を作
り込むプロセスの選択性をさらに広げることができ、さ
らに、プロセス中での不良品発生率を低減することがで
きる。
動部品を作り込むプロセスに制約がなく、生産性の向上
を実現し、かつ半導体装置の速度性能及び信頼性を確保
することができる。さらに本実施形態においては、金属
膜５の材料としてチタン（Ｔｉ）を用いている。Ｔｉは
Ａｌと比較して耐熱性及び接着性が高く、かつ熱膨張係
数が小さい。したがって、半導体基板上に受動部品を作
り込むプロセスの選択性をさらに広げることができ、さ
らに、プロセス中での不良品発生率を低減することがで
きる。
【００２７】（３）第３実施形態
図３は、本発明の第３実施形態に係る半導体集積回路の
製造方法を説明するための工程別断面図である。
製造方法を説明するための工程別断面図である。
【００２８】図３Ａに示す工程については、第１実施形
態の図１Ａに示す工程と同様なので説明を省略する。レ
ジスト４を塗布し、フォトリソグラフィーによりＦＥＴ
上部を開口する。次に、蒸着法によりチタン（Ｔｉ）を
３０ｎｍ程度成長させることで金属膜５−１を形成し、
次に蒸着法により金（Ａｕ）を２０ｎｍ程度成長させる
ことで金属膜５−２を形成する（図３Ｂ）。そして、リ
フトオフ法を用いてレジスト４を除去することで、金属
膜５−１、５−２がパッシベーション膜３を介してＦＥ
Ｔ上部のみに形成されている状態になる（図３Ｃ）。
態の図１Ａに示す工程と同様なので説明を省略する。レ
ジスト４を塗布し、フォトリソグラフィーによりＦＥＴ
上部を開口する。次に、蒸着法によりチタン（Ｔｉ）を
３０ｎｍ程度成長させることで金属膜５−１を形成し、
次に蒸着法により金（Ａｕ）を２０ｎｍ程度成長させる
ことで金属膜５−２を形成する（図３Ｂ）。そして、リ
フトオフ法を用いてレジスト４を除去することで、金属
膜５−１、５−２がパッシベーション膜３を介してＦＥ
Ｔ上部のみに形成されている状態になる（図３Ｃ）。
【００２９】図３Ｄ、図３Ｅに示す工程については、第
１実施形態の図１Ｄ、図１Ｅに示す工程と同様なので説
明を省略する。次に、ＣＦ４を含むエッチングガスを用
いたＲＩＥ法により、レジスト１１が塗布されていない
ＦＥＴ上部におけるパッシベーション膜１０、層間誘電
体膜８及び下敷き誘電体膜６をエッチングする。このと
き、Ｓｉフッ化物の蒸気圧が高いことにより、ＳｉＮ及
びＳｉＯは容易にエッチングできるが、Ａｕはこの処理
に対して極めて安定であるため、エッチング速度は極め
て遅く、金属膜５−２はほとんどエッチングされずに残
る（図３Ｆ）。ここで、Ｔｉフッ化物の蒸気圧はＡｌフ
ッ化物の蒸気圧より高いが、Ｔｉの金属膜５−１の上に
Ａｕの金属膜５−２を成長させた２層構造としたことに
より、金属膜５−１、５−２は確実に残る。
１実施形態の図１Ｄ、図１Ｅに示す工程と同様なので説
明を省略する。次に、ＣＦ４を含むエッチングガスを用
いたＲＩＥ法により、レジスト１１が塗布されていない
ＦＥＴ上部におけるパッシベーション膜１０、層間誘電
体膜８及び下敷き誘電体膜６をエッチングする。このと
き、Ｓｉフッ化物の蒸気圧が高いことにより、ＳｉＮ及
びＳｉＯは容易にエッチングできるが、Ａｕはこの処理
に対して極めて安定であるため、エッチング速度は極め
て遅く、金属膜５−２はほとんどエッチングされずに残
る（図３Ｆ）。ここで、Ｔｉフッ化物の蒸気圧はＡｌフ
ッ化物の蒸気圧より高いが、Ｔｉの金属膜５−１の上に
Ａｕの金属膜５−２を成長させた２層構造としたことに
より、金属膜５−１、５−２は確実に残る。
【００３０】次に、イオンミリング法を用いてＡｕをエ
ッチングして金属膜５−２を除去する。イオンミリング
法において、アルゴン１４のエッチング対象物への影響
は、金属膜５−１で吸収される。また、イオンミリング
法を適用した場合、Ａｕに対するＴｉのエッチング速度
は典型的に１／１５以下と非常に遅いため、Ａｕの金属
膜５−２は確実に除去される一方で、Ｔｉの金属膜５−
１は確実に残る（図３Ｇ）。
ッチングして金属膜５−２を除去する。イオンミリング
法において、アルゴン１４のエッチング対象物への影響
は、金属膜５−１で吸収される。また、イオンミリング
法を適用した場合、Ａｕに対するＴｉのエッチング速度
は典型的に１／１５以下と非常に遅いため、Ａｕの金属
膜５−２は確実に除去される一方で、Ｔｉの金属膜５−
１は確実に残る（図３Ｇ）。
【００３１】次に、Ｔｉの金属膜５−１を除去するため
に、ＨＣｌによるウェットエッチングを施す。このと
き、チタンはＨＣｌによるエッチング速度が速いため容
易にエッチングされるが、ＳｉＮはＨＣｌによるエッチ
ング速度がチタンより大幅に遅いためエッチングされな
い。したがって、この処理によって金属膜５−１が除去
されるときに、パッシベーション膜３，１０、層間誘電
体膜８は影響を受けない。最後に、レジスト１１を有機
溶剤処理や酸素プラズマ処理によって除去し、半導体集
積回路が完成する（図３Ｈ）。
に、ＨＣｌによるウェットエッチングを施す。このと
き、チタンはＨＣｌによるエッチング速度が速いため容
易にエッチングされるが、ＳｉＮはＨＣｌによるエッチ
ング速度がチタンより大幅に遅いためエッチングされな
い。したがって、この処理によって金属膜５−１が除去
されるときに、パッシベーション膜３，１０、層間誘電
体膜８は影響を受けない。最後に、レジスト１１を有機
溶剤処理や酸素プラズマ処理によって除去し、半導体集
積回路が完成する（図３Ｈ）。
【００３２】本実施形態においても、半導体基板上に受
動部品を作り込むプロセスに制約がなく、生産性の向上
を実現し、かつ半導体装置の速度性能及び信頼性を確保
することができる。さらに本実施形態においては、金属
膜５について、Ｔｉの金属膜５−１の上にＡｕの金属膜
５−２を成長させた２層構造としている。Ａｕは極めて
安定でＣＦ４ガスによるエッチング速度が極めて遅いの
で、パッシベーション膜３をより確実に保護することが
でき、半導体装置のさらなる信頼性を確保することがで
きる。さらに、ＡｕはＡｌと比較して耐熱性が高いの
で、半導体基板上に受動部品を作り込むプロセスの選択
性をさらに広げることができる。
動部品を作り込むプロセスに制約がなく、生産性の向上
を実現し、かつ半導体装置の速度性能及び信頼性を確保
することができる。さらに本実施形態においては、金属
膜５について、Ｔｉの金属膜５−１の上にＡｕの金属膜
５−２を成長させた２層構造としている。Ａｕは極めて
安定でＣＦ４ガスによるエッチング速度が極めて遅いの
で、パッシベーション膜３をより確実に保護することが
でき、半導体装置のさらなる信頼性を確保することがで
きる。さらに、ＡｕはＡｌと比較して耐熱性が高いの
で、半導体基板上に受動部品を作り込むプロセスの選択
性をさらに広げることができる。
【００３３】なお、各実施形態においては、上記の記載
の内容に限定されるものではなく、本発明の技術思想が
反映される範囲内で様々な変形が可能である。例えば、
パッシベーション膜３については、ＳｉＮ膜の他にＳｉ
Ｏ膜、ＳｉＯＮ膜等を形成してもよく、金属膜５を除去
する際に、エッチングされにくく、かつＦＥＴの信頼性
を確保できる材料であるならば適用可能である。そし
て、絶縁層を成長させる方法については、容量結合型Ｐ
−ＣＶＤ法の他に各種ＣＶＤ法及びスパッタ法等が適用
可能である。
の内容に限定されるものではなく、本発明の技術思想が
反映される範囲内で様々な変形が可能である。例えば、
パッシベーション膜３については、ＳｉＮ膜の他にＳｉ
Ｏ膜、ＳｉＯＮ膜等を形成してもよく、金属膜５を除去
する際に、エッチングされにくく、かつＦＥＴの信頼性
を確保できる材料であるならば適用可能である。そし
て、絶縁層を成長させる方法については、容量結合型Ｐ
−ＣＶＤ法の他に各種ＣＶＤ法及びスパッタ法等が適用
可能である。
【００３４】金属膜５の材料については、金属膜５上に
形成される材料とそのエッチング方法により、様々な材
料が考えられる。例えば、各実施形態に挙げた材料の他
にクロム（Ｃｒ）を用いてもよい。ＣｒはＡｌと同様に
フッ素系のガスによるエッチング速度が非常に遅いの
で、パッシベーション膜３を確実に保護することができ
る。さらに、ＣｒはＡｌと比較して耐熱性及び接着性が
高く、かつ熱膨張係数が小さい。したがって、半導体基
板上に受動部品を作り込むプロセスの選択性をさらに広
げることができ、さらに、プロセス中での不良品発生率
を低減することができる。そして、金属膜５の材料とし
て単体金属の他に金属化合物（酸化物、窒化物、フッ化
物等）を用いてもよい。また、金属膜５上に形成された
材料がＳｉＮやＳｉＯであり、これらの材料をフッ素系
のガスでドライエッチングする場合、Ｓｉフッ化物の蒸
気圧より金属、金属化合物（酸化物、窒化物、フッ化物
等）の蒸気圧が低ければ選択エッチング可能であるか
ら、その場合は本発明の適用が可能である。そして、金
属膜５の成長方法については、蒸着法の他にスパッタ
法、メタルＣＶＤ法が使え、特に基板及び電極構造が複
雑な場合に好適である。また、金属膜５の改質処理につ
いては、酸化処理の他に窒化処理、フッ化処理等を行っ
てもよい。そして、２層以上の金属膜５については、Ｔ
ｉ／Ａｕ構造に限定されるものではない。
形成される材料とそのエッチング方法により、様々な材
料が考えられる。例えば、各実施形態に挙げた材料の他
にクロム（Ｃｒ）を用いてもよい。ＣｒはＡｌと同様に
フッ素系のガスによるエッチング速度が非常に遅いの
で、パッシベーション膜３を確実に保護することができ
る。さらに、ＣｒはＡｌと比較して耐熱性及び接着性が
高く、かつ熱膨張係数が小さい。したがって、半導体基
板上に受動部品を作り込むプロセスの選択性をさらに広
げることができ、さらに、プロセス中での不良品発生率
を低減することができる。そして、金属膜５の材料とし
て単体金属の他に金属化合物（酸化物、窒化物、フッ化
物等）を用いてもよい。また、金属膜５上に形成された
材料がＳｉＮやＳｉＯであり、これらの材料をフッ素系
のガスでドライエッチングする場合、Ｓｉフッ化物の蒸
気圧より金属、金属化合物（酸化物、窒化物、フッ化物
等）の蒸気圧が低ければ選択エッチング可能であるか
ら、その場合は本発明の適用が可能である。そして、金
属膜５の成長方法については、蒸着法の他にスパッタ
法、メタルＣＶＤ法が使え、特に基板及び電極構造が複
雑な場合に好適である。また、金属膜５の改質処理につ
いては、酸化処理の他に窒化処理、フッ化処理等を行っ
てもよい。そして、２層以上の金属膜５については、Ｔ
ｉ／Ａｕ構造に限定されるものではない。
【００３５】金属膜５上に形成された材料を除去する方
法として、ＣＦ４を含むエッチングガスを用いたＲＩＥ
法を挙げたが、その他のフッ素系ガス、塩素系ガスをエ
ッチングガスとして用いてもよく、エッチングされる材
料と金属膜５の材料との組み合わせによって適宜最適な
ものを選択すればよい。そして、金属膜５を除去する方
法として、ＨＣｌによるウェットエッチング法を挙げた
が、ＦＥＴを保護するためのパッシベーション膜３に影
響を与えず、かつ金属膜５のみを除去できる方法であれ
ば、何れの方法も採用できる。
法として、ＣＦ４を含むエッチングガスを用いたＲＩＥ
法を挙げたが、その他のフッ素系ガス、塩素系ガスをエ
ッチングガスとして用いてもよく、エッチングされる材
料と金属膜５の材料との組み合わせによって適宜最適な
ものを選択すればよい。そして、金属膜５を除去する方
法として、ＨＣｌによるウェットエッチング法を挙げた
が、ＦＥＴを保護するためのパッシベーション膜３に影
響を与えず、かつ金属膜５のみを除去できる方法であれ
ば、何れの方法も採用できる。
【００３６】なお、各実施形態においては、半導体基板
上に形成する受動部品がキャパシタである場合について
説明したが、本発明の適用が可能な受動部品はキャパシ
タに限るものではない。例えば、半導体基板上にインダ
クタを形成し、インダクタを保護するためのパッシベー
ション膜を形成し、その後ＦＥＴ上部におけるパッシベ
ーション膜を除去する場合においても本発明の適用が可
能である。また、各実施形態の典型的な適用例としてＦ
ＥＴを形成した半導体装置を挙げたが、本発明は例えば
バイポーラトランジスタを形成した半導体装置について
も適用可能であり、半導体装置の性能が装置を保護する
パッシベーション膜によって劣化し、かつこのパッシベ
ーション膜形成後の工程によって装置の寄生容量が増大
することで、装置の性能劣化を引き起こすような場合に
ついて、本発明は適用可能である。
上に形成する受動部品がキャパシタである場合について
説明したが、本発明の適用が可能な受動部品はキャパシ
タに限るものではない。例えば、半導体基板上にインダ
クタを形成し、インダクタを保護するためのパッシベー
ション膜を形成し、その後ＦＥＴ上部におけるパッシベ
ーション膜を除去する場合においても本発明の適用が可
能である。また、各実施形態の典型的な適用例としてＦ
ＥＴを形成した半導体装置を挙げたが、本発明は例えば
バイポーラトランジスタを形成した半導体装置について
も適用可能であり、半導体装置の性能が装置を保護する
パッシベーション膜によって劣化し、かつこのパッシベ
ーション膜形成後の工程によって装置の寄生容量が増大
することで、装置の性能劣化を引き起こすような場合に
ついて、本発明は適用可能である。
【図１】 本発明の第１実施形態に係る半導体集積回路
の製造方法を説明するための工程別断面図である。
の製造方法を説明するための工程別断面図である。
【図２】 本発明の第２実施形態に係る半導体集積回路
の製造方法を説明するための工程別断面図である。
の製造方法を説明するための工程別断面図である。
【図３】 本発明の第３実施形態に係る半導体集積回路
の製造方法を説明するための工程別断面図である。
の製造方法を説明するための工程別断面図である。
【図４】 従来の半導体集積回路の製造方法を説明する
ための工程別断面図である。
ための工程別断面図である。
１ 半導体基板、２ 能動層、３，１０ パッシベーシ
ョン膜、５ 金属膜、６ 下敷き誘電体膜、７ 第１の
配線金属、８ 層間誘電体膜、９ 第２の配線金属、１
３ 金属酸化物。
ョン膜、５ 金属膜、６ 下敷き誘電体膜、７ 第１の
配線金属、８ 層間誘電体膜、９ 第２の配線金属、１
３ 金属酸化物。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/095
(72)発明者 朝来野 幸治
東京都三鷹市下連雀五丁目１番１号 日本
無線株式会社内
Ｆターム(参考） 5F004 AA03 BA04 DA01 DB03 DB07
EA10 EB03 FA08
5F038 AC05 EZ20
5F102 GA16 GB01 GC01 GD01 GV06
GV07 GV08 HC15
Claims (3)
- 【請求項１】 半導体基板上にトランジスタを形成する
工程と、 該トランジスタの上にパッシベーション膜を形成する工
程と、 該パッシベーション膜の上に単体金属または金属化合物
から成る保護膜を形成する工程と、 前記半導体基板上に受動部品を形成する工程と、 第１のエッチング材料を用いて、前記受動部品を形成す
る工程において形成された前記保護膜上の絶縁層を除去
する工程と、 第２のエッチング材料を用いて前記保護膜を除去する工
程と、 を含み、 第１のエッチング材料によるエッチング速度に関して前
記保護膜は前記絶縁層より遅く、 第２のエッチング材料によるエッチング速度に関して前
記保護膜は前記パッシベーション膜より速いことを特徴
とする半導体集積回路の製造方法。 - 【請求項２】 半導体基板上にトランジスタを形成する
工程と、 該トランジスタの上にパッシベーション膜を形成する工
程と、 該パッシベーション膜の上に単体金属から成る保護膜を
形成する工程と、 該保護膜の上面を金属化合物へと改質する工程と、 前記半導体基板上に受動部品を形成する工程と、 第１のエッチング材料を用いて、前記受動部品を形成す
る工程において形成された前記保護膜上の絶縁層を除去
する工程と、 第２のエッチング材料を用いて前記保護膜を除去する工
程と、 を含み、 第１のエッチング材料によるエッチング速度に関して前
記保護膜の改質された部分は前記絶縁層より遅く、 第２のエッチング材料によるエッチング速度に関して前
記保護膜は前記パッシベーション膜より速いことを特徴
とする半導体集積回路の製造方法。 - 【請求項３】 半導体基板上にトランジスタを形成する
工程と、 該トランジスタの上にパッシベーション膜を形成する工
程と、 該パッシベーション膜の上に単体金属または金属化合物
から成る保護膜を２層以上形成する工程と、 前記半導体基板上に受動部品を形成する工程と、 第１のエッチング材料を用いて、前記受動部品を形成す
る工程において形成された前記保護膜上の絶縁層を除去
する工程と、 第２のエッチング材料を用いて前記保護膜の最下層膜を
除去する工程を含んでおり、前記保護膜を除去する工程
と、 を含み、 第１のエッチング材料によるエッチング速度に関して前
記保護膜の最上層膜は前記絶縁層より遅く、 第２のエッチング材料によるエッチング速度に関して前
記保護膜の最下層膜は前記パッシベーション膜より速い
ことを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002100994A JP2003297745A (ja) | 2002-04-03 | 2002-04-03 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002100994A JP2003297745A (ja) | 2002-04-03 | 2002-04-03 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003297745A true JP2003297745A (ja) | 2003-10-17 |
Family
ID=29388557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002100994A Pending JP2003297745A (ja) | 2002-04-03 | 2002-04-03 | 半導体集積回路の製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP2003297745A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014204001A (ja) * | 2013-04-05 | 2014-10-27 | 東京エレクトロン株式会社 | プラズマ処理方法及びプラズマ処理装置 |
| JP2015103724A (ja) * | 2013-11-27 | 2015-06-04 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
2002
- 2002-04-03 JP JP2002100994A patent/JP2003297745A/ja active Pending
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