KR20050067710A - 반도체소자의 게이트전극 형성방법 - Google Patents
반도체소자의 게이트전극 형성방법 Download PDFInfo
- Publication number
- KR20050067710A KR20050067710A KR1020030098716A KR20030098716A KR20050067710A KR 20050067710 A KR20050067710 A KR 20050067710A KR 1020030098716 A KR1020030098716 A KR 1020030098716A KR 20030098716 A KR20030098716 A KR 20030098716A KR 20050067710 A KR20050067710 A KR 20050067710A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- gate electrode
- forming
- stress
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000000034 method Methods 0.000 title claims abstract description 51
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 229920005591 polysilicon Polymers 0.000 claims abstract description 27
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 15
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 abstract description 14
- 229910052721 tungsten Inorganic materials 0.000 abstract description 14
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 13
- 239000007772 electrode material Substances 0.000 abstract description 9
- 150000004767 nitrides Chemical class 0.000 abstract description 3
- 238000005240 physical vapour deposition Methods 0.000 description 27
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 15
- 229910021342 tungsten silicide Inorganic materials 0.000 description 15
- 239000011888 foil Substances 0.000 description 6
- 230000010354 integration Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자의 게이트전극 형성방법에 관한 것으로, 폴리실리콘과 텅스텐층의 적층구조를 구비하는 게이트전극의 특성을 향상시키기 위하여, 하드마스크층으로 사용되는 질화막의 압축응력을 인장응력으로 변화시켜 게이트산화막에 인가되는 응력을 감소시키거나, 게이트전극 물질층 중에 응력완화층을 형성하여 상기 게이트산화막에 인가되는 응력을 감소시킬 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 기술이다.
Description
본 발명은 반도체 소자의 게이트전극 형성 방법에 관한 것으로, 특히 반도체소자의 고속화 및 고집적화에 따른 동작 특성을 향상시키기 위하여 금속 게이트를 형성하는 기술에 관한 것이다.
기존의 반도체소자는 게이트전극 물질로 폴리실리콘을 널리 사용하였다.
상기 폴리실리콘의 비저항이 높아 상기 폴리실리콘에 텅스텐 실리사이드층이 적층되는 폴리사이드 구조를 사용하게 된다.
그러나, 반도체소자의 고집적화가 급속화 됨에 따라 처리 속도 향상을 지속적으로 요구하게 되었으며, 100 ㎚ 급 이하의 디자인룰을 갖는 반도체소자에서 그 한계를 맞게 되었다.
따라서, 현재는 코발트 실리사이드나 티타늄 실리사이드와 같은 실리사이드계 물질을 사용하기 위하여 연구를 진행중이지만, 상기 코발트 실리사이드나 티타늄 실리사이드와 같은 실리사이드계 물질은 금속계 화합물의 특성상 후속 열처리공정에 의해 과도한 수축 현상이 유발될 수 있고 그로 인한 소자의 특성 열화가 유발된다.
상기한 이유로 인하여, 텅스텐 실리사이드 대신 텅스텐(W)을 사용하는 폴리실리콘과 텅스텐의 적층구조를 게이트전극 물질로 사용하는 연구가 진행되고 있다.
하지만, 상기 폴리실리콘과 텅스텐 적층구조의 게이트전극은 많은 누설전류가 발생되는 문제점이 있다.
도 1 은 게이트전극 물질로 텅스텐 실리사이드를 사용하는 경우와 텅스텐을 사용하는 경우에 있어서 게이트전극의 면적에 따른 SILC ( stress induced leakage current )를 도시한 그래프이다.
도 1을 참조하면, 상기 텅스텐 실리사이드를 사용하는 경우 SILC 의 변화가 없으나 상기 텅스텐을 사용하는 경우 SILC 가 증가하는 문제점이 발생됨 알 수 있다.
도 2 는 게이트면적에 따른 DIT ( density of interfacial trap ) 변화를 도시한 그래프로서, 하드마스크층인 SiN 의 유무에 따른 DIT 변화를 도시한 것이다.
도 2를 참조하면, 상기 하드마스크층인 SiN를 사용하지 않는 경우 DIT 의 변화가 없으나 SiN을 하드마스크층으로 사용하는 경우는 게이트전극의 면적이 증가함에 따라 DIT 가 증가함을 나타낸다.
이때, 상기 DIT 의 증가는 SILC 특성을 열화시킨다.
도 3a 내지 도 3c 는 게이트전극 물질의 스트레스 히스테리시스 데이터를 도시한 그래프이다.
상기 도 3a 는 온도 변화에 따른 게이트산화막의 응력 변화를 도시한 그래프로서, 온도가 상승함에 따라 압축응력이 인장응력으로 변화됨을 알 수 있다.
상기 도 3b 는 온도 변화에 따른 폴리실리콘의 응력 변화를 도시한 그래프로서, 온도가 상승함에 따라 인장응력이 더욱 증가함을 알 수 있다.
상기 도 3c 는 온도 변화에 따른 게이트산화막의 응력 변화를 도시한 그래프로서, 1100 Å 두께의 텅스텐 실리사이드의 응력 변화를 도시한 것이다. 대체적으로, 온도가 감소함에 따라 응력이 증가함을 알 수 있다.
도 4 는 종래기술의 제1실시예에 따른 반도체소자의 게이트전극을 도시한 단면도로서, 텅스텐 실리사이드층을 게이트전극 물질로 사용하는 경우를 도시한 것이다.
도 4를 참조하면, 반도체기판(도시안됨) 상에 게이트산화막(11), 폴리실리콘층(13), 텅스텐 실리사이드층(15) 및 하드마스크층(17)을 적층한다.
이때, 상기 텅스텐 실리사이드층(15)은 CVD 방법으로 형성한 것이고, 상기 하드마스크층(17)은 SiN 층으로 형성한 것이다.
표 1 은 종래기술의 제1실시예에 따라 형성된 게이트전극 적층구조의 각층의 두께와 응력을 도시한 것으로, 합계는 게이트전극 하부의 기판에 인가되는 응력을 도시한 것이다.
[표 1] "-" 는 압축응력, "+" 는 인장응력
박 막 | 두께(Å) | 응력(dyn/㎠) | 두께×응력(N/m) |
HM질화막 : SiN | 2000 | -2.70E+09 | -54 |
WSix | 1100 | 5.00E+09 | 55 |
폴리실리콘 | 830 | 2.90E+09 | 24 |
게이트산화막 | 40 | -3.00E+09 | -1 |
합 계 | 24 |
도 5 는 종래기술의 제2실시예에 따른 반도체소자의 게이트전극을 도시한 단면도로서, 텅스텐 실리사이드층 대신 텅스텐을 게이트전극 물질로 사용하는 경우를 도시한 것이다.
도 5를 참조하면, 반도체기판(도시안됨) 상에 게이트산화막(21), 폴리실리콘층(23), 물리기상증착 ( PVD ) 방법에 의한 텅스텐질화막(25), PVD 텅스텐층(27) 및 하드마스크층(29)을 적층한다. 이때, 상기 하드마스크층(29)은 SiN 층으로 형성한 것이다.
표 2 은 종래기술의 제2실시예에 따라 형성된 게이트전극 적층구조의 각층의 두께와 응력을 도시한 것으로, 합계는 게이트전극 하부의 반도체기판에 인가되는 응력을 도시한 것이다.
[표 2] "-" 는 압축응력, "+" 는 인장응력
박 막 | 두께(Å) | 응력(dyn/㎠) | 두께×응력(N/m) |
HM질화막 : SiN | 3000 | -2.70E+09 | -81 |
PVD W | 650 | -3.00E+09 | -20 |
PVD WN | 50 | -3.00E+09 | -2 |
폴리실리콘 | 700 | 2.90E+09 | 20 |
게이트산화막 | 35 | -3.00E+09 | -1 |
합 계 | -84 |
일반적으로, 게이트전극 구조에서 발생되는 전체 응력을 최적화하여 게이트전극(11,21)에 가해지는 응력을 최소화할 때 상기 최소값은 Σ(두께×응력) 이 된다.
표 1 및 표 2를 참조하면, 상기 텅스텐 실리사이드(15)를 사용하는 게이트전극과 상기 텅스텐층(27)을 사용하는 게이트전극에서 유발되는 단위 길이당의 힘 ( force )인 응력을 비교하면 상기 텅스텐 실리사이드층(15)에서 유발되는 응력이 상기 텅스텐층(27)에서 유발되는 응력보다 3 배 이상 적음을 알 수 있다.
따라서, 상기 텅스텐층(27)을 사용하는 게이트전극은 상기 게이트산화막(21)에 유발되는 힘이 -84(N/m)로 매우 큰 값을 가지므로 DIT 값을 증가시키고 이는 SILC 특성을 열화시키게 된다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 게이트전극 형성방법은, 텅스텐 실리사이드층을 게이트전극 물질로 사용하는 경우 고집적화된 반도체소자의 고속화를 어렵게 하고, 상기 텅스텐 실리사이드층 대신 텅스텐을 게이트전극 물질로 사용하는 경우는 응력에 의한 누설전류가 유발되어 소자의 전기적 특성을 열화시킴으로써 반도체소자의 동작 특성을 저하시키고 반도체소자의 신뢰성을 저하시키며 그에 따른 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 게이트전극의 하드마스크층으로 사용되는 SiN 층의 응력을 압축응력에서 인장응력으로 변화시키거나 텅스텐층과 하드마스크층 사이에 응력완화층을 형성하여 누설전류를 감소시킬 수 있도록 하는 반도체소자의 게이트전극 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 게이트전극 형성방법은,
반도체기판 상에 게이트산화막, 폴리실리콘층, PVD WN 층 및 PVD W 층의 적층구조를 형성하는 공정과,
상기 적층구조 상부에 압축응력이 인장응력으로 변화된 SiN 으로 하드마스크층을 형성하는 공정과,
게이트전극 마스크를 이용하여 상기 하드마스크층 및 적층구조를 식각하여 게이트전극을 형성하는 공정을 포함하는 것과,
상기 SiN 층의 형성공정은 상기 RF 전력 300 ∼ 430 와트, 압력 6 ∼ 10 Torr, 50 ∼ 100 sccm 의 SiH4 유량, 30 ∼ 60 sccm 의 NH3 유량을 사용하며, 스페이싱을 520 ∼ 600 mils 으로 하는 PECVD 방법으로 형성하되,
상기 SiN 층은 2500 ∼ 3500 Å 두께로 형성하는 것과,
상기 SiN 층은 1000 ∼ 2000 Å 두께만큼 PECVD 방법으로 형성하는 것과,
상기 SiN 층의 형성공정은 LPCVD 방법으로 2500 ∼ 3500 Å 의 두께만큼 형성하는 것과,
상기 하드마스크층의 형성공정후 열처리 공정을 더 실시하되,
상기 열처리 공정은 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 실시하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 게이트전극 형성방법은,
반도체기판 상에 게이트산화막, 폴리실리콘층, PVD W 층, 응력완화층 및 하드마스크층인 PECVD SiN 층의 적층구조를 형성하는 공정과,
게이트전극 마스크를 이용하여 상기 하드마스크층 및 적층구조를 식각하여 게이트전극을 형성하는 공정을 포함하는 것과,
상기 응력완화층은 LPCVD SiN 층을 400 ∼ 600 Å 두께로 형성하는 것과,
상기 적층구조의 형성공정후 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 열처리하는 공정을 더 포함하는 것을 제2특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 게이트전극 형성방법은,
반도체기판 상에 게이트산화막, 폴리실리콘층, PVD WN 층, CVD W 층 및 하드마스크층인 PECVD SiN 층의 적층구조를 형성하는 공정과,
게이트전극 마스크를 이용하여 상기 하드마스크층 및 적층구조를 식각하여 게이트전극을 형성하는 공정을 포함하는 것과,
상기 적층구조의 형성공정후 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 열처리하는 공정을 더 포함하는 것을 제3특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 6a 내지 도 6c 는 본 발명의 제1실시예에 따른 반도체소자의 게이트전극을 도시한 단면도 및 PECVD SiN 의 스트레스 히스테리시스 데이터를 도시한 그래프도로서, 종래기술에 사용되는 SiN 의 압축응력을 인장응력으로 변화시킨 것이다.
도 6a를 참조하면, 반도체기판(도시안됨) 상에 게이트산화막(31), 폴리실리콘층(33), PVD WN 층(35), PVD W 층(37) 및 하드마스크층(39)을 적층하고 이들을 열처리한다.
이때, 상기 열처리 공정은 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 실시한다.
여기서, 상기 하드마스크층(39)은 PECVD 방법으로 형성된 SiN 막이다. 그리고, 상기 PECVD 방법은 상기 SiN 막의 압축응력을 인장응력으로 변화시키기 위한 것으로, 증착 압력, 가스 유량 및 스페이싱 ( spacing )을 증가시키거나 RF 전력을 낮추어 인장응력으로 변화시킨다.
여기서, 상기 PECVD 방법의 SiN 증착 공정시 공정 조건은 상기 RF 전력 300 ∼ 430 와트, 압력 6 ∼ 10 Torr, 50 ∼ 100 sccm 의 SiH4 유량, 30 ∼ 60 sccm 의 NH3 유량을 사용하며, 스페이싱은 520 ∼ 600 mils 로 하여, 2500 ∼ 3500 Å 두께로 형성한다.
또한, 상기 PECVD SiN 층인 하드마스크층(39)을 1000 ∼ 2000 Å 두께로 형성하여 압축응력을 인장응력으로 변화시킬 수도 있다.
후속 공정으로, 게이트전극 마스크를 이용한 사진식각공정으로 게이트전극을 형성한다.
상기 도 6b 는 하드마스크층(39)의 응력을 변화시키기 전의 PECVD SiN 층이 상온에서 -2.7E9 dyn/㎠ 의 압축응력을 갖고 있음을 알 수 있다.
상기 도 6b 의 PECVD SiN 층은 상기 도 6a 의 공정에 의해 인장응력을 갖는 층으로 변화하게 된다.
상기 도 6c 는 증착조건이 6.6 Torr 의 압력, 387 와트의 전력이 인가되는 조건에서 온도 변화에 따른 PECVD SiN 층의 응력변화를 도시한 그래프이다.
표 3 은 본 발명의 제1실시예에 따라 형성된 게이트전극 적층구조의 각층 두께와 인가되는 응력을 도시한 것으로, 합계는 게이트전극 하부의 반도체기판에 인가되는 응력을 도시한 것이다.
[표 3] "-" 는 압축응력, "+" 는 인장응력
박 막 | 두께(Å) | 응력(dyn/㎠) | 두께×응력(N/m) |
HM-PECVD SiN | 3000 | 1.00E+09 | 30 |
PVD W | 650 | -3.00E+09 | -20 |
PVD WN | 50 | -3.00E+09 | -2 |
폴리실리콘 | 700 | 2.90E+09 | 20 |
게이트산화막 | 35 | -3.00E+09 | -1 |
합 계 | -27 |
도 7 는 본 발명의 제2실시예에 따른 반도체소자의 게이트전극을 도시한 단면도로서, 인장응력이 큰 LPCVD SiN 으로 하드마스크층을 형성한 것이다.
도 7 을 참조하면, 상기 게이트전극은 반도체기판(도시안됨) 상에 게이트산화막(41), 폴리실리콘층(43), PVD WN 층(45), PVD W 층(47) 및 하드마스크층(49)을 적층하고 이들을 열처리한다.
이때, 상기 열처리 공정은 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 실시한다.
여기서, 상기 하드마스크층(49)은 LPCVD 방법으로 인장응력이 큰 SiN 층을 형성한 것이다.
후속 공정으로 게이트전극 마스크를 이용한 사진식각공정으로 패터닝하여 게이트전극을 형성한다.
표 4 은 본 발명의 제2실시예에 따라 형성된 게이트전극 적층구조의 각층 두께와 인가되는 응력을 도시한 것이다.
[표 4] "-" 는 압축응력, "+" 는 인장응력
박 막 | 두께(Å) | 응력(dyn/㎠) | 두께×응력(N/m) |
HM-LPCVD SiN | 3000 | 1.10E+10 | 330 |
PVD W | 650 | -3.00E+09 | -20 |
PVD WN | 50 | -3.00E+09 | -2 |
폴리실리콘 | 700 | 2.90E+09 | 20 |
게이트산화막 | 35 | -3.00E+09 | -1 |
합 계 | 327 |
도 8a 는 본 발명의 제3실시예에 따른 반도체소자의 게이트전극을 도시한 단면도로서, PVD W 과 하드마스크층 사이의 PVD WN 층을 LPCVD SiN 의 응력완화층으로 형성하여 압축응력을 감소시킬 수 있도록 하는 것이다.
도 8a를 참조하면, 상기 게이트전극은 반도체기판(도시안됨) 상에 게이트산화막(51), 폴리실리콘층(53), PVD W 층(55), 응력완화층(57) 및 하드마스크층(49)을 적층하고 이들을 열처리한다.
이때, 상기 열처리 공정은 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 실시한다.
여기서, 상기 응력완화층(57)은 인장응력이 큰 LPCVD SiN 층으로 형성한다. 상기 하드마스크층(49)은 PECVD SiN 층을 형성한 것이다.
후속 공정으로 상기 적층구조를 패터닝하여 게이트전극을 형성한다.
도 8b 는 응력완화층으로 사용되는 LPCVD SiN 의 응력 변화를 도시한 그래프로서, 강한 인장응력을 갖고 있으며 온도가 증가함에 따라 더욱 큰 인장응력을 갖게됨을 도시한다.
표 5 은 본 발명의 제3실시예에 따라 형성된 게이트전극 적층구조의 각층 두께와 인가되는 응력을 도시한 것이다.
[표 5] "-" 는 압축응력, "+" 는 인장응력
박 막 | 두께(Å) | 응력(dyn/㎠) | 두께×응력(N/m) |
HM-LPCVD SiN | 3000 | -2.70E+09 | -81 |
LPCVD SiN | 650 | 1.10E+10 | 55 |
PVD W | 700 | -3.00E+09 | -21 |
폴리실리콘 | 450 | 2.90E+09 | 13 |
게이트산화막 | 35 | -3.00E+09 | -1 |
합 계 | -35 |
도 9 는 본 발명의 제4실시예에 따른 반도체소자의 게이트전극을 도시한 단면도로서, PVD W 대신 인장응력이 큰 CVD W 층을 형성한 것이다.
도 9 를 참조하면, 상기 게이트전극은 반도체기판(도시안됨) 상에 게이트산화막(61), 폴리실리콘층(63), PVD WN 층(65), CVD W 층(67) 및 하드마스크층(69)을 적층하고, 이들을 열처리한다.
이때, 상기 열처리 공정은 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 실시한다.
여기서, 상기 하드마스크층(49)은 PECVD SiN 층을 형성한 것이다.
표 6 은 본 발명의 제4실시예에 따라 형성된 게이트전극 적층구조의 각층 두께와 인가되는 응력을 도시한 것이다.
[표 6] "-" 는 압축응력, "+" 는 인장응력
박 막 | 두께(Å) | 응력(dyn/㎠) | 두께×응력(N/m) |
HM-PECVD SiN | 3000 | -2.70E+09 | -81 |
PVD W | 700 | 5.00E+09 | 35 |
PVD WN | 50 | -3.00E+09 | -2 |
폴리실리콘 | 450 | 2.90E+09 | 13 |
게이트산화막 | 35 | -3.00E+09 | -1 |
합 계 | -36 |
후속 공정으로, 게이트전극 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트전극을 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 게이트전극 형성방법은, 게이트전극으로 W 층을 사용할 때 압축응력이 강한 종래의 하드마스크층 SiN 층을 인장응력으로 변화시켜 응력에 의한 누설전류를 감소시키고 그에 따른 반도체소자의 동작 특성을 향상시킬 수 있도록 하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 고집적화를 가능하게 하는 효과를 제공한다.
도 1 및 도 2 는 종래기술에 따른 반도체소자의 특성 열화를 도시하는 그래프.
도 3a 내지 도 3c 는 게이트전극을 형성하는 게이트산화막, 폴리실리콘 및 텅스텐 실리사이드의 스트레스 히스테리시스 데이터 ( stress hysteresis data )를 도시한 그래프.
도 4 는 종래기술의 제1실시예에 따른 반도체소자의 게이트전극을 도시한 단면도.
도 5 는 종래기술의 제2실시예에 따른 반도체소자의 게이트전극을 도시한 단면도.
도 6a 는 본 발명의 제1실시예에 따른 반도체소자의 게이트전극을 도시한 단면도.
도 6b 는 본 발명의 제1실시예에 따라 형성된 게이트전극 구조물 중에서 하드마스크층의 스트레스 히스테리시스 데이터 ( stress hysteresis data )를 도시한 그래프.
도 6c 는 증착조건 변경에 따른 하드마스크층인 SiN 의 응력변화를 도시한 그래프.
도 7 는 본 발명의 제2실시예에 따른 반도체소자의 게이트전극을 도시한 단면도.
도 8a 는 본 발명의 제3실시예에 따른 반도체소자의 게이트전극을 도시한 단면도.
도 8b 는 본 발명의 제3실시예에 따라 형성된 게이트전극 구조물 중에서 응력완화층의 스트레스 히스테리시스 데이터 ( stress hysteresis data )를 도시한 그래프.
도 9 는 본 발명의 제4실시예에 따라 형성된 반도체소자의 게이트전극을 도시한 단면도.
표 1 내지 표 6 은 종래기술 및 본 발명의 실시예에 도시된 게이트전극 구조물로 인하여 게이트산화막에 인가되는 응력의 최소값을 도시한 표.
< 도면의 주요부분에 대한 부호 설명 >
11,21,31,41,51,61 : 게이트산화막 13,23,33,43,53,63 : 폴리실리콘층
15 : 텅스텐 실리사이드층 17,29,39,49,59,69 : 하드마스크층
25,35,45,65 : PVD WN 층 37,37,55,47 : PVD W층
57 : LPCVD SiN 층 67 : CVD W 층
Claims (12)
- 반도체기판 상에 게이트산화막, 폴리실리콘층, PVD WN 층 및 PVD W 층의 적층구조를 형성하는 공정과,상기 적층구조 상부에 압축응력이 인장응력으로 변화된 SiN 으로 하드마스크층을 형성하는 공정과,게이트전극 마스크를 이용하여 상기 하드마스크층 및 적층구조를 식각하여 게이트전극을 형성하는 공정을 포함하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 SiN 층의 형성공정은 상기 RF 전력 300 ∼ 430 와트, 압력 6 ∼ 10 Torr, 50 ∼ 100 sccm 의 SiH4 유량, 30 ∼ 60 sccm 의 NH3 유량을 사용하며, 스페이싱을 520 ∼ 600 mils 으로 하는 PECVD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 SiN 층은 2500 ∼ 3500 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 SiN 층은 1000 ∼ 2000 Å 두께만큼 PECVD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 SiN 층의 형성공정은 LPCVD 방법으로 2500 ∼ 3500 Å 의 두께만큼 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 하드마스크층의 형성공정후 열처리 공정을 더 실시하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 6 항에 있어서,상기 열처리 공정은 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 실시하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 반도체기판 상에 게이트산화막, 폴리실리콘층, PVD W 층, 응력완화층 및 하드마스크층인 PECVD SiN 층의 적층구조를 형성하는 공정과,게이트전극 마스크를 이용하여 상기 하드마스크층 및 적층구조를 식각하여 게이트전극을 형성하는 공정을 포함하는 반도체소자의 게이트전극 형성방법.
- 제 8 항에 있어서,상기 응력완화층은 LPCVD SiN 층을 400 ∼ 600 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 8 항에 있어서,상기 적층구조의 형성공정후 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 열처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 반도체기판 상에 게이트산화막, 폴리실리콘층, PVD WN 층, CVD W 층 및 하드마스크층인 PECVD SiN 층의 적층구조를 형성하는 공정과,게이트전극 마스크를 이용하여 상기 하드마스크층 및 적층구조를 식각하여 게이트전극을 형성하는 공정을 포함하는 반도체소자의 게이트전극 형성방법.
- 제 11 항에 있어서,상기 적층구조의 형성공정후 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 열처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030098716A KR100576448B1 (ko) | 2003-12-29 | 2003-12-29 | 반도체소자의 게이트전극 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030098716A KR100576448B1 (ko) | 2003-12-29 | 2003-12-29 | 반도체소자의 게이트전극 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050067710A true KR20050067710A (ko) | 2005-07-05 |
KR100576448B1 KR100576448B1 (ko) | 2006-05-08 |
Family
ID=37258338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030098716A KR100576448B1 (ko) | 2003-12-29 | 2003-12-29 | 반도체소자의 게이트전극 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100576448B1 (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100826986B1 (ko) | 2007-03-30 | 2008-05-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
US9093547B2 (en) | 2013-01-18 | 2015-07-28 | Samsung Electronics Co., Ltd. | Vertical type semiconductor devices including a metal gate and methods of forming the same |
-
2003
- 2003-12-29 KR KR1020030098716A patent/KR100576448B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100826986B1 (ko) | 2007-03-30 | 2008-05-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
US9093547B2 (en) | 2013-01-18 | 2015-07-28 | Samsung Electronics Co., Ltd. | Vertical type semiconductor devices including a metal gate and methods of forming the same |
Also Published As
Publication number | Publication date |
---|---|
KR100576448B1 (ko) | 2006-05-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20060214237A1 (en) | Using different gate dielectrics with NMOS and PMOS transistors of a complementary metal oxide semiconductor integrated circuit | |
KR100576448B1 (ko) | 반도체소자의 게이트전극 형성방법 | |
KR100275733B1 (ko) | 2중층스페이서를갖는모스트랜지스터형성방법 | |
US7101791B2 (en) | Method for forming conductive line of semiconductor device | |
JP3686582B2 (ja) | 窒化シリコン固体表面保護膜 | |
JPH05326445A (ja) | 半導体装置の製造方法 | |
KR100564426B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
KR100714039B1 (ko) | 반도체 소자의 제조 방법 | |
JP4232396B2 (ja) | 半導体装置及びその製造方法 | |
KR100546390B1 (ko) | 듀얼 실리사이드화 공정을 이용한 mos 트랜지스터의제조 방법 | |
KR100616500B1 (ko) | 반도체소자의 게이트 전극 및 그 제조 방법 | |
KR0156216B1 (ko) | 박막트랜지스터 제조방법 | |
KR100647357B1 (ko) | 반도체 소자의 제조 방법 | |
KR20030037861A (ko) | 반도체 소자 및 그 제조 방법 | |
KR20050035364A (ko) | 반도체 장치의 게이트 전극 및 이의 제조 방법 | |
KR100552806B1 (ko) | 박막 커패시터 제조 방법 | |
KR100411393B1 (ko) | 반도체소자의 게이트전극 패턴 형성방법 | |
KR20050116667A (ko) | 알루미늄 질화막을 게이트 절연막으로 하는 반도체 소자의게이트 전극 제조 방법 | |
KR100610432B1 (ko) | 반도체 소자의 제조 방법 | |
KR100863519B1 (ko) | 반도체 소자 및 그의 제조방법 | |
KR100565840B1 (ko) | 반도체소자 및 그의 제조방법 | |
KR20090026595A (ko) | 반도체 소자의 제조방법 | |
JP2003297745A (ja) | 半導体集積回路の製造方法 | |
KR20080060365A (ko) | 반도체 소자의 게이트 전극 형성방법 | |
KR20050039166A (ko) | 반도체 소자의 게이트 전극 및 그 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110325 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |