KR100576448B1 - 반도체소자의 게이트전극 형성방법 - Google Patents

반도체소자의 게이트전극 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트전극 형성방법에 관한 것으로, 폴리실리콘과 텅스텐층의 적층구조를 구비하는 게이트전극의 특성을 향상시키기 위하여, 하드마스크층으로 사용되는 질화막의 압축응력을 인장응력으로 변화시켜 게이트산화막에 인가되는 응력을 감소시키거나, 게이트전극 물질층 중에 응력완화층을 형성하여 상기 게이트산화막에 인가되는 응력을 감소시킬 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 기술이다.

Description

반도체소자의 게이트전극 형성방법{A method for forming a gate electrode of a semiconductor device}
도 1 및 도 2 는 종래기술에 따른 반도체소자의 특성 열화를 도시하는 그래프.
도 3a 내지 도 3c 는 게이트전극을 형성하는 게이트산화막, 폴리실리콘 및 텅스텐 실리사이드의 스트레스 히스테리시스 데이터 ( stress hysteresis data )를 도시한 그래프.
도 4 는 종래기술의 제1실시예에 따른 반도체소자의 게이트전극을 도시한 단면도.
도 5 는 종래기술의 제2실시예에 따른 반도체소자의 게이트전극을 도시한 단면도.
도 6a 는 본 발명의 제1실시예에 따른 반도체소자의 게이트전극을 도시한 단면도.
도 6b 는 본 발명의 제1실시예에 따라 형성된 게이트전극 구조물 중에서 하드마스크층의 스트레스 히스테리시스 데이터 ( stress hysteresis data )를 도시한 그래프.
도 6c 는 증착조건 변경에 따른 하드마스크층인 SiN 층의 응력변화를 도시한 그래프.
도 7 는 본 발명의 제2실시예에 따른 반도체소자의 게이트전극을 도시한 단면도.
도 8a 는 본 발명의 제3실시예에 따른 반도체소자의 게이트전극을 도시한 단면도.
도 8b 는 본 발명의 제3실시예에 따라 형성된 게이트전극 구조물 중에서 응력완화층의 스트레스 히스테리시스 데이터 ( stress hysteresis data )를 도시한 그래프.
도 9 는 본 발명의 제4실시예에 따라 형성된 반도체소자의 게이트전극을 도시한 단면도.
표 1 내지 표 6 은 종래기술 및 본 발명의 실시예에 도시된 게이트전극 구조물로 인하여 게이트산화막에 인가되는 응력의 최소값을 도시한 표.
< 도면의 주요부분에 대한 부호 설명 >
11,21,31,41,51,61 : 게이트산화막 13,23,33,43,53,63 : 폴리실리콘층
15 : 텅스텐 실리사이드층 17,29,39,49,59,69 : 하드마스크층
25,35,45,65 : PVD WN 층 37,37,55,47 : PVD W층
57 : LPCVD SiN 층 67 : CVD W 층
본 발명은 반도체 소자의 게이트전극 형성 방법에 관한 것으로, 특히 반도체소자의 고속화 및 고집적화에 따른 동작 특성을 향상시키기 위하여 금속 게이트를 형성하는 기술에 관한 것이다.
기존의 반도체소자는 게이트전극 물질로 폴리실리콘을 널리 사용하였다.
상기 폴리실리콘의 비저항이 높아 상기 폴리실리콘에 텅스텐 실리사이드층이 적층되는 폴리사이드 구조를 사용하게 된다.
그러나, 반도체소자의 고집적화가 급속화 됨에 따라 처리 속도 향상을 지속적으로 요구하게 되었으며, 100 ㎚ 급 이하의 디자인룰을 갖는 반도체소자에서 그 한계를 맞게 되었다.
따라서, 현재는 코발트 실리사이드나 티타늄 실리사이드와 같은 실리사이드계 물질을 사용하기 위하여 연구를 진행중이지만, 상기 코발트 실리사이드나 티타늄 실리사이드와 같은 실리사이드계 물질은 금속계 화합물의 특성상 후속 열처리공정에 의해 과도한 수축 현상이 유발될 수 있고 그로 인한 소자의 특성 열화가 유발된다.
상기한 이유로 인하여, 텅스텐 실리사이드 대신 텅스텐(W)을 사용하는 폴리실리콘과 텅스텐의 적층구조를 게이트전극 물질로 사용하는 연구가 진행되고 있다.
하지만, 상기 폴리실리콘과 텅스텐 적층구조의 게이트전극은 많은 누설전류가 발생되는 문제점이 있다.
도 1 은 게이트전극 물질로 텅스텐 실리사이드를 사용하는 경우와 텅스텐을 사용하는 경우에 있어서 게이트전극의 면적에 따른 SILC ( stress induced leakage current )를 도시한 그래프이다.
도 1을 참조하면, 상기 텅스텐 실리사이드를 사용하는 경우 SILC 의 변화가 없으나 상기 텅스텐을 사용하는 경우 SILC 가 증가하는 문제점이 발생됨 알 수 있다.
도 2 는 게이트면적에 따른 DIT ( density of interfacial trap ) 변화를 도시한 그래프로서, 하드마스크층인 SiN 층의 유무에 따른 DIT 변화를 도시한 것이다.
도 2를 참조하면, 상기 하드마스크층인 SiN를 사용하지 않는 경우 DIT 의 변화가 없으나 SiN을 하드마스크층으로 사용하는 경우는 게이트전극의 면적이 증가함에 따라 DIT 가 증가함을 나타낸다.
이때, 상기 DIT 의 증가는 SILC 특성을 열화시킨다.
도 3a 내지 도 3c 는 게이트전극 물질의 스트레스 히스테리시스 데이터를 도시한 그래프이다.
상기 도 3a 는 온도 변화에 따른 게이트산화막의 응력 변화를 도시한 그래프로서, 온도가 상승함에 따라 압축응력이 인장응력으로 변화됨을 알 수 있다.
상기 도 3b 는 온도 변화에 따른 폴리실리콘의 응력 변화를 도시한 그래프로서, 온도가 상승함에 따라 인장응력이 더욱 증가함을 알 수 있다.
상기 도 3c 는 온도 변화에 따른 게이트산화막의 응력 변화를 도시한 그래프로서, 1100 Å 두께의 텅스텐 실리사이드의 응력 변화를 도시한 것이다. 대체적으로, 온도가 감소함에 따라 응력이 증가함을 알 수 있다.
도 4 는 종래기술의 제1실시예에 따른 반도체소자의 게이트전극을 도시한 단 면도로서, 텅스텐 실리사이드층을 게이트전극 물질로 사용하는 경우를 도시한 것이다.
도 4를 참조하면, 반도체기판(도시안됨) 상에 게이트산화막(11), 폴리실리콘층(13), 텅스텐 실리사이드층(15) 및 하드마스크층(17)을 적층한다.
이때, 상기 텅스텐 실리사이드층(15)은 CVD 방법으로 형성한 것이고, 상기 하드마스크층(17)은 SiN 층으로 형성한 것이다.
표 1 은 종래기술의 제1실시예에 따라 형성된 게이트전극 적층구조의 각층의 두께와 응력을 도시한 것으로, 합계는 게이트전극 하부의 기판에 인가되는 응력을 도시한 것이다.
[표 1] "-" 는 압축응력, "+" 는 인장응력
박 막 두께(Å)　 응력(dyn/㎠) 두께×응력(N/m)
HM질화막 : SiN 2000 -2.70E+09 -54
WSix 1100 5.00E+09 55
폴리실리콘 830 2.90E+09 24
게이트산화막 40 -3.00E+09 -1
합 계 24
도 5 는 종래기술의 제2실시예에 따른 반도체소자의 게이트전극을 도시한 단면도로서, 텅스텐 실리사이드층 대신 텅스텐을 게이트전극 물질로 사용하는 경우를 도시한 것이다.
도 5를 참조하면, 반도체기판(도시안됨) 상에 게이트산화막(21), 폴리실리콘층(23), 물리기상증착 ( PVD ) 방법에 의한 텅스텐질화막(25), PVD 텅스텐층(27) 및 하드마스크층(29)을 적층한다. 이때, 상기 하드마스크층(29)은 SiN 층으로 형성 한 것이다.
표 2 은 종래기술의 제2실시예에 따라 형성된 게이트전극 적층구조의 각층의 두께와 응력을 도시한 것으로, 합계는 게이트전극 하부의 반도체기판에 인가되는 응력을 도시한 것이다.
[표 2] "-" 는 압축응력, "+" 는 인장응력
박 막 두께(Å)　 응력(dyn/㎠) 두께×응력(N/m)
HM질화막 : SiN 3000 -2.70E+09 -81
PVD W 650 -3.00E+09 -20
PVD WN 50 -3.00E+09 -2
폴리실리콘 700 2.90E+09 20
게이트산화막 35 -3.00E+09 -1
합 계 -84
일반적으로, 게이트전극 구조에서 발생되는 전체 응력을 최적화하여 게이트전극(11,21)에 가해지는 응력을 최소화할 때 상기 최소값은 Σ(두께×응력) 이 된다.
표 1 및 표 2를 참조하면, 상기 텅스텐 실리사이드(15)를 사용하는 게이트전극과 상기 텅스텐층(27)을 사용하는 게이트전극에서 유발되는 단위 길이당의 힘 ( force )인 응력을 비교하면 상기 텅스텐 실리사이드층(15)에서 유발되는 응력이 상기 텅스텐층(27)에서 유발되는 응력보다 3 배 이상 적음을 알 수 있다.
따라서, 상기 텅스텐층(27)을 사용하는 게이트전극은 상기 게이트산화막(21)에 유발되는 힘이 -84(N/m)로 매우 큰 값을 가지므로 DIT 값을 증가시키고 이는 SILC 특성을 열화시키게 된다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 게이트전극 형성 방법은, 텅스텐 실리사이드층을 게이트전극 물질로 사용하는 경우 고집적화된 반도체소자의 고속화를 어렵게 하고, 상기 텅스텐 실리사이드층 대신 텅스텐을 게이트전극 물질로 사용하는 경우는 응력에 의한 누설전류가 유발되어 소자의 전기적 특성을 열화시킴으로써 반도체소자의 동작 특성을 저하시키고 반도체소자의 신뢰성을 저하시키며 그에 따른 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 게이트전극의 하드마스크층으로 사용되는 SiN 층의 응력을 압축응력에서 인장응력으로 변화시키거나 텅스텐층과 하드마스크층 사이에 응력완화층을 형성하여 누설전류를 감소시킬 수 있도록 하는 반도체소자의 게이트전극 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 게이트전극 형성방법은,
반도체기판 상에 게이트산화막, 폴리실리콘층, PVD WN 층 및 PVD W 층의 적층구조를 형성하는 공정과,
상기 적층구조 상부에 하드마스크층인 SiN 층을 LPCVD 방법으로 형성하는 공정과,
게이트전극 마스크를 이용하여 상기 하드마스크층 및 적층구조를 식각함으로써 게이트전극을 형성하는 공정을 포함하는 것과,
삭제
삭제
상기 SiN 층은 2500 ∼ 3500 Å 두께로 형성하는 것과,
상기 하드마스크층의 형성공정후 열처리 공정을 더 실시하되,
삭제
삭제
상기 열처리 공정은 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 실시하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 게이트전극 형성방법은,
반도체기판 상에 게이트산화막, 폴리실리콘층, PVD W 층, 응력완화층 및 하드마스크층인 PECVD SiN 층의 적층구조를 형성하는 공정과,
게이트전극 마스크를 이용한 상기 적층구조의 식각으로 게이트전극을 형성하는 공정을 포함하는 것과,
상기 응력완화층은 LPCVD SiN 층을 400 ∼ 600 Å 두께로 형성하는 것과,
상기 적층구조의 형성공정후 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 열처리하는 공정을 더 포함하는 것을 제2특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 게이트전극 형성방법은,
반도체기판 상에 게이트산화막, 폴리실리콘층, PVD W 층, 응력완화층 및 하드마스크층인 PECVD SiN 층의 적층구조를 형성하는 공정과,
게이트전극 마스크를 이용한 상기 적층구조의 식각으로 게이트전극을 형성하는 공정을 포함하는 것과,
삭제
상기 적층구조의 형성공정후 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 열처리하는 공정을 더 포함하는 것을 제3특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 6a 및 도 6b 는 본 발명의 제1실시예에 따른 반도체소자의 게이트전극을 도시한 단면도 및 PECVD SiN 층의 스트레스 히스테리시스 데이터를 도시한 그래프도로서, 종래기술에 사용되는 SiN 층의 압축응력을 인장응력으로 변화시킨 것이다.
도 6a를 참조하면, 반도체기판(도시안됨) 상에 게이트산화막(31), 폴리실리콘층(33), PVD WN 층(35), PVD W 층(37) 및 하드마스크층(39)을 적층하고 이들을 열처리한다.
이때, 상기 열처리 공정은 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 실시한다.
여기서, 상기 하드마스크층(39)은 PECVD 방법으로 형성된 SiN 층이다. 그리고, 상기 PECVD 방법은 상기 SiN 층의 압축응력을 인장응력으로 변화시키기 위한 것으로, 증착 압력, 가스 유량 및 스페이싱 ( spacing )을 증가시키거나 RF 전력을 낮추어 인장응력으로 변화시킨다.
여기서, 상기 PECVD 방법의 SiN 층증착 공정시 공정 조건은 상기 RF 전력 300 ∼ 430 와트, 압력 6 ∼ 10 Torr, 50 ∼ 100 sccm 의 SiH4 유량, 30 ∼ 60 sccm 의 NH3 유량을 사용하며, 스페이싱은 520 ∼ 600 mils 로 하여, 2500 ∼ 3500 Å 두께로 형성한다.
또한, 상기 PECVD SiN 층인 하드마스크층(39)을 1000 ∼ 2000 Å 두께로 형성하여 압축응력을 인장응력으로 변화시킬 수도 있다.
후속 공정으로, 게이트전극 마스크를 이용한 사진식각공정으로 게이트전극을 형성한다.
상기 도 6b 는 하드마스크층(39)의 응력을 변화시키기 전의 PECVD SiN 층이 상온에서 -2.7E9 dyn/㎠ 의 압축응력을 갖고 있음을 알 수 있다.
상기 도 6b 의 PECVD SiN 층은 상기 도 6a 의 공정에 의해 인장응력을 갖는 층으로 변화하게 된다.
상기 도 6c 는 증착조건이 6.6 Torr 의 압력, 387 와트의 전력이 인가되는 조건에서 온도 변화에 따른 PECVD SiN 층의 응력변화를 도시한 그래프이다.
표 3 은 본 발명의 제1실시예에 따라 형성된 게이트전극 적층구조의 각층 두께와 인가되는 응력을 도시한 것으로, 합계는 게이트전극 하부의 반도체기판에 인가되는 응력을 도시한 것이다.
[표 3] "-" 는 압축응력, "+" 는 인장응력
박 막 두께(Å)　 응력(dyn/㎠) 두께×응력(N/m)
HM-PECVD SiN 3000 1.00E+09 30
PVD W 650 -3.00E+09 -20
PVD WN 50 -3.00E+09 -2
폴리실리콘 700 2.90E+09 20
게이트산화막 35 -3.00E+09 -1
합 계 -27
도 7 는 본 발명의 제2실시예에 따른 반도체소자의 게이트전극을 도시한 단면도로서, 인장응력이 큰 LPCVD SiN 층으로 하드마스크층을 형성한 것이다.
도 7 을 참조하면, 상기 게이트전극은 반도체기판(도시안됨) 상에 게이트산화막(41), 폴리실리콘층(43), PVD WN 층(45), PVD W 층(47) 및 하드마스크층(49)을 적층하고 이들을 열처리한다.
이때, 상기 열처리 공정은 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 실시한다.
여기서, 상기 하드마스크층(49)은 LPCVD 방법으로 2500 ∼ 3500 Å 의 두께만큼 형성하여 인장응력이 큰 SiN 층을 형성한 것이다.
후속 공정으로 게이트전극 마스크를 이용한 사진식각공정으로 패터닝하여 게이트전극을 형성한다.
표 4 은 본 발명의 제2실시예에 따라 형성된 게이트전극 적층구조의 각층 두께와 인가되는 응력을 도시한 것이다.
[표 4] "-" 는 압축응력, "+" 는 인장응력
박 막 두께(Å)　 응력(dyn/㎠) 두께×응력(N/m)
HM-LPCVD SiN 3000 1.10E+10 330
PVD W 650 -3.00E+09 -20
PVD WN 50 -3.00E+09 -2
폴리실리콘 700 2.90E+09 20
게이트산화막 35 -3.00E+09 -1
합 계 327
도 8a 는 본 발명의 제3실시예에 따른 반도체소자의 게이트전극을 도시한 단면도로서, PVD W 과 하드마스크층 사이의 PVD WN 층을 LPCVD SiN 층의 응력완화층으로 형성하여 압축응력을 감소시킬 수 있도록 하는 것이다.
도 8a를 참조하면, 상기 게이트전극은 반도체기판(도시안됨) 상에 게이트산화막(51), 폴리실리콘층(53), PVD W 층(55), 응력완화층(57) 및 하드마스크층(49)을 적층하고 이들을 열처리한다.
이때, 상기 열처리 공정은 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 실시한다.
여기서, 상기 응력완화층(57)은 인장응력이 큰 LPCVD SiN 층으로 형성한다. 상기 하드마스크층(49)은 PECVD SiN 층을 형성한 것이다.
후속 공정으로 상기 적층구조를 패터닝하여 게이트전극을 형성한다.
도 8b 는 응력완화층으로 사용되는 LPCVD SiN 층의 응력 변화를 도시한 그래프로서, 강한 인장응력을 갖고 있으며 온도가 증가함에 따라 더욱 큰 인장응력을 갖게됨을 도시한다.
표 5 은 본 발명의 제3실시예에 따라 형성된 게이트전극 적층구조의 각층 두께와 인가되는 응력을 도시한 것이다.
[표 5] "-" 는 압축응력, "+" 는 인장응력
박 막 두께(Å)　 응력(dyn/㎠) 두께×응력(N/m)
HM-LPCVD SiN 3000 -2.70E+09 -81
LPCVD SiN 650 1.10E+10 55
PVD W 700 -3.00E+09 -21
폴리실리콘 450 2.90E+09 13
게이트산화막 35 -3.00E+09 -1
합 계 -35
도 9 는 본 발명의 제4실시예에 따른 반도체소자의 게이트전극을 도시한 단 면도로서, PVD W 대신 인장응력이 큰 CVD W 층을 형성한 것이다.
도 9 를 참조하면, 상기 게이트전극은 반도체기판(도시안됨) 상에 게이트산화막(61), 폴리실리콘층(63), PVD WN 층(65), CVD W 층(67) 및 하드마스크층(69)을 적층하고, 이들을 열처리한다.
이때, 상기 열처리 공정은 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 실시한다.
여기서, 상기 하드마스크층(49)은 PECVD SiN 층을 형성한 것이다.
표 6 은 본 발명의 제4실시예에 따라 형성된 게이트전극 적층구조의 각층 두께와 인가되는 응력을 도시한 것이다.
[표 6] "-" 는 압축응력, "+" 는 인장응력
박 막 두께(Å)　 응력(dyn/㎠) 두께×응력(N/m)
HM-PECVD SiN 3000 -2.70E+09 -81
CVD W 700 5.00E+09 35
PVD WN 50 -3.00E+09 -2
폴리실리콘 450 2.90E+09 13
게이트산화막 35 -3.00E+09 -1
합 계 -36
후속 공정으로, 게이트전극 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트전극을 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 게이트전극 형성방법은, 게이트전극으로 W 층을 사용할 때 압축응력이 강한 종래의 하드마스크층 SiN 층을 인장응력으로 변화시켜 응력에 의한 누설전류를 감소시키고 그에 따른 반 도체소자의 동작 특성을 향상시킬 수 있도록 하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 고집적화를 가능하게 하는 효과를 제공한다.

Claims (12)

  1. 반도체기판 상에 게이트산화막, 폴리실리콘층, PVD WN 층 및 PVD W 층의 적층구조를 형성하는 공정과,
    상기 적층구조 상부에 하드마스크층인 SiN 층을 LPCVD 방법으로 형성하는 공정과,
    게이트전극 마스크를 이용한 상기 하드마스크층 및 적층구조를 식각함으로써 게이트전극을 형성하는 공정을 포함하는 반도체소자의 게이트전극 형성방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 SiN 층은 2500 ∼ 3500 Å 의 두께만큼 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  6. 제 1 항에 있어서,
    상기 하드마스크층의 형성공정후 열처리 공정을 더 실시하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  7. 제 6 항에 있어서,
    상기 열처리 공정은 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 실시하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  8. 반도체기판 상에 게이트산화막, 폴리실리콘층, PVD W 층, 응력완화층 및 하드마스크층인 PECVD SiN 층의 적층구조를 형성하는 공정과,
    게이트전극 마스크를 이용한 상기 적층구조의 식각으로 게이트전극을 형성하는 공정을 포함하는 반도체소자의 게이트전극 형성방법.
  9. 제 8 항에 있어서,
    상기 응력완화층은 LPCVD SiN 층을 400 ∼ 600 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  10. 제 8 항에 있어서,
    상기 적층구조의 형성공정후 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 열처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  11. 반도체기판 상에 게이트산화막, 폴리실리콘층, PVD WN 층, CVD W 층 및 하드마스크층인 PECVD SiN 층의 적층구조를 형성하는 공정과,
    게이트전극 마스크를 이용한 상기 적층구조의 식각으로 게이트전극을 형성하는 공정을 포함하는 반도체소자의 게이트전극 형성방법.
  12. 제 11 항에 있어서,
    상기 적층구조의 형성공정후 500 ∼ 700 ℃ 의 온도에서 30 ∼ 60 분 동안 열처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
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