JP2003296201A - メモリバックアップ制御装置 - Google Patents
メモリバックアップ制御装置Info
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- Techniques For Improving Reliability Of Storages (AREA)
- Power Sources (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 メモリの未設定モードを設けることで前記未
設定モード時には電源が供給されないようにし、メモリ
の非動作時における消費電流の低減を図れるメモリバッ
クアップ制御装置を得ることである。 【解決手段】 ＳＤＲＡＭ６に未設定モードを設け、前
記ＳＤＲＡＭ６が動作していない未設定モード時にバッ
クアップ電源４からの電源供給を停止し、前記ＳＤＲＡ
Ｍ６の未設定モード時のバックアップ電源４からの電源
供給による消費電流の増加を抑制し、また、バックアッ
プマイコンによることなく、前記バックアップマイコン
による機能をハードウェア的な回路構成により実現す
る。
設定モード時には電源が供給されないようにし、メモリ
の非動作時における消費電流の低減を図れるメモリバッ
クアップ制御装置を得ることである。 【解決手段】 ＳＤＲＡＭ６に未設定モードを設け、前
記ＳＤＲＡＭ６が動作していない未設定モード時にバッ
クアップ電源４からの電源供給を停止し、前記ＳＤＲＡ
Ｍ６の未設定モード時のバックアップ電源４からの電源
供給による消費電流の増加を抑制し、また、バックアッ
プマイコンによることなく、前記バックアップマイコン
による機能をハードウェア的な回路構成により実現す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばＳＤＲＡ
Ｍのバックアップに用いて好適なメモリバックアップ制
御装置に関するものである。
Ｍのバックアップに用いて好適なメモリバックアップ制
御装置に関するものである。
【０００２】
【従来の技術】従来のメモリバックアップ制御装置とし
て特開平１１−５３２７１号公報に開示されている、Ｄ
ＲＡＭをバックアップメモリとして使用するシステムに
おいては、前記ＤＲＡＭの動作状態をバックアップマイ
コンなどの通常通電されたＣＰＵで管理し、このバック
アップマイコンを使用して各制御を行なっている。
て特開平１１−５３２７１号公報に開示されている、Ｄ
ＲＡＭをバックアップメモリとして使用するシステムに
おいては、前記ＤＲＡＭの動作状態をバックアップマイ
コンなどの通常通電されたＣＰＵで管理し、このバック
アップマイコンを使用して各制御を行なっている。
【０００３】
【発明が解決しようとする課題】従来のＤＲＡＭをバッ
クアップメモリとして使用するシステムにおけるメモリ
バックアップ制御装置は以上のように構成されていたの
で、メインＣＰＵの他にバックアップマイコンを設ける
必要が生じ、またプログラムのバグなどにより暴走の危
険が増加する可能性があり、さらにまた、最初に電源を
接続した場合、ＤＲＡＭをセルフリフレッシュモードに
するため、必ずメイン電源を立ち上げセルフリフレッシ
ュモードにしてからバックアップ状態に移行する必要が
ある。このようなメモリバックアップ方法を用いている
のは、ＤＲＡＭの動作モードをセルフリフレッシュモー
ドに設定せずに初期設定していない状態でバックアップ
電源を供給すると前記ＤＲＡＭにおいて消費電流が無駄
に増加してしまうという課題が存在するからである。
クアップメモリとして使用するシステムにおけるメモリ
バックアップ制御装置は以上のように構成されていたの
で、メインＣＰＵの他にバックアップマイコンを設ける
必要が生じ、またプログラムのバグなどにより暴走の危
険が増加する可能性があり、さらにまた、最初に電源を
接続した場合、ＤＲＡＭをセルフリフレッシュモードに
するため、必ずメイン電源を立ち上げセルフリフレッシ
ュモードにしてからバックアップ状態に移行する必要が
ある。このようなメモリバックアップ方法を用いている
のは、ＤＲＡＭの動作モードをセルフリフレッシュモー
ドに設定せずに初期設定していない状態でバックアップ
電源を供給すると前記ＤＲＡＭにおいて消費電流が無駄
に増加してしまうという課題が存在するからである。
【０００４】この発明は上記のような課題を解決するた
めになされたものであり、最初に電源を接続した場合
に、メモリの動作モードをセルフリフレッシュモードに
設定する必要をなくし、前記メモリの未設定モードを設
けることで前記未設定モード時には電源が供給されない
ようにしてメモリの非動作時における消費電流の低減を
図れるメモリバックアップ制御装置を得ることを目的と
する。
めになされたものであり、最初に電源を接続した場合
に、メモリの動作モードをセルフリフレッシュモードに
設定する必要をなくし、前記メモリの未設定モードを設
けることで前記未設定モード時には電源が供給されない
ようにしてメモリの非動作時における消費電流の低減を
図れるメモリバックアップ制御装置を得ることを目的と
する。
【０００５】また、プログラムのバグなどによる暴走の
危険性をなくすことの出来るメモリバックアップ制御装
置を得ることを目的とする。
危険性をなくすことの出来るメモリバックアップ制御装
置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るメモリバ
ックアップ制御装置は、電源が供給されない未設定モー
ドと、通常動作モードおよびセルフリフレッシュモード
とを有する揮発性の記憶手段と、記憶手段へメイン電源
を供給するメイン電源供給回路と、記憶手段へバックア
ップ電源を供給するバックアップ電源供給回路と、メイ
ン電源供給回路とバックアップ電源供給回路により供給
される電源電圧の状態を検出する電圧検出回路と、メイ
ン電源供給回路またはバックアップ電源供給回路から記
憶手段への電源供給を切り換える電源供給切換回路と、
電圧検出回路が検出したバックアップ電源供給回路とメ
イン電源供給回路により供給される電源電圧の状態に応
じて電源供給切換回路を切換制御し、未設定モード時に
記憶手段への電源の供給をオフにする制御手段とを備え
るようにしたものである。
ックアップ制御装置は、電源が供給されない未設定モー
ドと、通常動作モードおよびセルフリフレッシュモード
とを有する揮発性の記憶手段と、記憶手段へメイン電源
を供給するメイン電源供給回路と、記憶手段へバックア
ップ電源を供給するバックアップ電源供給回路と、メイ
ン電源供給回路とバックアップ電源供給回路により供給
される電源電圧の状態を検出する電圧検出回路と、メイ
ン電源供給回路またはバックアップ電源供給回路から記
憶手段への電源供給を切り換える電源供給切換回路と、
電圧検出回路が検出したバックアップ電源供給回路とメ
イン電源供給回路により供給される電源電圧の状態に応
じて電源供給切換回路を切換制御し、未設定モード時に
記憶手段への電源の供給をオフにする制御手段とを備え
るようにしたものである。
【０００７】この発明に係るメモリバックアップ制御装
置は、電源の供給が初めて行われたときの電源供給切換
回路の初期状態を設定する初期設定回路と、初期設定回
路により電源供給切換回路の初期状態が設定されたと
き、記憶手段の状態を、記憶手段への電源供給が停止さ
れた未設定モードにする初期設定時未設定モード固定回
路を制御手段が備えるようにしたものである。
置は、電源の供給が初めて行われたときの電源供給切換
回路の初期状態を設定する初期設定回路と、初期設定回
路により電源供給切換回路の初期状態が設定されたと
き、記憶手段の状態を、記憶手段への電源供給が停止さ
れた未設定モードにする初期設定時未設定モード固定回
路を制御手段が備えるようにしたものである。
【０００８】この発明に係るメモリバックアップ制御装
置は、記憶手段の未設定モードまたはセルフリフレッシ
ュモードにおいて、所定の操作信号がオンになるとバッ
クアップ電源供給回路から記憶手段に対し行う電源供給
を停止するバックアップ電源供給停止回路と、所定の操
作信号がオンされると、電圧検出回路により検出したメ
イン電源の状態をもとにメイン電源の電圧低下を判定
し、判定結果に応じて記憶手段をセルフリフレッシュモ
ードへ移行させ、または電源供給切替回路を切換制御し
バックアップ電源供給回路から記憶手段への電源供給を
行うソフトウェア制御手段とを制御手段が備えるように
したものである。
置は、記憶手段の未設定モードまたはセルフリフレッシ
ュモードにおいて、所定の操作信号がオンになるとバッ
クアップ電源供給回路から記憶手段に対し行う電源供給
を停止するバックアップ電源供給停止回路と、所定の操
作信号がオンされると、電圧検出回路により検出したメ
イン電源の状態をもとにメイン電源の電圧低下を判定
し、判定結果に応じて記憶手段をセルフリフレッシュモ
ードへ移行させ、または電源供給切替回路を切換制御し
バックアップ電源供給回路から記憶手段への電源供給を
行うソフトウェア制御手段とを制御手段が備えるように
したものである。
【０００９】この発明に係るメモリバックアップ制御装
置は、記憶手段の通常動作モード時において、所定の操
作信号がオフになると起動し、記憶手段へ供給されてい
るメイン電源を所定時間経過後強制的に遮断する通常動
作時メイン電源遮断回路を制御手段が備え、ソフトウェ
ア制御手段は、所定の操作信号がオフになると、電源供
給切換回路を制御し、バックアップ電源供給回路による
記憶手段に対するバックアップ電源の供給を制御するよ
うにしたものである。
置は、記憶手段の通常動作モード時において、所定の操
作信号がオフになると起動し、記憶手段へ供給されてい
るメイン電源を所定時間経過後強制的に遮断する通常動
作時メイン電源遮断回路を制御手段が備え、ソフトウェ
ア制御手段は、所定の操作信号がオフになると、電源供
給切換回路を制御し、バックアップ電源供給回路による
記憶手段に対するバックアップ電源の供給を制御するよ
うにしたものである。
【００１０】この発明に係るメモリバックアップ制御装
置は、記憶手段のセルフリフレッシュモードにおいて、
記憶手段をバックアップしているバックアップ電源の電
圧低下が発生するとバックアップ電源を遮断し、記憶手
段をセルフリフレッシュモードから電源供給が停止され
た未設定モードへ移行させるバックアップ時未設定モー
ド遷移回路を制御手段が備えるようにしたものである。
置は、記憶手段のセルフリフレッシュモードにおいて、
記憶手段をバックアップしているバックアップ電源の電
圧低下が発生するとバックアップ電源を遮断し、記憶手
段をセルフリフレッシュモードから電源供給が停止され
た未設定モードへ移行させるバックアップ時未設定モー
ド遷移回路を制御手段が備えるようにしたものである。
【００１１】この発明に係るメモリバックアップ制御装
置は、所定の操作信号がオンされるとそれまで記憶手段
のバックアップが正常に行われていたか否かを判定する
機能を制御手段が備えるようにしたものである。
置は、所定の操作信号がオンされるとそれまで記憶手段
のバックアップが正常に行われていたか否かを判定する
機能を制御手段が備えるようにしたものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．この実施の形態では、車に搭載された車
両の各部を制御する車両制御回路の揮発性メモリ、特に
シンクロナスＤＲＡＭ（以下、ＳＤＲＡＭという）を用
いたメモリバックアップ制御装置として説明する。この
実施の形態１のメモリバックアップ制御装置では、ＳＤ
ＲＡＭはその動作モードにより未設定モードと通常動作
モードとセルフリフレッシュモードの３つの状態が存在
する。未設定モードとは初期化前のモード状態であり、
通常動作モードとはＣＤ−ＲＯＭドライブ装置によりＣ
Ｄ−ＲＯＭから読み出された制御プログラムがＳＤＲＡ
Ｍに正常に書き込み可能なようにモード設定が行われる
モード状態であり、セルフリフレッシュモードとはＳＤ
ＲＡＭがセルフリフレッシュ動作を行うモード状態であ
る。
ついて説明する。 実施の形態１．この実施の形態では、車に搭載された車
両の各部を制御する車両制御回路の揮発性メモリ、特に
シンクロナスＤＲＡＭ（以下、ＳＤＲＡＭという）を用
いたメモリバックアップ制御装置として説明する。この
実施の形態１のメモリバックアップ制御装置では、ＳＤ
ＲＡＭはその動作モードにより未設定モードと通常動作
モードとセルフリフレッシュモードの３つの状態が存在
する。未設定モードとは初期化前のモード状態であり、
通常動作モードとはＣＤ−ＲＯＭドライブ装置によりＣ
Ｄ−ＲＯＭから読み出された制御プログラムがＳＤＲＡ
Ｍに正常に書き込み可能なようにモード設定が行われる
モード状態であり、セルフリフレッシュモードとはＳＤ
ＲＡＭがセルフリフレッシュ動作を行うモード状態であ
る。
【００１３】また、この実施の形態１のメモリバックア
ップ制御装置は、ＳＤＲＡＭに未設定モードを設け、前
記ＳＤＲＡＭが動作していない未設定モード時にバック
アップ電源の供給を停止し、前記ＳＤＲＡＭの未設定モ
ード時のバックアップ電源供給による消費電流の増加を
抑制する。また、バックアップマイコンによらず前記バ
ックアップマイコンによる機能をハードウェア的な回路
構成により実現する。
ップ制御装置は、ＳＤＲＡＭに未設定モードを設け、前
記ＳＤＲＡＭが動作していない未設定モード時にバック
アップ電源の供給を停止し、前記ＳＤＲＡＭの未設定モ
ード時のバックアップ電源供給による消費電流の増加を
抑制する。また、バックアップマイコンによらず前記バ
ックアップマイコンによる機能をハードウェア的な回路
構成により実現する。
【００１４】図１は、この発明の実施の形態１のメモリ
バックアップ制御装置の構成を示すブロック図である。
図において、１はハードタイマ回路（通常動作時メイン
電源遮断回路）１Ａ、電源供給切替回路１Ｂ、メイン電
源オン／オフ回路１Ｃなどを含む制御回路（制御手段）
であり、バックアップ電源４により常時電源が供給され
る。また、この制御回路１は、メイン電源が供給される
ようになると“Ｌｏｗ”レベルのメイン３ＶＯＮ信号を
出力する。２はマイクロコンピュータ（制御手段、ソフ
トウェア制御手段）、３はメイン電源の状態である電圧
レベルを検知する電圧検知回路である。４はバックアッ
プリセット信号とバックアップ３Ｖとを出力するバック
アップ電源（バックアップ電源供給回路）、５は図示し
ていないバッテリに接続される＋Ｂ入力からメイン３Ｖ
電源を生成する第１電源（メイン電源供給回路）であ
る。６は揮発メモリでありこの実施の形態１ではＳＤＲ
ＡＭ（記憶手段）である。このＳＤＲＡＭ６には後述す
るＣＤ−ＲＯＭドライブ装置がＣＤ−ＲＯＭから読み込
んだ制御プログラムが記憶される。７はＣＫＥ制御回
路、８は前記メイン３Ｖ電源をオン／オフする第１スイ
ッチ回路、９はバックアップ３Ｖ電源をオン／オフする
第２スイッチ回路、１１はメインスイッチ回路、１２は
ＣＤ−ＲＯＭドライブ装置などへ電源を供給する第２電
源、１３は電源供給を必要とする前記ＣＤ−ＲＯＭドラ
イブ装置、各種機構などの各種回路である。１４はマイ
クロコンピュータ２と制御回路１とＳＤＲＡＭ６と各種
回路１３との間を接続するシステムバスである。ＡＣＣ
信号は、車両のアクセサリスイッチの状態に応じて出力
される信号であり、このＡＣＣ信号は通電状態で“Ｈｉ
ｇｈ”レベルとなる信号である。＋Ｂ入力はバッテリか
らの入力である。
バックアップ制御装置の構成を示すブロック図である。
図において、１はハードタイマ回路（通常動作時メイン
電源遮断回路）１Ａ、電源供給切替回路１Ｂ、メイン電
源オン／オフ回路１Ｃなどを含む制御回路（制御手段）
であり、バックアップ電源４により常時電源が供給され
る。また、この制御回路１は、メイン電源が供給される
ようになると“Ｌｏｗ”レベルのメイン３ＶＯＮ信号を
出力する。２はマイクロコンピュータ（制御手段、ソフ
トウェア制御手段）、３はメイン電源の状態である電圧
レベルを検知する電圧検知回路である。４はバックアッ
プリセット信号とバックアップ３Ｖとを出力するバック
アップ電源（バックアップ電源供給回路）、５は図示し
ていないバッテリに接続される＋Ｂ入力からメイン３Ｖ
電源を生成する第１電源（メイン電源供給回路）であ
る。６は揮発メモリでありこの実施の形態１ではＳＤＲ
ＡＭ（記憶手段）である。このＳＤＲＡＭ６には後述す
るＣＤ−ＲＯＭドライブ装置がＣＤ−ＲＯＭから読み込
んだ制御プログラムが記憶される。７はＣＫＥ制御回
路、８は前記メイン３Ｖ電源をオン／オフする第１スイ
ッチ回路、９はバックアップ３Ｖ電源をオン／オフする
第２スイッチ回路、１１はメインスイッチ回路、１２は
ＣＤ−ＲＯＭドライブ装置などへ電源を供給する第２電
源、１３は電源供給を必要とする前記ＣＤ−ＲＯＭドラ
イブ装置、各種機構などの各種回路である。１４はマイ
クロコンピュータ２と制御回路１とＳＤＲＡＭ６と各種
回路１３との間を接続するシステムバスである。ＡＣＣ
信号は、車両のアクセサリスイッチの状態に応じて出力
される信号であり、このＡＣＣ信号は通電状態で“Ｈｉ
ｇｈ”レベルとなる信号である。＋Ｂ入力はバッテリか
らの入力である。
【００１５】図２は、図１に示すハードタイマ回路１Ａ
の構成を示す回路図であり、図において２１はワンショ
ットパルス発生回路、２２はアナログタイマである。Ａ
ＣＣ＿ＯＮ信号は、ＡＣＣ ＯＮ（アクセサリスイッチ
のオン）でＡＣＣ信号が通電状態で“Ｈｉｇｈ”レベル
になると“Ｌｏｗ”レベルになる信号である。このハー
ドタイマ回路１Ａでは、ＡＣＣ信号がオフ（ＡＣＣ Ｏ
ＦＦ）になったときのＡＣＣ＿ＯＮ信号の“Ｈｉｇｈ”
レベルへの立ち上がりに同期してワンショットパルス発
生回路２１から出力されるスタートパルスによりアナロ
グタイマ２２が動作を開始する。このアナログタイマ２
２はＲＣにより設定された遅延時間後にタイマオフ信号
を発生させる。
の構成を示す回路図であり、図において２１はワンショ
ットパルス発生回路、２２はアナログタイマである。Ａ
ＣＣ＿ＯＮ信号は、ＡＣＣ ＯＮ（アクセサリスイッチ
のオン）でＡＣＣ信号が通電状態で“Ｈｉｇｈ”レベル
になると“Ｌｏｗ”レベルになる信号である。このハー
ドタイマ回路１Ａでは、ＡＣＣ信号がオフ（ＡＣＣ Ｏ
ＦＦ）になったときのＡＣＣ＿ＯＮ信号の“Ｈｉｇｈ”
レベルへの立ち上がりに同期してワンショットパルス発
生回路２１から出力されるスタートパルスによりアナロ
グタイマ２２が動作を開始する。このアナログタイマ２
２はＲＣにより設定された遅延時間後にタイマオフ信号
を発生させる。
【００１６】図３は電源供給切替回路１Ｂの構成を示す
回路図であり、図３において図１と同一または相当の部
分については同一の符号を付し説明を省略する。図にお
いて、３１はセット端子およびリセット端子を備えたＤ
フリップフロップ（バックアップ電源供給停止回路、バ
ックアップ時未設定モード遷移回路）であり、Ｄ入力端
子にはマイクロコンピュータ２の所定のポート出力（Ｂ
ｉｔ３０）が供給され、クロック入力端子にはマイクロ
コンピュータ２から書込み信号が入力される。さらにセ
ット入力端子にはバックアップ電源４からバックアップ
３Ｖが供給され、リセット入力端子には図４に示すバッ
クアップ電源のバックアップリセット信号または遅延回
路（バックアップ電源供給停止回路）３６により遅延さ
れたメイン３ＶＯＮ信号が供給される。３２はインバー
タ、３３はメイン３Ｖが通電状態になると制御回路１か
ら出力されるメイン３ＶＯＮ信号を制御するためのトラ
ンジスタである。ダイオード（初期設定時未設定モード
固定回路、バックアップ時未設定モード遷移回路）３４
およびダイオード（バックアップ電源供給停止回路）３
５は、バックアップリセット信号とメイン３ＶＯＮ信号
による前記Ｄフリップフロップ３１のリセットをそれぞ
れ有効にするためのものである。３６は遅延回路、３７
は制御端子を備えたバッファ回路である。このバッファ
回路３７は、後述する実施の形態２において、ＡＣＣ
ＯＮによるシステム起動時に、それまで正常にバックア
ップが行われていたか否かを判定するための信号＋Ｂ＿
ＤＯＷＮ＊をポート（Ｂｉｔ３０）へ出力するためのも
のである。
回路図であり、図３において図１と同一または相当の部
分については同一の符号を付し説明を省略する。図にお
いて、３１はセット端子およびリセット端子を備えたＤ
フリップフロップ（バックアップ電源供給停止回路、バ
ックアップ時未設定モード遷移回路）であり、Ｄ入力端
子にはマイクロコンピュータ２の所定のポート出力（Ｂ
ｉｔ３０）が供給され、クロック入力端子にはマイクロ
コンピュータ２から書込み信号が入力される。さらにセ
ット入力端子にはバックアップ電源４からバックアップ
３Ｖが供給され、リセット入力端子には図４に示すバッ
クアップ電源のバックアップリセット信号または遅延回
路（バックアップ電源供給停止回路）３６により遅延さ
れたメイン３ＶＯＮ信号が供給される。３２はインバー
タ、３３はメイン３Ｖが通電状態になると制御回路１か
ら出力されるメイン３ＶＯＮ信号を制御するためのトラ
ンジスタである。ダイオード（初期設定時未設定モード
固定回路、バックアップ時未設定モード遷移回路）３４
およびダイオード（バックアップ電源供給停止回路）３
５は、バックアップリセット信号とメイン３ＶＯＮ信号
による前記Ｄフリップフロップ３１のリセットをそれぞ
れ有効にするためのものである。３６は遅延回路、３７
は制御端子を備えたバッファ回路である。このバッファ
回路３７は、後述する実施の形態２において、ＡＣＣ
ＯＮによるシステム起動時に、それまで正常にバックア
ップが行われていたか否かを判定するための信号＋Ｂ＿
ＤＯＷＮ＊をポート（Ｂｉｔ３０）へ出力するためのも
のである。
【００１７】図４はバックアップ電源４の構成を示す回
路図であり、図において、４１は車両に搭載されたバッ
テリから供給される１２Ｖ電源から３Ｖのバックアップ
３Ｖ電源を生成するレギュレータ、４２は前記バックア
ップ３Ｖ電源からバックアップリセット信号を生成する
リセットＩＣ（初期設定回路、バックアップ時未設定モ
ード遷移回路）である。リセットＩＣ４２は、バックア
ップ３Ｖの値が、ＳＤＲＡＭ６のバックアップ保証限界
値３Ｖで“Ｌｏｗ”レベルへ立ち下がり、３．２Ｖで
“Ｈｉｇｈ”レベルへ立ち上がるバックアップリセット
信号を発生させる。このバックアップ電源４は、電源供
給切替回路１ＢとＳＤＲＡＭ６のバックアップ用のバッ
クアップ３Ｖ電源を生成するものである。リセットＩＣ
４２は、電源供給切替回路１Ｂの初期状態を設定するも
のであり、そのリセット電圧はＳＤＲＡＭ６のバックア
ップ保証限界値に設定しておくことで、バックアップ３
Ｖ電源の電圧低下によるＳＤＲＡＭ６の不要な書き換わ
りによるプログラムの暴走を防止する。
路図であり、図において、４１は車両に搭載されたバッ
テリから供給される１２Ｖ電源から３Ｖのバックアップ
３Ｖ電源を生成するレギュレータ、４２は前記バックア
ップ３Ｖ電源からバックアップリセット信号を生成する
リセットＩＣ（初期設定回路、バックアップ時未設定モ
ード遷移回路）である。リセットＩＣ４２は、バックア
ップ３Ｖの値が、ＳＤＲＡＭ６のバックアップ保証限界
値３Ｖで“Ｌｏｗ”レベルへ立ち下がり、３．２Ｖで
“Ｈｉｇｈ”レベルへ立ち上がるバックアップリセット
信号を発生させる。このバックアップ電源４は、電源供
給切替回路１ＢとＳＤＲＡＭ６のバックアップ用のバッ
クアップ３Ｖ電源を生成するものである。リセットＩＣ
４２は、電源供給切替回路１Ｂの初期状態を設定するも
のであり、そのリセット電圧はＳＤＲＡＭ６のバックア
ップ保証限界値に設定しておくことで、バックアップ３
Ｖ電源の電圧低下によるＳＤＲＡＭ６の不要な書き換わ
りによるプログラムの暴走を防止する。
【００１８】図５は、メイン電源オン／オフ回路１Ｃの
構成を示すブロック図であり、図５において図１と同一
または相当の部分については同一の符号を付し説明を省
略する。図において、５１はセット端子およびリセット
端子を備えたＤフリップフロップ（初期設定時未設定モ
ード固定回路、バックアップ時未設定モード遷移回路）
であり、Ｄ入力端子にはマイクロコンピュータ２の所定
のポート出力（Ｂｉｔ３１）が供給され、クロック入力
端子には前記マイクロコンピュータ２から出力される書
込み信号が供給される。さらにセット入力端子にはＡＣ
Ｃ＿ＯＮ信号が供給され、リセット入力端子にはバック
アップリセット信号またはタイマオフ信号が供給され
る。５２および５３はバックアップリセット信号または
タイマオフ信号による前記Ｄフリップフロップ５１のリ
セットを有効にするためのダイオードである。
構成を示すブロック図であり、図５において図１と同一
または相当の部分については同一の符号を付し説明を省
略する。図において、５１はセット端子およびリセット
端子を備えたＤフリップフロップ（初期設定時未設定モ
ード固定回路、バックアップ時未設定モード遷移回路）
であり、Ｄ入力端子にはマイクロコンピュータ２の所定
のポート出力（Ｂｉｔ３１）が供給され、クロック入力
端子には前記マイクロコンピュータ２から出力される書
込み信号が供給される。さらにセット入力端子にはＡＣ
Ｃ＿ＯＮ信号が供給され、リセット入力端子にはバック
アップリセット信号またはタイマオフ信号が供給され
る。５２および５３はバックアップリセット信号または
タイマオフ信号による前記Ｄフリップフロップ５１のリ
セットを有効にするためのダイオードである。
【００１９】このメイン電源オン／オフ回路１Ｃでは、
車両の電源オン時には、ＡＣＣ＿ＯＮ信号が“Ｌｏｗ”
レベルとなり、Ｄフリップフロップ５１はセットされる
ことから、Ｑ出力は“Ｈｉｇｈ”レベルとなり、メイン
スイッチ回路１１は導通状態となり、メイン電源が供給
される。また、電源オフ時には、ＡＣＣ＿ＯＮ信号が
“Ｈｉｇｈ”レベルとなり、Ｄフリップフロップ５１は
ポート出力（Ｂｉｔ３１）の書き込みが許可され、ポー
ト出力（Ｂｉｔ３１）を、前記書込み信号により書き込
むことでＱ出力は“Ｌｏｗ”レベルとなり、メインスイ
ッチ回路１１は非導通状態となり、メイン電源の供給が
停止する。なお、この場合、ＡＣＣ＿ＯＮ信号が“Ｈｉ
ｇｈ”レベルとなったときからハードタイマ回路１Ａの
設定時間が経過するまでの間に前記ポート出力（Ｂｉｔ
３１）の書き込みが行われなかった場合には、前記ハー
ドタイマ回路１Ａから前記設定時間経過後出力されるタ
イマオフ信号によりＤフリップフロップ５１はリセット
され、メインスイッチ回路１１は非導通状態となり、メ
イン電源の供給が強制的に停止する。なお、バックアッ
プリセット信号によりＤフリップフロップ５１をリセッ
トする回路構成になっているのは、このシステムに対し
初めて電源の投入を行なった場合に確実にＤフリップフ
ロップ５１をリセットすることで、不用意にメインスイ
ッチ回路１１が導通し、メイン電源が供給される状態を
回避するためのものである。
車両の電源オン時には、ＡＣＣ＿ＯＮ信号が“Ｌｏｗ”
レベルとなり、Ｄフリップフロップ５１はセットされる
ことから、Ｑ出力は“Ｈｉｇｈ”レベルとなり、メイン
スイッチ回路１１は導通状態となり、メイン電源が供給
される。また、電源オフ時には、ＡＣＣ＿ＯＮ信号が
“Ｈｉｇｈ”レベルとなり、Ｄフリップフロップ５１は
ポート出力（Ｂｉｔ３１）の書き込みが許可され、ポー
ト出力（Ｂｉｔ３１）を、前記書込み信号により書き込
むことでＱ出力は“Ｌｏｗ”レベルとなり、メインスイ
ッチ回路１１は非導通状態となり、メイン電源の供給が
停止する。なお、この場合、ＡＣＣ＿ＯＮ信号が“Ｈｉ
ｇｈ”レベルとなったときからハードタイマ回路１Ａの
設定時間が経過するまでの間に前記ポート出力（Ｂｉｔ
３１）の書き込みが行われなかった場合には、前記ハー
ドタイマ回路１Ａから前記設定時間経過後出力されるタ
イマオフ信号によりＤフリップフロップ５１はリセット
され、メインスイッチ回路１１は非導通状態となり、メ
イン電源の供給が強制的に停止する。なお、バックアッ
プリセット信号によりＤフリップフロップ５１をリセッ
トする回路構成になっているのは、このシステムに対し
初めて電源の投入を行なった場合に確実にＤフリップフ
ロップ５１をリセットすることで、不用意にメインスイ
ッチ回路１１が導通し、メイン電源が供給される状態を
回避するためのものである。
【００２０】図６は、メモリコントローラ（マイクロコ
ンピュータ２）のＣＫＥ端子状態とポートの状態とによ
りＳＤＲＡＭ６のＣＫＥ状態を決定し、メモリコントロ
ーラ未設定状態のＣＫＥ端子状態にかかわらずＳＤＲＡ
Ｍ６のＣＫＥを固定可能にするＣＫＥ制御回路７の構成
を示す回路図である。図において、６１はセット端子お
よびリセット端子を備えたＤフリップフロップ、６２は
ＡＮＤ回路、６３はＯＲ回路である。Ｄフリップフロッ
プ６１のＤ入力端子にはマイクロコンピュータ２から所
定のポート出力（Ｂｉｔ２９）が供給され、クロック入
力端子にはマイクロコンピュータ２から書込み信号が入
力され、さらにセット入力端子にはメモリ電源が供給さ
れ、リセット入力端子にはＯＲ回路６３の出力が供給さ
れる。
ンピュータ２）のＣＫＥ端子状態とポートの状態とによ
りＳＤＲＡＭ６のＣＫＥ状態を決定し、メモリコントロ
ーラ未設定状態のＣＫＥ端子状態にかかわらずＳＤＲＡ
Ｍ６のＣＫＥを固定可能にするＣＫＥ制御回路７の構成
を示す回路図である。図において、６１はセット端子お
よびリセット端子を備えたＤフリップフロップ、６２は
ＡＮＤ回路、６３はＯＲ回路である。Ｄフリップフロッ
プ６１のＤ入力端子にはマイクロコンピュータ２から所
定のポート出力（Ｂｉｔ２９）が供給され、クロック入
力端子にはマイクロコンピュータ２から書込み信号が入
力され、さらにセット入力端子にはメモリ電源が供給さ
れ、リセット入力端子にはＯＲ回路６３の出力が供給さ
れる。
【００２１】図７は、このＣＫＥ制御回路７の動作を示
すタイミングチャートであり、時刻ｔ０から時刻ｔ１直
前までの間は、電源投入後のシステムリセット期間であ
り、このＣＫＥ制御回路７の出力するＳＤＲＡＭ６のＣ
ＫＥ信号は、“Ｌｏｗ”レベルのシステムリセット信号
によりＤフリップフロップ６１がリセットされている状
態であることからＬｏｗレベルを保持している。この時
刻ｔ０から時刻ｔ１直前までの間はセルフリフレッシュ
モードを維持している期間である。時刻ｔ１になると、
システムリセットが解除されシステムリセット信号が
“Ｈｉｇｈ”レベルへ立ち上がることからＤフリップフ
ロップ６１のリセット状態が解除される。時刻ｔ１から
時刻ｔ２直前までの間は、Ｄフリップフロップ６１は前
記リセット状態を保持しており、ＳＤＲＡＭ６のセルフ
リフレッシュモードを維持している。
すタイミングチャートであり、時刻ｔ０から時刻ｔ１直
前までの間は、電源投入後のシステムリセット期間であ
り、このＣＫＥ制御回路７の出力するＳＤＲＡＭ６のＣ
ＫＥ信号は、“Ｌｏｗ”レベルのシステムリセット信号
によりＤフリップフロップ６１がリセットされている状
態であることからＬｏｗレベルを保持している。この時
刻ｔ０から時刻ｔ１直前までの間はセルフリフレッシュ
モードを維持している期間である。時刻ｔ１になると、
システムリセットが解除されシステムリセット信号が
“Ｈｉｇｈ”レベルへ立ち上がることからＤフリップフ
ロップ６１のリセット状態が解除される。時刻ｔ１から
時刻ｔ２直前までの間は、Ｄフリップフロップ６１は前
記リセット状態を保持しており、ＳＤＲＡＭ６のセルフ
リフレッシュモードを維持している。
【００２２】時刻ｔ２は、メモリコントローラモード設
定後、ポート出力（Ｂｉｔ２９）によりＳＤＲＡＭ６の
セルフモードが解除されるタイミングである。この時刻
ｔ２では、メモリコントローラＣＫＥは“Ｈｉｇｈ”レ
ベルとなっており、また、ポート出力（Ｂｉｔ２９）が
“Ｈｉｇｈ”レベルとなっており、書込み信号の立ち上
がりにより前記ポート出力（Ｂｉｔ２９）の“Ｈｉｇ
ｈ”レベルが読み込まれてＤフリップフロップ６１のＱ
出力は“Ｈｉｇｈ”レベルへ立ち上がる。そして、この
ときメモリコントローラＣＫＥは“Ｈｉｇｈ”レベルと
なっていることから、ＡＮＤ回路６２の出力であるＳＤ
ＲＡＭ６のＣＫＥ信号は、Ｄフリップフロップ６１のＱ
出力の“Ｈｉｇｈ”レベルへの立ち上がりと同時に“Ｈ
ｉｇｈ”レベルへ立ち上がる。
定後、ポート出力（Ｂｉｔ２９）によりＳＤＲＡＭ６の
セルフモードが解除されるタイミングである。この時刻
ｔ２では、メモリコントローラＣＫＥは“Ｈｉｇｈ”レ
ベルとなっており、また、ポート出力（Ｂｉｔ２９）が
“Ｈｉｇｈ”レベルとなっており、書込み信号の立ち上
がりにより前記ポート出力（Ｂｉｔ２９）の“Ｈｉｇ
ｈ”レベルが読み込まれてＤフリップフロップ６１のＱ
出力は“Ｈｉｇｈ”レベルへ立ち上がる。そして、この
ときメモリコントローラＣＫＥは“Ｈｉｇｈ”レベルと
なっていることから、ＡＮＤ回路６２の出力であるＳＤ
ＲＡＭ６のＣＫＥ信号は、Ｄフリップフロップ６１のＱ
出力の“Ｈｉｇｈ”レベルへの立ち上がりと同時に“Ｈ
ｉｇｈ”レベルへ立ち上がる。
【００２３】時刻ｔ２から時刻ｔ３の間はＳＤＲＡＭ６
のセルフリフレッシュモード解除期間であり、時刻ｔ３
になると、メモリコントローラＣＫＥが“Ｌｏｗ”レベ
ルへ立ち下がることからＡＮＤ回路６２の出力が“Ｌｏ
ｗ”レベルへ変化し、ＳＤＲＡＭ６のＣＫＥ信号は“Ｌ
ｏｗ”レベルへ変化し、ＳＤＲＡＭ６のＣＫＥ信号はマ
スクされる。時刻ｔ４は、ポート入力（Ｂｉｔ２９）が
“Ｌｏｗ”レベルであって、書込み信号が立ち上がるタ
イミングであり、この書込み信号の立ち上がるタイミン
グで、ポート入力（Ｂｉｔ２９）の“Ｌｏｗ”レベルが
読み込まれ、Ｄフリップフロップ６１のＱ出力は“Ｌｏ
ｗ”レベルへ変化する。
のセルフリフレッシュモード解除期間であり、時刻ｔ３
になると、メモリコントローラＣＫＥが“Ｌｏｗ”レベ
ルへ立ち下がることからＡＮＤ回路６２の出力が“Ｌｏ
ｗ”レベルへ変化し、ＳＤＲＡＭ６のＣＫＥ信号は“Ｌ
ｏｗ”レベルへ変化し、ＳＤＲＡＭ６のＣＫＥ信号はマ
スクされる。時刻ｔ４は、ポート入力（Ｂｉｔ２９）が
“Ｌｏｗ”レベルであって、書込み信号が立ち上がるタ
イミングであり、この書込み信号の立ち上がるタイミン
グで、ポート入力（Ｂｉｔ２９）の“Ｌｏｗ”レベルが
読み込まれ、Ｄフリップフロップ６１のＱ出力は“Ｌｏ
ｗ”レベルへ変化する。
【００２４】次に動作について説明する。図８のモード
遷移図に示すように、この実施の形態ではＳＤＲＡＭ６
には未設定モードＭ１と通常動作モードＭ２とセルフリ
フレッシュモードＭ３の三つのモードが存在する。ＳＤ
ＲＡＭ６は、未設定モード状態Ｍ１において電源がオン
（ＡＣＣ ＯＮ）されると通常動作モードＭ２へ移行
し、また、この通常動作モードＭ２において電源がオフ
（ＡＣＣ ＯＦＦ）され、ハードタイマ回路１Ａがタイ
ムアップすると、未設定モードＭ１へ戻る。この未設定
モードＭ１ではＳＤＲＡＭ６への電力供給は行われな
い。また、通常動作モードＭ２において、電源がオフ
（ＡＣＣ ＯＦＦ）され、ハードタイマ回路１Ａがタイ
ムアップするまでの間にＡＣＣ＿ＩＮＴ＊割込みが発生
するとセルフリフレッシュモードＭ３へ移行する。この
セルフリフレッシュモードＭ３では、ＳＤＲＡＭ６はバ
ックアップ電源４によりバックアップされており、また
このセルフリフレッシュモードＭ３において、電源がオ
ン（ＡＣＣ ＯＮ）されると通常動作モードＭ２へ移行
する。このセルフリフレッシュモードＭ３においてＳＤ
ＲＡＭ６をバックアップしているバックアップ電源４の
電圧が低下すると、マイクロコンピュータ２も動作を停
止し、ＳＤＲＡＭ６は電源が供給されていない未設定モ
ードＭ１へ移行する。
遷移図に示すように、この実施の形態ではＳＤＲＡＭ６
には未設定モードＭ１と通常動作モードＭ２とセルフリ
フレッシュモードＭ３の三つのモードが存在する。ＳＤ
ＲＡＭ６は、未設定モード状態Ｍ１において電源がオン
（ＡＣＣ ＯＮ）されると通常動作モードＭ２へ移行
し、また、この通常動作モードＭ２において電源がオフ
（ＡＣＣ ＯＦＦ）され、ハードタイマ回路１Ａがタイ
ムアップすると、未設定モードＭ１へ戻る。この未設定
モードＭ１ではＳＤＲＡＭ６への電力供給は行われな
い。また、通常動作モードＭ２において、電源がオフ
（ＡＣＣ ＯＦＦ）され、ハードタイマ回路１Ａがタイ
ムアップするまでの間にＡＣＣ＿ＩＮＴ＊割込みが発生
するとセルフリフレッシュモードＭ３へ移行する。この
セルフリフレッシュモードＭ３では、ＳＤＲＡＭ６はバ
ックアップ電源４によりバックアップされており、また
このセルフリフレッシュモードＭ３において、電源がオ
ン（ＡＣＣ ＯＮ）されると通常動作モードＭ２へ移行
する。このセルフリフレッシュモードＭ３においてＳＤ
ＲＡＭ６をバックアップしているバックアップ電源４の
電圧が低下すると、マイクロコンピュータ２も動作を停
止し、ＳＤＲＡＭ６は電源が供給されていない未設定モ
ードＭ１へ移行する。
【００２５】次に、この実施の形態のメモリバックアッ
プ制御装置における動作を、＋Ｂ入力へ初めて接続した
ときの初回電源接続時、ＡＣＣ ＯＮによるシステム起
動時、ＡＣＣ ＯＦＦによるシステム終了時の各場合に
分けて説明する。先ず、初回電源接続時の動作について
説明する。この初回電源接続時は、このシステムを初め
てバッテリの車両１２Ｖ電源へ接続したときであり、バ
ックアップ３Ｖが０Ｖから３Ｖへ立ち上がってくるので
図４に示すようにバックアップリセット信号が発生す
る。この結果、図３に示す電源供給切替回路１Ｂのダイ
オード３４を経由してＤフリップフロップ３１がリセッ
トされ、第２スイッチ回路９が非導通状態に固定され
る。また、メインスイッチ回路１１も非導通状態となっ
ておりメイン３Ｖおよびメイン３ＶＯＮ信号も出力され
ておらず、メモリ３Ｖ電源としては電圧がない状態であ
り、ＳＤＲＡＭ６は未設定モード状態となっている。
プ制御装置における動作を、＋Ｂ入力へ初めて接続した
ときの初回電源接続時、ＡＣＣ ＯＮによるシステム起
動時、ＡＣＣ ＯＦＦによるシステム終了時の各場合に
分けて説明する。先ず、初回電源接続時の動作について
説明する。この初回電源接続時は、このシステムを初め
てバッテリの車両１２Ｖ電源へ接続したときであり、バ
ックアップ３Ｖが０Ｖから３Ｖへ立ち上がってくるので
図４に示すようにバックアップリセット信号が発生す
る。この結果、図３に示す電源供給切替回路１Ｂのダイ
オード３４を経由してＤフリップフロップ３１がリセッ
トされ、第２スイッチ回路９が非導通状態に固定され
る。また、メインスイッチ回路１１も非導通状態となっ
ておりメイン３Ｖおよびメイン３ＶＯＮ信号も出力され
ておらず、メモリ３Ｖ電源としては電圧がない状態であ
り、ＳＤＲＡＭ６は未設定モード状態となっている。
【００２６】次に、ＡＣＣ ＯＮによるシステム起動時
の動作について説明する。図９は、この発明の実施の形
態１のメモリバックアップ制御装置におけるシステム起
動時の動作を示すフローチャートである。なお、このシ
ステム起動時にはＳＤＲＡＭ６はセルフリフレッシュモ
ードＭ３または未設定モードＭ１であり、セルフリフレ
ッシュモードＭ３の場合にはＳＤＲＡＭ６はバックアッ
プ電源４からのバックアップ３Ｖ電源によりバックアッ
プされている。また、未設定モードＭ１であるときには
ＳＤＲＡＭ６には電源は供給されていない。これらの場
合におけるシステム起動時の動作は、図８ではセルフリ
フレッシュモードＭ３から通常動作モードＭ２へのモー
ド状態の遷移、または未設定モードＭ１から通常動作モ
ードＭ２へのモード状態の遷移として示されている。
の動作について説明する。図９は、この発明の実施の形
態１のメモリバックアップ制御装置におけるシステム起
動時の動作を示すフローチャートである。なお、このシ
ステム起動時にはＳＤＲＡＭ６はセルフリフレッシュモ
ードＭ３または未設定モードＭ１であり、セルフリフレ
ッシュモードＭ３の場合にはＳＤＲＡＭ６はバックアッ
プ電源４からのバックアップ３Ｖ電源によりバックアッ
プされている。また、未設定モードＭ１であるときには
ＳＤＲＡＭ６には電源は供給されていない。これらの場
合におけるシステム起動時の動作は、図８ではセルフリ
フレッシュモードＭ３から通常動作モードＭ２へのモー
ド状態の遷移、または未設定モードＭ１から通常動作モ
ードＭ２へのモード状態の遷移として示されている。
【００２７】先ず、セルフリフレッシュモードＭ３から
通常動作モードＭ２への遷移について説明すると、ＡＣ
Ｃ ＯＮ（車両のアクセサリスイッチのオン操作）によ
りＡＣＣ信号が出力される。このＡＣＣ信号は “Ｌｏ
ｗ”レベルの通電状態を示している。このＡＣＣ信号に
応じてＬｏｗレベルになるＡＣＣ＿ＯＮ信号が出力さ
れ、これにより図５に示すメイン電源オン／オフ回路１
ＣのＤフリップフロップ５１がセットされる。Ｄフリッ
プフロップ５１がセットされることで、Ｄフリップフロ
ップ５１のＱ出力端子には“Ｈｉｇｈ”レベルが出力さ
れ、メインスイッチ回路１１は導通状態となり、＋Ｂ入
力からメイン電源が供給され、メイン電源がオンとなる
（ステップＳＴ１）。このメイン電源が供給されること
で一定期間システムリセット信号が出力され、その後、
システムリセットは解除され（ステップＳＴ２）、これ
により、マイクロコンピュータ２は動作を開始する。
通常動作モードＭ２への遷移について説明すると、ＡＣ
Ｃ ＯＮ（車両のアクセサリスイッチのオン操作）によ
りＡＣＣ信号が出力される。このＡＣＣ信号は “Ｌｏ
ｗ”レベルの通電状態を示している。このＡＣＣ信号に
応じてＬｏｗレベルになるＡＣＣ＿ＯＮ信号が出力さ
れ、これにより図５に示すメイン電源オン／オフ回路１
ＣのＤフリップフロップ５１がセットされる。Ｄフリッ
プフロップ５１がセットされることで、Ｄフリップフロ
ップ５１のＱ出力端子には“Ｈｉｇｈ”レベルが出力さ
れ、メインスイッチ回路１１は導通状態となり、＋Ｂ入
力からメイン電源が供給され、メイン電源がオンとなる
（ステップＳＴ１）。このメイン電源が供給されること
で一定期間システムリセット信号が出力され、その後、
システムリセットは解除され（ステップＳＴ２）、これ
により、マイクロコンピュータ２は動作を開始する。
【００２８】また、メイン電源がオンすることで、制御
回路１から電源供給切替回路１Ｂへ“Ｌｏｗ”レベルの
メイン３ＶＯＮ信号が供給される。第１スイッチ回路８
は前記メイン３ＶＯＮ信号により導通状態になり、メイ
ン３Ｖ電源がメモリ３Ｖ電源としてＳＤＲＡＭ６へ供給
される。一方、前記メイン３ＶＯＮ信号は、遅延回路３
６とダイオード３５とを介してＤフリップフロップ３１
のリセット端子へ供給され、Ｄフリップフロップ３１を
リセット状態にし、ＱＮ出力端子からは“Ｈｉｇｈ”レ
ベルが出力され、第２スイッチ回路９を非導通状態にし
て、バックアップ電源４からのバックアップ３Ｖ電源に
よるＳＤＲＡＭ６への電源供給を停止した状態にする
（ステップＳＴ３）。なお、このときＤフリップフロッ
プ３１のＱ出力端子からは“Ｌｏｗ”レベルが出力され
ており、トランジスタ３３は導通状態となっている。
回路１から電源供給切替回路１Ｂへ“Ｌｏｗ”レベルの
メイン３ＶＯＮ信号が供給される。第１スイッチ回路８
は前記メイン３ＶＯＮ信号により導通状態になり、メイ
ン３Ｖ電源がメモリ３Ｖ電源としてＳＤＲＡＭ６へ供給
される。一方、前記メイン３ＶＯＮ信号は、遅延回路３
６とダイオード３５とを介してＤフリップフロップ３１
のリセット端子へ供給され、Ｄフリップフロップ３１を
リセット状態にし、ＱＮ出力端子からは“Ｈｉｇｈ”レ
ベルが出力され、第２スイッチ回路９を非導通状態にし
て、バックアップ電源４からのバックアップ３Ｖ電源に
よるＳＤＲＡＭ６への電源供給を停止した状態にする
（ステップＳＴ３）。なお、このときＤフリップフロッ
プ３１のＱ出力端子からは“Ｌｏｗ”レベルが出力され
ており、トランジスタ３３は導通状態となっている。
【００２９】前記ステップＳＴ２においてマイクロコン
ピュータ２が動作を開始するとソフトウェア動作が開始
され、マイクロコンピュータ２は、電圧検知回路３から
出力される電圧検知結果である割込み信号ＢＡＴＴ＿Ｎ
ＭＩ＊を判定する（ステップＳＴ４）。この割込み信号
ＢＡＴＴ＿ＮＭＩ＊は、電圧検知回路３における＋Ｂ入
力の電圧レベルが所定値を超えているか否かの判定結果
に応じた信号であり、前記所定値を超えていれば
“１”、超えていなければ“０”となる。この結果、＋
Ｂ入力の電圧レベルが所定値を超えていれば、図６に示
すＣＫＥ制御回路７のＤフリップフロップ６１のＤ入力
端子へマイクロコンピュータ２から供給するポート出力
（Ｂｉｔ２９）を図７の（ハ）に示すように“Ｈｉｇ
ｈ”レベルへ固定するとともに、同図（ニ）に示すよう
に時刻ｔ２において書込み信号をＤフリップフロップ６
１のクロック入力端子へ出力する。この結果、ステップ
ＳＴ１においてメイン電源がオンされた時刻ｔ０から維
持されていたＳＤＲＡＭ６のセルフリフレッシュモード
は、時刻ｔ２において解除される（ステップＳＴ５）。
続いて、全バンクプリチャージが実行され（ステップＳ
Ｔ６）、リフレッシュカウンタを短かめに設定し（ステ
ップＳＴ７）、オートリフレッシュを実行し（ステップ
ＳＴ８）、さらにモードレジスタを設定し（ステップＳ
Ｔ９）、リフレッシュカウンタを通常に設定し（ステッ
プＳＴ１０）、通常動作モードＭ２へ移行する。なお、
ステップＳＴ５からステップＳＴ１０までの処理期間は
割り込みが禁止されている。
ピュータ２が動作を開始するとソフトウェア動作が開始
され、マイクロコンピュータ２は、電圧検知回路３から
出力される電圧検知結果である割込み信号ＢＡＴＴ＿Ｎ
ＭＩ＊を判定する（ステップＳＴ４）。この割込み信号
ＢＡＴＴ＿ＮＭＩ＊は、電圧検知回路３における＋Ｂ入
力の電圧レベルが所定値を超えているか否かの判定結果
に応じた信号であり、前記所定値を超えていれば
“１”、超えていなければ“０”となる。この結果、＋
Ｂ入力の電圧レベルが所定値を超えていれば、図６に示
すＣＫＥ制御回路７のＤフリップフロップ６１のＤ入力
端子へマイクロコンピュータ２から供給するポート出力
（Ｂｉｔ２９）を図７の（ハ）に示すように“Ｈｉｇ
ｈ”レベルへ固定するとともに、同図（ニ）に示すよう
に時刻ｔ２において書込み信号をＤフリップフロップ６
１のクロック入力端子へ出力する。この結果、ステップ
ＳＴ１においてメイン電源がオンされた時刻ｔ０から維
持されていたＳＤＲＡＭ６のセルフリフレッシュモード
は、時刻ｔ２において解除される（ステップＳＴ５）。
続いて、全バンクプリチャージが実行され（ステップＳ
Ｔ６）、リフレッシュカウンタを短かめに設定し（ステ
ップＳＴ７）、オートリフレッシュを実行し（ステップ
ＳＴ８）、さらにモードレジスタを設定し（ステップＳ
Ｔ９）、リフレッシュカウンタを通常に設定し（ステッ
プＳＴ１０）、通常動作モードＭ２へ移行する。なお、
ステップＳＴ５からステップＳＴ１０までの処理期間は
割り込みが禁止されている。
【００３０】ステップＳＴ４において、＋Ｂ入力の電圧
レベルが所定値を超えていなければ、＋Ｂ入力の電源電
圧が低下しているとみなし、セルフリフレッシュモード
Ｍ３を解除せず図１０に示すステップＳＴ３２へ進む。
ステップＳＴ３２では、バックアップレジスタに“１”
を設定し、バックアップ電源４のバックアップ３Ｖ電源
によるバックアップを可能にするようにマイクロコンピ
ュータ２が制御を行う。このときのマイクロコンピュー
タ２の動作は、ポート出力（Ｂｉｔ３０）へ“Ｈｉｇ
ｈ”レベルを出力し、図３の電源供給切替回路１ＢのＤ
フリップフロップ３１のＤ入力端子へ供給するととも
に、書込み信号を前記Ｄフリップフロップ３１のクロッ
ク入力端子へ供給する。そして、第２スイッチ回路９を
導通状態にして、メイン３Ｖ電源とともにバックアップ
３Ｖ電源からもＳＤＲＡＭ６へメモリ３Ｖ電源を供給す
る。続いてパワーダウンレジスタへ“０”を設定し（ス
テップＳＴ３３）、さらに電源電圧が低下している＋Ｂ
入力の電圧レベルが復帰するのを待つためのウェイト処
理を実行し（ステップＳＴ３４）、システム復帰処理を
実行して（ステップＳＴ３５）、図９に示すステップＳ
Ｔ４へ戻る。
レベルが所定値を超えていなければ、＋Ｂ入力の電源電
圧が低下しているとみなし、セルフリフレッシュモード
Ｍ３を解除せず図１０に示すステップＳＴ３２へ進む。
ステップＳＴ３２では、バックアップレジスタに“１”
を設定し、バックアップ電源４のバックアップ３Ｖ電源
によるバックアップを可能にするようにマイクロコンピ
ュータ２が制御を行う。このときのマイクロコンピュー
タ２の動作は、ポート出力（Ｂｉｔ３０）へ“Ｈｉｇ
ｈ”レベルを出力し、図３の電源供給切替回路１ＢのＤ
フリップフロップ３１のＤ入力端子へ供給するととも
に、書込み信号を前記Ｄフリップフロップ３１のクロッ
ク入力端子へ供給する。そして、第２スイッチ回路９を
導通状態にして、メイン３Ｖ電源とともにバックアップ
３Ｖ電源からもＳＤＲＡＭ６へメモリ３Ｖ電源を供給す
る。続いてパワーダウンレジスタへ“０”を設定し（ス
テップＳＴ３３）、さらに電源電圧が低下している＋Ｂ
入力の電圧レベルが復帰するのを待つためのウェイト処
理を実行し（ステップＳＴ３４）、システム復帰処理を
実行して（ステップＳＴ３５）、図９に示すステップＳ
Ｔ４へ戻る。
【００３１】次に、未設定モードＭ１から通常動作モー
ドＭ２へのモード状態の遷移について説明する。この場
合の動作も、前記セルフリフレッシュモードＭ３から通
常動作モードＭ２へのモード状態の遷移の説明で使用し
た図９と同一のフローチャートに従う。
ドＭ２へのモード状態の遷移について説明する。この場
合の動作も、前記セルフリフレッシュモードＭ３から通
常動作モードＭ２へのモード状態の遷移の説明で使用し
た図９と同一のフローチャートに従う。
【００３２】この結果、ＡＣＣ ＯＮによるシステム起
動時に＋Ｂ入力の電圧レベルが正常であれば未設定モー
ドＭ１であるかセルフリフレッシュモードＭ３であるか
にかかわらずセルフリフレッシュモードＭ３を解除し、
ステップＳＴ６からステップＳＴ１０までの処理を行
い、通常動作モードＭ２に移行し、ＳＤＲＡＭ６にはメ
イン３Ｖから電源の供給を行い、またＡＣＣ ＯＮによ
り＋Ｂ入力の電圧レベルが一時的に低下するなど＋Ｂ入
力の電圧レベルが正常でなければ前記ステップＳＴ３４
のウェイト処理により前記電圧レベルが正常になるのを
待ってからセルフリフレッシュモードＭ３を解除し、ス
テップＳＴ６からステップＳＴ１０までの処理を行い、
通常動作モードＭ２に移行する。このようにＡＣＣ Ｏ
Ｎによるシステム起動時には、ＳＤＲＡＭ６が未設定モ
ードＭ１にあるかセルフリフレッシュモードＭ３にある
かにかかわらず、図９のフローチャート、図１０のフロ
ーチャートにおけるステップＳＴ３２からステップＳＴ
３５までの処理実行により通常モードＭ２へ移行する。
動時に＋Ｂ入力の電圧レベルが正常であれば未設定モー
ドＭ１であるかセルフリフレッシュモードＭ３であるか
にかかわらずセルフリフレッシュモードＭ３を解除し、
ステップＳＴ６からステップＳＴ１０までの処理を行
い、通常動作モードＭ２に移行し、ＳＤＲＡＭ６にはメ
イン３Ｖから電源の供給を行い、またＡＣＣ ＯＮによ
り＋Ｂ入力の電圧レベルが一時的に低下するなど＋Ｂ入
力の電圧レベルが正常でなければ前記ステップＳＴ３４
のウェイト処理により前記電圧レベルが正常になるのを
待ってからセルフリフレッシュモードＭ３を解除し、ス
テップＳＴ６からステップＳＴ１０までの処理を行い、
通常動作モードＭ２に移行する。このようにＡＣＣ Ｏ
Ｎによるシステム起動時には、ＳＤＲＡＭ６が未設定モ
ードＭ１にあるかセルフリフレッシュモードＭ３にある
かにかかわらず、図９のフローチャート、図１０のフロ
ーチャートにおけるステップＳＴ３２からステップＳＴ
３５までの処理実行により通常モードＭ２へ移行する。
【００３３】次に、ＡＣＣ ＯＮによるシステム起動時
に、＋Ｂ入力の電圧レベルが一方的に低下する場合につ
いて説明する。この場合にも、ＳＤＲＡＭ６が未設定モ
ードＭ１であるかセルフリフレッシュモードＭ３である
かにかかわらず、図９のステップＳＴ３においてバック
アップ電源４からのバックアップ３Ｖによる電源供給は
停止され、また、ソフトウェア動作によりステップＳＴ
４から図１０のフローチャートに示すステップＳＴ３２
へ進むことでバックアップ電源４からの電源供給が行わ
れ電源電圧レベルの復帰待ちが行われるが、＋Ｂ入力の
電圧レベルが一方的に低下する場合にはバックアップ電
源４からのバックアップ３Ｖの電圧レベルも低下し、Ｓ
ＤＲＡＭ６は未設定モードＭ１へ遷移する。この状態
は、図８のセルフリフレッシュモードＭ３からバックア
ップ電源電圧低下による未設定モードＭ１へのモード遷
移として示されている。
に、＋Ｂ入力の電圧レベルが一方的に低下する場合につ
いて説明する。この場合にも、ＳＤＲＡＭ６が未設定モ
ードＭ１であるかセルフリフレッシュモードＭ３である
かにかかわらず、図９のステップＳＴ３においてバック
アップ電源４からのバックアップ３Ｖによる電源供給は
停止され、また、ソフトウェア動作によりステップＳＴ
４から図１０のフローチャートに示すステップＳＴ３２
へ進むことでバックアップ電源４からの電源供給が行わ
れ電源電圧レベルの復帰待ちが行われるが、＋Ｂ入力の
電圧レベルが一方的に低下する場合にはバックアップ電
源４からのバックアップ３Ｖの電圧レベルも低下し、Ｓ
ＤＲＡＭ６は未設定モードＭ１へ遷移する。この状態
は、図８のセルフリフレッシュモードＭ３からバックア
ップ電源電圧低下による未設定モードＭ１へのモード遷
移として示されている。
【００３４】図１０は、この発明の実施の形態１のメモ
リバックアップ制御装置におけるＡＣＣ ＯＦＦによる
システム終了時の動作を示すフローチャートである。な
お、このシステム終了時にはＳＤＲＡＭ６は通常動作モ
ードＭ２となっている。この場合におけるシステム終了
時の動作は、図８では通常動作モードＭ２からセルフリ
フレッシュモードＭ３へのモード状態の遷移、または通
常動作モードＭ２から未設定モードＭ１へのモード状態
の遷移として示されている。通常動作モードＭ２からセ
ルフリフレッシュモードＭ３または未設定モードＭ１へ
の遷移について図１０に示すフローチャートに従って説
明すると、ハードタイマ回路１ＡはＡＣＣ信号がオフ、
すなわちＡＣＣ ＯＦＦになったときのＡＣＣ＿ＯＮ信
号の“Ｈｉｇｈ”レベルへの立ち上がりに同期して動作
を開始しＲＣにより設定された遅延時間後にタイマオフ
信号を発生させる。このタイマオフ信号がハードタイマ
回路１Ａから出力されるまでの間に割込信号ＡＣＣ＿Ｉ
ＮＴ＊が発生するとマイクロコンピュータ２によるソフ
トウェア動作に移行する（ステップＳＴ２１）。また、
前記割込信号ＡＣＣ＿ＩＮＴ＊が発生しない場合でも、
ハードタイマ回路１Ａがタイムアップすると（ステップ
ＳＴ２２）、ハードタイマ回路１Ａはメインスイッチ回
路１１を強制的に非導通状態に制御し、メインスイッチ
回路１１によるメイン電源の供給を強制的にオフにする
（ステップＳＴ２３）。この割込信号ＡＣＣ＿ＩＮＴ＊
が発生しない場合にハードタイマ回路１Ａが電源供給を
強制的にオフするモード遷移は、図８では通常動作モー
ドＭ２から未設定モードＭ１へのモード遷移として示さ
れている。
リバックアップ制御装置におけるＡＣＣ ＯＦＦによる
システム終了時の動作を示すフローチャートである。な
お、このシステム終了時にはＳＤＲＡＭ６は通常動作モ
ードＭ２となっている。この場合におけるシステム終了
時の動作は、図８では通常動作モードＭ２からセルフリ
フレッシュモードＭ３へのモード状態の遷移、または通
常動作モードＭ２から未設定モードＭ１へのモード状態
の遷移として示されている。通常動作モードＭ２からセ
ルフリフレッシュモードＭ３または未設定モードＭ１へ
の遷移について図１０に示すフローチャートに従って説
明すると、ハードタイマ回路１ＡはＡＣＣ信号がオフ、
すなわちＡＣＣ ＯＦＦになったときのＡＣＣ＿ＯＮ信
号の“Ｈｉｇｈ”レベルへの立ち上がりに同期して動作
を開始しＲＣにより設定された遅延時間後にタイマオフ
信号を発生させる。このタイマオフ信号がハードタイマ
回路１Ａから出力されるまでの間に割込信号ＡＣＣ＿Ｉ
ＮＴ＊が発生するとマイクロコンピュータ２によるソフ
トウェア動作に移行する（ステップＳＴ２１）。また、
前記割込信号ＡＣＣ＿ＩＮＴ＊が発生しない場合でも、
ハードタイマ回路１Ａがタイムアップすると（ステップ
ＳＴ２２）、ハードタイマ回路１Ａはメインスイッチ回
路１１を強制的に非導通状態に制御し、メインスイッチ
回路１１によるメイン電源の供給を強制的にオフにする
（ステップＳＴ２３）。この割込信号ＡＣＣ＿ＩＮＴ＊
が発生しない場合にハードタイマ回路１Ａが電源供給を
強制的にオフするモード遷移は、図８では通常動作モー
ドＭ２から未設定モードＭ１へのモード遷移として示さ
れている。
【００３５】割込信号ＡＣＣ＿ＩＮＴ＊が発生し、マイ
クロコンピュータ２によるソフトウェア動作に移行する
と、ＳＤＲＡＭ６を含む各種メモリ、レジスタに格納さ
れているデータの退避処理を実行し（ステップＳＴ２
４）、さらに瞬断による誤動作防止のため、割込信号Ａ
ＣＣ＿ＩＮＴ＊発生１０ｍｓｅｃ経過後に割込信号ＡＣ
Ｃ＿ＩＮＴ＊の確認を行い（ステップＳＴ２６）、この
結果、確認できたときにはリフレッシュカウンタを短か
めに設定し（ステップＳＴ２７）、オートリフレッシュ
を実行し（ステップＳＴ２８）、全バンクプリチャージ
を実行し（ステップＳＴ２９）、セルフリフレッシュモ
ードを設定し（ステップＳＴ３０）、セルフリフレッシ
ュモード固定設定を行い（ステップＳＴ３１）、バック
アップレジスタに“１”設定を行なってバックアップ３
ＶをＳＤＲＡＭ６へ供給し（ステップＳＴ３２）、ＳＤ
ＲＡＭ６に対するバックアップを開始し、パワーダウン
レジスタに“０”を設定してＡＣＣ ＯＦＦしている場
合にはメイン電源をオフし（ステップＳＴ３３）、ウェ
イト処理を実行し（ステップＳＴ３４）、システム復帰
処理を実行する（ステップＳＴ３５）。
クロコンピュータ２によるソフトウェア動作に移行する
と、ＳＤＲＡＭ６を含む各種メモリ、レジスタに格納さ
れているデータの退避処理を実行し（ステップＳＴ２
４）、さらに瞬断による誤動作防止のため、割込信号Ａ
ＣＣ＿ＩＮＴ＊発生１０ｍｓｅｃ経過後に割込信号ＡＣ
Ｃ＿ＩＮＴ＊の確認を行い（ステップＳＴ２６）、この
結果、確認できたときにはリフレッシュカウンタを短か
めに設定し（ステップＳＴ２７）、オートリフレッシュ
を実行し（ステップＳＴ２８）、全バンクプリチャージ
を実行し（ステップＳＴ２９）、セルフリフレッシュモ
ードを設定し（ステップＳＴ３０）、セルフリフレッシ
ュモード固定設定を行い（ステップＳＴ３１）、バック
アップレジスタに“１”設定を行なってバックアップ３
ＶをＳＤＲＡＭ６へ供給し（ステップＳＴ３２）、ＳＤ
ＲＡＭ６に対するバックアップを開始し、パワーダウン
レジスタに“０”を設定してＡＣＣ ＯＦＦしている場
合にはメイン電源をオフし（ステップＳＴ３３）、ウェ
イト処理を実行し（ステップＳＴ３４）、システム復帰
処理を実行する（ステップＳＴ３５）。
【００３６】なお、ステップＳＴ２５において割込信号
ＡＣＣ＿ＩＮＴ＊の確認が出来ないときには、ステップ
ＳＴ２４の待避処理を中断後（ステップＳＴ２２）、所
定の処理を実行するためのアドレスへ進む。また、＋Ｂ
入力の電圧レベルの低下により割込み信号ＢＡＴＴ＿Ｎ
ＭＩ＊が発生すると、ステップＳＴ２７以降の処理へ進
み、できるだけ素早くバックアップを行うためにリフレ
ッシュカウンタを短かめに設定し（ステップＳＴ２
７）、ステップＳＴ２８、ステップＳＴ２９、ステップ
ＳＴ３０の処理を行い、セルフリフレッシュモードＭ３
を固定設定する（ステップＳＴ３１）。この結果、ＳＤ
ＲＡＭ６はバックアップ電源４のバックアップ３Ｖ電源
によりバックアップされた状態になる。そして、バック
アップ３Ｖ電源の電圧レベルも低下することになるとセ
ルフリフレッシュモードＭ３から未設定モードＭ１へ移
る。この通常動作モードＭ２において、＋Ｂ入力の電圧
レベルの低下により割込み信号ＢＡＴＴ＿ＮＭＩ＊が発
生したときのモード遷移は、図８では通常動作モードＭ
２からセルフリフレッシュモードＭ３へ移行し、さらに
未設定モードＭ１へ移行するモード遷移として示されて
いる。
ＡＣＣ＿ＩＮＴ＊の確認が出来ないときには、ステップ
ＳＴ２４の待避処理を中断後（ステップＳＴ２２）、所
定の処理を実行するためのアドレスへ進む。また、＋Ｂ
入力の電圧レベルの低下により割込み信号ＢＡＴＴ＿Ｎ
ＭＩ＊が発生すると、ステップＳＴ２７以降の処理へ進
み、できるだけ素早くバックアップを行うためにリフレ
ッシュカウンタを短かめに設定し（ステップＳＴ２
７）、ステップＳＴ２８、ステップＳＴ２９、ステップ
ＳＴ３０の処理を行い、セルフリフレッシュモードＭ３
を固定設定する（ステップＳＴ３１）。この結果、ＳＤ
ＲＡＭ６はバックアップ電源４のバックアップ３Ｖ電源
によりバックアップされた状態になる。そして、バック
アップ３Ｖ電源の電圧レベルも低下することになるとセ
ルフリフレッシュモードＭ３から未設定モードＭ１へ移
る。この通常動作モードＭ２において、＋Ｂ入力の電圧
レベルの低下により割込み信号ＢＡＴＴ＿ＮＭＩ＊が発
生したときのモード遷移は、図８では通常動作モードＭ
２からセルフリフレッシュモードＭ３へ移行し、さらに
未設定モードＭ１へ移行するモード遷移として示されて
いる。
【００３７】以上のように、この実施の形態１では、Ｓ
ＤＲＡＭ６のモードとして未設定モードＭ１と通常動作
モードＭ２とセルフリフレッシュモードＭ３とが存在
し、未設定モードＭ１のときには電源の供給が停止され
た状態になる。また、ＡＣＣＯＮによるシステム起動時
には、ＳＤＲＡＭ６のモードが未設定モードＭ１である
かセルフリフレッシュモードＭ３であるかにかかわら
ず、前記システム起動時前のモード状態を保持すること
なく、未設定モードＭ１、セルフリフレッシュモードＭ
３共通の図９のフローチャートおよび図１０のフローチ
ャートのステップＳＴ３２からステップＳＴ３５に示す
処理により通常動作モードＭ２へ移行できる。また、Ａ
ＣＣ ＯＦＦによるシステム終了時においてマイクロコ
ンピュータ２の暴走やフリーズによりプログラムが正常
に動作しない状態に陥っていても、ハードタイマ回路１
Ａがタイムアップするというハードウェア的な処理によ
り通常動作モードＭ２からセルフリフレッシュモードＭ
３または未設定モードＭ１へ確実に移行することが出
来、未設定モードＭ１ではＳＤＲＡＭ６への電源供給を
停止することが出来る。
ＤＲＡＭ６のモードとして未設定モードＭ１と通常動作
モードＭ２とセルフリフレッシュモードＭ３とが存在
し、未設定モードＭ１のときには電源の供給が停止され
た状態になる。また、ＡＣＣＯＮによるシステム起動時
には、ＳＤＲＡＭ６のモードが未設定モードＭ１である
かセルフリフレッシュモードＭ３であるかにかかわら
ず、前記システム起動時前のモード状態を保持すること
なく、未設定モードＭ１、セルフリフレッシュモードＭ
３共通の図９のフローチャートおよび図１０のフローチ
ャートのステップＳＴ３２からステップＳＴ３５に示す
処理により通常動作モードＭ２へ移行できる。また、Ａ
ＣＣ ＯＦＦによるシステム終了時においてマイクロコ
ンピュータ２の暴走やフリーズによりプログラムが正常
に動作しない状態に陥っていても、ハードタイマ回路１
Ａがタイムアップするというハードウェア的な処理によ
り通常動作モードＭ２からセルフリフレッシュモードＭ
３または未設定モードＭ１へ確実に移行することが出
来、未設定モードＭ１ではＳＤＲＡＭ６への電源供給を
停止することが出来る。
【００３８】実施の形態２．図１１は、この発明の実施
の形態２のメモリバックアップ制御装置におけるシステ
ム起動時の動作を示すフローチャートである。なお、図
１１において図９と同一または相当の処理については同
一の符号を付し説明を省略する。この実施の形態２で
は、ＡＣＣ ＯＮによるシステム起動時おいてバッファ
回路３７の制御端子へ供給した読み出し信号によりポー
ト（Ｂｉｔ３０）へ信号＋Ｂ＿ＤＯＷＮ＊を出力し、こ
の信号によりそれまでバックアップが正常に行われてい
たか否かを判定し（ステップＳＴ４１）、電源供給が停
止していたと判定された場合、セルフリフレッシュモー
ド固定解除を実行し（ステップＳＴ４２）、メモリとし
て使用するＳＤＲＡＭ６の特性上２００μｓ待ち（ステ
ップＳＴ４３）、さらにステップＳＴ６からステップＳ
Ｔ１０までの処理実行後、通常動作に移る。
の形態２のメモリバックアップ制御装置におけるシステ
ム起動時の動作を示すフローチャートである。なお、図
１１において図９と同一または相当の処理については同
一の符号を付し説明を省略する。この実施の形態２で
は、ＡＣＣ ＯＮによるシステム起動時おいてバッファ
回路３７の制御端子へ供給した読み出し信号によりポー
ト（Ｂｉｔ３０）へ信号＋Ｂ＿ＤＯＷＮ＊を出力し、こ
の信号によりそれまでバックアップが正常に行われてい
たか否かを判定し（ステップＳＴ４１）、電源供給が停
止していたと判定された場合、セルフリフレッシュモー
ド固定解除を実行し（ステップＳＴ４２）、メモリとし
て使用するＳＤＲＡＭ６の特性上２００μｓ待ち（ステ
ップＳＴ４３）、さらにステップＳＴ６からステップＳ
Ｔ１０までの処理実行後、通常動作に移る。
【００３９】従って、この実施の形態２によれば、ＡＣ
Ｃ ＯＮによるシステム起動時において、それまでバッ
クアップが正常に行われていたか否かを判定し、この判
定の結果、ＳＤＲＡＭ６のバックアップが正常に行われ
ていないと判定すると、セルフリフレッシュモード固定
解除を行なって通常動作モードＭ２へ移行するため、Ａ
ＣＣ ＯＮによるシステム起動時においてＳＤＲＡＭ６
に格納されているデータについて信頼性を高められるメ
モリバックアップ制御装置が得られる効果がある。
Ｃ ＯＮによるシステム起動時において、それまでバッ
クアップが正常に行われていたか否かを判定し、この判
定の結果、ＳＤＲＡＭ６のバックアップが正常に行われ
ていないと判定すると、セルフリフレッシュモード固定
解除を行なって通常動作モードＭ２へ移行するため、Ａ
ＣＣ ＯＮによるシステム起動時においてＳＤＲＡＭ６
に格納されているデータについて信頼性を高められるメ
モリバックアップ制御装置が得られる効果がある。
【００４０】
【発明の効果】以上のように、この発明によれば、電源
が供給されない未設定モードと、通常動作モードおよび
セルフリフレッシュモードとを有する揮発性の記憶手段
と、記憶手段へメイン電源を供給するメイン電源供給回
路と、記憶手段へバックアップ電源を供給するバックア
ップ電源供給回路と、メイン電源供給回路とバックアッ
プ電源供給回路により供給される電源電圧の状態を検出
する電圧検出回路と、メイン電源供給回路またはバック
アップ電源供給回路から記憶手段への電源供給を切り換
える電源供給切換回路と、電圧検出回路が検出したバッ
クアップ電源供給回路とメイン電源供給回路により供給
される電源電圧の状態に応じて電源供給切換回路を切換
制御し、未設定モード時に記憶手段への電源の供給をオ
フにする制御手段とを備えるように構成したので、記憶
手段を未設定モードにし、未設定モード時に記憶手段へ
電源が供給されないようにすることが可能になり、記憶
手段の非動作時における消費電流の低減を図れる効果が
ある。
が供給されない未設定モードと、通常動作モードおよび
セルフリフレッシュモードとを有する揮発性の記憶手段
と、記憶手段へメイン電源を供給するメイン電源供給回
路と、記憶手段へバックアップ電源を供給するバックア
ップ電源供給回路と、メイン電源供給回路とバックアッ
プ電源供給回路により供給される電源電圧の状態を検出
する電圧検出回路と、メイン電源供給回路またはバック
アップ電源供給回路から記憶手段への電源供給を切り換
える電源供給切換回路と、電圧検出回路が検出したバッ
クアップ電源供給回路とメイン電源供給回路により供給
される電源電圧の状態に応じて電源供給切換回路を切換
制御し、未設定モード時に記憶手段への電源の供給をオ
フにする制御手段とを備えるように構成したので、記憶
手段を未設定モードにし、未設定モード時に記憶手段へ
電源が供給されないようにすることが可能になり、記憶
手段の非動作時における消費電流の低減を図れる効果が
ある。
【００４１】この発明によれば、電源の供給が初めて行
われたときの電源供給切換回路の初期状態を設定する初
期設定回路と、初期設定回路により電源供給切換回路の
初期状態が設定されたとき、記憶手段の状態を、記憶手
段への電源供給が停止された未設定モードにする初期設
定時未設定モード固定回路を制御手段が備えるように構
成したので、電源へ初めて接続したときの記憶手段の状
態を、記憶手段への電源供給が停止された未設定モード
にすることが出来、記憶手段の非動作時における消費電
流の低減を図ることが可能になる効果がある。
われたときの電源供給切換回路の初期状態を設定する初
期設定回路と、初期設定回路により電源供給切換回路の
初期状態が設定されたとき、記憶手段の状態を、記憶手
段への電源供給が停止された未設定モードにする初期設
定時未設定モード固定回路を制御手段が備えるように構
成したので、電源へ初めて接続したときの記憶手段の状
態を、記憶手段への電源供給が停止された未設定モード
にすることが出来、記憶手段の非動作時における消費電
流の低減を図ることが可能になる効果がある。
【００４２】この発明によれば、記憶手段の未設定モー
ドまたはセルフリフレッシュモードにおいて、所定の操
作信号がオンになるとバックアップ電源供給回路から記
憶手段に対し行う電源供給を停止するバックアップ電源
供給停止回路と、所定の操作信号がオンされると、電圧
検出回路により検出したメイン電源の状態をもとにメイ
ン電源の電圧低下を判定し、判定結果に応じて記憶手段
をセルフリフレッシュモードへ移行させ、または電源供
給切替回路を切換制御しバックアップ電源供給回路から
記憶手段への電源供給を行うソフトウェア制御手段とを
備えるように構成したので、所定の操作信号がオンされ
たときに記憶手段のバックアップ電源供給を停止する処
理をバックアップ電源供給停止回路により実現でき、バ
ックアップマイコンを別途備える必要がなくなる効果が
ある。
ドまたはセルフリフレッシュモードにおいて、所定の操
作信号がオンになるとバックアップ電源供給回路から記
憶手段に対し行う電源供給を停止するバックアップ電源
供給停止回路と、所定の操作信号がオンされると、電圧
検出回路により検出したメイン電源の状態をもとにメイ
ン電源の電圧低下を判定し、判定結果に応じて記憶手段
をセルフリフレッシュモードへ移行させ、または電源供
給切替回路を切換制御しバックアップ電源供給回路から
記憶手段への電源供給を行うソフトウェア制御手段とを
備えるように構成したので、所定の操作信号がオンされ
たときに記憶手段のバックアップ電源供給を停止する処
理をバックアップ電源供給停止回路により実現でき、バ
ックアップマイコンを別途備える必要がなくなる効果が
ある。
【００４３】この発明によれば、記憶手段の通常動作モ
ード時において、所定の操作信号がオフになると起動
し、記憶手段へ供給されているメイン電源を所定時間経
過後強制的に遮断する通常動作時メイン電源遮断回路を
制御手段が備え、ソフトウェア制御手段は、所定の操作
信号がオフになると、電源供給切換回路を制御し、バッ
クアップ電源供給回路による記憶手段に対するバックア
ップ電源の供給を制御するように構成したので、所定の
信号がオフされたときにソフトウェア制御手段が正常に
終了動作しない異常な状態に陥っていても、通常動作時
メイン電源遮断回路により異常な状態による影響を排除
することが可能になり、システムの信頼性を向上できる
効果がある。
ード時において、所定の操作信号がオフになると起動
し、記憶手段へ供給されているメイン電源を所定時間経
過後強制的に遮断する通常動作時メイン電源遮断回路を
制御手段が備え、ソフトウェア制御手段は、所定の操作
信号がオフになると、電源供給切換回路を制御し、バッ
クアップ電源供給回路による記憶手段に対するバックア
ップ電源の供給を制御するように構成したので、所定の
信号がオフされたときにソフトウェア制御手段が正常に
終了動作しない異常な状態に陥っていても、通常動作時
メイン電源遮断回路により異常な状態による影響を排除
することが可能になり、システムの信頼性を向上できる
効果がある。
【００４４】この発明によれば、記憶手段のセルフリフ
レッシュモードにおいて、記憶手段をバックアップして
いるバックアップ電源の電圧低下が発生するとバックア
ップ電源を遮断し、記憶手段をセルフリフレッシュモー
ドから電源供給が停止された未設定モードへ移行させる
バックアップ時未設定モード遷移回路を制御手段が備え
るように構成したので、バックアップマイコンを別途備
えることなく、バックアップ電源が電圧低下するとバッ
クアップ時未設定モード遷移回路により記憶手段を未設
定モードに移行させることが出来、記憶手段の非動作時
における消費電流の低減を図れる効果がある。
レッシュモードにおいて、記憶手段をバックアップして
いるバックアップ電源の電圧低下が発生するとバックア
ップ電源を遮断し、記憶手段をセルフリフレッシュモー
ドから電源供給が停止された未設定モードへ移行させる
バックアップ時未設定モード遷移回路を制御手段が備え
るように構成したので、バックアップマイコンを別途備
えることなく、バックアップ電源が電圧低下するとバッ
クアップ時未設定モード遷移回路により記憶手段を未設
定モードに移行させることが出来、記憶手段の非動作時
における消費電流の低減を図れる効果がある。
【００４５】この発明によれば、所定の操作信号がオン
されるとそれまで記憶手段のバックアップが正常に行わ
れていたか否かを判定する機能を制御手段が備えるよう
に構成したので、所定の操作信号がオンとなるシステム
起動時において記憶手段に格納されているデータの信頼
性を向上できる効果がある。
されるとそれまで記憶手段のバックアップが正常に行わ
れていたか否かを判定する機能を制御手段が備えるよう
に構成したので、所定の操作信号がオンとなるシステム
起動時において記憶手段に格納されているデータの信頼
性を向上できる効果がある。
【図１】 この発明の実施の形態１のメモリバックアッ
プ制御装置の構成を示すブロック図である。
プ制御装置の構成を示すブロック図である。
【図２】 この発明の実施の形態１のメモリバックアッ
プ制御装置におけるハードタイマ回路の構成を示す回路
図である。
プ制御装置におけるハードタイマ回路の構成を示す回路
図である。
【図３】 この発明の実施の形態１のメモリバックアッ
プ制御装置における電源供給切替回路の構成を示す回路
図である。
プ制御装置における電源供給切替回路の構成を示す回路
図である。
【図４】 この発明の実施の形態１のメモリバックアッ
プ制御装置におけるバックアップ電源の構成を示す回路
図である。
プ制御装置におけるバックアップ電源の構成を示す回路
図である。
【図５】 この発明の実施の形態１のメモリバックアッ
プ制御装置におけるメイン電源オン／オフ回路の構成を
示す回路図である。
プ制御装置におけるメイン電源オン／オフ回路の構成を
示す回路図である。
【図６】 この発明の実施の形態１のメモリバックアッ
プ制御装置におけるＣＫＥ制御回路の構成を示す回路図
である。
プ制御装置におけるＣＫＥ制御回路の構成を示す回路図
である。
【図７】 この発明の実施の形態１のメモリバックアッ
プ制御装置におけるＣＫＥ制御回路の動作を示すタイミ
ングチャートである。
プ制御装置におけるＣＫＥ制御回路の動作を示すタイミ
ングチャートである。
【図８】 この発明の実施の形態１のメモリバックアッ
プ制御装置におけるＳＤＲＡＭのモード遷移図である。
プ制御装置におけるＳＤＲＡＭのモード遷移図である。
【図９】 この発明の実施の形態１のメモリバックアッ
プ制御装置におけるシステム起動時の動作を示すフロー
チャートである。
プ制御装置におけるシステム起動時の動作を示すフロー
チャートである。
【図１０】 この発明の実施の形態１のメモリバックア
ップ制御装置におけるＡＣＣ ＯＦＦによるシステム終
了時の動作を示すフローチャートである。
ップ制御装置におけるＡＣＣ ＯＦＦによるシステム終
了時の動作を示すフローチャートである。
【図１１】 この発明の実施の形態２のメモリバックア
ップ制御装置におけるシステム起動時の動作を示すフロ
ーチャートである。
ップ制御装置におけるシステム起動時の動作を示すフロ
ーチャートである。
１ 制御回路（制御手段）、１Ａ ハードタイマ回路
（通常動作時メイン電源遮断回路）、１Ｂ 電源供給切
替回路、１Ｃ メイン電源オン／オフ回路、２マイクロ
コンピュータ（制御手段、ソフトウェア制御手段）、３
電圧検知回路、４ バックアップ電源（バックアップ
電源供給回路）、５ 第１電源（メイン電源供給回
路）、６ ＳＤＲＡＭ（記憶手段）、３１ Ｄフリップ
フロップ（バックアップ電源供給停止回路、バックアッ
プ時未設定モード遷移回路）、３４ダイオード（初期設
定時未設定モード固定回路、バックアップ時未設定モー
ド遷移回路）、３５ ダイオード（バックアップ電源供
給停止回路）、３６ 遅延回路（バックアップ電源供給
停止回路）、４２ リセットＩＣ（初期設定回路、バッ
クアップ時未設定モード遷移回路）、５１ Ｄフリップ
フロップ（初期設定時未設定モード固定回路、バックア
ップ時未設定モード遷移回路）。
（通常動作時メイン電源遮断回路）、１Ｂ 電源供給切
替回路、１Ｃ メイン電源オン／オフ回路、２マイクロ
コンピュータ（制御手段、ソフトウェア制御手段）、３
電圧検知回路、４ バックアップ電源（バックアップ
電源供給回路）、５ 第１電源（メイン電源供給回
路）、６ ＳＤＲＡＭ（記憶手段）、３１ Ｄフリップ
フロップ（バックアップ電源供給停止回路、バックアッ
プ時未設定モード遷移回路）、３４ダイオード（初期設
定時未設定モード固定回路、バックアップ時未設定モー
ド遷移回路）、３５ ダイオード（バックアップ電源供
給停止回路）、３６ 遅延回路（バックアップ電源供給
停止回路）、４２ リセットＩＣ（初期設定回路、バッ
クアップ時未設定モード遷移回路）、５１ Ｄフリップ
フロップ（初期設定時未設定モード固定回路、バックア
ップ時未設定モード遷移回路）。
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(72)発明者 大塚 和宜
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5B011 DB11 EB01 JB06 MB01
5B018 GA04 KA23 LA01 LA03 LA04
NA02 QA11 QA12
Claims (6)
- 【請求項１】 電源が供給されない未設定モードと、通
常動作モードおよびセルフリフレッシュモードとを有す
る揮発性の記憶手段と、 前記記憶手段へメイン電源を供給するメイン電源供給回
路と、 前記記憶手段へバックアップ電源を供給するバックアッ
プ電源供給回路と、 前記メイン電源供給回路と前記バックアップ電源供給回
路により供給される電源電圧の状態を検出する電圧検出
回路と、 前記メイン電源供給回路または前記バックアップ電源供
給回路から前記記憶手段への電源供給を切り換える電源
供給切換回路と、 前記電圧検出回路が検出した前記バックアップ電源供給
回路と前記メイン電源供給回路により供給される電源電
圧の状態に応じて前記電源供給切換回路を切換制御し、
前記未設定モード時に前記記憶手段への電源の供給をオ
フにする制御手段とを備えたメモリバックアップ制御装
置。 - 【請求項２】 制御手段は、電源の供給が初めて行われ
たときの電源供給切換回路の初期状態を設定する初期設
定回路と、前記初期設定回路により電源供給切換回路の
初期状態が設定されたとき、記憶手段の状態を、前記記
憶手段への電源供給が停止された未設定モードにする初
期設定時未設定モード固定回路を備えたことを特徴とす
る請求項１記載のメモリバックアップ制御装置。 - 【請求項３】 制御手段は、記憶手段の未設定モードま
たはセルフリフレッシュモードにおいて、所定の操作信
号がオンになるとバックアップ電源供給回路から前記記
憶手段に対し行う電源供給を停止するバックアップ電源
供給停止回路と、前記所定の操作信号がオンされると、
電圧検出回路により検出したメイン電源の状態をもとに
前記メイン電源の電圧低下を判定し、前記判定結果に応
じて前記記憶手段をセルフリフレッシュモードへ移行さ
せ、または電源供給切替回路を切換制御し前記バックア
ップ電源供給回路から前記記憶手段への電源供給を行う
ソフトウェア制御手段とを備えたことを特徴とする請求
項１記載のメモリバックアップ制御装置。 - 【請求項４】 制御手段は、記憶手段の通常動作モード
時において、所定の操作信号がオフになると起動し、前
記記憶手段へ供給されているメイン電源を所定時間経過
後強制的に遮断する通常動作時メイン電源遮断回路を備
え、ソフトウェア制御手段は、前記所定の操作信号がオ
フになると、電源供給切換回路を制御し、バックアップ
電源供給回路による前記記憶手段に対するバックアップ
電源の供給を制御することを特徴とする請求項３記載の
メモリバックアップ制御装置。 - 【請求項５】 制御手段は、記憶手段のセルフリフレッ
シュモードにおいて、前記記憶手段をバックアップして
いるバックアップ電源の電圧低下が発生するとバックア
ップ電源を遮断し、前記記憶手段をセルフリフレッシュ
モードから電源供給が停止された未設定モードへ移行さ
せるバックアップ時未設定モード遷移回路を備えたこと
を特徴とする請求項１記載のメモリバックアップ制御装
置。 - 【請求項６】 メイン電源がオンされるとそれまで記憶
手段のバックアップが正常に行われていたか否かを判定
する機能を制御手段が備えたことを特徴とする請求項１
から請求項５のうちのいずれか１項記載のメモリバック
アップ制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104319A JP4152660B2 (ja) | 2002-04-05 | 2002-04-05 | メモリバックアップ制御装置 |
| US10/395,098 US7085946B2 (en) | 2002-04-05 | 2003-03-25 | Backup memory control unit with reduced current consumption having normal self-refresh and unsettled modes of operation |
| DE10315028.5A DE10315028B4 (de) | 2002-04-05 | 2003-04-02 | Backupspeichersteuereinheit mit reduziertem Stromverbrauch |
| CNB031103030A CN100412757C (zh) | 2002-04-05 | 2003-04-04 | 谋求减少消耗电流的存储器备用控制装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104319A JP4152660B2 (ja) | 2002-04-05 | 2002-04-05 | メモリバックアップ制御装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003296201A true JP2003296201A (ja) | 2003-10-17 |
| JP2003296201A5 JP2003296201A5 (ja) | 2005-09-08 |
| JP4152660B2 JP4152660B2 (ja) | 2008-09-17 |
Family
ID=28672281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002104319A Expired - Fee Related JP4152660B2 (ja) | 2002-04-05 | 2002-04-05 | メモリバックアップ制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7085946B2 (ja) |
| JP (1) | JP4152660B2 (ja) |
| CN (1) | CN100412757C (ja) |
| DE (1) | DE10315028B4 (ja) |
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| JP2005115771A (ja) * | 2003-10-09 | 2005-04-28 | Hitachi Ltd | ディスクアレイ装置 |
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-
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1450434A (zh) | 2003-10-22 |
| CN100412757C (zh) | 2008-08-20 |
| US20030189862A1 (en) | 2003-10-09 |
| DE10315028B4 (de) | 2014-08-21 |
| DE10315028A1 (de) | 2003-10-30 |
| US7085946B2 (en) | 2006-08-01 |
| JP4152660B2 (ja) | 2008-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050322 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050322 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20071030 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071030 |
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| RD04 | Notification of resignation of power of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080603 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080702 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120711 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120711 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130711 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |