JP2003241907A - データ処理装置 - Google Patents
データ処理装置Info
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【課題】 誤り訂正処理を効率的に処理し、システム全
体としての処理速度の高速化を図る。 【解決手段】 ホストインターフェース１２は、ホスト
コンピュータから取り込んだデータをバッファＲＡＭ１
９へ出力する。外部メモリ制御回路１３は、バッファＲ
ＡＭ１９に格納されたデータを内部ＲＡＭ１６へ出力す
ると共に、ＥＤＣ処理回路１４へ出力する。ＥＤＣ処理
回路１４は、算出した誤り検出符号ＥＤＣを内部ＲＡＭ
１６へ出力する。ＥＣＣ処理回路１７は、内部ＲＡＭ１
６に格納されるデータから誤り訂正符号ＥＣＣを算出
し、算出した誤り訂正符号ＥＣＣを内部ＲＡＭ１６へ出
力する。ＤＳＰインターフェース１８は、全ての処理が
完了したデータを内部ＲＡＭ１６から取り込み、ＤＳＰ
側へ出力する。
体としての処理速度の高速化を図る。 【解決手段】 ホストインターフェース１２は、ホスト
コンピュータから取り込んだデータをバッファＲＡＭ１
９へ出力する。外部メモリ制御回路１３は、バッファＲ
ＡＭ１９に格納されたデータを内部ＲＡＭ１６へ出力す
ると共に、ＥＤＣ処理回路１４へ出力する。ＥＤＣ処理
回路１４は、算出した誤り検出符号ＥＤＣを内部ＲＡＭ
１６へ出力する。ＥＣＣ処理回路１７は、内部ＲＡＭ１
６に格納されるデータから誤り訂正符号ＥＣＣを算出
し、算出した誤り訂正符号ＥＣＣを内部ＲＡＭ１６へ出
力する。ＤＳＰインターフェース１８は、全ての処理が
完了したデータを内部ＲＡＭ１６から取り込み、ＤＳＰ
側へ出力する。
Description
【０００１】
【発明の属する技術分野】本願発明は、ホストコンピュ
ータから所定のフォーマットで出力されるデジタルデー
タをＣＤ−Ｒ（CD-Recordable）／ＣＤ−ＲＷ（CD-ReWr
itable）ディスク等の記録媒体に記録する際に、デジタ
ルデータに対して誤り検出符号及び誤り訂正符号を付加
する誤り訂正処理装置に関する。
ータから所定のフォーマットで出力されるデジタルデー
タをＣＤ−Ｒ（CD-Recordable）／ＣＤ−ＲＷ（CD-ReWr
itable）ディスク等の記録媒体に記録する際に、デジタ
ルデータに対して誤り検出符号及び誤り訂正符号を付加
する誤り訂正処理装置に関する。
【０００２】
【従来の技術】従来より、記録媒体にデータを記録する
データ記録装置として、記録媒体に光ディスクを用いた
光ディスク記憶装置がある。このような光ディスク記憶
装置としては、例えば、１度だけデータの書き込みが可
能なＣＤ−Ｒディスク、又は、繰り返し書き込みが可能
なＣＤ−ＲＷディスクを用いるものとして、ＣＤ−Ｒ／
ＲＷドライブが広く使用されている。このようなＣＤ−
Ｒ／ＲＷシステムにおいては、ディスクの再生時に符号
誤りの訂正処理を行うため、データの記録時に記録され
るデータに対して誤り検出符号ＥＤＣ及び誤り訂正符号
ＥＣＣを付加して符号化するように構成される。
データ記録装置として、記録媒体に光ディスクを用いた
光ディスク記憶装置がある。このような光ディスク記憶
装置としては、例えば、１度だけデータの書き込みが可
能なＣＤ−Ｒディスク、又は、繰り返し書き込みが可能
なＣＤ−ＲＷディスクを用いるものとして、ＣＤ−Ｒ／
ＲＷドライブが広く使用されている。このようなＣＤ−
Ｒ／ＲＷシステムにおいては、ディスクの再生時に符号
誤りの訂正処理を行うため、データの記録時に記録され
るデータに対して誤り検出符号ＥＤＣ及び誤り訂正符号
ＥＣＣを付加して符号化するように構成される。
【０００３】図８は、従来のＣＤ−Ｒ／ＲＷシステムの
構成を示すブロック図である。ＣＤ−Ｒ／ＲＷシステム
は、ＣＤ−ＲＯＭデコーダ１、デジタル信号処理回路
２、アナログ信号処理回路３、ピックアップ４、ピック
アップ制御６、バッファＲＡＭ７及び制御マイコン８よ
り構成される。
構成を示すブロック図である。ＣＤ−Ｒ／ＲＷシステム
は、ＣＤ−ＲＯＭデコーダ１、デジタル信号処理回路
２、アナログ信号処理回路３、ピックアップ４、ピック
アップ制御６、バッファＲＡＭ７及び制御マイコン８よ
り構成される。
【０００４】ＣＤ−ＲＯＭデコーダ１は、ホストコンピ
ュータから送信される２０４８バイトのデータを取り込
み、このデータに対して誤り訂正符号ＥＣＣ（Error Co
rrection Code）及び誤り検出符号ＥＤＣ（Error Detec
tion Code）を付加する。こうして生成されるＣＤ−Ｒ
ＯＭデータは、図９に示すように、２３５２バイト〔２
４バイト×９８フレーム〕で１ブロックとして扱われ、
モード１の場合、各ブロックが同期データ〔１２バイ
ト〕、ヘッダ〔４バイト〕、ユーザーデータ〔２０４８
バイト〕、誤り検出符号ＥＤＣ〔４バイト〕、スペース
〔８バイト〕及び誤り訂正符号ＥＣＣ〔２７６バイト〕
から構成される。そして、同期データ〔１２バイト〕を
除く２３４０バイトにスクランブル処理が施されて出力
される。このＣＤ−ＲＯＭデコーダ１は、近年におい
て、光ディスクから読み出されたＣＤ−ＲＯＭデータに
対して誤り訂正処理及び誤り検出処理を施す複合化（再
生）装置に符号化（記録）装置が組み込まれた形となっ
ている。また、このＣＤ―ＲＯＭデコーダ１では、再生
系と記録系の各処理回路が共通化されているのが一般的
である。尚、ＣＤ−Ｒ／ＲＷシステムについて、ここで
説明している機能は、記録系のみの機能であり、再生系
については割愛してある。
ュータから送信される２０４８バイトのデータを取り込
み、このデータに対して誤り訂正符号ＥＣＣ（Error Co
rrection Code）及び誤り検出符号ＥＤＣ（Error Detec
tion Code）を付加する。こうして生成されるＣＤ−Ｒ
ＯＭデータは、図９に示すように、２３５２バイト〔２
４バイト×９８フレーム〕で１ブロックとして扱われ、
モード１の場合、各ブロックが同期データ〔１２バイ
ト〕、ヘッダ〔４バイト〕、ユーザーデータ〔２０４８
バイト〕、誤り検出符号ＥＤＣ〔４バイト〕、スペース
〔８バイト〕及び誤り訂正符号ＥＣＣ〔２７６バイト〕
から構成される。そして、同期データ〔１２バイト〕を
除く２３４０バイトにスクランブル処理が施されて出力
される。このＣＤ−ＲＯＭデコーダ１は、近年におい
て、光ディスクから読み出されたＣＤ−ＲＯＭデータに
対して誤り訂正処理及び誤り検出処理を施す複合化（再
生）装置に符号化（記録）装置が組み込まれた形となっ
ている。また、このＣＤ―ＲＯＭデコーダ１では、再生
系と記録系の各処理回路が共通化されているのが一般的
である。尚、ＣＤ−Ｒ／ＲＷシステムについて、ここで
説明している機能は、記録系のみの機能であり、再生系
については割愛してある。
【０００５】デジタル信号処理回路２は、ＣＤ−ＲＯＭ
デコーダ１から出力されるＣＤ−ＲＯＭデータを１フレ
ーム〔２４バイト〕単位で取り込み、このデータに対し
て所定の演算処理を施してＣＩＲＣ符号(Cross-Interle
ave Reed-Solomon Code)に基づくＣ1、Ｃ2符号を生成す
る。そして、Ｃ1、Ｃ2符号の付されたＣＤ−ＲＯＭデー
タに対してインターリーブ処理を施した後に、ＥＦＭ変
調を施してアナログ信号処理回路３へ出力する。アナロ
グ信号処理回路２は、デジタル信号処理回路２から出力
されるデータをシリアルで受け取り、このデータのレベ
ルの変化を読み取って光ディスク５へのレーザの照射を
制御する。
デコーダ１から出力されるＣＤ−ＲＯＭデータを１フレ
ーム〔２４バイト〕単位で取り込み、このデータに対し
て所定の演算処理を施してＣＩＲＣ符号(Cross-Interle
ave Reed-Solomon Code)に基づくＣ1、Ｃ2符号を生成す
る。そして、Ｃ1、Ｃ2符号の付されたＣＤ−ＲＯＭデー
タに対してインターリーブ処理を施した後に、ＥＦＭ変
調を施してアナログ信号処理回路３へ出力する。アナロ
グ信号処理回路２は、デジタル信号処理回路２から出力
されるデータをシリアルで受け取り、このデータのレベ
ルの変化を読み取って光ディスク５へのレーザの照射を
制御する。
【０００６】ピックアップ４は、光ディスク５に対して
レーザを照射し、光ディスク５からデータを読み出すと
共に、ＣＤ−ＲＯＭデコーダ１にて符号化されたデータ
を光ディスク５に記録していく。光ディスク５は、例え
ば、１度だけの書き込みが可能な記録膜を有するＣＤ−
Ｒディスク、又は、多数回の書き換えが可能な記録膜を
有するＣＤ−ＲＷディスクである。ＣＤ−Ｒディスクで
は、有機色素で形成される記録膜が高パワーレーザの熱
によって融解され、穴状のピットが形成されてデータが
記録される。一方、ＣＤ−ＲＷディスクでは、レーザの
急熱、急冷によって記録層に非晶質相が形成され、光の
反射率が変更されることによってデータが記録される。
ピックアップ制御回路６は、光ディスク５からの読み取
り信号に基づいて、光ディスク５に対するピックアップ
４の相対的な位置を制御する。
レーザを照射し、光ディスク５からデータを読み出すと
共に、ＣＤ−ＲＯＭデコーダ１にて符号化されたデータ
を光ディスク５に記録していく。光ディスク５は、例え
ば、１度だけの書き込みが可能な記録膜を有するＣＤ−
Ｒディスク、又は、多数回の書き換えが可能な記録膜を
有するＣＤ−ＲＷディスクである。ＣＤ−Ｒディスクで
は、有機色素で形成される記録膜が高パワーレーザの熱
によって融解され、穴状のピットが形成されてデータが
記録される。一方、ＣＤ−ＲＷディスクでは、レーザの
急熱、急冷によって記録層に非晶質相が形成され、光の
反射率が変更されることによってデータが記録される。
ピックアップ制御回路６は、光ディスク５からの読み取
り信号に基づいて、光ディスク５に対するピックアップ
４の相対的な位置を制御する。
【０００７】バッファＲＡＭ７は、ＣＤ−ＲＯＭデコー
ダ１に接続され、ホストコンピュータからＣＤ−ＲＯＭ
デコーダ１に入力されるＣＤ−ＲＯＭデータを一時的に
記憶する。ＣＤ−ＲＯＭデコーダ１では、誤り検出符号
ＥＤＣ及び誤り訂正符号ＥＣＣが１ブロック毎に算出さ
れると共に、算出された符号が１ブロック分のデータに
対して付加されるため、ＣＤ−ＲＯＭデコーダ１での処
理には少なくとも１ブロック分のＣＤ−ＲＯＭデータが
必要となる。そこで、それぞれの処理で必要な１ブロッ
ク分のＣＤ−ＲＯＭデータを記憶するようにバッファＲ
ＡＭ７が設けられる。
ダ１に接続され、ホストコンピュータからＣＤ−ＲＯＭ
デコーダ１に入力されるＣＤ−ＲＯＭデータを一時的に
記憶する。ＣＤ−ＲＯＭデコーダ１では、誤り検出符号
ＥＤＣ及び誤り訂正符号ＥＣＣが１ブロック毎に算出さ
れると共に、算出された符号が１ブロック分のデータに
対して付加されるため、ＣＤ−ＲＯＭデコーダ１での処
理には少なくとも１ブロック分のＣＤ−ＲＯＭデータが
必要となる。そこで、それぞれの処理で必要な１ブロッ
ク分のＣＤ−ＲＯＭデータを記憶するようにバッファＲ
ＡＭ７が設けられる。
【０００８】制御マイコン８は、制御プログラムが記憶
されたメモリを内蔵するワンチップマイコンで構成さ
れ、その制御プログラムに従ってＣＤ−ＲＯＭデコーダ
１の動作を制御する。これと同時に、制御マイコン８
は、ホストコンピュータから入力されるコマンドデータ
を内蔵のメモリに記憶し、ホストコンピュータからの指
示に従って各部の動作を制御する。
されたメモリを内蔵するワンチップマイコンで構成さ
れ、その制御プログラムに従ってＣＤ−ＲＯＭデコーダ
１の動作を制御する。これと同時に、制御マイコン８
は、ホストコンピュータから入力されるコマンドデータ
を内蔵のメモリに記憶し、ホストコンピュータからの指
示に従って各部の動作を制御する。
【０００９】
【発明が解決しようとする課題】上述したＣＤ−ＲＯＭ
デコーダ１では、ＣＤ−ＲＯＭデータに対する誤り検出
符号及び誤り訂正符号の付加の処理が、ホストコンピュ
ータからのＣＤ−ＲＯＭデータの入力、デジタル信号処
理回路２へのＣＤ−ＲＯＭデータの出力と並列して行わ
れる。この際、ＣＤ−ＲＯＭデコーダ１に含まれる誤り
訂正処理や誤り検出処理を行う個々の処理回路は、それ
ぞれの処理を順番に行っており、このため、それぞれの
処理に合わせて時分割でバッファＲＡＭ７にアクセスが
なされる。このような場合、例えば、誤り訂正処理がな
されているときには、この処理にバッファＲＡＭ７への
アクセスが占有されており、他の処理回路がバッファＲ
ＡＭ７へのアクセス許容待ちの状態となる。したがっ
て、誤り訂正処理や誤り検出処理の個々の処理を如何に
速く行っても、ＣＤ−ＲＯＭデコーダ１としての全ての
処理を完了させるのに一定以上の時間が必要となる。こ
のため、処理速度の更なる高速化が困難となっていた。
デコーダ１では、ＣＤ−ＲＯＭデータに対する誤り検出
符号及び誤り訂正符号の付加の処理が、ホストコンピュ
ータからのＣＤ−ＲＯＭデータの入力、デジタル信号処
理回路２へのＣＤ−ＲＯＭデータの出力と並列して行わ
れる。この際、ＣＤ−ＲＯＭデコーダ１に含まれる誤り
訂正処理や誤り検出処理を行う個々の処理回路は、それ
ぞれの処理を順番に行っており、このため、それぞれの
処理に合わせて時分割でバッファＲＡＭ７にアクセスが
なされる。このような場合、例えば、誤り訂正処理がな
されているときには、この処理にバッファＲＡＭ７への
アクセスが占有されており、他の処理回路がバッファＲ
ＡＭ７へのアクセス許容待ちの状態となる。したがっ
て、誤り訂正処理や誤り検出処理の個々の処理を如何に
速く行っても、ＣＤ−ＲＯＭデコーダ１としての全ての
処理を完了させるのに一定以上の時間が必要となる。こ
のため、処理速度の更なる高速化が困難となっていた。
【００１０】そこで、本願発明は、誤り訂正処理を効率
的に処理し、システム全体としての処理速度の高速化を
可能とする誤り訂正処理装置を提供することを目的とす
る。
的に処理し、システム全体としての処理速度の高速化を
可能とする誤り訂正処理装置を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本願発明は、上述の課題
に鑑み成されたもので、その特徴とするところは、バッ
ファメモリに接続され、所定のバイト数単位でブロック
を構成するデジタルデータをバッファリングしつつ誤り
検出符号及び誤り訂正符号を付加するデータ処理装置に
おいて、前記デジタルデータを１ブロック単位で前記バ
ッファメモリへ書き込む第１のインターフェースと、前
記バッファメモリから１ブロック単位で前記デジタルデ
ータを読み込んで誤り検出符号を算出する検出処理回路
と、前記誤り検出符号の付加された前記デジタルデータ
を１ブロック単位で読み込んで誤り訂正符号を算出する
訂正処理回路と、前記デジタルデータ、前記誤り検出符
号及び前記誤り訂正符号を格納する内部メモリと、前記
内部メモリに格納されるデータを１ブロック単位で出力
する第２のインターフェースと、を備えたことにある。
に鑑み成されたもので、その特徴とするところは、バッ
ファメモリに接続され、所定のバイト数単位でブロック
を構成するデジタルデータをバッファリングしつつ誤り
検出符号及び誤り訂正符号を付加するデータ処理装置に
おいて、前記デジタルデータを１ブロック単位で前記バ
ッファメモリへ書き込む第１のインターフェースと、前
記バッファメモリから１ブロック単位で前記デジタルデ
ータを読み込んで誤り検出符号を算出する検出処理回路
と、前記誤り検出符号の付加された前記デジタルデータ
を１ブロック単位で読み込んで誤り訂正符号を算出する
訂正処理回路と、前記デジタルデータ、前記誤り検出符
号及び前記誤り訂正符号を格納する内部メモリと、前記
内部メモリに格納されるデータを１ブロック単位で出力
する第２のインターフェースと、を備えたことにある。
【００１２】
【発明の実施の形態】図１は、本願発明の一実施形態で
あるＣＤ−ＲＯＭデコーダの概略構成を示すブロック図
である。ＣＤ−ＲＯＭデコーダ１１は、ホストインター
フェース１２、外部メモリ制御回路１３、ＥＤＣ処理回
路１４、ＥＣＣ処理回路１７、内部メモリ制御回路１
５、内部ＲＡＭ１６、及びＤＳＰインターフェース１８
が同一の半導体基板上に形成されて構成され、このＣＤ
−ＲＯＭデコーダにバッファＲＡＭ１９が外付けされ
る。ここに示すＣＤ−ＲＯＭデコーダ１１及びバッファ
ＲＡＭ１９は、図８に示すＣＤ−ＲＯＭデコーダ１及び
バッファＲＡＭ７にそれぞれ対応するものである。
あるＣＤ−ＲＯＭデコーダの概略構成を示すブロック図
である。ＣＤ−ＲＯＭデコーダ１１は、ホストインター
フェース１２、外部メモリ制御回路１３、ＥＤＣ処理回
路１４、ＥＣＣ処理回路１７、内部メモリ制御回路１
５、内部ＲＡＭ１６、及びＤＳＰインターフェース１８
が同一の半導体基板上に形成されて構成され、このＣＤ
−ＲＯＭデコーダにバッファＲＡＭ１９が外付けされ
る。ここに示すＣＤ−ＲＯＭデコーダ１１及びバッファ
ＲＡＭ１９は、図８に示すＣＤ−ＲＯＭデコーダ１及び
バッファＲＡＭ７にそれぞれ対応するものである。
【００１３】ホストインターフェース１２は、ホストコ
ンピュータと接続され、ＣＤ−ＲＯＭデコーダ１１とホ
ストコンピュータとのインターフェースを成す。外部メ
モリ制御回路１３は、ＣＤ−ＲＯＭデコーダ１１に外付
けされるバッファＲＡＭ１９に接続され、バッファＲＡ
Ｍ１９へのＣＤ−ＲＯＭデータの書き込み及び読み出し
を制御する。
ンピュータと接続され、ＣＤ−ＲＯＭデコーダ１１とホ
ストコンピュータとのインターフェースを成す。外部メ
モリ制御回路１３は、ＣＤ−ＲＯＭデコーダ１１に外付
けされるバッファＲＡＭ１９に接続され、バッファＲＡ
Ｍ１９へのＣＤ−ＲＯＭデータの書き込み及び読み出し
を制御する。
【００１４】バッファＲＡＭ１９は、ＳＲＡＭ（Static
Random Access Memory）等の読み出し及び書き込みが
自由な記録媒体からなり、ホストインターフェース１
２、或いは、ＤＳＰインターフェース１８に取り込まれ
るＣＤ−ＲＯＭデータを一時的に格納する。ＥＤＣ処理
回路１４は、ＣＤ−ＲＯＭデータの記録時において誤り
検出符号ＥＤＣ(P)（EDC parity）を算出すると共に、
ＣＤ−ＲＯＭデータの再生時において符号誤りの有無を
検出する。ＥＣＣ処理回路１７は、ＣＤ−ＲＯＭデータ
の記録時において誤り訂正符号ＥＣＣ（Ｐ符号語、Ｑ符
号語のそれぞれのparity）を算出すると共に、ＣＤ−Ｒ
ＯＭデータの再生時においてデータの符号誤りを訂正す
る。
Random Access Memory）等の読み出し及び書き込みが
自由な記録媒体からなり、ホストインターフェース１
２、或いは、ＤＳＰインターフェース１８に取り込まれ
るＣＤ−ＲＯＭデータを一時的に格納する。ＥＤＣ処理
回路１４は、ＣＤ−ＲＯＭデータの記録時において誤り
検出符号ＥＤＣ(P)（EDC parity）を算出すると共に、
ＣＤ−ＲＯＭデータの再生時において符号誤りの有無を
検出する。ＥＣＣ処理回路１７は、ＣＤ−ＲＯＭデータ
の記録時において誤り訂正符号ＥＣＣ（Ｐ符号語、Ｑ符
号語のそれぞれのparity）を算出すると共に、ＣＤ−Ｒ
ＯＭデータの再生時においてデータの符号誤りを訂正す
る。
【００１５】内部メモリ制御回路１５は、ＣＤ−ＲＯＭ
デコーダ１１に内蔵される内部ＲＡＭ１６に接続され、
内部ＲＡＭ１６へのデータの書き込み及び読み出しを制
御する。内部ＲＡＭ１６は、バッファＲＡＭ１９と同様
に読み出し及び書き込みが自由な記録媒体からなる。こ
の内部ＲＡＭ１６は、ＣＤ−ＲＯＭデータを少なくとも
２ブロック分記憶できる容量に形成される。即ち、通常
のフォーマットのＣＤ−ＲＯＭデータは、１ブロックが
２３５２バイトで構成されていることから、内部ＲＡＭ
１６の容量は３８Ｋビット以上必要となる。
デコーダ１１に内蔵される内部ＲＡＭ１６に接続され、
内部ＲＡＭ１６へのデータの書き込み及び読み出しを制
御する。内部ＲＡＭ１６は、バッファＲＡＭ１９と同様
に読み出し及び書き込みが自由な記録媒体からなる。こ
の内部ＲＡＭ１６は、ＣＤ−ＲＯＭデータを少なくとも
２ブロック分記憶できる容量に形成される。即ち、通常
のフォーマットのＣＤ−ＲＯＭデータは、１ブロックが
２３５２バイトで構成されていることから、内部ＲＡＭ
１６の容量は３８Ｋビット以上必要となる。
【００１６】ＤＳＰインターフェース１８は、デジタル
信号処理回路（ＤＳＰ：Digital Signal Processor）に
接続され、ＣＤ−ＲＯＭデコーダ１１とＤＳＰとのイン
ターフェースを成す。
信号処理回路（ＤＳＰ：Digital Signal Processor）に
接続され、ＣＤ−ＲＯＭデコーダ１１とＤＳＰとのイン
ターフェースを成す。
【００１７】続いて、図２及び図３を参照し、図１に示
すＣＤ−ＲＯＭデコーダ１１の動作を説明する。図２及
び図３は、ＣＤ−ＲＯＭデータの記録時、或いは、再生
時におけるＣＤ−ＲＯＭデコーダ１１の各部のデータの
流れをそれぞれ説明するタイミング図である。ここで
は、先ず、図２を参照し、ＣＤ−ＲＯＭデータの記録時
におけるデータの流れを説明する。
すＣＤ−ＲＯＭデコーダ１１の動作を説明する。図２及
び図３は、ＣＤ−ＲＯＭデータの記録時、或いは、再生
時におけるＣＤ−ＲＯＭデコーダ１１の各部のデータの
流れをそれぞれ説明するタイミング図である。ここで
は、先ず、図２を参照し、ＣＤ−ＲＯＭデータの記録時
におけるデータの流れを説明する。
【００１８】ホストコンピュータ側から１ブロック単位
で入力される２０４８バイトのデータＳ(n)は、先ず、
ホストインターフェース１２へ取り込まれる。このホス
トインターフェース１２では、例えば、モード１の場
合、２０４８バイトのデータに対し、同期データ〔１２
バイト〕及びヘッダデータ〔４バイト〕が付加される。
そして、同期データ及びヘッダデータの付加処理が完了
した後に外部メモリ制御回路１３へ出力され、バッファ
ＲＡＭ１９にデータが書き込まれる。
で入力される２０４８バイトのデータＳ(n)は、先ず、
ホストインターフェース１２へ取り込まれる。このホス
トインターフェース１２では、例えば、モード１の場
合、２０４８バイトのデータに対し、同期データ〔１２
バイト〕及びヘッダデータ〔４バイト〕が付加される。
そして、同期データ及びヘッダデータの付加処理が完了
した後に外部メモリ制御回路１３へ出力され、バッファ
ＲＡＭ１９にデータが書き込まれる。
【００１９】続いて、バッファＲＡＭ１９に書き込まれ
た複数ブロック分のデータのうちのブロックｎのＣＤ−
ＲＯＭデータＳ(n)は、外部メモリ制御回路１３を介し
て内部メモリ制御回路１５へ読み出され、内部ＲＡＭ１
６に書き込まれる。これと併行して、ブロックｎのデー
タＳ(n)は、外部メモリ制御回路１３を介してＥＤＣ処
理回路１４へ読み出される。そして、ＥＤＣ処理回路１
４にて、取り込まれたデータに対して演算処理が施さ
れ、誤り検出符号ＥＤＣ(P)が算出される。そして、算
出された誤り検出符号ＥＤＣが内部メモリ制御回路１５
へ出力される。
た複数ブロック分のデータのうちのブロックｎのＣＤ−
ＲＯＭデータＳ(n)は、外部メモリ制御回路１３を介し
て内部メモリ制御回路１５へ読み出され、内部ＲＡＭ１
６に書き込まれる。これと併行して、ブロックｎのデー
タＳ(n)は、外部メモリ制御回路１３を介してＥＤＣ処
理回路１４へ読み出される。そして、ＥＤＣ処理回路１
４にて、取り込まれたデータに対して演算処理が施さ
れ、誤り検出符号ＥＤＣ(P)が算出される。そして、算
出された誤り検出符号ＥＤＣが内部メモリ制御回路１５
へ出力される。
【００２０】ＥＤＣ処理回路１４で算出された誤り検出
符号ＥＤＣは、内部メモリ制御回路１５を介して内部Ｒ
ＡＭ１６に書き込まれる。このとき、内部ＲＡＭ１６に
は、バッファＲＡＭ１９から読み出されたＣＤ−ＲＯＭ
データＳ(n)が格納されており、このデータに対して誤
り検出符号ＥＤＣを付加する形で内部ＲＡＭ１６への書
き込みが行われる。誤り検出符号ＥＤＣの付されたデー
タＳ(n)は、内部メモリ制御回路１５を介してＥＣＣ処
理回路１７に読み出される。そして、ＥＣＣ処理回１７
にて、取り込まれたデータに対して所定の演算処理が施
され、２系列の誤り訂正符号ＥＣＣが算出される。この
ＥＣＣのＰ符号語及びＱ符号語は、図４に示すように、
ＣＤ−ＲＯＭデータが上位バイト及び下位バイトに分離
された各プレーンの１０３２個のシンボルデータに対
し、Ｐシーケンス及びＱシーケンスに従って２４個毎及
び４３個毎にそれぞれ２個ずつ付される。
符号ＥＤＣは、内部メモリ制御回路１５を介して内部Ｒ
ＡＭ１６に書き込まれる。このとき、内部ＲＡＭ１６に
は、バッファＲＡＭ１９から読み出されたＣＤ−ＲＯＭ
データＳ(n)が格納されており、このデータに対して誤
り検出符号ＥＤＣを付加する形で内部ＲＡＭ１６への書
き込みが行われる。誤り検出符号ＥＤＣの付されたデー
タＳ(n)は、内部メモリ制御回路１５を介してＥＣＣ処
理回路１７に読み出される。そして、ＥＣＣ処理回１７
にて、取り込まれたデータに対して所定の演算処理が施
され、２系列の誤り訂正符号ＥＣＣが算出される。この
ＥＣＣのＰ符号語及びＱ符号語は、図４に示すように、
ＣＤ−ＲＯＭデータが上位バイト及び下位バイトに分離
された各プレーンの１０３２個のシンボルデータに対
し、Ｐシーケンス及びＱシーケンスに従って２４個毎及
び４３個毎にそれぞれ２個ずつ付される。
【００２１】ＥＣＣ処理回路１７にて算出された誤り訂
正符号ＥＣＣは、内部メモリ制御回路１５を介して内部
ＲＡＭ１６に書き込まれる。この際、内部ＲＡＭ１６へ
の書き込みは、内部ＲＡＭ１６に格納される誤り検出符
号ＥＤＣ(P)の付されたデータに対し、更に、誤り訂正
符号ＥＣＣを付加する形で行われる。そして、誤り検出
符号ＥＤＣ及び誤り訂正符号ＥＣＣが付加されたデータ
は、ＤＳＰインターフェース１８へ出力され、このＤＳ
Ｐインターフェース１８を介してＤＳＰ側へ出力され
る。
正符号ＥＣＣは、内部メモリ制御回路１５を介して内部
ＲＡＭ１６に書き込まれる。この際、内部ＲＡＭ１６へ
の書き込みは、内部ＲＡＭ１６に格納される誤り検出符
号ＥＤＣ(P)の付されたデータに対し、更に、誤り訂正
符号ＥＣＣを付加する形で行われる。そして、誤り検出
符号ＥＤＣ及び誤り訂正符号ＥＣＣが付加されたデータ
は、ＤＳＰインターフェース１８へ出力され、このＤＳ
Ｐインターフェース１８を介してＤＳＰ側へ出力され
る。
【００２２】このような処理においては、ホストコンピ
ュータからのデータの取り込み処理、及び、ＥＤＣ処理
回路１４へのデータの読み出し処理がバッファＲＡＭ１
９に割り当てられる。そして、それ以降のＥＤＣ処理回
路１４による誤り検出符号ＥＤＣの書き込み処理からＤ
ＳＰインターフェース１８へのデータの出力処理までが
内部ＲＡＭ１６に割り当てられる。したがって、ホスト
コンピュータからのデータが取り込まれている期間であ
っても、これと無関係に、誤り検出符号ＥＤＣ及び誤り
訂正符号ＥＣＣの算出に係る処理を常時処理していくこ
とができる。これにより、ＣＤ−ＲＯＭデコーダ１１に
よる一連の処理に要する時間を大幅に短縮することがで
き、この結果、システム全体としての処理速度の高速化
が可能となる。これに加え、本実施形態においては、内
部ＲＡＭ１６をＣＤ−ＲＯＭデコーダ１１と同一の半導
体基板上に形成しており、内部ＲＡＭ１６を介したデー
タ転送の処理速度を高速化している。
ュータからのデータの取り込み処理、及び、ＥＤＣ処理
回路１４へのデータの読み出し処理がバッファＲＡＭ１
９に割り当てられる。そして、それ以降のＥＤＣ処理回
路１４による誤り検出符号ＥＤＣの書き込み処理からＤ
ＳＰインターフェース１８へのデータの出力処理までが
内部ＲＡＭ１６に割り当てられる。したがって、ホスト
コンピュータからのデータが取り込まれている期間であ
っても、これと無関係に、誤り検出符号ＥＤＣ及び誤り
訂正符号ＥＣＣの算出に係る処理を常時処理していくこ
とができる。これにより、ＣＤ−ＲＯＭデコーダ１１に
よる一連の処理に要する時間を大幅に短縮することがで
き、この結果、システム全体としての処理速度の高速化
が可能となる。これに加え、本実施形態においては、内
部ＲＡＭ１６をＣＤ−ＲＯＭデコーダ１１と同一の半導
体基板上に形成しており、内部ＲＡＭ１６を介したデー
タ転送の処理速度を高速化している。
【００２３】また、本実施形態においてはＣＤ−ＲＯＭ
デコーダ１１によるバッファＲＡＭ１９へのアクセスが
ホストコンピュータから転送されるデータを取り込む時
のみとなっている。このため、バッファＲＡＭ１９への
アクセスに余裕を確保することができ、この結果、例え
ば、制御マイコン等の他の処理回路からのアクセス要求
に対する許容量を拡大することができる。
デコーダ１１によるバッファＲＡＭ１９へのアクセスが
ホストコンピュータから転送されるデータを取り込む時
のみとなっている。このため、バッファＲＡＭ１９への
アクセスに余裕を確保することができ、この結果、例え
ば、制御マイコン等の他の処理回路からのアクセス要求
に対する許容量を拡大することができる。
【００２４】続いて、図３を参照し、ＣＤ−ＲＯＭデー
タの再生時におけるＣＤ−ＲＯＭデコーダ１１の各部の
データの流れを説明する。ＤＳＰ側から１ブロック毎に
入力されるデータＳ(n)は、ＤＳＰインターフェース１
８を介して内部ＲＡＭ１６及びバッファＲＡＭ１９のそ
れぞれに書き込まれる。内部ＲＡＭ１６に書き込まれた
データＳ(n)は、次のデータＳ(n+1)が入力されるのに併
行してＥＣＣ処理回路１７へ読み出される。そして、Ｅ
ＣＣ処理回路１７にて、取り込まれたデータに対し、記
録時に付加された誤り訂正符号ＥＣＣに基づいた符号誤
りの訂正処理が行われる。訂正処理の結果、データＳ
(n)に誤りがあれば、その誤りのある部分のみが正しい
データに書き換えられる。この書き換えは、内部ＲＡＭ
１６とバッファＲＡＭ１９に記録されるＣＤ−ＲＯＭデ
ータのそれぞれに対して同時に行われる。
タの再生時におけるＣＤ−ＲＯＭデコーダ１１の各部の
データの流れを説明する。ＤＳＰ側から１ブロック毎に
入力されるデータＳ(n)は、ＤＳＰインターフェース１
８を介して内部ＲＡＭ１６及びバッファＲＡＭ１９のそ
れぞれに書き込まれる。内部ＲＡＭ１６に書き込まれた
データＳ(n)は、次のデータＳ(n+1)が入力されるのに併
行してＥＣＣ処理回路１７へ読み出される。そして、Ｅ
ＣＣ処理回路１７にて、取り込まれたデータに対し、記
録時に付加された誤り訂正符号ＥＣＣに基づいた符号誤
りの訂正処理が行われる。訂正処理の結果、データＳ
(n)に誤りがあれば、その誤りのある部分のみが正しい
データに書き換えられる。この書き換えは、内部ＲＡＭ
１６とバッファＲＡＭ１９に記録されるＣＤ−ＲＯＭデ
ータのそれぞれに対して同時に行われる。
【００２５】訂正処理が完了したデータＳ(n)は、内部
ＲＡＭ１６からＥＤＣ処理回路１４へ読み出される。そ
して、ＥＤＣ処理回路１４にて、取り込まれたデータに
対し、記録時に付加された誤り検出符号ＥＤＣに基づい
た演算処理が施され、符号誤りの有無が検出される。誤
り検出符号ＥＤＣ自体は、誤りを訂正する機能を有して
いないため、符号誤りが検出された場合には、ＣＤ−Ｒ
ＯＭデータにエラーフラグが付加されて出力される。
ＲＡＭ１６からＥＤＣ処理回路１４へ読み出される。そ
して、ＥＤＣ処理回路１４にて、取り込まれたデータに
対し、記録時に付加された誤り検出符号ＥＤＣに基づい
た演算処理が施され、符号誤りの有無が検出される。誤
り検出符号ＥＤＣ自体は、誤りを訂正する機能を有して
いないため、符号誤りが検出された場合には、ＣＤ−Ｒ
ＯＭデータにエラーフラグが付加されて出力される。
【００２６】これらのデータＳ(n)のＥＣＣ処理回路１
７及びＥＤＣ処理回路１４への読み出し動作は、次のデ
ータＳ(n+1)がＤＳＰ側から入力される期間（１ブロッ
ク期間）内で完了する。そして、バッファＲＡＭ１９に
記憶されたデータＳ(n)は、ホストコンピュータからの
要求に応答して順次ホストインターフェース１２へ読み
出される。
７及びＥＤＣ処理回路１４への読み出し動作は、次のデ
ータＳ(n+1)がＤＳＰ側から入力される期間（１ブロッ
ク期間）内で完了する。そして、バッファＲＡＭ１９に
記憶されたデータＳ(n)は、ホストコンピュータからの
要求に応答して順次ホストインターフェース１２へ読み
出される。
【００２７】このような処理においては、ＣＤ−ＲＯＭ
データに対する符号誤りの訂正処理及び検出処理がバッ
ファＲＡＭ１９と内部ＲＡＭ１６に分割して割り当てら
れる。このため、内部ＲＡＭ１６からＥＣＣ処理回路１
７、或いは、ＥＤＣ処理回路１４へデータが読み出され
る期間でバッファＲＡＭ１９に対するアクセスが停止
し、ホストコンピュータへのＣＤ−ＲＯＭデータの転送
のタイミングを広い範囲で設定できるようになる。この
結果、ＣＤ−ＲＯＭデータの転送速度を高速化すること
ができ、倍速再生等に好適に対応することができる。
データに対する符号誤りの訂正処理及び検出処理がバッ
ファＲＡＭ１９と内部ＲＡＭ１６に分割して割り当てら
れる。このため、内部ＲＡＭ１６からＥＣＣ処理回路１
７、或いは、ＥＤＣ処理回路１４へデータが読み出され
る期間でバッファＲＡＭ１９に対するアクセスが停止
し、ホストコンピュータへのＣＤ−ＲＯＭデータの転送
のタイミングを広い範囲で設定できるようになる。この
結果、ＣＤ−ＲＯＭデータの転送速度を高速化すること
ができ、倍速再生等に好適に対応することができる。
【００２８】図５は、バッファＲＡＭ１９及び内部ＲＡ
Ｍ１６に対する書き込みアドレス信号及び読み出しアド
レス信号を供給するアドレス発生回路の構成を示すブロ
ック図である。また、図６（ａ）、（ｂ）は、データ記
録時におけるバッファＲＡＭ１９及び内部ＲＡＭ１６の
利用状態の一例を説明する模式図であり、図７（ａ）、
（ｂ）は、データ再生時における内部ＲＡＭ１６及びバ
ッファＲＡＭ１９の利用状態の一例を説明するものであ
る。このアドレス発生回路は、ＣＤ−ＲＯＭデコーダ１
１と同一の半導体基板上に形成され、バッファＲＡＭ１
９及び内部ＲＡＭ１６のそれぞれに対応して独立して設
けられる。
Ｍ１６に対する書き込みアドレス信号及び読み出しアド
レス信号を供給するアドレス発生回路の構成を示すブロ
ック図である。また、図６（ａ）、（ｂ）は、データ記
録時におけるバッファＲＡＭ１９及び内部ＲＡＭ１６の
利用状態の一例を説明する模式図であり、図７（ａ）、
（ｂ）は、データ再生時における内部ＲＡＭ１６及びバ
ッファＲＡＭ１９の利用状態の一例を説明するものであ
る。このアドレス発生回路は、ＣＤ−ＲＯＭデコーダ１
１と同一の半導体基板上に形成され、バッファＲＡＭ１
９及び内部ＲＡＭ１６のそれぞれに対応して独立して設
けられる。
【００２９】アドレス発生回路は、第１〜第４のアドレ
ス発生器２１〜２４、ラッチ２５ａ、ｂ、マルチプレク
サ２７ａ、ｂ、加算器２７ａ、ｂ、アドレス選択部２８
で構成される。第１のアドレス発生回路２１は、ＲＡＭ
のデータ記録領域内に設けられる１ブロック分の領域内
の所定領域を順次インクリメントするアドレス信号ＷＡ
を発生する。第２のアドレス発生器２２は、１ブロック
分の領域内の所定領域を誤り訂正処理や検出処理に対応
する固有の順序で指定するアドレス信号ＣＡを発生す
る。第３のアドレス発生器２３は、データ記録領域内の
１ブロック分の領域の先頭アドレスを示す先頭アドレス
信号ＷＡｈを生成する。第４のアドレス発生器２４は、
データ記録領域を０〜最終番地までを所定の順序で順次
指定していくアドレス信号ＲＡを生成する。ラッチ２５
ａ、ｂは、第４のアドレス発生器２４から出力されるア
ドレス信号ＲＡのうち、１ブロック分の領域の先頭アド
レスを示すアドレスをそれぞれ１ブロック単位でラッチ
する。マルチプレクサ２６ａは、先頭アドレス信号ＷＡ
ｈ及びラッチ２５ｂの出力とを取り込み、ＣＤ−ＲＯＭ
デコーダ１１全体の動作を統括する制御マイコンからの
指示に応じて何れか一方を選択して出力する。マルチプ
レクサ２６ｂは、先頭アドレス信号ＷＡｈ及びラッチ２
５ｂの出力を取り込み、マルチプレクサ２６ａと同様
に、制御マイコンの指示に従って何れか一方を選択して
出力する。加算器２７ａは、マルチプレクサ２６ａの出
力及びアドレス信号ＷＡを加算する。加算器２７ｂは、
マルチプレクサ２６ｂの出力及びアドレス信号ＣＡを加
算する。アドレス選択部２８は、加算器２７ａ、ｂの出
力及びアドレス信号ＲＡを取り込み、これらの中から１
つを選択してバッファＲＡＭ１９、或いは、内部ＲＡＭ
１６へアクセスアドレスとして出力する。このアドレス
選択部２８は、制御マイコンと接続されており、アドレ
ス選択部２８では、ホストコンピュータからのデータの
取り込みや誤り訂正処理等の各種処理に合わせて逐次ア
クセスアドレスを選択、決定することができる。
ス発生器２１〜２４、ラッチ２５ａ、ｂ、マルチプレク
サ２７ａ、ｂ、加算器２７ａ、ｂ、アドレス選択部２８
で構成される。第１のアドレス発生回路２１は、ＲＡＭ
のデータ記録領域内に設けられる１ブロック分の領域内
の所定領域を順次インクリメントするアドレス信号ＷＡ
を発生する。第２のアドレス発生器２２は、１ブロック
分の領域内の所定領域を誤り訂正処理や検出処理に対応
する固有の順序で指定するアドレス信号ＣＡを発生す
る。第３のアドレス発生器２３は、データ記録領域内の
１ブロック分の領域の先頭アドレスを示す先頭アドレス
信号ＷＡｈを生成する。第４のアドレス発生器２４は、
データ記録領域を０〜最終番地までを所定の順序で順次
指定していくアドレス信号ＲＡを生成する。ラッチ２５
ａ、ｂは、第４のアドレス発生器２４から出力されるア
ドレス信号ＲＡのうち、１ブロック分の領域の先頭アド
レスを示すアドレスをそれぞれ１ブロック単位でラッチ
する。マルチプレクサ２６ａは、先頭アドレス信号ＷＡ
ｈ及びラッチ２５ｂの出力とを取り込み、ＣＤ−ＲＯＭ
デコーダ１１全体の動作を統括する制御マイコンからの
指示に応じて何れか一方を選択して出力する。マルチプ
レクサ２６ｂは、先頭アドレス信号ＷＡｈ及びラッチ２
５ｂの出力を取り込み、マルチプレクサ２６ａと同様
に、制御マイコンの指示に従って何れか一方を選択して
出力する。加算器２７ａは、マルチプレクサ２６ａの出
力及びアドレス信号ＷＡを加算する。加算器２７ｂは、
マルチプレクサ２６ｂの出力及びアドレス信号ＣＡを加
算する。アドレス選択部２８は、加算器２７ａ、ｂの出
力及びアドレス信号ＲＡを取り込み、これらの中から１
つを選択してバッファＲＡＭ１９、或いは、内部ＲＡＭ
１６へアクセスアドレスとして出力する。このアドレス
選択部２８は、制御マイコンと接続されており、アドレ
ス選択部２８では、ホストコンピュータからのデータの
取り込みや誤り訂正処理等の各種処理に合わせて逐次ア
クセスアドレスを選択、決定することができる。
【００３０】以下、ＣＤ−ＲＯＭデータの記録時と再生
時とで説明を区分けし、先ずは、図６（ａ）、（ｂ）を
参照してＣＤ−ＲＯＭデータの記録時におけるアドレス
発生回路の動作を説明する。尚、ＣＤ−ＲＯＭデコーダ
１１では、各種処理が複数のブロック対して並列に時分
割で行われている。そこで、ここでは、ホストコンピュ
ータからの取り込みの処理がブロックｎ＋１のデータ、
誤り訂正処理がブロックｎのデータ、ＤＡＳへのデータ
出力処理がブロックｎ−１のデータに対し、それぞれ並
列に行われているものとする。
時とで説明を区分けし、先ずは、図６（ａ）、（ｂ）を
参照してＣＤ−ＲＯＭデータの記録時におけるアドレス
発生回路の動作を説明する。尚、ＣＤ−ＲＯＭデコーダ
１１では、各種処理が複数のブロック対して並列に時分
割で行われている。そこで、ここでは、ホストコンピュ
ータからの取り込みの処理がブロックｎ＋１のデータ、
誤り訂正処理がブロックｎのデータ、ＤＡＳへのデータ
出力処理がブロックｎ−１のデータに対し、それぞれ並
列に行われているものとする。
【００３１】ＣＤ−ＲＯＭデコーダ１１に対して、ブロ
ックｎ＋１番目のデータＳ（ｎ＋１）がホストコンピュ
ータから転送されたとき、この入力データＳ（ｎ＋１）
は、バッファＲＡＭ１９のブロックｎ＋１用に割り当て
られた領域へ書き込まれる。この際、アドレス発生回路
は、マルチプレクサ２６ａにて先頭アドレスＷＡｈ側を
選択し、加算器２６ａにてアドレス信号ＷＡ及び先頭ア
ドレス信号ＷＡｈを加算し、この加算信号を書き込みア
ドレス信号ＷＡ（Ｅ）として出力する。この書き込みア
ドレス信号ＷＡ（Ｅ）は、１ブロック分の領域内の所定
領域を順次指定するアドレス信号ＷＡと、ブロックｎ＋
１に割り当てられる領域の先頭アドレスを示す先頭アド
レス信号ＷＡｈとが加算されて生成されるため、図６
（ａ）に示すように、ブロックｎ＋１に割り当てられる
領域を順次指定する信号となる。そして、アドレス選択
部２８にて、この書き込みアドレス信号ＷＡ（Ｅ）が選
択され、データＳ（ｎ＋１）が所定の領域に書き込まれ
る。
ックｎ＋１番目のデータＳ（ｎ＋１）がホストコンピュ
ータから転送されたとき、この入力データＳ（ｎ＋１）
は、バッファＲＡＭ１９のブロックｎ＋１用に割り当て
られた領域へ書き込まれる。この際、アドレス発生回路
は、マルチプレクサ２６ａにて先頭アドレスＷＡｈ側を
選択し、加算器２６ａにてアドレス信号ＷＡ及び先頭ア
ドレス信号ＷＡｈを加算し、この加算信号を書き込みア
ドレス信号ＷＡ（Ｅ）として出力する。この書き込みア
ドレス信号ＷＡ（Ｅ）は、１ブロック分の領域内の所定
領域を順次指定するアドレス信号ＷＡと、ブロックｎ＋
１に割り当てられる領域の先頭アドレスを示す先頭アド
レス信号ＷＡｈとが加算されて生成されるため、図６
（ａ）に示すように、ブロックｎ＋１に割り当てられる
領域を順次指定する信号となる。そして、アドレス選択
部２８にて、この書き込みアドレス信号ＷＡ（Ｅ）が選
択され、データＳ（ｎ＋１）が所定の領域に書き込まれ
る。
【００３２】ＣＤ−ＲＯＭデコーダ１１では、データＳ
（ｎ＋１）の取り込み処理に併行して、ブロックｎのデ
ータＳ（ｎ）に対する誤り訂正処理、即ち、誤り訂正符
号ＥＣＣ及び誤り検出符号ＥＤＣと、内部ＲＡＭ１６へ
のデータ出力処理とが行われている。この際、アドレス
発生回路は、誤り訂正処理の場合、マルチプレクサ２６
ｂにて先頭アドレス信号ＷＡｈ側を選択し、加算器２７
ｂにて選択し、先頭アドレス信号ＷＡｈ及びアドレス信
号ＣＡを加算して訂正アドレス信号ＣＡ（Ｅ）として出
力する。この訂正アドレス信号ＣＡ（Ｅ）は、１ブロッ
ク分の領域内の所定領域を訂正処理に合わせた固有の順
序で指定するアドレス信号ＣＡと、ブロックｎに割り当
てられる領域の先頭アドレスを示す先頭アドレス信号Ｗ
Ａｈとが加算されて生成されるため、図６（ａ）に示す
ように、ブロックｎに割り当てられる領域を固有の順序
で指定する信号となる。そして、アドレス選択部２８に
て訂正アドレス信号ＣＡ（Ｅ）が選択され、ブロックｎ
のデータに対して誤り訂正処理が施される。一方、内部
ＲＡＭ１６への出力処理の場合、アドレス選択部２８に
てアドレス信号ＲＡが選択される。このアドレス信号Ｒ
Ａは、読み出しアドレス信号ＲＡ（Ｅ）として出力さ
れ、これにより、ブロックｎの領域に既に書き込み済み
のデータが出力データＳ（ｎ）として内部ＲＡＭ１６へ
順次出力される。
（ｎ＋１）の取り込み処理に併行して、ブロックｎのデ
ータＳ（ｎ）に対する誤り訂正処理、即ち、誤り訂正符
号ＥＣＣ及び誤り検出符号ＥＤＣと、内部ＲＡＭ１６へ
のデータ出力処理とが行われている。この際、アドレス
発生回路は、誤り訂正処理の場合、マルチプレクサ２６
ｂにて先頭アドレス信号ＷＡｈ側を選択し、加算器２７
ｂにて選択し、先頭アドレス信号ＷＡｈ及びアドレス信
号ＣＡを加算して訂正アドレス信号ＣＡ（Ｅ）として出
力する。この訂正アドレス信号ＣＡ（Ｅ）は、１ブロッ
ク分の領域内の所定領域を訂正処理に合わせた固有の順
序で指定するアドレス信号ＣＡと、ブロックｎに割り当
てられる領域の先頭アドレスを示す先頭アドレス信号Ｗ
Ａｈとが加算されて生成されるため、図６（ａ）に示す
ように、ブロックｎに割り当てられる領域を固有の順序
で指定する信号となる。そして、アドレス選択部２８に
て訂正アドレス信号ＣＡ（Ｅ）が選択され、ブロックｎ
のデータに対して誤り訂正処理が施される。一方、内部
ＲＡＭ１６への出力処理の場合、アドレス選択部２８に
てアドレス信号ＲＡが選択される。このアドレス信号Ｒ
Ａは、読み出しアドレス信号ＲＡ（Ｅ）として出力さ
れ、これにより、ブロックｎの領域に既に書き込み済み
のデータが出力データＳ（ｎ）として内部ＲＡＭ１６へ
順次出力される。
【００３３】また、ＣＤ−ＲＯＭデコーダ１１では、バ
ッファＲＡＭ１９からのデータＳ（ｎ）の出力処理に併
行して、内部ＲＡＭ１６へのデータＳ（ｎ）の書き込
み、データＳ（ｎ）に対する誤り訂正処理及びデータＳ
（ｎ−１）の出力処理が行われる。この際、アドレス発
生回路は、データＳ（ｎ）の書き込みの場合、マルチプ
レクサ２６ａにて選択される先頭アドレス信号ＷＡｈ及
びアドレス信号ＷＡを加算した書き込みアドレス信号Ｗ
Ａ（Ｅ）をアドレス選択部２８にて選択し、内部ＲＡＭ
１６へ出力する。また、誤り訂正処理の場合、マルチプ
レクサ２６ｂにて選択されるアドレス信号ＷＡｈ及びア
ドレス信号ＣＡを加算した訂正アドレス信号ＣＡ（Ｅ）
をアドレス選択部２８にて選択し、アクセスアドレスと
して出力する。そして、データＳ（ｎ−１）の出力処理
の場合、アドレス信号ＲＡをアドレス選択部２８にて選
択し、読み出しアドレス信号ＲＡ（Ｅ）として出力す
る。尚、アドレス選択部２８による書き込みアドレス信
号ＷＡ（Ｅ）、訂正アドレス信号ＣＡ（Ｅ）、読み出し
アドレス信号ＲＡ（Ｅ）の選択は、各種処理に合わせて
並列に時分割で行われる。
ッファＲＡＭ１９からのデータＳ（ｎ）の出力処理に併
行して、内部ＲＡＭ１６へのデータＳ（ｎ）の書き込
み、データＳ（ｎ）に対する誤り訂正処理及びデータＳ
（ｎ−１）の出力処理が行われる。この際、アドレス発
生回路は、データＳ（ｎ）の書き込みの場合、マルチプ
レクサ２６ａにて選択される先頭アドレス信号ＷＡｈ及
びアドレス信号ＷＡを加算した書き込みアドレス信号Ｗ
Ａ（Ｅ）をアドレス選択部２８にて選択し、内部ＲＡＭ
１６へ出力する。また、誤り訂正処理の場合、マルチプ
レクサ２６ｂにて選択されるアドレス信号ＷＡｈ及びア
ドレス信号ＣＡを加算した訂正アドレス信号ＣＡ（Ｅ）
をアドレス選択部２８にて選択し、アクセスアドレスと
して出力する。そして、データＳ（ｎ−１）の出力処理
の場合、アドレス信号ＲＡをアドレス選択部２８にて選
択し、読み出しアドレス信号ＲＡ（Ｅ）として出力す
る。尚、アドレス選択部２８による書き込みアドレス信
号ＷＡ（Ｅ）、訂正アドレス信号ＣＡ（Ｅ）、読み出し
アドレス信号ＲＡ（Ｅ）の選択は、各種処理に合わせて
並列に時分割で行われる。
【００３４】続いて、図７（ａ）、（ｂ）を参照してＣ
Ｄ−ＲＯＭデコーダ１１の再生処理におけるアドレス発
生回路の動作を説明する。尚、ＣＤ−ＲＯＭデコーダ１
１では、再生処理時においても、記録処理時と同様に、
各種処理が複数のブロック対して並列に時分割で行われ
ている。そこで、ここでは、ＤＳＰからの取り込みの処
理がブロックｎ＋１のデータ、誤り訂正処理がブロック
ｎのデータ、ホストコンピュータへのデータ出力処理が
ブロックｎ−１のデータに対して行われているものとす
る。
Ｄ−ＲＯＭデコーダ１１の再生処理におけるアドレス発
生回路の動作を説明する。尚、ＣＤ−ＲＯＭデコーダ１
１では、再生処理時においても、記録処理時と同様に、
各種処理が複数のブロック対して並列に時分割で行われ
ている。そこで、ここでは、ＤＳＰからの取り込みの処
理がブロックｎ＋１のデータ、誤り訂正処理がブロック
ｎのデータ、ホストコンピュータへのデータ出力処理が
ブロックｎ−１のデータに対して行われているものとす
る。
【００３５】ＣＤ−ＲＯＭデコーダ１１に対して、ブロ
ックｎ＋１番目のデータＳ（ｎ＋１）がＤＳＰ側から転
送されたとき、この入力データＳ（ｎ＋１）は、バッフ
ァＲＡＭ１９及び内部ＲＡＭ１６へ書き込まれる。この
際、アドレス発生回路では、アドレス選択部２８にてア
ドレス信号ＲＡが選択され、書き込みアドレスＷＡ
（Ｄ）として出力される。これにより、入力データＳ
（ｎ−１）は、ブロックｎのデータＳ（ｎ）が格納され
る領域の次の領域から入力順序に従って順次書き込まれ
る。
ックｎ＋１番目のデータＳ（ｎ＋１）がＤＳＰ側から転
送されたとき、この入力データＳ（ｎ＋１）は、バッフ
ァＲＡＭ１９及び内部ＲＡＭ１６へ書き込まれる。この
際、アドレス発生回路では、アドレス選択部２８にてア
ドレス信号ＲＡが選択され、書き込みアドレスＷＡ
（Ｄ）として出力される。これにより、入力データＳ
（ｎ−１）は、ブロックｎのデータＳ（ｎ）が格納され
る領域の次の領域から入力順序に従って順次書き込まれ
る。
【００３６】ＣＤ−ＲＯＭデコーダ１１では、バッファ
ＲＡＭ１９及び内部ＲＡＭ１６へのデータＳ（ｎ＋１）
の書き込み処理と併行して、バッファＲＡＭ１９及び内
部ＲＡＭ１６を用いたブロックｎのデータＳ（ｎ）に対
する誤り訂正処理、即ち、符号誤りの訂正処理及び検出
処理が行われる。この際、アドレス発生回路は、マルチ
プレクサ２６ａにてラッチ２５ｂの出力を選択し、加算
器２７ｂにてラッチ２５ｂの出力及びアドレス信号ＣＡ
を加算し、この加算信号を訂正アドレス信号ＣＡ（Ｄ）
として出力する。この訂正アドレス信号ＣＡ（Ｄ）は、
既に入力済みの１ブロック前のデータＳ（ｎ）の先頭ア
ドレスであるラッチ２６ｂの出力ＷＡｈ’及び１ブロッ
ク内の所定の領域を特定の順序で指定するアドレス信号
ＣＡが加算されて生成されるため、図７（ａ）、（ｂ）
に示すように、ブロックｎのデータＳ（ｎ）が記録され
る領域を特定の順序で指定する信号となる。そして、ア
ドレス選択部にて、この訂正アドレス信号ＣＡ（Ｅ）を
選択し、バッファＲＡＭ１９／内部ＲＡＭ１６に対して
アクセスアドレスとして出力する。
ＲＡＭ１９及び内部ＲＡＭ１６へのデータＳ（ｎ＋１）
の書き込み処理と併行して、バッファＲＡＭ１９及び内
部ＲＡＭ１６を用いたブロックｎのデータＳ（ｎ）に対
する誤り訂正処理、即ち、符号誤りの訂正処理及び検出
処理が行われる。この際、アドレス発生回路は、マルチ
プレクサ２６ａにてラッチ２５ｂの出力を選択し、加算
器２７ｂにてラッチ２５ｂの出力及びアドレス信号ＣＡ
を加算し、この加算信号を訂正アドレス信号ＣＡ（Ｄ）
として出力する。この訂正アドレス信号ＣＡ（Ｄ）は、
既に入力済みの１ブロック前のデータＳ（ｎ）の先頭ア
ドレスであるラッチ２６ｂの出力ＷＡｈ’及び１ブロッ
ク内の所定の領域を特定の順序で指定するアドレス信号
ＣＡが加算されて生成されるため、図７（ａ）、（ｂ）
に示すように、ブロックｎのデータＳ（ｎ）が記録され
る領域を特定の順序で指定する信号となる。そして、ア
ドレス選択部にて、この訂正アドレス信号ＣＡ（Ｅ）を
選択し、バッファＲＡＭ１９／内部ＲＡＭ１６に対して
アクセスアドレスとして出力する。
【００３７】また、ＣＤ−ＲＯＭデコーダ１１では、デ
ータＳ（ｎ）への誤り訂正処理と併行して、内部ＲＡＭ
１６を用いたブロックｎ−１のデータＳ（ｎ−１）の出
力処理が行われる。この際、アドレス発生回路は、マル
チプレクサ２６ａにてラッチ２５ｂの出力を選択し、加
算器２７ａにてラッチ２５ｂの出力及びアドレス信号Ｗ
Ａを加算し、この加算信号を読み出しアドレス信号ＲＡ
（Ｄ）として出力する。この読み出しアドレス信号ＲＡ
（Ｄ）は、入力データＳ（ｎ＋１）に対して２ブロック
前のデータＳ（ｎ−１）の先頭アドレスを示すラッチ２
５ｂの出力ＷＡｈ’及び１ブロック内の所定の領域を順
次指定するアドレス信号ＷＡが加算されて生成されるた
め、図７（ｂ）に示すように、ブロックｎ−１が格納さ
れる領域を順次指定していく信号となる。そして、アド
レス選択部２８にて読み出し信号ＲＡ（Ｄ）を選択し、
アクセスアドレスとして内部ＲＡＭ１６に出力する。こ
れにより、内部ＲＡＭ１６に格納されていたデータＳ
（ｎ−１）がホストコンピュータへ出力される。
ータＳ（ｎ）への誤り訂正処理と併行して、内部ＲＡＭ
１６を用いたブロックｎ−１のデータＳ（ｎ−１）の出
力処理が行われる。この際、アドレス発生回路は、マル
チプレクサ２６ａにてラッチ２５ｂの出力を選択し、加
算器２７ａにてラッチ２５ｂの出力及びアドレス信号Ｗ
Ａを加算し、この加算信号を読み出しアドレス信号ＲＡ
（Ｄ）として出力する。この読み出しアドレス信号ＲＡ
（Ｄ）は、入力データＳ（ｎ＋１）に対して２ブロック
前のデータＳ（ｎ−１）の先頭アドレスを示すラッチ２
５ｂの出力ＷＡｈ’及び１ブロック内の所定の領域を順
次指定するアドレス信号ＷＡが加算されて生成されるた
め、図７（ｂ）に示すように、ブロックｎ−１が格納さ
れる領域を順次指定していく信号となる。そして、アド
レス選択部２８にて読み出し信号ＲＡ（Ｄ）を選択し、
アクセスアドレスとして内部ＲＡＭ１６に出力する。こ
れにより、内部ＲＡＭ１６に格納されていたデータＳ
（ｎ−１）がホストコンピュータへ出力される。
【００３８】以上の実施形態においては、記録媒体とし
てＣＤ−Ｒ／ＲＷディスクを用いるＣＤ−Ｒ／ＲＷシス
テムを例示したが、本願発明はこれに限られるものでは
なく、データの書き込みが可能な記録媒体として、ＤＶ
Ｄ−Ｒ等のその他の媒体を用いるシステムにも適用する
ことが可能である。
てＣＤ−Ｒ／ＲＷディスクを用いるＣＤ−Ｒ／ＲＷシス
テムを例示したが、本願発明はこれに限られるものでは
なく、データの書き込みが可能な記録媒体として、ＤＶ
Ｄ−Ｒ等のその他の媒体を用いるシステムにも適用する
ことが可能である。
【００３９】
【発明の効果】本願発明によれば、ホストコンピュータ
からのデータの取り込み処理、及び、ＥＤＣ処理回路へ
のデータの読み出し処理がバッファＲＡＭに割り当てら
れる。そして、それ以降の処理が内部ＲＡＭに割り当て
られる。したがって、ホストコンピュータからデータが
取り込まれている期間であっても、これと無関係に、誤
り検出符号ＥＤＣ及び誤り訂正符号ＥＣＣの算出に係る
処理を常時処理していくことができる。これにより、Ｃ
Ｄ−ＲＯＭデコーダによる一連の処理に要する時間を大
幅に短縮することができ、この結果、システム全体とし
ての処理速度の高速化が可能となる。
からのデータの取り込み処理、及び、ＥＤＣ処理回路へ
のデータの読み出し処理がバッファＲＡＭに割り当てら
れる。そして、それ以降の処理が内部ＲＡＭに割り当て
られる。したがって、ホストコンピュータからデータが
取り込まれている期間であっても、これと無関係に、誤
り検出符号ＥＤＣ及び誤り訂正符号ＥＣＣの算出に係る
処理を常時処理していくことができる。これにより、Ｃ
Ｄ−ＲＯＭデコーダによる一連の処理に要する時間を大
幅に短縮することができ、この結果、システム全体とし
ての処理速度の高速化が可能となる。
【図１】本願発明の一実施形態の概略構成を示すブロッ
ク図である。
ク図である。
【図２】ＣＤ−ＲＯＭデータの記録時における図１の各
部のデータの流れを説明するタイミング図である。
部のデータの流れを説明するタイミング図である。
【図３】ＣＤ−ＲＯＭデータの再生時における図１の各
部のデータの流れを説明するタイミング図である。
部のデータの流れを説明するタイミング図である。
【図４】ＣＤ−ＲＯＭデータの誤り訂正符号を説明する
図である。
図である。
【図５】アドレス発生回路の構成例を示すブロック図で
ある。
ある。
【図６】ＣＤ−ＲＯＭデータの記録処理時におけるバッ
ファＲＡＭ１９／内部ＲＡＭ１６の利用状況を説明する
図である。
ファＲＡＭ１９／内部ＲＡＭ１６の利用状況を説明する
図である。
【図７】ＣＤ−ＲＯＭデータの再生処理時におけるバッ
ファＲＡＭ１９／内部ＲＡＭ１６の利用状況を説明する
図である。
ファＲＡＭ１９／内部ＲＡＭ１６の利用状況を説明する
図である。
【図８】従来のＣＤ−Ｒ／ＲＷシステムの概略構成を示
すブロック図である。
すブロック図である。
【図９】ＣＤ−ＲＯＭデータのフォーマットを説明する
図である。
図である。
１、１１：ＣＤ−ＲＯＭデコーダ
２：デジタル信号処理回路
３：アナログ信号処理回路
４：ピックアップ
５：光ディスク
６：ピックアップ制御回路
７：バッファＲＡＭ
８：制御マイコン
１２：ホストインターフェース
１３：外部メモリ制御回路
１４：誤り検出処理回路
１５：内部メモリ制御回路
１６：内部ＲＡＭ
１７：誤り訂正処理回路
１８：ＤＳＰインターフェース
２１：第１のアドレス発生器
２２：第２のアドレス発生器
２３：第３のアドレス発生器
２４：第４のアドレス発生器
２５ａ、２５ｂ：ラッチ
２６ａ、２６ｂ：マルチプレクサ
２７ａ、２７ｂ：加算器
２８：アドレス選択部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｂ 20/18 ５４４ Ｇ１１Ｂ 20/18 ５４４Ｚ
５７２ ５７２Ｃ
５７２Ｆ
Ｆターム(参考） 5B001 AA06 AB03 AD04
5B018 GA02 HA12 HA14 MA16 QA15
5B065 BA01 CC08 EA03
5D044 AB01 BC04 CC04 DE03 DE68
EF03 FG10
Claims (5)
- 【請求項１】 バッファメモリに接続され、所定のバイ
ト数単位でブロックを構成するデジタルデータをバッフ
ァリングしつつ誤り検出符号及び誤り訂正符号を付加す
るデータ処理装置において、前記デジタルデータを１ブ
ロック単位で前記バッファメモリへ書き込む第１のイン
ターフェースと、前記バッファメモリから１ブロック単
位で前記デジタルデータを読み込んで誤り検出符号を算
出する検出処理回路と、前記誤り検出符号の付加された
前記デジタルデータを１ブロック単位で読み込んで誤り
訂正符号を算出する訂正処理回路と、前記デジタルデー
タ、前記誤り検出符号及び前記誤り訂正符号を格納する
内部メモリと、前記内部メモリに格納されるデータを１
ブロック単位で出力する第２のインターフェースと、を
備えたことを特徴とするデータ処理装置。 - 【請求項２】 前記内部メモリは、前記検出処理回路か
ら出力される前記誤り検出符号を前記デジタルデータに
付加するように格納すると共に、前記訂正処理回路から
出力される前記誤り訂正符号を前記デジタルデータに前
記誤り検出符号が付加されたデータに対して付加するよ
うに格納することを特徴とする請求項１に記載のデータ
処理装置。 - 【請求項３】 前記第２のインターフェースは、前記誤
り訂正符号及び前記誤り検出符号が付加されたデジタル
データを１ブロック単位で取り込んで前記バッファメモ
リ及び前記内部メモリへ出力し、前記訂正処理回路は、
前記内部メモリから読み出されるデジタルデータに誤り
訂正処理を施して訂正処理結果を前記内部メモリ及び前
記バッファメモリへ出力し、前記検出処理回路は、前記
内部メモリから読み出される前記誤り訂正処理が施され
たデジタルデータに誤り検出処理を施し、前記第１のイ
ンターフェースは、前記バッファメモリに格納される前
記誤り訂正処理及び前記誤り検出処理の施されたデータ
を取り込んで１ブロック単位で出力することを特徴とす
る請求項１に記載のデータ処理装置。 - 【請求項４】 前記バッファメモリへのデータの入出力
を制御する外部メモリ制御回路と、前記内部メモリへの
データの入出力を制御する内部メモリ制御回路と、を更
に備えたことを特徴とする請求項１乃至請求項３の何れ
かに記載のデータ処理装置。 - 【請求項５】 前記内部メモリは、前記デジタルデータ
を少なくとも２ブロック分格納可能な容量を有すること
を特徴とする請求項１乃至請求項４の何れかに記載のデ
ータ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002044422A JP4386615B2 (ja) | 2002-02-21 | 2002-02-21 | データ処理装置 |
| CNB03101917XA CN100433168C (zh) | 2002-02-21 | 2003-01-23 | 数据处理装置 |
| TW092102508A TWI244642B (en) | 2002-02-21 | 2003-02-07 | Data processing apparatus |
| US10/371,843 US7127657B2 (en) | 2002-02-21 | 2003-02-20 | System and method for processing digital data while buffering digital data in a buffer memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002044422A JP4386615B2 (ja) | 2002-02-21 | 2002-02-21 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003241907A true JP2003241907A (ja) | 2003-08-29 |
| JP4386615B2 JP4386615B2 (ja) | 2009-12-16 |
Family
ID=27678441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002044422A Expired - Fee Related JP4386615B2 (ja) | 2002-02-21 | 2002-02-21 | データ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7127657B2 (ja) |
| JP (1) | JP4386615B2 (ja) |
| CN (1) | CN100433168C (ja) |
| TW (1) | TWI244642B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070156945A1 (en) * | 2003-12-11 | 2007-07-05 | Yasuo Nakata | Signal processing circuit |
| KR100970730B1 (ko) * | 2003-12-30 | 2010-07-16 | 삼성전자주식회사 | 저장 매체의 데이터 기록 및 재생 방법 |
| CN100458718C (zh) * | 2006-12-29 | 2009-02-04 | 福昭科技（深圳）有限公司 | 一种闪存存储装置及其数据读取和写入方法 |
| US9178534B2 (en) * | 2012-05-29 | 2015-11-03 | International Business Machines Corporation | Methods for partial reverse concatenation for data storage devices using composite codes |
| CN103531246B (zh) * | 2013-10-31 | 2016-10-05 | 西安紫光国芯半导体有限公司 | 快速以读代写的存储器纠错方法 |
| CN115904798A (zh) * | 2023-03-09 | 2023-04-04 | 苏州萨沙迈半导体有限公司 | 存储器的纠错检错方法、系统以及控制器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10107649A (ja) * | 1996-09-30 | 1998-04-24 | Sanyo Electric Co Ltd | 符号誤り訂正／検出デコーダ |
| JP2002501655A (ja) * | 1998-03-18 | 2002-01-15 | エスティーマイクロエレクトロニクス エス．アール．エル． | Ｄｖｄ又はｃｄサポートから読取ったデータのリード−ソロモンデコーディング |
| JP2000195158A (ja) * | 1998-12-25 | 2000-07-14 | Mitsubishi Electric Corp | ディジタルデ―タ再生装置 |
| US6772385B2 (en) * | 2000-01-31 | 2004-08-03 | Sanyo Electric Co., Ltd. | Error-correcting device and decoder enabling fast error correction with reduced circuit scale |
| US6751771B2 (en) * | 2000-02-11 | 2004-06-15 | Mediatek, Inc. | Method and apparatus for error processing in optical disk memories |
| TW476932B (en) * | 2000-10-23 | 2002-02-21 | Acer Labs Inc | Decoding system for disk and the method thereof |
-
2002
- 2002-02-21 JP JP2002044422A patent/JP4386615B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-23 CN CNB03101917XA patent/CN100433168C/zh not_active Expired - Fee Related
- 2003-02-07 TW TW092102508A patent/TWI244642B/zh not_active IP Right Cessation
- 2003-02-20 US US10/371,843 patent/US7127657B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP4386615B2 (ja) | 2009-12-16 |
| TW200303527A (en) | 2003-09-01 |
| CN100433168C (zh) | 2008-11-12 |
| CN1440033A (zh) | 2003-09-03 |
| TWI244642B (en) | 2005-12-01 |
| US20030159091A1 (en) | 2003-08-21 |
| US7127657B2 (en) | 2006-10-24 |
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