CN1440033A

CN1440033A - 数据处理装置

Info

Publication number: CN1440033A
Application number: CN03101917A
Authority: CN
Inventors: 渡边智文; 塚水雄一郎
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-02-21
Filing date: 2003-01-23
Publication date: 2003-09-03
Anticipated expiration: 2023-01-23
Also published as: JP2003241907A; US20030159091A1; US7127657B2; CN100433168C; TW200303527A; TWI244642B; JP4386615B2

Abstract

本发明提供一种数据处理装置，其中：主接口(12)将从主机读取的数据向缓冲RAM(19)输出。外部存储器控制电路(13)将保存在缓冲RAM(19)中的数据向内部RAM(16)输出，同时向EDC处理电路(14)输出。EDC处理电路将算出的检错码EDC向内部RAM(16)输出。ECC处理电路(17)根据被保存在内部RAM(16)中的数据计算出纠错码ECC，并将算出的纠错码ECC输出至内部RAM(16)。DSP接口(18)将完成所有处理的数据从内部RAM(16)读出，并输出到向DSP侧。由此可提高纠错处理效率，提高系统整体的处理速度。

Description

数据处理装置

技术领域

本发明涉及在将从主计算机按规定的格式输出的数据记录到CD-R(可一次性写入CD)/CD-RW(可多次重复写入CD)盘片等记录介质时，对数据的检错以及纠错码进行附加处理的纠错处理装置。

背景技术

目前，作为存储数据的记录介质装置，采用光盘作为介质的记录设备。作为这样的光盘介质记录装置，比如作为仅可一次写入数据的CD-R光盘，或可以反复多次写入的CD-RW光盘的设备，CD-R/CD-RW驱动器被广泛使用。在这些CDR-R/CD-RW系统中，在读出盘中的数据，为了进行纠错处理，在数据写入时，要在被记录的数据附加检错码EDC以及纠错码ECC，将其整体编码构成记录的数据。

图8是目前CD-R/CD-RW系统构成的方框图。CD-R/CD-RW系统是由CD-ROM解码器、数字信号处理电路2、模拟信号处理电路3、读写器4、检测控制器6、缓冲RAM7、以及微处理器8组成。

CD-ROM解码器1读取从主机送出的2048字节的数据，对这些数据附加纠错码ECC(Error Correction Code)以及检错码EDC(Error DetectionCode)。如图9所示，由此生成的CD-ROM数据，把2352字节(24字节×98帧)，作为一个数据块处理，在模式1的情况下，各数据块由同步数据(12字节)、数据头(4字节)、用户数据(2048字节)、检错码EDC(4字节)、空数据(8字节)以及纠错码ECC(276字节)组成。另外，除了12字节的同步数据以外，对2340字节的数据进行倒频处理以后输出。近年来，CD-ROM解码器1形成对从光盘读出的CD-ROM数据进行纠错处理以及检错处理的复合化(再生)装置与译码化(记录)装置组合的形式。该CD-ROM解码器1一般是将再生系统与记录系统的各个电路共用化。而且，关于CD-R/RW系统，这里说明的仅仅是记录系统的功能，关于再生系统未作说明。

数字信号处理电路2以1桢(24字节)为单位，读取从CD-ROM解码器1输出的CD-ROM数据，通过对该数据实施规定的运算处理而生成基于CIRC码(Cross-Interleave Reed-Solomon Code)的C₁、C₂码。然后对附有C₁、C₂码的CD-ROM数据实施交叉处理之后，进行EFM调制，然后输出到模拟信号处理电路3。模拟信号处理电路3串行地接收从数字信号处理电路2输出的数据，读取这些数据的电位变化，控制向光盘上的激光照射。

读写器4对光盘5进行激光照射，在从光盘5读出数据的同时，通过CD-ROM解码器1将译码化的数据记录至光盘5上。光盘5可以是具有一次性写入记录膜的CD-R盘片，或者是具有多次重复写入记录膜的CD-RW盘片。CD-R盘片是通过使由有机色素形成的记录膜在高能激光热度的作用下溶解，形成孔状凹槽而实现数据的记录。而CD-RW盘片，是通过在激光的速冷、速热的作用下在记录层形成非晶体相，改变光的反射率而实现数据的记录。检测控制电路6，基于从光盘5读取的信号，对光盘5读写器4的相对位置进行控制。

缓冲RAM7与CD-ROM解码器1连接，暂时保存从主机输入CD-ROM解码器1的CD-ROM数据。CD-ROM解码器1以一个数据块为单位算出错误检测码EDC和纠错码ECC，同时将算出的码附加到每个数据块上，为此，CD-ROM上处理的数据至少要有1数据块CD-ROM数据。所以设置的缓冲RAM7，必须是能够保证各种处理正常进行的具有记忆一个数据块以上的存储容量。

控制微处理器8由内置记忆着控制程序的单片机构成，根据其控制程序，控制CD-ROM解码器的动作，与此同时，还将从主机输入的命令数据存储在内置的存储器里，根据主机的指示控制各部的动作。

上述的CD-ROM解码器1，对CD-ROM数据附加检错码以及纠错码的处理与从主机向CD-ROM的数据输入，向数据信号处理电路2的CD-ROM数据输出是并行进行的。此时，包含在CD-ROM解码器1中的进行纠错处理和检错处理的各个处理电路是按顺序地进行各自的处理的，为此，要与各个处理合拍，分时间段向缓冲RAM进行存取。此时，如果一个纠错处理正在进行时，向缓冲RAM的存取被这个处理所占有，其它的向缓冲RAM7的存取的申请就被设置为等待状态。所以无论每个纠错处理或检错处理速度多么快，作为CD-ROM解码器7要使全体完成处理还需一定的时间。因此要想进一步实现高速化是困难的。

发明内容

因此，本发明目的是提供一种能够提高纠错处理的效率、使系统整体处理的高速化的纠错处理装置。

为了解决上述问题，本发明的构成特征是，在与连接缓冲存储器连接的，对以规定的字节数单位构成数据块的数字数据进行缓冲存取的同时，进行检错码以及纠错码的附加处理的装置中，具有：将所述数字数据以1数据块为单位写入至所述缓冲存储器的第1接口；将从所述缓冲存储器以1数据块为单位读取所述数字数据后算出检错码的检出处理电路；所述附加了检错码的所述数字数据以1数据块为单位读取后，算出纠错码的纠错电路；保存所述数字数据、所述检错码以及所述纠错码的内部存储器；将所述内部存储器保存的数据以1数据块为单位输出的第2接口。

附图说明

图1是表示本发明实施例的概要构成的方框图。

图2是说明在记录CD-ROM数据时的图1所示的各部的数据流的时序图。

图3是说明在再生CD-ROM数据时的图1所示的各部的数据流的时序图。

图4是说明CD-ROM数据纠错码的说明图。

图5是表示地址生成电路的方框图。

图6是说明在CD-ROM数据记录时的缓冲RAM19/内部RAM16使用情况的说明图。

图7是说明在CD-ROM数据再生时的缓冲RAM19/内部RAM16使用情况的说明图。

图8是表示以往的CD-R/RW系统的概要构成的方框图。

图9是说明CD-ROM数据格式的说明图。

图中：1、11-CD-ROM解码器，2-数字信号处理电路，3-模拟信号处理电路，4-读写器，5-光盘，6-读写器控制电路，7-缓冲RAM，8-控制微处理器，12-主接口，13-外部存储器控制电路，14-检错处理电路，15-内部存储器控制电路，16-内部RAM，17-纠错处理电路，18-DSP接口，21-第1地址生成器，22-第2地址生成器，23-第3地址生成器，24-第4地址生成器，25a、25b-锁存器，26a、26b-多路转换器，27a、27b-加法器，28-地址选择部。

具体实施方式

图1是表示作为本发明实施例的CD-ROM解码器的概要构成的方框图。CD-ROM解码器11是由形成在1数据块半导体基板上的主接口12、外部存储器控制电路13、EDC处理电路14、ECC处理电路17、内部存储器控制电路15、内部RAM16以及DSP接口18构成，在该CD-ROM上外挂缓冲RAM19。这里表示的CD-ROM解码器11以及缓冲RAM19分别对应于图8所示的CD-ROM解码器1以及缓冲RAM7。

主接口12与主计算机连接，作为CD-ROM解码器11与主计算机的接口。外部存储器控制电路与外加在CD-ROM解码器11上的缓冲RAM19连接，控制向缓冲RAM19写入CD-ROM的数据以及读出数据。

缓冲RAM19由SRAM(静态随机存储器)等可以自由地写入和读出数据的记录介质构成，可以暂时保存由主接口12或者DSP接口18读取的CD-ROM数据。EDC处理电路在算出CD-ROM数据记录时的检错码EDC(p)(EDC奇偶校验)的同时，检出CD-ROM数据再生时是否有错误码。ECC处理电路17算出CD-ROM数据记录时纠错码ECC(P码语的各种奇偶校验)的同时，对CD-ROM数据再生时的数据码错误进行纠错。

内部存储器控制电路15与内置在CD-ROM解码器11的内部RAM16连接，控制向内部RAM16的数据的写入和读出。内部RAM16与缓冲RAM19相同，都是由可以自由写入和读出的记录介质构成。该内部RAM16至少要有记忆2块数据的容量。也就是说，由于通常标准的CD-ROM数据1数据块由2352字节构成，内部RAM16的容量必须在38K位以上。

DSP接口18与数字信号处理电路(DSP：数字信号处理器)连接，作为CD-ROM解码器11与DSP之间的接口。

然后，参照图2和图3，对图1所示的CD-ROM解码器11的动作进行说明。图2及图3是说明CD-ROM数据记录使或者再生时对CD-ROM解码器11的各部分数据流的时序图。这里先参照图2，说明CD-ROM数据记录时的数据流。

从主计算机侧输入的以1个数据块为单位的2048字节的数据S(n)首先读入主接口12。在主接口12上，比如在模式1的情况下，对2048字节的同步数据以外数据附加同步数据(12字节)以及头数据(4字节)。在同步数据与头数据的附加处理完成后，向外部存储器控制电路输出，把数据写入缓冲RAM19。

接着，被写入缓冲RAM19的多个数据块中的第n块CD-ROM数据S(n)通过外部存储器控制电路，读入内部存储器控制电路，写入内部RAM16。并同时把第n块数据S_(n)通过外部存储器控制电路13读入EDC处理电路14，然后通过EDC处理电路14对读入的数据实施运算处理，算出检错码EDC_(P)。然后把算出的检错码EDC输出到内部存储器控制电路15。

由EDC处理电路14算出的检错码EDC，通过内部存储器控制电路15写入内部RAM16。此时，内部RAM16保存有从缓冲RAM19读出的CD-ROM数据S_(n)·，对这些数据附加上检错码以后，执行向内部RAM16的写入。附加了检错码EDC的数据S_(n)通过内部存储器控制电路15读入ECC处理电路。然后通过ECC处理电路对读入的数据进行规定的运算处理，算出2系列的纠错码ECC。这个ECC的P码语以及Q码语如图4所示，CD-ROM数据对分离成上位字节和下位字节的各平面的1032个码数据按照P序列以及Q序列，每24，43各自附加2个字符。

由ECC处理电路17算出的纠错码ECC，通过内部存储器控制电路15写入至内部RAM16。此时，向内部RAM16的写入，对保存在内部RAM16的附加了检错码EDC_(p)的数据进一步进行附加纠错码ECC的形式形成。然后，附加的检错码EDC以及纠错码ECC向DSP接口18输出，通过这个DSP接口18向DSP一侧输出。

在这样的处理中，从主机来的数据读入处理以及向EDC处理电路14的数据读出处理由缓冲RAM19进行分配。然后，由内部RAM16分配从由EDC处理电路14的检错码EDC的写入处理至向DSP接口18的数据输出处理的各种处理。所以即使在读取从主机来的数据期间，也能够与该期间无关地执行正常的算出检错码以及纠错码的相关处理。从而，可大幅缩短由CD-ROM解码器进行一系列处理所需要的时间，其结果是可实现系统整体的处理速度的高速化。另外，在本实施例中，内部RAM16与CD-ROM解码器11是设置在同一半导体基板上，因此也提高了通过内部RAM16进行数据传送的处理速度。

而且，在本实施例中，由CD-ROM解码器向缓冲RAM19存取只发生在读取从主机传送的数据时。因此，可以确保对缓冲RAM19的存取宽容度，其结果，比如可以扩大从微处理器等其它处理电路对存取量的更多的要求。

接着，参照图3，说明在CD-ROM数据再生时的CD-ROM解码器11各部数据的流程。从DSP1侧每输入1个数据S_(n)即通过DSP接口18分别写入至内部RAM16以及缓冲RAM19。写入至内部RAM16的数据S_(n)，与下1次输入的数据S_(n+1)合并写入至ECC处理电路17。然后在ECC处理电路17上，对写入的数据，基于记录时附加的纠错码ECC进行码纠错处理。纠错的结果，如果数据S_(n)有错误，只将错误的部分改写成正确的数据。这个改写过程与分别向内部RAM16及缓冲RAM19记入CD-ROM数据是同时进行的。

完成了纠错处理的数据S_(n)，从内部RAM16读出到EDC处理电路14。然后在EDC处理电路上，对读入的数据基于记录时附加的检错码EDC进行运算处理，检查有无码错误。由于检错码EDC本身没有纠错功能，检查出码错误时，在CD-ROM数据上附加错误标志后输出。

这些数据S_(n)向ECC处理电路17以及EDC处理电路14的读出动作，在下1个数据S_(n+1)从DSP被输入期间(1个数据块期间)内完成。在缓冲RAM19记录的数据S_(n)，应主机方面的要求顺序地读入主接口12。

在这样的处理中，对CD-ROM数据码纠错以及检错的处理由缓冲RAM19、内部RAM16分割分配进行。为此从内部RAM向ECC处理电路17或者向EDC处理电路14的数据读出期间，对缓冲RAM19的存取停止，可以在广范围设定向主机传送数据的同步。其结果可以使CD-ROM数据的传送速度高速化，也可以方便地对应倍速再生等操作。

图5是表示提供对缓冲RAM19以及内部RAM16写入地址信号以及读出地址信号的地址生成电路的构成的方框图。另外，图6(a)、(b)是说明在记录数据时，缓冲RAM19以及内部RAM16的利用状态的1个实例的模式图，图7(a)、(b)是说明在数据再生时的内部RAM16以及缓冲RAM19的利用状态的一例。该地址生成电路被配置在与CD-ROM解码器11的同一半导体基板上，分别地对应缓冲RAM19以及内部RAM16而形成独立的设置。

地址生成电路由第1～第4地址生成器21～24、锁存器25a，b、多路转换器27a，b、加法器27a，b、地址选择部28构成。第1地址生成电路21生成在RAM数据记录区域内设置的每个数据块区域内规定的区域的增量顺序的地址信号WA。第2地址生成电路22生成以固有的顺序指定的数据块区域内规定区域，对应纠错处理、检错处理的地址信号CA。第3地址生成器23生成表示数据记录区域内的每个数据块区域的地址头的地址头信号WAh。第4地址生成器24生成按规定顺序的数据记录区域从0～最后一个地址顺序指定的地址信号RA。锁存器25a，在从第4地址生成器24输出的地址信号RA中，对以一个数据块为单位表示的一个数据块区域的地址头进行锁存。多路转换器26a，读取地址头信号WHh以及锁存器25b的输出，根据从统一控制CD-ROM解码器11全体动作的控制微机处理器发出的指示，任选一方输出。多路转换器26b读取地址头信号WHh以及锁存器25b的输出，与多路转换器26a相同，也根据控制微处理器的指示选择其一输出。加法器27a对多路转换器26a的输出以及地址信号WA进行加法运算。加法器27b对多路转换器26b的输出以及地址信号CA进行加法运算。地址选择部28读取加法器27a、b以及地址信号RA，从其中选择一个作为存取地址向缓冲RAM19或者内部RAM16输出。该地址选择部28与控制微处理器连接，在地址选择部上，配合从主机读取数据、纠错处理等操作选择、规定每次的存取地址。

以下对CD-ROM数据记录和再生时分开进行说明，首先参照图6(a)、(b)说明在CD-ROM数据记录时的地址生成电路的动作。另外，CD-ROM解码器11对多个数据块的各种处理是以并行、分时方式进行的。因此，在这里，从主机读取处理的数据块n+1，纠错处理的数据块n，向DAS输出数据块n-1，是各自并行处理的。

对于CD-ROM解码器11，数据块n+1的数据S(n+1)从主机传送来时，该输入数据S(n+1)被写入到缓冲RAM19的被分配用于保存数据块n+1的区域里。此时，地址生成电路通过多路转换器26a选择地址头WAh侧，通过加法器算出地址信号WA以及地址头信号WAh，把这个算出信号作为写入地址信号WA(E)输出。由于该写入地址信号WA(E)是由顺次指定一个数据块区域内的规定区域的地址信号和表示分配数据块n+1区域的地址头的地址信号WAh加算而成的，如图6(a)所示的那样，成为顺次指定分配数据块n+1区域的信号。然后通过地址选择部28，选择该写入地址信号WA(E)，把数据S(n+1)写入规定的区域。

在CD-ROM解码器11中，与数据S(n+1)读取并行，对数据块n的数据S(n)进行纠错处理，也就是进行纠错码ECC以及检错码EDC，以及向内部RAM16输出数据的处理。此时，在地址生成电路进行纠错处理时，通过多路转换器26b选择地址头信号WAh侧，通过加法器27b进行选择，添加址头信号WAh以及地址信号CA，然后作为纠错地址信号输出。这个纠错地址信号CA(E)由于是从为配合纠错处理固有的顺序指定一个数据块区域内的规定区域的地址信号CA和表示分配数据块n区域的地址头的地址信号WAh，加法运算而生成的，所以如图6(a)所示，成为以固有顺序指定分配数据块n区域的信号。然后，由地址选择部28选择纠错地址信号，对数据块n实施纠错处理。另一方面，如果是在向内部RAM16输出的情况下，由地址选择部28选择地址信号RA。这个地址信号RA作为读出地址信号RA(E)输出，由此，数据块n的区域内已经完成写入的数据作为输出数据S(n)顺序向内部RAM16输出。

另外，在CD-ROM解码器11中，与从缓冲RAM19的数据S(n)的输出处理并行，进行向内部RAM16的写入数据S(n)的纠错输出以及数据S(n-1)的输出处理。此时，地址生成电路在进行数据S(n)写入时，把通过多路转换器26a添加的被选择的地址头信号WAh以及地址信号WA的写入地址信号WA(E)，由地址选择部28选择，向内部RAM16输出。而在纠错处理时，通过多路转换器26b加算被选择的地址头信号WAh以及地址信号CA形成纠错地址信号CA(E)，由地址选择部28选择，作为存取地址输出。在数据S(n-1)输出时，由地址信号选择部28，选择地址信号RA，作为读出地址信号RA(E)输出。另外，地址选择部28对写入地址信号WA(E)、纠错地址信号CA(E)、读出地址信号RA(E)的选择，是与各种操作合拍，并行、分时进行的。

然后，参照图7(a)、(b)，说明CD-ROM解码器11在再生处理时地址生成电路的动作。CD-ROM解码器11在进行再生处理时，与记录处理一样，各种处理都是对多个数据块，并行、分时进行的。所以这里叙述的从DSP的读取处理的是数据块n+1，纠错处理的是数据块n，而向主机的输出的是数据块n-1。

对于CD-ROM解码器11，当数据块的第n+1的数据S(n+1)从DSP送出时，这个输入数据S(n+1)被写入到缓冲RAM19以及内部RAM16内。这时，在地址生成电路中，由地址选择部28选择地址信号RA，把其作为写入地址输出。这样，输入数据S(n-1)按照从保存数据块n的数据S(n)的区域的下一个区域，按照输入顺序，被依次地写入。

CD-ROM解码器11中，与向缓冲RAM19以及内部RAM16写入数据S(n+1)的处理并行处理的是，对于使用缓冲RAM19以及内部RAM16的数据块n的数据S(n)的纠错处理，也就是纠错处理和检错处理。此时，地址生成电路通过多路转换器26a选择锁存器25b的输出，通过加法器27将锁存器25b的输出以及地址信号CA进行相算，把这个相加信号作为纠错地址信号CA(D)进行输出。这个纠错地址信号CA(D)是由完成输入的一个数据块前面的数据S(n)的地址头，也就是锁存器26b的输出WAh，以及由特定顺序指定的一个数据块的特定区域的地址信号CA加算而成的，所以如图7(a)、(b)所示，成为以特定顺序指定数据块n的数据S(n)的记录区域的信号。然后通过地址选择部，选择这个纠错地址信号CA(E)作为对缓冲RAM19/内部RAM16的存取地址输出。

另外，在CD-ROM解码器11中，与向数据S(n)的纠错处理并行，执行使用内部RAM16的数据块n-1的数据S(n-1)的输出处理。此时，地址生成电路通过多路转换器26a选择锁存器25b的输出，通过加法器27a加算锁存器25a的输出以及地址信号WA，将加算信号作为读出地址信号RA(D)输出。这个读出地址信号RA(D)，是由表示对输入数据S(n+1)两个数据块前的数据S(n-1)的地址头的锁存器25b的输出WAh以及顺序指定一个数据块内的规定区域的地址信号WA加算生成的，因此如图7(b)所示，成为顺序指定保存数据块n-1区域的信号。然后，通过地址选择部28选择读出信号RA(D)，作为存取地址输入至内部RAM16。由此，把保存在RAM16里的数据S(n-1)输出至主机。

在以上的实施例中，是在CD-R/CD-RW系统里使用的作为记录介质的CD-R/CD-RW光盘的列示。但本发明并不限于此，作为可以写入数据的设备，如DVD-R等使用其他介质的系统也可适用。

根据本发明，从主机读取数据的处理，以及向EDC处理电路读出数据的处理，是由缓冲RAM分配。其以后的处理由内部RAM分配。所以，即便是处于从主计算机读取数据的期间，也能够与其无关地进行正常的算出纠错码EDC以及检错码ECC的处理。从而，可大幅缩短由CD-ROM解码器进行一系列处理的需要时间，其结果，可实现系统整体的处理速度的高速化。

Claims

1.一种数据处理装置，是一种与缓冲存储器连接的，对以规定的字节数为单位构成数据块的数字数据进行缓冲存取的同时，附加检错码以及纠错码的数据处理装置，其特征在于：具有：以1数据块为单位把所述数字数据写入所述缓冲存储器的第1接口；从所述缓冲存储器以1数据块为单位，读取所述数字数据后，算出检错码的检出电路；把附加了所述检错码的所述数字数据以1数据块为单位读取后，算出纠错码的纠错处理电路；保存所述数字数据、所述检错码、所述纠错码的内部存储器及把所述内部存储器里保存的数据以1数据块单位输出的第2接口。

2.根据权利要求1所述数据处理装置，其特征在于：所述内部存储器将从所述检出处理电路输出的所述检错码附加在所述数字数据中，并加以保存，并且将从所述纠错处理电路输出的所述纠错码附加在所述数字数据中的附加了所述检错码的数据中，并加以保存。

3.根据权利要求1所述数据处理装置，其特征在于：所述第2接口，将附加了所述纠错码以及所述检错码的数字数据以1数据块为单位读取后，向所述缓冲存储器以及所述内部存储器输出；所述纠错处理电路，对从所述内部存储器读出的数字数据实施纠错处理，将纠错处理结果输出到所述内部存储器以及缓冲存储器；所述检出处理电路，对所述内部存储器读出的实施了所述纠错处理的数字数据实施检错处理；所述第1接口，读取保存在所述缓冲存储器里的实施了所述纠错处理以及所述检出处理的数据，然后以1数据块为单位输出。

4.根据权利要求1至3中任意一项所述数据处理装置，其特征在于：还包括：用于控制向所述缓冲存储器输入输出数据的外部存储控制电路和用于控制向所述内部存储器输入输出数据的内部存储控制电路。

5.根据权利要求1至4中任意一项所述数据处理装置，其特征在于：所述内部存储器至少具有能够储存2个所述数字数据块的容量。