CN101256803A - 错误校正设备和记录及再现设备 - Google Patents

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Abstract

本发明提供了错误校正设备和记录及再现设备。所述错误校正设备是检测和校正未校正数据的错误的设备。所述错误校正设备包括：临时存储缓冲器(数据缓冲器)，其具有划分成多个单元的存储区，以及存储划分成存储区单元的未校正数据；以及错误校正部(错误校正电路)，其重复地执行检测在临时存储缓冲器中存储的未校正数据的错误，按每个存储区单元校正所检测的错误以及将校正后的数据写入临时存储缓冲器中。所述错误校正部校正临时存储缓冲器的存储区单元的未校正数据的错误以便连续地将校正后的数据写入临时存储缓冲器中。

Description

错误校正设备和记录及再现设备
技术领域
本发明涉及错误校正设备，以及更具体地说，涉及将校正后的数据存储在由多个存储区组成的数据缓冲器中的错误校正设备。
背景技术
由于蓝光标准和HD DVD(高清晰度数字通用盘)标准，最近已经加速了具有高容量的记录介质的开发。在一些DVD盘设备中，需要高速处理大量数据。例如，在图3和4中将示出这样的结构，在该结构中将在日本未审专利申请公开号No.2001-143408中公开的技术应用于DVD/CD(数字通用盘/紧密盘)盘设备。图5表示DVD的ECC(错误检验和校正)的数据格式。
图3是表示根据背景技术的DVD/CD盘设备的整体结构的例子的框图。在下文中，将描述当再现DVD盘时的数据处理。如图3所示，DVD/CD盘设备200包括CPU(中央处理单元)202、拾取器(pickup)203、读/写通道204、主机I/F206、缓冲控制电路207、格式控制电路208、数据缓冲器209和错误校正单元300。
CPU 202控制整个DVD/CD盘设备。拾取器203从DVD盘读取数据(未校正的数据)，以及将该数据传送到读/写通道204。读/写通道204解调该数据以及将该数据传送到格式控制电路208。格式控制电路208根据盘间不同的盘格式来处理该数据。在格式控制电路208处处理过的数据被传送到错误校正电路300。
在例如DVD中，将数据处理为具有182字节*208行，如图5所示。具有182字节*208行的数据称为ECC块，以及在该ECC块单元中执行DVD的错误校正过程。将从每一行的第173个字节至第182个字节的数据称为PI，以及将从ECC块的第193行至208行的数据称为PO。PO和PI称为ECC码，以及来自172字节*192行的数据为主数据，该数据排除了ECC码。
主机I/F 206使用校正后的数据。主机I/F 206通过缓冲控制电路207访问在数据缓冲器209中存储的校正后的数据。
缓冲控制电路207是控制从数据缓冲器209读取/或向其写入数据的电路。
由SDRAM(同步动态随机存取存储器)(例如EDS1216AGTA：由Elpida Memory公司制造)构成数据缓冲器209。数据缓冲器209临时存储现在正被校正的数据以及具有128兆字节的容量。
注意SDRAM由称为页的多个存储区构成，以及在同一页中可以进行连续存取，使得可以提高处理速度。
错误校正电路300包括PI校正电路301、解码器302和恢复部303。
PI校正电路301是以一行为单位在如图5所示的PI方向(一行182个字节)上执行第一校正的电路。
解码器302是生成ECC块中的错误数据的错误校正码和错误位置信息的电路。在“The illustrated DVD Reader，Chapter 3.2.5Decoding ofError Correction Code”，Ohmsha，Ltd.，ISBN 4-274-03606-5，第106页-第109页中描述了错误校正码。
恢复部303是用于根据所生成的错误位置信息和错误校正码来重写在数据缓冲器209中存储的数据的电路。
现在，将参考图4描述根据背景技术的错误校正电路300的操作。图4是表示根据背景技术的错误校正电路的结构的一个例子的框图。图4中所示的错误校正电路300包括PI校正电路301、解码器302和恢复部307。
将由格式控制电路208处理的数据被输入到PI校正电路301。PI校正电路301以一行为单位在PI方向(一行182个字节)上执行第一校正。在图5中的DVD的ECC块的数据格式中示出了PI方向。然后，PI校正电路301以ECC块为单为(1ECC)，通过缓冲控制电路207，将除了ECC码之外的数据传送到数据缓冲器209。
通过将用于1ECC的数据除以一页中的字节数，能计算将用于1ECC的数据存储在数据缓冲器209中所需的页数。具体地，除ECC码外的数据长度为172字节*192行，以及一页的容量为1024字节。因此，页数为33页，如等式1中所示。
172字节*192行/1024字节＝32.24页(等式1)
将用于PO校正的一个缓冲器和用于PI校正的一个缓冲器分配给数据缓冲器209上的一页，以便于将数据传送到SDRAM。因此，对1ECC，需要提供用于PO校正的缓冲器309-1至309-33和用于PI校正的缓冲器312-1至312-33。
以ECC块为单元上面由PI校正电路301执行了第一校正的数据被传送到解码器302。所传送的数据包括ECC码。解码器302包括PO运算电路310、PI运算电路301和错误多项式运算电路320。
PO运算电路310在输入ECC块的每一列上在图5所示的PO方向(垂直方向中的192行)中执行校正子计算(syndrome calculation)，以及存储182列的计算结果。在完成对于1ECC的PO校正子计算后，PO运算电路310将所计算的数据传送到错误多项式运算电路320。错误多项式运算电路320生成错误位置信息和错误校正码。
PI运算电路304在输入ECC块的每一行上在图5中所示的PI方向(水平方向中的182个字节)上执行校正子计算，以及存储192行的计算结果用于第二PI校正过程。将由错误多项式运算电路302生成的ECC块中的错误校正码和错误位置信息传送到恢复部307中的错误地址运算选择电路305。
恢复部307包括错误地址运算选择电路305、页大小寄存器306、地址偏移寄存器308、用于PO校正的缓冲器309-1至309-33、用于PI校正的缓冲器312-1至312-33、EXOR电路317、用于校正后的数据的缓冲器316以及缓冲存取控制电路315。
页大小寄存器306存储表示数据缓冲器209的一页大小的数据。
地址偏移寄存器308存储数据缓冲器209上的地址，该地址是待处理的校正后的数据的前导地址(leading address)。
错误地址运算选择电路305基于地址偏移寄存器308的数据和页大小寄存器306的数据，确定在用于PO校正的缓冲器309-1至309-33中的何处存储1ECC块中的错误位置信息。然后，错误地址运算选择电路305存储错误校正码和数据缓冲器209上的地址，其中，相应数据被存储在用于PO校正的缓冲器309-1至309-33中。恢复部307将用于1ECC的错误校正码和数据缓冲器209上的地址存储在用于PO校正的缓冲器309-1至309-33中。然后，恢复部307重写存储在数据缓冲器209中的数据。
恢复部307读出存储在用于PO校正的缓冲器309-1中的数据缓冲器209上的地址，以及读出由该地址指定的数据缓冲器209的数据。由EXOR电路317在所读出的数据上和由用于PO校正的缓冲器309-1保存的错误校正码数据上执行异或运算，以及将运算结果存储在用于校正后的数据的缓冲器316中。在处理由用于PO校正的缓冲器309-1保存的所有数据之后，恢复部304将存储在用于校正后的数据的缓冲器316中的数据写回到数据缓冲器209。
在写回该数据后，恢复部307在用于PO校正的缓冲器309-2至309-33上连续地执行相同过程。当用于PO校正的33个缓冲器的处理完成时，完成对于1ECC的PO方向上的错误校正。恢复部307在完成PO方向中的错误校正后，再次执行PI方向中的错误校正。
当将PO校正后的数据写回数据缓冲器209后，还将校正后的数据传送回PI运算电路304。PI运算电路304基于PO校正后的数据，补偿在PI运算电路304中存储的运算结果。在补偿所有运算结果后，PI运算电路304将校正后的校正子计算结果传送到错误多项式运算电路320。然后，错误多项式运算电路320生成1ECC块中的错误校正码和错误位置信息。将生成的在1ECC块中的错误校正码和错误位置信息传送到错误地址运算选择电路305。
错误地址运算选择电路305基于地址偏移寄存器308的数据和页大小寄存器306的数据，确定在用于PI校正的缓冲器中312-1至312-33的何处存储1ECC块中的错误位置信息。然后，错误地址运算选择电路305存储错误校正码和在数据缓冲器209上的地址，其中，将相应的数据存储在用于PI校正的缓冲器312-1至312-33中。
然后，恢复部307重写在数据缓冲器209中存储的数据。读出在用于PI校正的存储器312-1中存储的在数据缓冲器209上的地址，以及读出由该地址指定的数据缓冲器209的数据。由EXOR电路317在所读出的数据上以及在用于PI校正的缓冲器312-1中存储的错误校正码数据上来执行异或运算。将运算结果存储在用于校正后的数据的缓冲器316中。在处理在用于PI校正的缓冲器312-1中存储的所有数据后，将在用于校正后的数据的缓冲器316中存储的数据写回到数据缓冲器209。
在写回该数据后，恢复部307在用于PI校正的缓冲器312-2至312-33上连续地执行相同过程。当用于PI校正的33个缓冲器的处理完成时，PI方向中的错误校正结束。由此完成1ECC块的数据的错误校正过程。
现在，将参考图6，描述数据流。图6是根据背景技术的错误校正过程的时序图。T0至T5表示时间。在从格式控制电路208向PI校正电路301输入的数据上执行PI校正后，将PI校正后的数据传送到PO运算电路310、PI运算电路304和缓冲器控制电路207(401、402、403)。在传送1ECC的数据后，将从PO运算电路310获得的运算结果输入到错误多项式运算电路320(404)。在错误多项式运算电路320处生成的1ECC块中的错误校正码和错误位置信息被输入到错误地址运算选择电路305(405)。
由错误地址运算选择电路305确定在用于PO校正的缓冲器309-1至309-33中的何处存储错误位置信息和错误校正码。然后，在确定的用于PO校正的缓冲器中，存储错误位置信息和错误校正码(406)。当1ECC的错误位置信息被存储在用于PO校正的缓冲器309-1至309-33中时，恢复部307从用于PO校正的缓冲器309-1连续地读出错误校正码和数据缓冲器209上的地址，以及通过数据缓冲器重写总线(缓冲器控制电路207)来重写在数据缓冲器209中存储的数据(407)。将重写后的数据也传送到PI运算电路304(408)。
使用在PI运算电路304中的重写后的数据，来补偿运算结果。当完成用于PO校正的缓冲器309-1至309-33的重写时，PI运算电路304将补偿后的运算结果输入到错误多项式运算电路320(409)。在错误多项式运算电路320处生成的1ECC块中的错误校正码和错误位置信息被输入到错误地址运算选择电路305。由错误地址运算选择电路305确定在用于PI校正的缓冲器312-1至312-33中的何处存储错误位置信息和错误校正码。然后，在确定的用于PI校正的缓冲器中，存储错误位置信息和错误校正码(410)。
当1ECC的错误位置信息被存储在用于PI校正的缓冲器312-1至312-33中时，从用于PI校正的缓冲器312-1连续地读出错误校正码和在数据缓冲器209上的地址，以及重写在数据缓冲器209中存储的数据(411)。当对于用于PI校正的缓冲器312-33完成重写在数据缓冲器209中存储的数据时，则完成对于1ECC的校正过程。
在从错误多项式运算电路320传送最后的错误位置信息和错误校正码(412)之后，当完成对于33页的数据缓冲器209的重写的过程(413)时，则完成对于最后数据的PI校正过程。
然而，在背景技术中，在完成对于1ECC的错误校正过程后以及在将错误校正码和表示错误校正码的数据缓冲器209上的地址存储在用于PO校正的缓冲器309-1至309-33以及用于PI校正的缓冲器312-1至312-33中后，重写由数据缓冲器209保存的数据。另外，在重写由数据缓冲器209保存的数据时，当临时存储通过在由用于PO校正的缓冲器309-1至309-33或用于PI校正的缓冲器312-1至312-33保存的数据(错误校正码)和由数据缓冲器209保存的数据(待校正的数据)上执行异或操作所获得的数据时，当数据被存储在用于校正后的数据的专用缓冲器316中之后，将该数据重写回数据缓冲器209。
此外，需要用于PO校正的33个缓冲器和用于PI校正的33个缓冲器来存储1ECC的错误数据。还需要用于校正后的数据的专用缓冲器316。因此，在背景技术中，错误校正电路300的面积大。在背景技术的错误校正电路中，错误校正过程所需的缓冲器容量和错误校正电路的面积都较大。
发明内容
根据本发明的一个方面，提供一种错误校正设备，该设备包括临时存储缓冲器和错误校正部。临时存储缓冲器包括划分成多个单元的存储区，以及存储划分成存储区单元的未校正数据。错误校正部检测在临时存储缓冲器中存储的未校正数据的错误，按每一个存储区单元校正所检测的错误以及将校正后的数据写入临时存储缓冲器中。错误校正部对于在每一个存储区中存储的未校正数据，重复检测、校正和写入。如上所述，错误校正部校正临时存储缓冲器的每一个存储区单元的未校正数据的错误，以连续地将校正后的数据写入临时存储缓冲器。因此，能保持存储区单元的容量的校正后的数据，直到将校正后的数据写入临时存储缓冲器中。因此，仅需要两个缓冲器。一个缓冲器用在错误校正过程中，以及另一缓冲器用于存储存储区单元的容量的校正后的数据。在背景技术中，在校正数据后，校正后的数据被集体写入临时存储缓冲器中。因此，在背景技术中，要求保存校正后的数据(例如1ECC块的校正后的数据)的另一缓冲器。根据本发明，可以减少存储校正后的数据的缓冲器的容量以及减少半导体芯片的面积。
根据本发明，可以利用临时存储校正后的数据的临时存储缓冲器(数据缓冲器)的存储区单元(存储单元)来重写校正后的数据。因此，可以降低错误校正过程所需的缓冲器容量。
附图说明
从下述结合附图的某些优选实施例的描述，本发明的上述和其他目的、优点和特征将更显而易见，其中：
图1是表示根据本发明第一实施例的错误校正电路的结构例子的框图。
图2是根据第一实施例的错误校正过程的时序图；
图3是表示DVD/CD盘设备的整个结构的例子的框图；
图4是表示背景技术的错误校正电路的结构例子的框图；
图5是表示DVD的ECC块的数据格式的图；以及
图6是背景技术的错误校正过程的时序图。
具体实施方式
现在，将参考所示的实施例，描述本发明。本领域的技术人员将意识到使用本发明的教导，将实现许多另外的实施例，以及本发明不限于为说明目的所示的实施例。
现在，将参考附图来描述本发明的实施例。对每一图中的相同部件给予相同的参考数字，以及将省略对其的详细描述。
第一实施例
图1是根据本发明第一实施例的错误校正电路的结构例子的框图。如图1所示的错误校正电路(错误校正部)100在以与图3所示的DVD/CD盘设备(记录和再现设备)200相同方式构造的设备中起作用。可以使用错误校正电路100来代替在DVD/CD盘设备200中包括的错误校正电路300。图1中所示的错误校正电路100包括PI校正电路110、解码器(解码部)120和恢复部(重构部)130，它们均可以分别用来代替在图3中所示的PI校正电路301、解码器302和恢复部307。即使当图1所示的错误校正电路100被安装在DVD/CD盘设备200上时，图3中所示的DVD/CD盘设备的操作也是相同的，但除了错误校正电路300的操作之外。因此，将省略重复描述。如图1所示，包括错误校正电路100、缓冲控制电路(临时存储缓冲器)207和数据缓冲器209的结构可以称为错误校正设备1。现在，将描述图1中的每个部件。
PI校正电路110是在图5中所示的PI方向(一行中182个字节)上，以一行为单位对在格式控制电路208处处理的数据(未校正数据)执行第一校正的电路。
解码器120包括PO运算电路121、PI运算电路122和错误多项式运算电路123。PO运算电路121在PO方向上，对在PI校正电路110中校正后的数据执行校正子计算。PI运算电路122在PI方向上，对在PI校正电路110中校正后的数据执行校正子计算，以及使用PO校正后的数据来补偿计算结果。错误多项式运算电路123根据由PO运算电路121和PI运算电路122获得的操作结果，生成1ECC块中的错误校正码和错误位置信息。
恢复部130包括位置偏移寄存器131、页大小寄存器132、地址生成电路(地址生成部)133、页边界检测电路(检测器部)134、校正地址缓冲器135、校正数据缓冲器136和EXOR电路137。
地址偏移寄存器131存储在数据缓冲器209上的地址，该地址是待处理的校正后的数据的前导地址。
页大小寄存器132存储表示数据缓冲器209的一个页大小的数据。
地址生成电路133基于在地址偏移寄存器131中存储的数据、在页大小寄存器132中存储的数据、以及在错误多项式运算电路123中生成的1ECC块中的错误位置信息，生成数据缓冲器209上的地址，该数据缓冲器209中存储有待校正的未校正数据。未校正数据是指待校正的数据，还包括已经校正过但需再次校正的数据。
页边界检测电路134检测对在一页(存储区单元)中存储的未校正数据的错误进行检测的定时。在本实施例中，页边界检测电路134检测数据缓冲器209的一页中存储的未校正数据的错误校正完成的定时。具体地，页边界检测电路134检测由地址生成电路133生成的在数据缓冲器209上的地址是否跨过页边界。然后，页边界检测电路134检测对于在数据缓冲器209的一页中存储的未校正数据，错误校正码被存储在的校正数据缓冲器136中的定时。
校正地址缓冲器135将由地址生成电路133生成的在数据缓冲器209上的地址存储为错误位置信息。该地址标识了被检测到错误的未校正数据的位置。校正地址缓冲器135至少包括为数据缓冲器209上的两页存储地址值的存储区。
校正数据缓冲器136存储错误校正码和校正后的数据，两者均对应于与校正地址缓冲器135中存储的地址相对应的未校正数据。校正数据缓冲器136至少包括为数据缓冲器209上的两页存储地址值的存储区。
EXOR电路137在校正数据缓冲器136的值和由数据缓冲器209读取的数据上执行异或运算。
缓冲控制电路207控制将数据写入数据缓冲器209和/或从其读取数据。数据缓冲器(临时存储缓冲器)209由例如SDRAM组成，并临时存储正被校正错误的数据。数据缓冲器209被划分成多个存储区(页)以及能利用页单元来访问。
现在，将参考图1和3，描述根据本发明第一实施例的错误校正电路100的运算。
将由格式控制电路208处理的数据输入到错误校正电路100中的PI校正电路110。PI校正电路110在图5中所示的PI方向(一行中182个字节)上，以一行为单位执行第一校正。然后，以ECC块为单位，PI校正电路100通过缓冲控制电路207将除ECC码之外的校正后的数据传送到数据缓冲器209。包括ECC码的PI校正后的数据还被传送到解码器120，并输入到PO运算电路121和PI运算电路122。
PO运算电路121在输入ECC块的每一列上，在图5中所示的PO方向(垂直方向中的192行)中执行校正子计算，以便存储182列的计算结果。在完成对于1ECC的PO校正子计算后，PO运算电路121将计算数据传送到错误多项式运算电路123。错误多项式运算电路123生成1ECC块中的错误校正码和错误位置信息。另外，PI运算电路122在输入ECC块的每一行上，在图5中所示的PI方向(水平方向中的182个字节)中执行校正子计算，以便存储192行的计算结果以供第二PI校正过程使用。由错误多项式运算电路123生成的1ECC块中的错误校正码和错误位置信息被传送到地址生成电路133。
地址生成电路133基于在地址偏移寄存器131中存储的数据、在页大小寄存器132中存储的数据以及在错误多项式运算电路123中生成的1ECC块中的错误位置信息，生成数据缓冲器209上的地址，该数据缓冲器209中存储有待校正的未校正数据。地址生成电路133将所生成的地址存储在校正地址缓冲器135中，以及将错误校正码存储在校正数据缓冲器136中。
页边界检测电路134检测所生成的数据缓冲器209上的地址是否跨过页边界。检测执行如下。所生成的数据缓冲器209上的地址的上7位(第16位至第10位)被从数据缓冲器209上的紧邻的前一地址的上7位(第16位至第10位)的值中减去。如果值不为0，确定已经跨过页边界。当页边界检测电路134检测到已经跨过页边界时，恢复部130重写在数据缓冲器209中存储的数据。
首先，恢复部130读出校正地址缓冲器135上的地址，以及通过缓冲控制电路207读出由该地址指定的数据缓冲器209上的数据(未校正数据)。然后，利用EXOR电路137，在所读出的数据以及在校正数据缓冲器136中存储的错误校正码上执行异或运算。将运算结果写回校正数据缓冲器136上的相同位置。接着，递增用于校正地址缓冲器136和校正数据缓冲器136的指针，以及顺序地重写后续数据。当完成对于一页的数据的处理时，恢复部130将在校正数据缓冲器136中存储的校正后的数据写回到数据缓冲器209。
现在，对于一页的处理完成。恢复部130进一步对剩余32页重复相同过程以完成对于1ECC的PO校正过程。即使在PO校正过程期间，也从错误多项式运算电路123顺序地传送错误位置信息和错误校正码。恢复部130将所传送的错误位置信息和错误校正码顺序地存储在校正地址缓冲器135和校正数据缓冲器136上的接下来的下一区中。对数据缓冲器209中的一页重写数据所需的时间短于接收下一页的数据所需的时间。因此，校正地址缓冲器135和校正数据缓冲器136最多仅需要具有用于两页的大小。
现在，将详细地描述将错误校正码存储在校正数据缓冲器136中的操作。例如，在将用于数据缓冲器209中的第一页的错误校正码存储在校正数据缓冲器136中后，在已经存储在校正数据缓冲器136中的错误校正码后，存储用于下一页的错误校正码。例如，如果假定在第一页中具有6个错误以及在第二页中具有5个错误，则将用于第一页的错误校正码存储在校正缓冲器中的第0地址至第5地址中，以及将用于第2页的错误校正码存储在校正缓冲器中接着的第6地址至第10地址中。注意，校正地址缓冲器135还存储在数据缓冲器209上的地址。
当将PO校正后的数据写回数据缓冲器209时，还将校正后的数据传送到PI运算电路122。PI运算电路122基于PO校正后的数据，来补偿在PI运算电路122中存储的运算结果。在补偿所有运算结果后，PI运算电路122将所校正后的校正子计算结果传送到错误多项式运算电路123。错误多项式运算电路123生成1ECC块中的错误校正码和错误位置信息。将所生成的错误位置信息和错误校正码传送到地址生成电路133。然后，错误多项式运算电路123开始第二PI校正。
地址生成电路133基于在地址偏移寄存器131中存储的数据、在页大小寄存器132中存储的数据以及由错误多项式运算电路123生成的1ECC块中的错误位置信息，生成存储有要校正的数据的数据缓冲器209上的地址。地址生成电路133将所生成的地址存储在校正地址缓冲器135中的后续区中，以及将错误校正码存储在校正数据缓冲器136中的后续区中。
当页边界检测电路134检测到已经跨过页边界时，恢复部130重写在数据缓冲器209中存储的数据。恢复部130读出在校正地址缓冲器135中存储的地址以及读出由该地址指定的在数据缓冲器209中存储的数据。利用EXOR电路，恢复部130在所读出的数据和在校正数据缓冲器136中存储的错误校正码上执行异或运算，并且将运算结果写回到校正数据缓冲器136上的相同位置。当完成对于1页的数据的处理时，恢复部130将在校正数据缓冲器136中存储的校正后的数据写回到数据缓冲器209。
现在，完成对于1页的处理过程。恢复部130对剩余32页进一步重复相同过程以便完成对于1ECC的PI校正过程。
现在，将参考图2描述数据流。图2是根据第一实施例的错误校正过程的流程图。T0至T5表示时间。在对从格式控制电路208向PI校正电路110输入的数据执行PI校正后，将PI校正后的数据传送到PO运算电路121、PI运算电路122和缓冲器控制电路207(501，502，503)。在传送用于1ECC的数据后，将从PO运算电路获得的运算结果输入到错误多项式运算电路123(504)。由错误多项式运算电路123检测的错误校正码和错误位置信息被输入到地址生成电路133(505)。在地址生成电路133中，将错误位置信息转换成在数据缓冲器上的地址，且将该地址存储在校正地址缓冲器135中。将错误校正码存储在校正数据缓冲器136中，以使得错误校正码对应于所转换的地址(506)。在下文中，以及在图2中，校正地址缓冲器135和校正数据缓冲器136将被称为校正地址/数据缓冲器135和136。
当用于一页的数据缓冲器上的地址和错误校正码被存储在校正地址/数据缓冲器135和136中时，读出错误校正码和在数据缓冲器上的地址，以及通过数据缓冲器重写总线(缓冲器控制电路207)，重写在数据缓冲器209上的数据(507)。将所重写后的数据也传送到PI运算电路122(508)。使用重写后的数据，在PI运算电路122中补偿运算结果。在完成对于1ECC重写PO的过程后，PI运算电路122将补偿后的运算结果输入到错误多项式运算电路123(509)。将在错误多项式运算电路123中检测的错误位置信息和错误校正码输入到地址生成电路133。
地址生成电路133生成错误校正码和在数据缓冲器209上的地址，所生成的地址和错误校正码被存储在校正地址/数据缓冲器135和136中(510)。在用于一页的错误校正码和在数据缓冲器209上的地址被存储在校正地址/数据缓冲器135和136中后，恢复部130读出错误校正码和在数据缓冲器209上的地址，以及通过数据缓冲器重写总线(缓冲器控制电路207)重写在数据缓冲器209上的数据(511)。在重写1ECC的所有数据后，完成对于1ECC的校正过程。
当通过重复上述过程，完成对于所有ECC的处理时，错误校正过程完成。在从错误多项式运算电路123传送了最后的错误位置信息和错误校正码(512)后，当对于一页完成了数据缓冲器209的重写过程(513)时，对于最后数据的PI校正过程完成。
现在将参考图1和4，描述用于通过本实施例解决问题的机制。在背景技术中，在存储1ECC的来自错误多项式运算电路320的错误位置信息和错误校正码后，开始数据缓冲器209的重写。因此，从传送最后的错误位置信息和错误校正码的时间到完成错误校正过程的时间，需要33页的传输时间。另一方面，在本实施例中，提供页边界检测电路134。当页边界检测电路134检测到已经跨过页边界时，开始存储在数据缓冲器209中的数据的重写。因此，在错误多项式运算电路123传送了最后的错误位置信息和错误校正码后，当对于一页的处理完成时，则对于最后数据的PI校正过程完成。因此，在本实施例中，能使从传送最后的错误位置信息和错误校正码到完成错误校正过程所需的时间减少到1/33。
另外，在背景技术中，存储1ECC的来自错误多项式运算电路320的错误位置信息和错误校正码，其要求33个缓冲器。此外，因为下一数据是在重写由PO运算电路121校正后的数据时输入的，因此，需要另一对缓冲器(33个缓冲器)。因此，在背景技术中需要总共66个缓冲器(图4中用于PO校正的缓冲器309-1至309-33以及用于PI校正的缓冲器312-1至312-33)。注意，该缓冲器对应于66页，因为一个缓冲器分配给数据缓冲器209的一页。另一方面，在本实施例中提供页边界检测电路134。当页边界检测电路134检测到已经跨过页边界时，开始重写在数据缓冲器209中存储的数据，使得可以形成仅具有用于两页的大小(容量)的缓冲器。由此，使所需用于校正的缓冲器的面积减少到2/66。
此外，提供了用于存储校正后的数据的校正后数据的专用缓冲器316。另一方面，在本实施例中，不需要用于校正后数据的专用缓冲器316，因为校正后的数据被写回到校正数据缓冲器136上的相同位置。
如上所述，根据本实施例的错误校正电路，可以减少缓冲器的容量。此外，可以减小错误校正电路所需的设备的面积。此外，通过每当对一页执行错误校正过程时便将校正后的数据写入数据缓冲器209中，与一齐重写1ECC块的校正后数据的背景技术相比，可以减少处理时间。
第二实施例
在第二实施例中，将描述在盘设备中读出HD DVD(高清晰度DVD)的盘的情况。系统结构与第一实施例相同。因此，省略重复的描述。
格式控制电路208将从记录介质读出的数据(未校正数据)处理成HD DVD中的具有364字节*208行的数据。具有364字节*208行的数据被称为ECC块，HD DVD的错误校正过程以该ECC块为单位执行。从每一行的第173字节至第182字节的数据和从第355字节到第364字节的数据称为PI，从每一个ECC块的第193行至第208行的数据称为PO。每一个ECC块的每一行的20字节以及最后16行称为ECC码。除ECC码外的344字节*192行的数据是实际数据。
通过将1ECC的数据除以一页中的字节数，可以计算将1ECC的数据存储在数据缓冲器209中所需的页数。具体地，除ECC码外的数据长度是344字节*192行以及用于一页的容量为1024(512*2)字节。因此，页数为65页，如等式2中所示。
344字节*192行/1024字节＝64.5字节(等式2)
在图4所示的背景技术中，需要用于PO校正的65个缓冲器和用于PI校正的65个缓冲器。将用于PO校正的一个缓冲器和用于PI校正的一个缓冲器分配给数据缓冲器209上的一页，以便于将数据传送到数据缓冲器SDRAM。因此，需要为1ECC提供用于PO校正的65个缓冲器和用于PI校正的65个缓冲器。然而，通过形成如在第一实施例中的错误校正电路，校正数据缓冲器136仅需要具有两页的容量。
当将图1中所示的错误校正电路100应用于HD DVD格式时，与背景技术相比，从完成错误检测过程到完成错误校正过程所需的时间减少到1/65。同时还使缓冲器的数量减少到2/130。在背景技术中，校正后的数据被存储在用于校正后的数据的专用缓冲器316中。在本发明中，因为将校正后的数据写回到校正数据缓冲器上的相同位置，所以不需要用于校正后数据的专用缓冲器316。
如上所述，根据本发明的优选实施例，能减小从传送最后的错误位置信息和错误校正码到完成错误校正过程所需的时间。例如，如果1ECC块具有33页，能使时间减少到1/33，其是1/1ECC块的页数。因此，可以更快速地处理错误校正过程来实现高速盘设备。
在本发明的优选实施例中，能实现更小的错误校正电路，因为校正数据缓冲器或校正地址缓冲器仅需要具有用于两页的大小。因此，可以实现更小的LSI(大规模集成化)。
另外，根据本发明的优选实施例，改进下述要点。在错误多项式运算电路传送最后的错误位置信息和错误校正码之后，当完成1ECC块的页数(在第一实施例中为33页)的数据缓冲器209的重写的过程时，完成1ECC块的最后一页的数据的PI校正过程。在图4所示的背景技术的地址运算选择电路中，将所传送的错误位置信息转换成数据缓冲器上的地址，并分配给以页为单位配置的缓冲器。因此，不可能高速地处理数据。另一方面，在图1所示的地址生成电路133中，将所传送的错误位置信息转换成数据缓冲器上的地址，并连续地存储在校正地址缓冲器中。因此，可以实现高速数据处理。
另外，在图4所示的恢复部307中，在完成对于1ECC的数据传送后，重写数据缓冲器。另一方面，在图1中所示的恢复部130中，当跨过页边界时，开始数据缓冲器209的重写。因此，可以缩短用于整个错误校正过程的处理时间。
此外，在图4中所示的恢复部307中，通过在从数据缓冲器读出的数据上执行异或运算获得的数据被存储在用于校正后的数据的缓冲器中。另一方面，在图1中所示的恢复部130中，通过在从数据缓冲器读出的数据上执行异或运算获得的数据被写回到校正数据缓冲器136。因此，不需要用于存储校正后的数据的额外的缓冲器，可以减少缓冲器容量。
此外，在背景技术中，用于校正的数据缓冲器是单端口型。在校正期间不可以写入下一错误数据。另一方面，图1中所示的校正数据缓冲器136是双端口型，即使在校正期间，也可以写入下一错误数据。因此，能将错误校正数据和校正后的数据并行地写入校正数据缓冲器中。
图4中所示的恢复部307具有用于校正的缓冲器对，以及用于校正的缓冲器对交替地存储数据。另一方面，在图1中所示的恢复部130中，将数据连续地存储在用于校正的一个缓冲器(校正地址缓冲器135或校正数据缓冲器136)中。通过具有这种结构，可以实现高速数据传输。
很显然，本发明不限于上述实施例，而是在不背离本发明的范围和精神的情况下可以进行修改和改变。

Claims (6)

1.一种错误校正设备，包括：
临时存储缓冲器，具有划分成多个单元的存储区，并且存储被划分成存储区单元的未校正数据；以及
错误校正部，检测在所述临时存储缓冲器中存储的未校正数据的错误，为每个存储区单元校正检测的错误以及将校正后数据写入所述临时存储缓冲器中，以及重复所述检测、校正和写入。
2.如权利要求1所述的错误校正设备，
其中，所述错误校正部包括
校正地址缓冲器，存储标识被检测出错误的所述未校正数据的错误位置信息；
检测部，对检测到在一个存储区单元中存储的未校正数据的错误的定时进行检测；以及
校正数据缓冲器，存储对由错误位置信息标识的未校正数据的错误进行校正的错误校正码，以及在由所述检测部检测到的定时处，将基于错误校正码和错误位置信息校正后的校正后数据重写到存储所述错误校正码的区域中，以及
其中，所述临时存储缓冲器存储在所述校正数据缓冲器中盖写的所述校正后的数据。
3.如权利要求2所述的错误校正设备，
其中，所述校正数据缓冲器包括第一区域和第二区域，所述第一区域和第二区域被形成以能够存储两个存储区单元，当由所述检测部通知所述定时时，所述校正数据缓冲器当将校正后数据重写到所述第一区域中，而将其他未校正数据的其他错误校正码存储到所述第二区域中，以及
所述临时存储缓冲器存储在所述第一区域中重写的所述校正后数据。
4.如权利要求3所述的错误校正设备，
其中，在对于该存储区单元的校正后数据被重写到校正数据缓冲器中之后，所述临时存储缓冲器存储所述校正后数据。
5.如权利要求2所述的错误校正设备，其中，
所述临时存储缓冲器包括被划分成按页单元来访问的多个页的存储区，所述存储区划分成该多个单元；以及
所述检测部检测临时存储缓冲器上的存储未校正数据的位置已经跨过页边界的定时。
6.一种记录和再现设备，包括：
读取部，从记录介质读出未校正数据；以及
如权利要求1所述的错误校正设备。
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