JP2003209222A5

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Info

Publication number: JP2003209222A5
Application number: JP2002317262A
Authority: JP
Filing date: 2002-10-31
Publication date: 2005-05-12

Claims

メモリ面（２００）であって、
基板（１１０）と、
該基板（１１０）上に形成されている複数のアレイ選択線（１５０）と、
前記基板（１１０）上に形成され、前記メモリ面（２００）の動作を許可／禁止するように構成されている面イネーブル回路（２５０）と、
該面イネーブル回路（２５０）に電気的に接続されている面選択線（２７０）と、
前記基板（１１０）上に形成されている１つあるいは複数のメモリアレイ（１００）とを含み、少なくとも１つのメモリアレイ（１００）が、
前記基板（１１０）上に形成され、行方向に延在する１つあるいは複数の行導体（１２０）と、
前記基板（１１０）上に形成され、列方向に延在する１つあるいは複数の列導体（１３０）であって、前記行導体（１２０）と前記列導体（１３０）との間の交差する各場所において交点が形成されている、１つあるいは複数の列導体と、
前記交点のうちの１つあるいは複数に形成されているメモリセル（１４０）と、
前記メモリアレイ（１００）の動作を許可／禁止するように構成され、前記複数のアレイ選択線（１５０）のうちの少なくとも１つに電気的に接続されているアレイイネーブル回路（１７０）とを含むメモリ面。
前記１つあるいは複数のメモリアレイの前記１つあるいは複数の行導体（１２０）に電気的に接続されている行方向バス（２１０）と、
前記１つあるいは複数のメモリアレイ（１００）の前記１つあるいは複数の列導体（１３０）に電気的に接続されている列方向バス（２２０）とをさらに含む請求項１に記載のメモリ面。
前記基板（１１０）がシリコン系基板であり、前記１つあるいは複数のメモリアレイ（１００）がそれぞれ、センス増幅器、出力バッファ、復号器およびマルチプレクサを含まない請求項１に記載のメモリ面。
前記基板（１１０）が非シリコン系基板であり、プラスチック、ガラス、セラミックおよび非金属のうちの少なくとも１つからなるベース材料から形成されている請求項１に記載のメモリ面。
前記メモリセル（１４０）が、ヒューズメモリセル、ヒューズ／ダイオードメモリセル、ヒューズ／アンチヒューズメモリセル、磁気メモリセル、ダイオードメモリセル、磁気／ダイオードメモリセル、相変化メモリセルおよび抵抗素子セルのうちの少なくとも１つを含む請求項１に記載のメモリ面。
メモリ素子（３００）であって、
能動回路面（３９０）と、
該能動回路面（３９０）に電気的に接続されているデータバス（３１０）と、
前記能動回路面（３９０）に電気的に接続されている面選択バス（３４０）と、
前記能動回路面（３９０）に電気的に接続されているアレイ選択バス（３３０）と、
前記能動回路面（３９０）上に積重されている１つあるいは複数のメモリ面（２００）とを含み、少なくとも１つのメモリ面（２００）が、
基板（１１０）と、
該基板（１１０）上に形成され、前記アレイ選択バス（３３０）に電気的に接続されている複数のアレイ選択線（１５０）と、
前記メモリ面（２００）の動作を許可／禁止するように構成されている面イネーブル回路（２５０）と、
該面イネーブル回路（２５０）と、前記面選択バス（３４０）とに電気的に接続されている面選択線（２７０）と、
前記基板（１１０）上に形成されている１つあるいは複数のメモリアレイ（１００）とを含み、少なくとも１つのメモリアレイ（１００）が、
前記基板（１１０）上に形成され、行方向に延在する１つあるいは複数の行導体（１２０）と、
前記基板（１１０）上に形成され、列方向に延在する１つあるいは複数の列導体（１３０）であって、前記行導体（１２０）と前記列導体（１３０）との間の交差する各場所において交点が形成されている、１つあるいは複数の列導体と、
前記交点のうちの１つあるいは複数に形成されているメモリセル（１４０）と、
前記メモリアレイ（１００）の動作を許可／禁止するように構成され、前記複数のアレイ選択線（１５０）のうちの少なくとも１つに電気的に接続されているアレイイネーブル回路（１７０）とを含むメモリ素子。
前記少なくとも１つのメモリ面（２００）がさらに、
前記１つあるいは複数のメモリアレイの前記１つあるいは複数の行導体（１２０）に電気的に接続されている行方向バス（２１０）と、
前記１つあるいは複数のメモリアレイの前記１つあるいは複数の列導体（１３０）に電気的に接続されている列方向バス（２２０）とを含む請求項６に記載のメモリ素子。
前記少なくとも１つのメモリ面（２００）がさらに、
前記行方向バス（２１０）および前記列方向バス（２２０）に電気的に接続されている複数のデータ側面コンタクトパッド（３１０）と、
前記アレイ選択線（１５０）に電気的に接続されている複数のアレイ選択側面コンタクトパッド（３３０）と、
前記面選択線（２７０）に電気的に接続されている面選択側面コンタクトパッド（３４０）とのうちの少なくとも１つを含む請求項７に記載のメモリ素子。
前記複数のデータ側面コンタクトパッド（３１０）が、前記データバス（３１０）に位置合わせされ、かつ電気的に接続され、かつ／または、
前記複数のアレイ選択側面コンタクトパッド（３３０）が、前記アレイ選択バス（３３０）に位置合わせされ、かつ電気的に接続され、かつ／または、
前記面選択側面コンタクトパッド（３４０）が、前記面選択バス（３４０）のラインと電気的に接続されている請求項８に記載のメモリ素子。
前記メモリ面（２００）の前記複数のアレイ選択線（１５０）が、前記アレイ選択バス（３３０）を形成するように電気的に接続されている請求項６に記載のメモリ素子。