JP2003198357A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 プログラマブルインピーダンス回路技術にお
いて、インピーダンスの合わせ込みの精度を向上させる
こと。 【解決手段】 バッファサイズ決定回路２１からバッフ
ァサイズ制御信号Ｐｚとともに出力されたフィルター信
号ｆｉｌを、データ出力を制御するクロック信号ＣＫに
同期させることでフィルター信号ｆｃｋを生成する。こ
のクロック信号ＣＫに同期したフィルター信号ｆｃｋが
Ｌの期間はバッファサイズの更新を禁止し、フィルター
信号ｆｃｋがＨになってからバッファサイズを更新する
ことで、バッファサイズの更新もクロック信号ＣＫに同
期して行わせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係り、
特に、プログラマブルインピーダンス出力バッファ方式
におけるバッファサイズの更新制御に関する。

【０００２】

【従来の技術】近年の半導体記憶装置（メモリ）に要求
されるデータ転送速度は高速化され、その動作周波数は
数百ＭＨｚレベルに達している。

【０００３】この高速化技術の一つとして、プログラマ
ブルインピーダンス（ＰＩ）回路技術というものが知ら
れている。以下にプログラマブルインピーダンス回路技
術について簡単に説明する。

【０００４】半導体装置と外部とのデータの送受信を高
速に行う場合、外部と接続されている配線の抵抗やイン
ダクタンス、接続先容量に起因するある一定のインピー
ダンスによりデータ信号の反射が起こり、正常なデータ
の送受信ができなくなることがある。このデータの反射
を解決するには、半導体装置内部と外部のインピーダン
スを一致させればよい。

【０００５】ところが、半導体装置は原理的に動作電
圧、温度、といった外部要因の変化によって内部のイン
ピーダンスが容易に変化してしまうという特性をもつ。

【０００６】そこで、外部のインピーダンスを参照し、
半導体装置内部のインピーダンスを動作電圧や温度変化
に関わらず自動的に外部のインピーダンスに一致させる
ように制御する。

【０００７】より具体的には、出力バッファを構成する
トランジスタの駆動力（バッファサイズ）を変化させる
ことにより、出力バッファのインピーダンスを外部のイ
ンピーダンス（通常はユーザが設定した抵抗値）に対し
て高精度で合わせ込み、使用環境の変化などによる回路
設計時からのズレを補正する。

【０００８】このようなインピーダンスの合わせ込み
（バッファサイズの更新）は、更新コントローラを用い
て書き込み動作時やＮＯＰ（no operation）状態のとき
に行われる。

【０００９】

【発明が解決しようとする課題】しかし、インピーダン
スの合わせ込みを書き込み動作時やＮＯＰ状態のときに
行うため、従来の方式ではリード動作が連続するときに
はインピーダンスの合わせ込みは行われない。

【００１０】そのため、リード動作が連続したときに半
導体装置内部のインピーダンスが変化すると、上記の通
り、データ信号の反射が起こるなどの問題が生じること
になる。

【００１１】本発明は上記課題に鑑みてなされたもので
あり、プログラマブルインピーダンス回路技術におい
て、インピーダンスの合わせ込みの精度を向上させるこ
とを目的とする。

【００１２】

【課題を解決するための手段】本発明にかかる半導体装
置は、例えば、それぞれデータを記憶する複数のメモリ
セルと、出力バッファを有し、第１のクロック信号に同
期して前記データを前記出力バッファへ入力させる出力
バッファ部と、前記出力バッファのバッファサイズを決
定するバッファサイズ決定信号、及び前記バッファサイ
ズ決定信号が遷移するタイミングに基づいた所定の期間
だけ所定値になるフィルター信号を生成し、前記出力バ
ッファ部に向けて出力するバッファサイズ決定回路と、
を具備し、前記出力バッファ部は、前記フィルター信号
を前記第１のクロック信号に同期させ、前記第１のクロ
ック信号に同期した前記フィルター信号が前記所定値で
ある期間には前記バッファサイズ決定信号に基づいたバ
ッファサイズの更新を禁止して、前記フィルター信号が
前記所定値以外である期間には前記バッファサイズ決定
信号に基づいたバッファサイズの更新を許容することを
特徴とする。

【００１３】また、本発明にかかる半導体装置は、例え
ば、それぞれデータを記憶する複数のメモリセルと、プ
ルアップ用出力トランジスタ群及びプルダウン用出力ト
ランジスタ群からなる出力バッファを有し、クロック信
号に同期して前記データを前記出力バッファへ入力させ
る出力バッファ部と、前記出力バッファのバッファサイ
ズを決定するバッファサイズ決定信号を生成し、前記出
力バッファ部に向けて出力するバッファサイズ決定回路
と、を具備し、前記出力バッファ部は、前記出力バッフ
ァがハイレベルを出力するときに前記プルダウン用出力
トランジスタ群のバッファサイズを更新し、前記出力バ
ッファがロウレベルを出力するときに前記プルアップ用
出力トランジスタ群のバッファサイズを更新することを
特徴とする。

【００１４】

【発明の実施の形態】本発明の実施の形態について、図
面を参照して詳細に説明する。 ≪第１の実施の形態≫図１は本発明の第１の実施形態の
構成図である。

【００１５】図１において、ボート（ＰＣＢ）１０上に
は、メモリチップ１１が搭載されている。このメモリチ
ップ１１のＩ／Ｏ端子１２がデータバス１３を介してＭ
ＰＵ１４の入力端子１５に接続されている。

【００１６】図２にメモリチップ１１のレイアウト例を
示す。

【００１７】メモリチップ１１には、例えば４つのメモ
リブロック２３が配置され、それぞれのメモリブロック
２３に対応してデータ出力部２２が設けられている。こ
のデータ出力部２２には、Ｉ／Ｏ端子や出力バッファな
どが含まれる。また、データ出力部２２に含まれる出力
バッファのバッファサイズを決定するためのバッファサ
イズ決定回路２１がメモリチップ１１の中央部に設けら
れ、そのバッファサイズ決定回路２１の出力は各データ
出力部２２に接続されている。なお、バッファサイズ決
定回路２１に接続された抵抗ＲＱは、合わせ込むインピ
ーダンス値を決めるために接続されたものである。

【００１８】図３は、図１及び図２のメモリチップ１１
をより詳細にした構成図である（各構成要素の配置は実
際のものと異なることに留意する）。

【００１９】図３に示したように、メモリチップ１１
は、行列状に配置された複数のメモリセルを有するメモ
リアレイ３１と、所望のメモリセルを選択するロウセレ
クタ３２及びカラムセレクタ３３と、センスアンプ３４
と、ライトバッファ３５と、アドレスデータが入力され
るアドレス端子３６と、アドレス端子３６とロウセレク
タ３２及びカラムセレクタ３３との間に接続されたアド
レスバッファ３７と、データバスに接続された入力バッ
ファ部３９及び出力バッファ部４０と、入力バッファ部
３９及び出力バッファ部４０に接続されたＩ／Ｏ端子１
２と、出力バッファ４０のインピーダンス（バッファサ
イズ）を自動調整するバッファサイズ決定回路２１と、
書き込み時または読み出し時における動作タイミングの
コントロールを行うタイミングコントロール回路４１
と、そのタイミングコントロール回路４１からの出力を
受けるバッファ４２とを有する。

【００２０】次に、図３に示した回路の動作を説明す
る。

【００２１】まず、アドレス信号がアドレス端子３６か
ら入力され、アドレスバッファ３７を介してロウセレク
タ３２及びカラムセレクタ３３へ供給される。このアド
レス信号に基づいて、メモリアレイ３１中の所望のメモ
リセルが選択される。

【００２２】なお、図３では、説明を簡単にするため
に、アドレス端子３６及びアドレスバッファ３７をそれ
ぞれ１つずつ示した。しかし実際のアドレス信号は、ｎ
ビットのロウアドレス信号とｍビットのカラムアドレス
信号とで構成されている。従って、アドレス端子３６は
ｎ＋ｍ個存在し、アドレスバッファ３７はｎ個のロウア
ドレスバッファとｍ個のカラムアドレスバッファとから
構成される。そして、ｎ個のロウアドレスバッファがロ
ウセレクタ３２に接続され、ｍ個のカラムアドレスバッ
ファがカラムセレクタ３３に接続される。

【００２３】同様に、図３においては、Ｉ／Ｏ端子１
２、入力バッファ部３９、及び出力バッファ部４０を１
つづづ示した。しかし実際には、データバスがｋビット
であるとすると、これに対応して、Ｉ／Ｏ端子１２、入
力バッファ部３９、及び出力バッファ部４０はそれぞれ
ｋ個ずつ存在することになる。

【００２４】データ書き込み時には、Ｉ／Ｏ端子１２か
ら入力された書き込みデータが、入力バッファ部３９を
介してライトバッファ３５へ与えられ、メモリアレイ３
１中の所望のメモリセルに書き込まれる。

【００２５】一方、データ読み出し時には、選択された
メモリセルから読み出された出力データＤＡＴＡが、セ
ンスアンプ３４を介して出力バッファ部４０へ伝送さ
れ、出力バッファ部４０からＩ／Ｏ端子１２を介してメ
モリチップ１１外部へ出力される。なお、タイミング制
御信号が、タイミングコントロール回路４１からバッフ
ァ４２を介してロウセレクタ３２、カラムセレクタ３
３、センスアンプ３４、及びライトバッファ３５に供給
されて、書き込み時または読み出し時における動作タイ
ミングの制御が行われる。

【００２６】バッファサイズ決定回路２１は、出力バッ
ファ部４０と同様の回路形式を持つ（あるいはサイズが
定数倍の）ダミーバッファ回路と、外部端子ＺＱとを有
する。外部端子ＺＱには、マッチングすべきインピーダ
ンスを指定するための外部抵抗ＲＱが接続されている。
そして、バッファサイズ決定回路２１はダミーバッファ
回路のインピーダンスが外部抵抗ＲＱと等しくなるよう
なトランジスタサイズを自動的に探す。そして、バッフ
ァサイズ決定回路２１はバッファサイズを決定するため
のバッファサイズ決定信号Ｐｚをシステムのクロック信
号ＣＫに同期したクロック信号ＣＫ’に基づいて出力す
る。このバッファサイズ決定信号Ｐｚにより出力バッフ
ァ部４０のバッファサイズが制御される。なお、このバ
ッファサイズ決定回路２１は、例えばシステムのクロッ
ク信号ＣＫの６４サイクルに１サイクルであるといった
ように、クロック信号ＣＫのサイクルより大きいサイク
ルでバッファサイズ決定信号Ｐｚを出力する。＜データ
出力に関係する部分の説明＞次に、図３に示したメモリ
チップ１１のうち、データ出力に関係する部分（出力バ
ッファ部４０、バッファサイズ決定回路２１）を図４に
抜き出して説明する。

【００２７】出力バッファ部４０には、出力データＤＡ
ＴＡが入力される出力レジスタ５３、バッファサイズ更
新制御回路５４、及び出力バッファ５２が含まれる。ま
た、バッファサイズ更新制御回路５４には、出力バッフ
ァ５２のインピーダンス（バッファサイズ）を決定する
バッファサイズ決定回路２１が接続されている。

【００２８】メモリセルアレイ３１の所望のメモリセル
から読み出された出力データＤＡＴＡはシステムのクロ
ック信号ＣＫの反転クロック信号ＣＫＢに同期して出力
レジスタ５３に取り込まれ、クロック信号ＣＫに同期し
て出力レジスタ５３から出力バッファ５２及びバッファ
サイズ更新制御回路５４に向けて出力される。

【００２９】一方、バッファサイズ決定回路２１から出
力されたバッファサイズ決定信号Ｐｚ（Ｐｚ（Ｐｉ）、
Ｐｚ（Ｎｉ））は中間バッファ５１で増幅され、バッフ
ァサイズ更新制御回路５４に入力される。このバッファ
サイズ決定信号Ｐｚは、出力バッファ５２のバッファサ
イズを決定するための信号である。

【００３０】そして、バッファサイズ更新制御回路５４
はバッファサイズ決定信号Ｐｚ及び出力データＤＡＴＡ
の値に基づき、出力バッファ５２のバッファサイズ（イ
ンピーダンス）を更新する。 ＜バッファサイズ更新制御回路５４及び出力バッファ５
２の説明＞図５は図４のうちバッファサイズ更新制御回
路５４及び出力バッファ５２をより詳細に示したもので
ある。

【００３１】図５に示すように、バッファサイズ更新制
御回路５４は、ＰＭＯＳゲート制御回路６１とＮＭＯＳ
ゲート制御回路６２とを有する。また、出力バッファ５
２は、プルアップ用トランジスタ群（Ｐ０〜Ｐ５）と、
プルダウン用トランジスタ群（Ｎ０〜Ｎ５）とを有す
る。

【００３２】プルアップ用トランジスタ群（Ｐ０〜Ｐ
５）は、所定の単位チャネル幅Ｗの１倍、２倍、４倍、
８倍、１６倍、３２倍のチャネル幅をそれぞれ有する６
個のＰＭＯＳトランジスタからなる。各ＰＭＯＳトラン
ジスタの電流経路の一端がＩ／Ｏ端子１２に接続され、
各ＰＭＯＳトランジスタの電流経路の他端に高レベル電
源電位（ＶＤＤＱ）が印加されている。

【００３３】プルダウン用トランジスタ群（Ｎ０〜Ｎ
５）は、所定の単位チャネル幅Ｗ’の１倍、２倍、４
倍、８倍、１６倍、３２倍のチャネル幅をそれぞれ有す
る６個のＮＭＯＳトランジスタからなる。各ＮＭＯＳト
ランジスタの電流経路の一端がＩ／Ｏ端子１２に接続さ
れ、各ＮＭＯＳトランジスタの電流経路の他端に低レベ
ル電源電位（ＶＳＳＱ）が印加されている。通常、この
低レベル電源電位（ＶＳＳＱ）は接地電位となる。

【００３４】プルアップ用トランジスタ群（Ｐ０〜Ｐ
５）のそれぞれのゲートにはＰＭＯＳゲート制御回路６
１が接続される。それぞれのＰＭＯＳゲート制御回路６
１には、出力レジスタ５３から出力された出力データＤ
ＡＴＡとそれぞれに対応するバッファサイズ決定信号Ｐ
ｚ（Ｐｉ（ｉ＝０〜５））が入力される。なお、図５に
はＰＭＯＳトランジスタＰ５のゲートに接続されるＰＭ
ＯＳゲート制御回路６１しか図示していないが、同じ構
成のＰＭＯＳゲート制御回路６１がＰＭＯＳトランジス
タＰ０〜Ｐ４のゲートにそれぞれ接続される。

【００３５】プルダウン用トランジスタ群（Ｎ０〜Ｎ
５）のそれぞれのゲートにはＮＭＯＳゲート制御回路６
２が接続される。それぞれのＮＭＯＳゲート制御回路６
２には、出力レジスタ５３から出力された出力データＤ
ＡＴＡとそれぞれに対応するバッファサイズ決定信号Ｐ
ｚ（Ｎｉ（ｉ＝０〜５））が入力される。なお、図５に
はＮＭＯＳトランジスタＮ５のゲートに接続されるＮＭ
ＯＳゲート制御回路６２しか開示していないが、ＮＭＯ
ＳトランジスタＮ０〜Ｎ４のゲートにはそれぞれＮＭＯ
Ｓゲート制御回路６２が接続される。

【００３６】ＰＭＯＳゲート制御回路６１は、出力デー
タＤＡＴＡに応じて開閉されるスイッチ６５と、ラッチ
回路６３を有する。

【００３７】同様に、ＮＭＯＳゲート制御回路６２は、
出力データＤＡＴＡに応じて開閉されるスイッチ６６
と、ラッチ回路６４を有する。

【００３８】そして、プルアップ用トランジスタ群（Ｐ
０〜Ｐ５）とプルダウン用トランジスタ群（Ｎ０〜Ｎ
５）とからなる出力トランジスタ群６０は、ラッチ回路
６３、６４にそれぞれラッチされたデータに従って、そ
の一部が閉じたままになる。そのため、ラッチ回路６
３、６４にラッチされたデータに基づいて出力インピー
ダンス（バッファサイズ）を制御することができる。

【００３９】具体的に、出力トランジスタ群６０のバッ
ファサイズは以下の通り制御される。

【００４０】まず、プルアップ用トランジスタ群（Ｐ０
〜Ｐ５）のインピーダンスの合わせ込みについて説明す
る。

【００４１】出力データＤＡＴＡがＬの場合、ラッチ回
路６３にラッチされているデータにかかわらず、ＰＭＯ
Ｓゲート制御回路６１の出力はＨとなる。これにより、
対応するＰＭＯＳトランジスタＰ０〜Ｐ５はオフとな
る。

【００４２】逆に、出力データＤＡＴＡがＨの場合、ラ
ッチ回路６３にラッチされているデータがＨであればＰ
ＭＯＳゲート制御回路６１の出力はＬとなり、対応する
ＰＭＯＳトランジスタＰ０〜Ｐ５はオンとなる。また、
ラッチ回路６３にラッチされているデータがＬであれ
ば、ＰＭＯＳゲート制御回路６１の出力はＨとなり、対
応するＰＭＯＳトランジスタＰ０〜Ｐ５はオフとなる。

【００４３】ここで、上記構成によると、バッファサイ
ズ決定信号Ｐｚ（Ｐｉ）は出力データＤＡＴＡがＬであ
るときにラッチ回路６３に取り込まれることになる。出
力データＤＡＴＡがＬであれば、ラッチ回路６３の出力
が変化しても、ＰＭＯＳゲート制御回路６１の出力はＨ
のままで不定にならないからである。また、出力データ
ＤＡＴＡがＬからＨに変わるときにＰＭＯＳトランジス
タＰ０〜Ｐ５のインピーダンス（バッファサイズ）を外
部抵抗ＲＱに合わせ込んでおくことが重要であり、出力
データＤＡＴＡとして連続してＨを出力しているときに
インピーダンスを合わせ込むと、それにより生じたノイ
ズが出力に乗ってしまうからである。

【００４４】次に、プルダウン用トランジスタ群（Ｎ０
〜Ｎ５）のインピーダンスの合わせ込みについて説明す
る。

【００４５】出力データＤＡＴＡがＬの場合、ラッチ回
路６４にラッチされているデータがＨであればＮＭＯＳ
ゲート制御回路６２の出力はＬとなり、対応するＮＭＯ
ＳトランジスタＮ０〜Ｎ５はオフとなる。また、ラッチ
回路６４にラッチされているデータがＬであれば、ＮＭ
ＯＳゲート制御回路６２の出力はＨとなり、対応するＮ
ＭＯＳトランジスタＮ０〜Ｎ５はオンとなる。

【００４６】逆に、出力データＤＡＴＡがＨの場合、ラ
ッチ回路６４にラッチされているデータにかかわらず、
ＮＭＯＳゲート制御回路６２の出力はＨとなる。これに
より、対応するＮＭＯＳトランジスタＮ０〜Ｎ５はオフ
となる。

【００４７】ここで、上記構成によると、バッファサイ
ズ決定信号Ｐｚ（Ｎｉ）は、出力データＤＡＴＡがＨで
あるときにラッチ回路１０９に取り込まれることにな
る。出力データＤＡＴＡがＨであれば、ラッチ回路１０
９の出力が変化しても、ＮＭＯＳゲート制御回路１０７
の出力はＬのままで、不定にならないからである。ま
た、出力データＤＡＴＡがＨからＬに変わるときにＮＭ
ＯＳトランジスタＮ０〜Ｎ５のインピーダンス（バッフ
ァサイズ）を外部抵抗ＲＱに合わせ込んでおくことが重
要であり、出力データＤＡＴＡとして連続してＬを出力
しているときにインピーダンスを合わせ込むと、それに
より生じたノイズが出力に乗ってしまうからである。

【００４８】なお、バッファサイズの更新サイクルは、
動作電圧や温度といった外部要因の変化がシステムのク
ロック信号ＣＫの周波数に比べて十分遅いため、クロッ
ク信号ＣＫに対して十分低速に設定されている。

【００４９】上述の通り、本発明の第１の実施形態によ
れば、リード動作が連続した場合でも、出力データＤＡ
ＴＡに応じて出力トランジスタ群６０のバッファサイズ
を更新できることになり、インピーダンスの合わせ込み
の精度を向上させることが可能となる。 ≪本発明の第２の実施形態≫ ＜第１の実施形態の問題点＞まず、本発明の第１の実施
形態の問題点について説明する。

【００５０】図６及び図７に本発明の第１の実施形態に
かかる半導体装置の動作タイミングチャートを示す。

【００５１】出力データＤＡＴＡはクロック信号ＣＫに
同期して出力レジスタ５３から出力バッファ５２へ出力
される。バッファサイズ決定信号Ｐｚはクロック信号Ｃ
Ｋ’に同期してバッファサイズ決定回路２１から出力さ
れる。クロック信号ＣＫ’はシステムのクロック信号Ｃ
Ｋに同期しているが、図２に示したように、バッファサ
イズ決定回路２１から出力バッファ５２までは長い配線
を通る必要がある。その配線遅延などにより、バッファ
サイズ決定信号Ｐｚが出力バッファ５２に入力されるま
でに所定の遅延時間が生じる。

【００５２】システムのクロック信号ＣＫの周波数が比
較的遅い場合は、図６に示したように、バッファサイズ
決定回路２１から出力バッファ５２までの配線遅延やス
キューをクロック周期内に収めることができた。

【００５３】しかし、クロック周波数が高速になると、
図７に示したように、この配線遅延やスキューがクロッ
ク周期内に収まらなくなってしまう。

【００５４】そして、出力データＤＡＴＡはクロック信
号ＣＫに同期して出力レジスタ５３から出力バッファ５
２に出力されるが、バッファサイズの更新中（つまり、
バッファサイズ決定信号Ｐｚをラッチ回路６３、６４に
取り込んでいるとき）に、出力データＤＡＴＡが遷移す
ると、バッファサイズ決定信号Ｐｚの一部を誤ラッチし
てしまい、バッファサイズの更新を正常にできなくなっ
てしまう恐れがある。逆に言うと、出力データＤＡＴＡ
が遷移している期間にバッファサイズの更新が行われる
と、バッファサイズ決定信号Ｐｚの一部を誤ラッチして
しまい、バッファサイズの更新を正常にできなくなって
しまう恐れがある。

【００５５】特に、図７のようなＤＤＲ（Ｄｕａｌ−Ｄ
ａｔａ−Ｒａｔｅ）方式では、クロックの立ち上がり、
立ち下がりの両方でデータ出力が変化する。そのため、
バッファサイズの更新に許容される期間はクロックの半
周期に制限されてしまい、タイミング条件は一層厳しく
なっている。

【００５６】そこで、上記問題点を解決した本発明の第
２の実施形態について、第１の実施形態と同じ構成の部
分については説明を省略し（第１の実施形態における図
１〜３に相当する部分）、相違点を中心に説明する（図
４及び図５に相当する部分）。 ＜データ出力に関係する部分の説明＞図８は、本発明の
第２の実施形態にかかる半導体装置のデータ出力に関係
する部分を抜き出したものである。つまり、図３に示し
たメモリチップ１１のうち、データ出力に関係する部分
（出力バッファ部４０、バッファサイズ決定回路２１）
を抜き出したものである。

【００５７】出力バッファ部４０には、出力レジスタ５
３、第１のレジスタ７３、第２のレジスタ７４、バッフ
ァサイズ更新制御回路７５、及び出力バッファ５２が含
まれる。

【００５８】バッファサイズ更新制御回路７５には、出
力バッファ５２のバッファサイズ（インピーダンス）を
決定するバッファサイズ決定回路２１が接続されてい
る。第１のレジスタ７３は、バッファサイズ決定回路２
１と中間バッファ７２を介して接続されている。第２の
レジスタ７４は、バッファサイズ決定回路２１と中間バ
ッファ７１を介して接続されている。出力レジスタ４０
及び第２のレジスタ４４は出力バッファ４５に接続され
ている。出力バッファ４５はＩ／Ｏ端子１２に接続され
ている。

【００５９】次に、図８に示した回路の動作について、
図９に示したタイミングチャート図を参照して説明す
る。

【００６０】バッファサイズ決定回路２１は、クロック
信号ＣＫ’に同期して、例えば１２ビットのバッファサ
イズ決定信号Ｐｚ（Ｐｚ（Ｐ０）〜Ｐｚ（Ｐ５）、Ｐｚ
（Ｎ０）〜Ｐｚ（Ｎ５））及びバッファサイズの更新制
御を行うフィルター信号ｆｉｌを出力する。ここで、フ
ィルター信号ｆｉｌは例えばバッファサイズ決定信号Ｐ
ｚがバッファサイズ決定回路２１から出力される前後２
クロック分ずつの幅でＬとなるパルス信号であり、この
フィルター信号ｆｉｌがＬの期間はバッファサイズの更
新が禁止される。バッファサイズ決定信号Ｐｚは、中間
バッファ７１で増幅され、第２のレジスタ７４に入力さ
れる。フィルター信号ｆｉｌは、中間バッファ７２で増
幅され、第１のレジスタ７３に入力される。

【００６１】第１のレジスタ７３は、クロック信号ＣＫ
の反転クロック信号ＣＫＢに同期してフィルター信号ｆ
ｉｌを取り込み、クロック信号ＣＫに同期して出力す
る。このクロック信号ＣＫに同期されたフィルター信号
をｆｃｋと図示してある。

【００６２】このフィルター信号ｆｃｋは第２のレジス
タ７４に入力される。第２のレジスタ７４は、フィルタ
ー信号ｆｃｋに同期してバッファサイズ決定信号Ｐｚを
取り込み、バッファサイズ更新制御回路７５に入力され
る。

【００６３】ここで、フィルター信号ｆｃｋはクロック
信号ＣＫに同期しているため、バッファサイズ決定信号
Ｐｚもクロック信号ＣＫに同期してバッファサイズ更新
制御回路７５に入力されることになる。また、図示せぬ
メモリセルから読み出された出力データＤＡＴＡは、ク
ロック信号ＣＫの反転信号ＣＫＢに同期して出力レジス
タ５３に取り込まれ、クロック信号ＣＫに同期して出力
バッファ５２に向けて出力される。

【００６４】このようにして、出力データＤＡＴＡの出
力バッファ５２への入力とバッファサイズ更新制御回路
７５による出力バッファ５２のバッファサイズの更新と
が同期して行われることになる。

【００６５】ここで、バッファサイズ決定信号Ｐｚとフ
ィルター信号ｆｉｌとは、出力バッファ部４０まではほ
ぼ同じ経路で接続され、ほぼ等しいＲＣ遅延を有する配
線を経由して伝播される。そのため、バッファサイズ決
定信号Ｐｚとフィルター信号ｆｉｌとは出力バッファ部
４０においても、タイミング関係は保存されている。し
かし、配線遅延やスキューにより、出力データＤＡＴＡ
の出力から数えてクロックＣＫの半周期分の時間内に収
まらない可能性がある。

【００６６】しかし、フィルター信号ｆｉｌは、第１の
レジスタ７３によりクロック信号ＣＫに同期して出力さ
れる（フィルター信号ｆｃｋ）。上述の通り、フィルタ
ー信号ｆｉｌはバッファサイズ決定信号Ｐｚがバッファ
サイズ決定回路２１から出力される前後２クロック分ず
つの幅でＬとなるパルス信号であり、このフィルター信
号ｆｉｌがＬの期間はバッファサイズの更新が禁止され
る。つまり、第２のレジスタ７４は、フィルター信号ｆ
ｃｋがＬの期間はバッファサイズ決定信号Ｐｚを取り込
まず、フィルター信号ｆｃｋがＨになってからバッファ
サイズ決定信号Ｐｚを取り込む。このように、クロック
信号ＣＫに同期したフィルター信号ｆｃｋがＨとなって
からバッファサイズの更新が行われるため、クロック信
号ＣＫに同期して出力される出力データＤＡＴＡが遷移
しているときにバッファサイズの更新をしてしまうこと
を防止でき、バッファサイズ決定信号Ｐｚの誤ラッチを
防止することが可能となる。 ＜出力バッファ５２、バッファサイズ更新制御回路７
５、及び第２のレジスタ７４についての説明＞次に、図
８に示した出力バッファ部４０のうち、出力バッファ５
２、バッファサイズ更新制御回路７５、及び第２のレジ
スタ７４の部分７６を図１０に抜き出して詳細に説明す
る。

【００６７】図１０に示すように、バッファサイズ更新
制御回路７５は、ＰＭＯＳゲート制御回路８１とＮＭＯ
Ｓゲート制御回路８２とを有する。また、出力バッファ
５２は、プルアップ用トランジスタ群（Ｐ０〜Ｐ５）
と、プルダウン用トランジスタ群（Ｎ０〜Ｎ５）とを有
する。

【００６８】プルアップ用トランジスタ群（Ｐ０〜Ｐ
５）は、所定の単位チャネル幅Ｗの１倍、２倍、４倍、
８倍、１６倍、３２倍のチャネル幅をそれぞれ有する６
個のＰＭＯＳトランジスタからなる。各ＰＭＯＳトラン
ジスタの電流経路の一端がＩ／Ｏ端子１２に接続され、
各ＰＭＯＳトランジスタの電流経路の他端に高レベル電
源電位（ＶＤＤＱ）が印加されている。

【００６９】プルダウン用トランジスタ群（Ｎ０〜Ｎ
５）は、所定の単位チャネル幅Ｗ’の１倍、２倍、４
倍、８倍、１６倍、３２倍のチャネル幅をそれぞれ有す
る６個のＮＭＯＳトランジスタからなる。各ＮＭＯＳト
ランジスタの電流経路の一端がＩ／Ｏ端子１２に接続さ
れ、各ＮＭＯＳトランジスタの電流経路の他端に低レベ
ル電源電位（ＶＳＳＱ）が印加されている。通常、この
低レベル電源電位（ＶＳＳＱ）は接地電位とする。

【００７０】プルアップ用トランジスタ群（Ｐ０〜Ｐ
５）のそれぞれのゲートにはＰＭＯＳゲート制御回路８
１が接続される。それぞれのＰＭＯＳゲート制御回路８
１には、出力データＤＡＴＡとそれぞれに対応するバッ
ファサイズ決定信号Ｐｚ（Ｐｉ（ｉ＝０〜５））が入力
される。なお、図１０にはＰＭＯＳトランジスタＰ５の
ゲートに接続されるＰＭＯＳゲート制御回路８１しか図
示していないが、同じ構成のＰＭＯＳゲート制御回路８
１がＰＭＯＳトランジスタＰ０〜Ｐ４のゲートにそれぞ
れ接続される。

【００７１】プルダウン用トランジスタ群（Ｎ０〜Ｎ
５）のそれぞれのゲートにはＮＭＯＳゲート制御回路８
２が接続される。それぞれのＮＭＯＳゲート制御回路８
２には、出力データＤＡＴＡとそれぞれに対応するバッ
ファサイズ決定信号Ｐｚ（Ｎｉ（ｉ＝０〜５））が入力
される。なお、図１０にはＮＭＯＳトランジスタＮ５の
ゲートに接続されるＮＭＯＳゲート制御回路８２しか図
示していないが、同じ構成のＮＭＯＳゲート制御回路８
２がＮＭＯＳトランジスタＮ０〜Ｎ４のゲートにそれぞ
れ接続される。

【００７２】ＰＭＯＳゲート制御回路８１は、出力デー
タＤＡＴＡに応じて開閉されるスイッチ８３及びラッチ
回路８５を有する。

【００７３】ＮＭＯＳゲート制御回路８２は、出力デー
タＤＡＴＡに応じて開閉されるスイッチ８４及びラッチ
回路８６を有する。

【００７４】そして、プルアップ用トランジスタ群（Ｐ
０〜Ｐ５）とプルダウン用トランジスタ群（Ｎ０〜Ｎ
５）とからなる出力トランジスタ群６０は、ラッチ回路
８５、８６にそれぞれラッチされたデータに従って、そ
の一部が閉じたままになる。そのため、ラッチ回路８
５、８６にラッチされたデータに基づいて出力インピー
ダンス（バッファサイズ）を制御することができる。

【００７５】具体的に、出力トランジスタ群６０のバッ
ファサイズは以下の通り制御される。

【００７６】まず、プルアップ用トランジスタ群（Ｐ０
〜Ｐ５）のインピーダンスの合わせ込みについて説明す
る。

【００７７】出力データＤＡＴＡがＬの場合、ラッチ回
路８５にラッチされているデータにかかわらず、ＰＭＯ
Ｓゲート制御回路８１の出力はＨとなる。これにより、
対応するＰＭＯＳトランジスタＰ０〜Ｐ５はオフとな
る。

【００７８】出力データＤＡＴＡがＨの場合、ラッチ回
路８５にラッチされているデータがＨであればＰＭＯＳ
ゲート制御回路８１の出力はＬとなり、対応するＰＭＯ
ＳトランジスタＰ０〜Ｐ５はオンとなる。逆に、ラッチ
回路８５にラッチされているデータがＬであれば、ＰＭ
ＯＳゲート制御回路８１の出力はＨとなり、対応するＰ
ＭＯＳトランジスタＰ０〜Ｐ５はオフとなる。

【００７９】ここで、バッファサイズ決定信号Ｐｚ（Ｐ
ｉ）は、フィルター信号ｆｃｋがＨの期間にラッチ回路
７４Ｐに取り込まれ、フィルター信号ｆｃｋがＬの期間
にはラッチ回路７４Ｐへ取り込まれない（取り込みが禁
止される）。

【００８０】さらに、出力データＤＡＴＡがＬになる
と、ラッチ回路７４Ｐに取り込まれていたバッファサイ
ズ決定信号Ｐｚ（Ｐｉ）はスイッチ８３を介してラッチ
回路８５に取り込まれることになる。出力データＤＡＴ
ＡがＬであれば、ラッチ回路８５の出力が変化しても、
ＰＭＯＳゲート制御回路８１の出力はＨのままで、不定
にならないからである。また、出力データＤＡＴＡがＬ
からＨに変わるときにＰＭＯＳトランジスタＰ０〜Ｐ５
のインピーダンス（バッファサイズ）を外部抵抗ＲＱに
合わせ込んでおくことが重要であり、出力データＤＡＴ
Ａとして連続してＨを出力しているときは、インピーダ
ンスを合わせ込む必要性は高くないからである。

【００８１】次に、プルダウン用トランジスタ群（Ｎ０
〜Ｎ５）のインピーダンスの合わせ込みについて説明す
る。

【００８２】出力データＤＡＴＡがＬの場合、ラッチ回
路８６にラッチされているデータがＨであればＮＭＯＳ
ゲート制御回路８２の出力はＬとなり、対応するＮＭＯ
ＳトランジスタＮ０〜Ｎ５はオフとなる。また、ラッチ
回路８６にラッチされているデータがＬであれば、ＮＭ
ＯＳゲート制御回路８２の出力はＨとなり、対応するＮ
ＭＯＳトランジスタＮ０〜Ｎ５はオンとなる。

【００８３】逆に、出力データＤＡＴＡがＨの場合、ラ
ッチ回路８６にラッチされているデータにかかわらず、
ＮＭＯＳゲート制御回路８２の出力はＨとなる。これに
より、対応するＮＭＯＳトランジスタＮ０〜Ｎ５はオフ
となる。

【００８４】ここで、バッファサイズ決定信号Ｐｚ（Ｎ
ｉ）は、フィルター信号ｆｃｋがＨの期間にラッチ回路
７４Ｎに取り込まれ、フィルター信号ｆｃｋがＬの期間
にはレジスタ７４Ｎに取り込まれない（取り込みが禁止
される）。

【００８５】さらに、出力データＤＡＴＡがＬになる
と、ラッチ回路７４Ｎに取り込まれていたバッファサイ
ズ決定信号Ｐｚ（Ｎｉ）はスイッチ８４を介してラッチ
回路８６に取り込まれることになる。出力データＤＡＴ
ＡがＬであれば、ラッチ回路８６の出力が変化しても、
ＰＭＯＳゲート制御回路８２の出力はＨのままで、不定
にならないからである。また、出力データＤＡＴＡがＨ
からＬに変わるときにＮＭＯＳトランジスタＰ０〜Ｐ５
のインピーダンス（バッファサイズ）を外部抵抗ＲＱに
合わせ込んでおくことが重要であり、出力データＤＡＴ
Ａとして連続してＬを出力しているときは、インピーダ
ンスを合わせ込む必要性は高くないからである。

【００８６】このようにして、各ＰＭＯＳトランジスタ
Ｐ０〜Ｐ５及び各ＮＭＯＳトランジスタＮ０〜Ｎ５は、
バッファサイズ決定回路２１から出力されるバッファサ
イズ決定信号Ｐｚによって導通／非導通が制御される。
そして、各ＰＭＯＳトランジスタ及び各ＮＭＯＳトラン
ジスタの導通／非導通によって、出力バッファ５２のバ
ッファサイズ（インピーダンス）が制御される。 ＜バッファサイズ決定回路２１の説明＞次に、図１１及
び図１２を参照して、バッファサイズ決定回路２１の詳
細を説明する。

【００８７】バッファサイズ決定回路２１は、バッファ
サイズ決定信号Ｐｚを生成するバッファサイズ決定信号
生成部９０と、フィルター信号ｆｉｌを生成するフィル
ター信号生成部１００とを有する。図１１にバッファサ
イズ決定信号生成部９０を示し、図１２にフィルター信
号生成部１００を示す。

【００８８】まず、図１１を参酌してバッファサイズ決
定信号生成部９０について説明する。

【００８９】バッファサイズ決定信号生成部９０は、プ
ルダウン用トランジスタ群（Ｎ１００〜Ｎ１０５）のイ
ンピーダンスを整合するためのプルダウン制御系９１
と、プルアップ用トランジスタ群（Ｐ１００〜Ｐ１０
５）のインピーダンスを整合するためのプルアップ制御
系９２とを有する。このバッファサイズ決定信号生成部
９０は、バッファサイズ決定信号Ｐｚとして、プルアッ
プ側のバッファサイズ決定信号Ｐｚ（Ｐｉ（ｉ＝０〜
５））及びプルダウン側のバッファサイズ決定信号Ｐｚ
（Ｎｉ（ｉ＝０〜５））を出力する。

【００９０】ここでは、インピーダンス信号Ｐｚ（Ｎ
ｉ）を出力するプルダウン側のバッファサイズ制御につ
いてのみ説明し、プルアップ側についての説明を省略す
る。

【００９１】バッファサイズ決定信号生成部９０は、Ｚ
Ｑ端子に直列接続されたＰＭＯＳトランジスタＰ１１１
と、ＰＭＯＳトランジスタＰ１１１とゲート及びソース
をそれぞれ共通としたＰＭＯＳトランジスタＰ１１２と
を備える。ＰＭＯＳトランジスタＰ１１１のゲートレベ
ルは、ＺＱ端子の電位ＶＺＱが高レベル側電源電圧ＶＤ
ＤＱの二分の一になるように、オペアンプＯＰ１によっ
てレベル制御される。ここで、高レベル側電源電圧ＶＤ
ＤＱは出力バッファ５２を駆動する高レベル側電源電圧
である。

【００９２】そして、ＰＭＯＳトランジスタＰ１１２の
ドレイン（ノードＲＥＦＩＵ）はオペアンプＯＰ２の反
転入力端子に接続され、ＶＤＤＱ／２が供給される。一
方、オペアンプＯＰ２の非反転入力端子には電圧ＶＺＱ
が供給される。Ｕ／Ｄカウンタ９３は、出力信号Ｄ０，
Ｄ１，…Ｄ５により、ダミーバッファ回路ＮｄｍのＮＭ
ＯＳトランジスタ群Ｎ１００，Ｎ１０１，…，Ｎ１０５
に対して選択的に導通、非導通を制御する。ＮＭＯＳト
ランジスタ群Ｎ１００，Ｎ１０１，…，Ｎ１０５のドレ
インは、オペアンプＯＰ２の反転入力端子（ノードＲＥ
ＦＩＵ）に帰還されている。

【００９３】従って、プルダウン制御系９１は、ノード
ＲＥＦＩＵの電圧が基準電圧ａ１（＝ＶＤＤＱ／２）に
一致するように、ダミーバッファ回路ＮｄｍのＮＭＯＳ
トランジスタＮ１００，Ｎ１０１，…，Ｎ１０５の導通
／非道通を決定し、これによって、ダミーバッファ回路
Ｎｄｍのバッファサイズ（インピーダンス）が決定され
る。さらに、Ｕ／Ｄカウンタ９３の出力信号Ｄ０，Ｄ
１，…Ｄ５に基づいて、バッファサイズ決定信号Ｐｚ
（Ｎｉ）が出力される。

【００９４】なお、プルアップ制御系９２も同様にして
バッファサイズ決定信号Ｐｚ（Ｐｉ）を出力する。

【００９５】このようにして、マッチングすべきインピ
ーダンスを指定するための外部抵抗ＲＱをＺＱ端子に接
続することにより、バッファサイズ決定信号生成部９０
は、出力バッファ５２のインピーダンスが外部抵抗ＲＱ
の値（あるいはその定数倍）になるように、バッファサ
イズ決定信号Ｐｚを生成することができる。

【００９６】次に、図１２を参酌してフィルター信号生
成部１００について説明する。

【００９７】フィルター信号生成部１００には、クロッ
ク信号ＣＫをそれぞれ２，４，８，１６，３２，６４分
周するためのレジスタ回路１２１〜１２６と、クロック
信号ＣＫを８分周した信号の位相を半周期ずらした信号
８Ｋ２を出力するレジスタ回路１２７と、クロック信号
ＣＫを３２分周した信号３２Ｋとクロック信号ＣＫを６
４分周した信号６４Ｋとレジスタ１２７から出力される
信号８Ｋ２とが入力されるＮＡＮＤ回路１２８とを有す
る。このＮＡＮＤ回路１２８の出力がフィルター信号ｆ
ｉｌとなる。

【００９８】レジスタ回路１２１は、反転出力端子ＱＢ
から出力された信号２Ｋを反転クロック信号ＣＫＢのＨ
に同期して入力端子Ｄから取り込み、クロック信号ＣＫ
のＨに同期して信号２Ｋを２分周した信号２ＫＢを出力
端子Ｑから出力する。ここで、信号２Ｋと信号２ＫＢと
は相補信号である。

【００９９】レジスタ回路１２２は、反転出力端子ＱＢ
から出力された信号４Ｋをレジスタ回路１２１の出力端
子Ｑから出力された信号２ＫＢのＨに同期して入力端子
Ｄから取り込み、レジスタ回路１２１の出力端子ＱＢか
ら出力された信号２ＫのＨに同期して信号２Ｋを２分周
した信号４ＫＢ（クロック信号ＣＫを４分周した信号）
を出力端子Ｑから出力する。ここで、信号４Ｋと信号４
ＫＢとは相補信号である。

【０１００】以下、同様にして、レジスタ回路１２３は
クロック信号ＣＫを８分周した信号８Ｋを生成し、レジ
スタ回路１２４はクロック信号ＣＫを１６分周した信号
１６Ｋを生成し、レジスタ回路１２５はクロック信号Ｃ
Ｋを３２分周した信号３２Ｋを生成し、レジスタ回路１
２６はクロック信号ＣＫを６４分周した信号６４Ｋを生
成する。また、レジスタ１２７は、クロック信号ＣＫを
８分周した信号８Ｋの位相を半周期ずらした信号８Ｋ２
を出力する。

【０１０１】ＮＡＮＤ回路１２８には、クロック信号Ｃ
Ｋを８分周した信号の位相を半周期ずらした信号８Ｋ２
と、クロック信号ＣＫを３２分周した信号３２Ｋと、ク
ロック信号ＣＫを６４分周した信号６４Ｋとが入力され
る。そのため、図９に示したように、ＮＡＮＤ回路１２
８はクロック信号ＣＫの６４周期目にあたるパルスの前
後２クロック分だけＬを出力し、これがフィルター信号
ｆｉｌとなる。

【０１０２】上記説明では、フィルター信号ｆｉｌをク
ロック信号ＣＫの６４周期目のパルスの前後２クロック
分だけＬになるような信号とした。

【０１０３】ここで、フィルター信号ｆｉｌをクロック
信号ＣＫの６４周期目のパルスの前後４クロック分だけ
Ｌになるような信号とするのであれば、図１２に示した
レジスタ回路１２７がクロック信号ＣＫを１６分周した
信号１６Ｋの位相が半周期ずれた信号１６Ｋ２を出力す
るように設計すればよい。

【０１０４】また、バッファサイズの更新サイクルをク
ロック信号ＣＫの１２８クロックに１回とするのであれ
ば、図１２のＮＡＮＤ回路１２８に入力される信号を全
て２分周したものとすればよい。

【０１０５】つまり、バッファサイズの更新サイクルと
フィルター信号ｆｉｌのパルス幅に応じてフィルター信
号生成部１００を変更すればよい。

【０１０６】なお、上記説明では、バッファサイズ決定
回路２１はクロック信号ＣＫを６４分周したクロック信
号ＣＫ’により制御されることとした。その場合、図１
３に示したように、図１２のレジスタ回路１２４〜１２
６の各出力信号１６Ｋ（クロック信号ＣＫを１６分周し
たもの），３２Ｋ（クロック信号ＣＫを３２分周したも
の），６４Ｋ（クロック信号ＣＫを６４分周したもの）
がＮＡＮＤ回路１３１に入力されて、そのＮＡＮＤ回路
１３１の出力がクロック信号ＣＫ’となる。

【０１０７】以上の通り、本実施形態では、クロック信
号ＣＫに同期したフィルター信号ｆｃｋがＨとなってか
らバッファサイズの更新が行われるため、クロック信号
ＣＫに同期して出力される出力データＤＡＴＡが遷移し
ているときにバッファサイズの更新をしてしまうことを
防止でき、バッファサイズ決定信号Ｐｚの誤ラッチを防
止することが可能となる。

【０１０８】なお、本実施形態によると、従来の方法に
比べてバッファサイズの更新が２クロック分遅れること
になるが、バッファサイズの更新サイクルはこの２クロ
ックに比べて十分大きいので（例えば６４クロックに１
回更新）、問題とはならない。

【０１０９】また、バッファサイズ決定回路２１を駆動
するクロック信号ＣＫ’と、出力データＤＡＴＡの出力
制御をするクロック信号ＣＫとを、同じクロック信号に
しても構わない。

【０１１０】さらに、図４で示した中間バッファ５１
や、図８で示した中間バッファ７１、７２は省略しても
構わない。これにより、バッファの個数を減らすことが
でき、レイアウト面積の削減を図ることができる。

【０１１１】

【発明の効果】本発明は、プログラマブルインピーダン
ス回路技術において、インピーダンスの合わせ込みの精
度を向上させることが可能となる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態にかかるメモリチッ
プの配置図。

【図２】 メモリチップ１１のレイアウト例を示した
図。

【図３】 メモリチップ１１の構成図。

【図４】 メモリチップ１１のうちデータ出力に関係す
る部分を抜き出した図。

【図５】 図４に示したバッファサイズ更新制御回路５
４及び出力バッファ５２をより詳細に示した図。

【図６】 本発明の第１の実施形態にかかる半導体装置
の動作タイミングチャート図。

【図７】 本発明の第１の実施形態にかかる半導体装置
の動作タイミングチャート図。

【図８】 本発明の第２の実施形態にかかる半導体装置
のデータ出力に関係する部分を抜き出した図。

【図９】 図８に示した半導体装置の動作タイミングチ
ャート図。

【図１０】 図８に示した出力バッファ部４０のうち、
出力バッファ５２、バッファサイズ更新制御回路７５、
及び第２のレジスタ７４の部分７６を抜き出した図。

【図１１】 バッファサイズ決定回路２１のバッファサ
イズ決定信号生成部９０の構成図。

【図１２】 バッファサイズ決定回路２１のフィルター
信号ｆｉｌを生成するフィルター信号生成部１００の構
成図。

【図１３】 バッファサイズ決定回路２１の動作を制御
するクロック信号ＣＫ’を生成する回路図。

【符号の説明】

１０…ボード（ＰＣＢ）、１１…メモリチップ、１２…
Ｉ／Ｏ端子、１３…データバス、１４…ＭＰＵ、１５…
入力端子、２１…バッファサイズ決定回路、２２…デー
タ出力部、２３…メモリブロック、３１…メモリアレ
イ、３２…ロウセレクタ、３３…カラムセレクタ、３４
…センスアンプ、３５…ライトバッファ、３６…アドレ
ス端子、３７…アドレスバッファ、３９…入力バッファ
部、４０…出力バッファ部、４１…タイミングコントロ
ール部、４２…バッファ、５２…出力バッファ、５３…
出力レジスタ、５４…バッファサイズ更新制御回路、６
０…出力トランジスタ群、６１…ＰＭＯＳゲート制御回
路、６２…ＮＭＯＳゲート制御回路、６３…ラッチ回
路、６４…ラッチ回路、６５…スイッチ、６６…スイッ
チ、７１…中間バッファ、７２…中間バッファ、７３…
第１のレジスタ、７４…第２のレジスタ、７４Ｐ…ラッ
チ回路、７４Ｎ…ラッチ回路、７５…バッファサイズ更
新制御回路、８１…ＰＭＯＳゲート制御回路、８２…Ｎ
ＭＯＳゲート制御回路、８３…スイッチ、８４…スイッ
チ、８５…ラッチ回路、８６…ラッチ回路、９０…バッ
ファサイズ決定信号生成部、９１…プルダウン制御系、
９２…プルアップ制御系、９３…Ｕ／Ｄカウンタ、９４
…Ｕ／Ｄカウンタ、１００…フィルター信号生成部、１
２１〜１２７…レジスタ回路、１２８…ＮＡＮＤ回路、
１３１…ＮＡＮＤ回路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AV06 AV10 EZ20 5J056 AA11 BB00 CC14 CC17 DD13 DD29 EE07 FF01 FF08 GG14 KK01 5M024 AA27 BB04 BB33 DD52 PP01 PP02 PP03 PP07

Claims (9)

【特許請求の範囲】
1. 【請求項１】 それぞれデータを記憶する複数のメモリ
   セルと、 出力バッファを有し、第１のクロック信号に同期して前
   記データを前記出力バッファへ入力させる出力バッファ
   部と、 前記出力バッファのバッファサイズを決定するバッファ
   サイズ決定信号、及び前記バッファサイズ決定信号が遷
   移するタイミングに基づいた所定の期間だけ所定値にな
   るフィルター信号を生成し、前記出力バッファ部に向け
   て出力するバッファサイズ決定回路と、 を具備し、 前記出力バッファ部は、前記フィルター信号を前記第１
   のクロック信号に同期させ、前記第１のクロック信号に
   同期した前記フィルター信号が前記所定値である期間に
   は前記バッファサイズ決定信号に基づいたバッファサイ
   ズの更新を禁止して、前記フィルター信号が前記所定値
   以外である期間には前記バッファサイズ決定信号に基づ
   いたバッファサイズの更新を許容することを特徴とする
   半導体装置。
2. 【請求項２】 前記フィルター信号は、前記バッファサ
   イズ決定信号が遷移するタイミングの前後の所定クロッ
   ク数分だけ所定値とされることを特徴とする請求項１記
   載の半導体装置。
3. 【請求項３】 前記出力バッファ部はさらに、第１のレ
   ジスタ回路及び第２のレジスタ回路を有し、 前記第１のレジスタ回路は、前記フィルター信号が入力
   され、前記第１のクロック信号に同期して前記フィルタ
   ー信号を出力し、 前記第２のレジスタ回路は、前記バッファサイズ決定信
   号が入力され、前記第１のレジスタから出力された前記
   フィルター信号が前記所定値である期間には、前記出力
   バッファへの前記バッファサイズ決定信号の出力を禁止
   して、前記フィルター信号が前記所定値である期間以外
   には、前記出力バッファへの前記バッファサイズ決定信
   号の出力を許容する、 ことを特徴とする請求項１又は２記載の半導体装置。
4. 【請求項４】 前記第１のレジスタ回路及び前記第２の
   レジスタ回路は前記第１のクロック信号に同期して出力
   制御されることを特徴とする請求項３記載の半導体装
   置。
5. 【請求項５】 前記第１のレジスタ回路及び前記第２の
   レジスタ回路は前記第１のクロック信号に同期して出力
   制御され、前記バッファサイズ決定回路は前記第１のク
   ロック信号と異なる第２のクロック信号に同期して出力
   制御されることを特徴とする請求項３又は４記載の半導
   体装置。
6. 【請求項６】 前記バッファサイズ決定回路と前記第１
   のレジスタ回路とを接続する第１の配線と、前記バッフ
   ァサイズ決定回路と前記第２のレジスタ回路とを接続す
   る第２の配線とは、ほぼ同じだけの配線遅延量を有する
   ことを特徴とする請求項３乃至５記載の半導体装置。
7. 【請求項７】 前記バッファサイズ決定回路は、前記出
   力バッファが前記半導体装置の外部に取りつけられた外
   部抵抗と同じインピーダンスを有するように、前記出力
   バッファのバッファサイズを決定するものであることを
   特徴とする請求項１乃至６記載の半導体装置。
8. 【請求項８】 前記出力バッファはプルアップ用出力ト
   ランジスタ群及びプルダウン用出力トランジスタ群を有
   し、前記出力バッファがハイレベルを出力するときに前
   記プルダウン用出力トランジスタ群のバッファサイズを
   更新し、前記出力バッファがロウレベルを出力するとき
   に前記プルアップ用出力トランジスタ群のバッファサイ
   ズを更新することを特徴とする請求項１乃至７記載の半
   導体装置。
9. 【請求項９】 それぞれデータを記憶する複数のメモリ
   セルと、 プルアップ用出力トランジスタ群及びプルダウン用出力
   トランジスタ群からなる出力バッファを有し、クロック
   信号に同期して前記データを前記出力バッファへ入力さ
   せる出力バッファ部と、 前記出力バッファのバッファサイズを決定するバッファ
   サイズ決定信号を生成し、前記出力バッファ部に向けて
   出力するバッファサイズ決定回路と、 を具備し、 前記出力バッファ部は、前記出力バッファがハイレベル
   を出力するときに前記プルダウン用出力トランジスタ群
   のバッファサイズを更新し、前記出力バッファがロウレ
   ベルを出力するときに前記プルアップ用出力トランジス
   タ群のバッファサイズを更新することを特徴とする半導
   体装置。