JP2010034622A - 出力バッファ回路及び半導体装置 - Google Patents

Abstract

【課題】インピーダンスコードを更新して出力インピーダンスの調整を行う際、インピーダンスコードの更新に影響されない安定した出力を得ることが可能な出力バッファ回路及び半導体装置を提供すること。
【解決手段】ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備える複数のドライバ回路が並列に接続されたバッファ部を備え、ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが供給される出力バッファ回路において、ドライバ回路のドライブ状態を示す状態情報信号に応じて、システムクロックに同期して、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴに対してインピーダンスコードを更新するコード更新制御回路を備える構成とする。
【選択図】図２

Description

本発明は、信号を伝送線路へ出力する出力バッファ回路及び半導体装置に関する。特に、出力バッファ回路の出力インピーダンスと伝送線路の特性インピーダンスとのインピーダンス整合を行う出力バッファ回路に関する。

半導体装置の動作は、プロセスばらつきや素子の配置の差に起因するチップ内ばらつき、電圧や温度等の条件により変動する。そのため、半導体装置では、使用状況に応じて、キャリブレーションが行われる。

例えば、ＤＤＲ（Double Data Rate）メモリシステムのような、高周波信号による高速伝送を行うシステムでは、信号を送出する出力バッファ回路の出力インピーダンスと伝送線路の特性インピーダンスとの整合が高精度に実現されている必要がある。そこで、従来、半導体装置内に出力バッファ回路の出力インピーダンスを調整するためのインピーダンス調整回路を備え、出力バッファ回路の出力インピーダンスを使用状況に応じて最適な値に適宜調整する技術が用いられている。例えば、特許文献１である。

特開２００４−３２６００号公報

特許文献１では、出力バッファ回路が備えるドライバ回路のｐチャネルＭＯＳＦＥＴに対応するインピーダンスコードＲｕｐ［１：ｎ］と、ｎチャネルＭＯＳＦＥＴに対応するインピーダンスコードＲｄｎ［１：ｎ］とにより、ドライバ回路の動作数（駆動トランジスタ数）を制御することで、出力インピーダンスを調整する。この場合、伝送線路へ送出されるデータ信号、及びインピーダンスコードが、出力バッファ回路に対して非同期に供給されることによる波形歪みの発生が問題となる。このような問題を回避するため、特許文献１では、伝送線路へ送出されるデータ信号に同期してインピーダンスコードを更新している。

しかしながら、特許文献１に開示された技術では、インピーダンスコードの更新を伝送線路へ送出されるデータ信号に同期させているため、インピーダンスコードの更新期間がデータ信号の変動期間に等しくなる。したがって、データ信号のエッジ付近において、データ信号の変動とインピーダンスコードの更新とが重なってしまう可能性がある。

図１４に一例を示す。図１４において、Ｄａｔａ＿ＩＮ、Ｄａｔａ＿ＯＵＴは、伝送線路へ送出されるデータ信号について、出力バッファ回路への入力、出力バッファ回路からの出力をそれぞれ示す。Ｐ＿ｃｏｄｅ、Ｎ＿ｃｏｄｅは、上記のインピーダンスコードＲｕｐ［１：ｎ］、Ｒｄｎ［１：ｎ］にそれぞれ対応する。図１４に矢印で示されるように、例えば、Ｎ＿ｃｏｄｅの更新がＤａｔａ＿ＯＵＴの立ち下がりに重なったり、Ｐ＿ｃｏｄｅの更新がＤａｔａ＿ＯＵＴの立ち上がりに重なったりして、データ信号が歪む原因となる。データ信号を遅延させたとしても、ドライバ回路のトランジスタのドライブ期間にインピーダンスコードの更新が起こってしまう。その結果、データ信号が不安定になり、正しく伝送できないおそれがあり問題である。

本発明は上記の課題に鑑み提案されたものである。本発明は、インピーダンスコードを更新して出力インピーダンスの調整を行う際、インピーダンスコードの更新に影響されない安定した出力を得ることが可能な出力バッファ回路及び半導体装置を提供することを目的とする。

本発明にかかる出力バッファ回路は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備える複数のドライバ回路が並列に接続されたバッファ部を備え、ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが供給される出力バッファ回路である。ドライバ回路のドライブ状態を示す状態情報信号に応じて、システムクロックに同期して、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴに対してインピーダンスコードを更新するコード更新制御回路を備える。

また、本発明にかかる半導体装置は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備える複数のドライバ回路が並列に接続されたバッファ部を備え、ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが供給される出力バッファ回路と、出力バッファ回路にインピーダンスコードを供給するインピーダンス調整回路とを備える半導体装置である。出力バッファ回路は、ドライバ回路のドライブ状態を示す状態情報信号に応じて、システムクロックに同期して、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴに対してインピーダンスコードを更新するコード更新制御回路を備える。

これにより、本発明にかかる出力バッファ回路及び半導体装置では、ドライバ回路のドライブ状態を示す状態情報信号と、システムクロックとを用いて、ドライバ回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴに対して、それぞれ独立にインピーダンスコードを更新することができる。したがって、ドライバ回路のトランジスタのドライブ期間にインピーダンスコードが変化しないようにすることができる。また、インピーダンスコードの更新をシステムクロックに同期させているため、データ信号が変動するエッジ付近においても、データ信号の変動とインピーダンスコードの更新とが重ならないようにすることができる。

本発明にかかる出力バッファ回路及び半導体装置によれば、インピーダンスコードを更新して出力インピーダンスの調整を行う際、インピーダンスコードの更新に影響されない安定した出力を得ることができる。

図１は本発明にかかる出力バッファ回路及び半導体装置を搭載するシステムの一例を示す。半導体装置１０は、例えば、ＳＯＣ（System On a Chip）デバイスであり、メモリ制御回路１１、メモリインターフェース回路１２、インピーダンス調整回路１３、出力バッファ回路１４を備える。メモリ制御回路１１は、メモリインターフェース回路１２、インピーダンス調整回路１３の制御などを行う。インピーダンス調整回路１３はメモリインターフェース回路１２の一部を構成し、出力バッファ回路１４が備えるドライバ回路の動作数を制御するインピーダンスコードを出力バッファ回路１４に出力することで、出力バッファ回路１４の出力インピーダンスを調整する。出力バッファ回路１４では、データ信号Ｓ＿ＩＮが入力され、調整された出力インピーダンスにより、データ信号Ｓ＿ＯＵＴが出力される。半導体装置１０は、伝送線路１５を介して、記憶装置１６と接続され、例えば、ＤＤＲメモリシステムのような高速伝送を行うシステムを構成する。

以下、図面を参照して、本発明にかかる出力バッファ回路１４について詳細に説明する。
図２は本発明の出力バッファ回路１４について、第１実施形態を示すブロック図である。

第１のフリップフロップ２１は、第３のフリップフロップ２３の出力信号Ｓ＿０のＨレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＮ＿ｃｏｄｅをラッチし、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄを出力する。

第２のフリップフロップ２２は、イネーブル端子ＥＮの前段にインバータ３２が接続される。したがって、第２のフリップフロップ２２は、第３のフリップフロップ２３の出力信号Ｓ＿０のＬレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＰ＿ｃｏｄｅをラッチし、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄを出力する。

第３のフリップフロップ２３は、入力されるデータ信号Ｓ＿ＩＮをシステムクロックＣＬＫに同期してラッチし、出力信号Ｓ＿０を出力する。フリップフロップ３１は、システムクロックＣＬＫに同期して第３のフリップフロップ２３の出力信号Ｓ＿０をラッチし、信号Ｓ＿１を出力する。

また、バッファ部３３は、図示は省略されているが、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備える複数（少なくとも出力インピーダンスの調整に十分な数）のドライバ回路が並列に接続されたバッファ部を示す。バッファ部３３は、フリップフロップ３１から出力される信号Ｓ＿１が入力され、データ信号Ｓ＿ＯＵＴを出力する。第１実施形態では、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄは各ドライバ回路のｎチャネルＭＯＳＦＥＴに対応し、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄは各ドライバ回路のｐチャネルＭＯＳＦＥＴに対応し、各インピーダンスコードはドライバ回路と同数のビットから成るデジタル値である。第１のフリップフロップ２１、第２のフリップフロップ２２も、ドライバ回路と同数備えられる。各インピーダンスコードの値が切り替えられることで、ドライバ回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴが駆動または停止されて、出力インピーダンスが調整される。

このように構成された第１実施形態の作用を、図３を参照して説明する。図３は第１実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。

上記の通り、第１のフリップフロップ２１は、第３のフリップフロップ２３の出力信号Ｓ＿０のＨレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＮ＿ｃｏｄｅをラッチし、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄを出力する。したがって、図３に示されるように、システムクロックＣＬＫの立ち上がりで、第３のフリップフロップ２３の出力信号Ｓ＿０がＨレベルであれば、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄが更新される。

また、第２のフリップフロップ２２は、第３のフリップフロップ２３の出力信号Ｓ＿０のＬレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＰ＿ｃｏｄｅをラッチし、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄを出力する。したがって、図３に示されるように、システムクロックＣＬＫの立ち上がりで、第３のフリップフロップ２３の出力信号Ｓ＿０がＬレベルであれば、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄが更新される。

また、フリップフロップ３１があるので、信号Ｓ＿１及び伝送線路１５へ出力されるデータ信号Ｓ＿ＯＵＴは、第３のフリップフロップ２３の出力信号Ｓ＿０から１クロック遅れる。

これにより、第３のフリップフロップ２３の出力信号Ｓ＿０を、ドライバ回路のドライブ状態を示す状態情報信号として用いることができる。したがって、データ信号Ｓ＿ＯＵＴがＨレベルのとき、すなわち、バッファ部３３が備えるドライバ回路のｎチャネルＭＯＳＦＥＴがドライブ状態にないときに、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄが更新される。また、データ信号Ｓ＿ＯＵＴがＬレベルのとき、すなわち、バッファ部３３が備えるドライバ回路のｐチャネルＭＯＳＦＥＴがドライブ状態にないときに、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄが更新される。

このように、ドライバ回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴに対して、それぞれ独立にインピーダンスコードを更新することができ、ドライバ回路のトランジスタのドライブ期間にインピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｕｐｄが変化しないようにすることができる。また、出力バッファ回路１４に対して非同期に供給されるデータ信号Ｓ＿ＩＮ、及びインピーダンスコードＮ＿ｃｏｄｅ、Ｐ＿ｃｏｄｅが、第１〜第３のフリップフロップ２１、２２、２３によって、システムクロックＣＬＫに同期する。そのため、伝送線路１５へ出力されるデータ信号Ｓ＿ＯＵＴが変動するエッジ付近においても、データ信号Ｓ＿ＯＵＴの変動とインピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｕｐｄの更新とが重ならないようにすることができる。したがって、データ信号Ｓ＿ＯＵＴの安定した出力が得られるとともに、インピーダンスコードを更新して出力インピーダンスの調整を行うことができる。

続いて、図２の第１実施形態を差動信号に適用した第２実施形態について説明する。
図４は本発明の出力バッファ回路１４について、第２実施形態を示すブロック図である。

第４のフリップフロップ２４は、第８のフリップフロップ２８の出力信号Ｓ＿０のＨレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＮ＿ｃｏｄｅをラッチし、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄを出力する。

第５のフリップフロップ２５は、イネーブル端子ＥＮの前段にインバータ３２が接続される。したがって、第５のフリップフロップ２５は、第８のフリップフロップ２８の出力信号Ｓ＿０のＬレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＰ＿ｃｏｄｅをラッチし、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄを出力する。

第６のフリップフロップ２６は、イネーブル端子ＥＮの前段にインバータ３２が接続される。したがって、第６のフリップフロップ２６は、第８のフリップフロップ２８の出力信号Ｓ＿０のＬレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＮ＿ｃｏｄｅをラッチし、インピーダンスコードＮ＿ｃｏｄｅ＿ｄ＿ｕｐｄを出力する。

第７のフリップフロップ２７は、第８のフリップフロップ２８の出力信号Ｓ＿０のＨレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＰ＿ｃｏｄｅをラッチし、インピーダンスコードＰ＿ｃｏｄｅ＿ｄ＿ｕｐｄを出力する。

第８のフリップフロップ２８は、入力されるデータ信号Ｓ＿ＩＮをシステムクロックＣＬＫに同期してラッチし、出力信号Ｓ＿０を出力する。フリップフロップ３１は、システムクロックＣＬＫに同期して第８のフリップフロップ２８の出力信号Ｓ＿０をラッチし、信号Ｓ＿１を出力する。

また、バッファ部３４は、図示は省略されているが、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備える複数（少なくとも出力インピーダンスの調整に十分な数）のドライバ回路が並列に接続されたバッファ部を示す。バッファ部３４は、フリップフロップ３１から出力される信号Ｓ＿１が入力され、ポジティブ信号Ｓ＿ＯＵＴとネガティブ信号Ｓ＿ＯＵＴ＿ｄとから成る差動信号を出力する。第２実施形態では、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄはポジティブ信号Ｓ＿ＯＵＴを出力する側の各ドライバ回路のｎチャネルＭＯＳＦＥＴに対応し、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄはポジティブ信号Ｓ＿ＯＵＴを出力する側の各ドライバ回路のｐチャネルＭＯＳＦＥＴに対応し、インピーダンスコードＮ＿ｃｏｄｅ＿ｄ＿ｕｐｄはネガティブ信号Ｓ＿ＯＵＴ＿ｄを出力する側の各ドライバ回路のｎチャネルＭＯＳＦＥＴに対応し、インピーダンスコードＰ＿ｃｏｄｅ＿ｄ＿ｕｐｄはネガティブ信号Ｓ＿ＯＵＴ＿ｄを出力する側の各ドライバ回路のｐチャネルＭＯＳＦＥＴに対応し、各インピーダンスコードはポジティブ信号Ｓ＿ＯＵＴを出力する側及びネガティブ信号Ｓ＿ＯＵＴ＿ｄを出力する側それぞれのドライバ回路と同数のビットから成るデジタル値である。第４のフリップフロップ２４、第５のフリップフロップ２５、第６のフリップフロップ２６、第７のフリップフロップ２７も、ポジティブ側及びネガティブ側それぞれのドライバ回路と同数備えられる。各インピーダンスコードの値が切り替えられることで、ドライバ回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴが駆動または停止されて、出力インピーダンスが調整される。

このように構成された第２実施形態の作用を、図５を参照して説明する。図５は第２実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。

上記の通り、第４のフリップフロップ２４は、第８のフリップフロップ２８の出力信号Ｓ＿０のＨレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＮ＿ｃｏｄｅをラッチし、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄを出力する。したがって、図５に示されるように、システムクロックＣＬＫの立ち上がりで、第８のフリップフロップ２８の出力信号Ｓ＿０がＨレベルであれば、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄが更新される。

また、第５のフリップフロップ２５は、第８のフリップフロップ２８の出力信号Ｓ＿０のＬレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＰ＿ｃｏｄｅをラッチし、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄを出力する。したがって、図５に示されるように、システムクロックＣＬＫの立ち上がりで、第８のフリップフロップ２８の出力信号Ｓ＿０がＬレベルであれば、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄが更新される。

また、第６のフリップフロップ２６は、第８のフリップフロップ２８の出力信号Ｓ＿０のＬレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＮ＿ｃｏｄｅをラッチし、インピーダンスコードＮ＿ｃｏｄｅ＿ｄ＿ｕｐｄを出力する。したがって、図５に示されるように、システムクロックＣＬＫの立ち上がりで、第８のフリップフロップ２８の出力信号Ｓ＿０がＬレベルであれば、インピーダンスコードＮ＿ｃｏｄｅ＿ｄ＿ｕｐｄが更新される。

また、第７のフリップフロップ２７は、第８のフリップフロップ２８の出力信号Ｓ＿０のＨレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＰ＿ｃｏｄｅをラッチし、インピーダンスコードＰ＿ｃｏｄｅ＿ｄ＿ｕｐｄを出力する。したがって、図５に示されるように、システムクロックＣＬＫの立ち上がりで、第８のフリップフロップ２８の出力信号Ｓ＿０がＨレベルであれば、インピーダンスコードＰ＿ｃｏｄｅ＿ｄ＿ｕｐｄが更新される。

また、フリップフロップ３１があるので、信号Ｓ＿１及び伝送線路１５へ出力されるポジティブ信号Ｓ＿ＯＵＴは、第８のフリップフロップ２８の出力信号Ｓ＿０から１クロック遅れる。さらに、バッファ部３４の出力は差動信号であるため、ポジティブ信号Ｓ＿ＯＵＴと逆位相のネガティブ信号Ｓ＿ＯＵＴ＿ｄが出力される。

これにより、第２実施形態においても第１実施形態と同様に、第８のフリップフロップ２８の出力信号Ｓ＿０を、ドライバ回路のドライブ状態を示す状態情報信号として用いることができる。したがって、ポジティブ信号Ｓ＿ＯＵＴがＨレベルのとき、すなわち、ポジティブ信号Ｓ＿ＯＵＴを出力する側のドライバ回路のｎチャネルＭＯＳＦＥＴがドライブ状態にないときに、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄが更新される。また、ポジティブ信号Ｓ＿ＯＵＴがＬレベルのとき、すなわち、ポジティブ信号Ｓ＿ＯＵＴを出力する側のドライバ回路のｐチャネルＭＯＳＦＥＴがドライブ状態にないときに、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄが更新される。また、ネガティブ信号Ｓ＿ＯＵＴ＿ｄがＬレベルのとき、すなわち、ネガティブ信号Ｓ＿ＯＵＴ＿ｄを出力する側のドライバ回路のｐチャネルＭＯＳＦＥＴがドライブ状態にないときに、インピーダンスコードＰ＿ｃｏｄｅ＿ｄ＿ｕｐｄが更新される。また、ネガティブ信号Ｓ＿ＯＵＴ＿ｄがＨレベルのとき、すなわち、ネガティブ信号Ｓ＿ＯＵＴ＿ｄを出力する側のドライバ回路のｎチャネルＭＯＳＦＥＴがドライブ状態にないときに、インピーダンスコードＮ＿ｃｏｄｅ＿ｄ＿ｕｐｄが更新される。

このように、ポジティブ側及びネガティブ側それぞれのドライバ回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴに対して、それぞれ独立にインピーダンスコードを更新することができ、ドライバ回路のトランジスタのドライブ期間にインピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｕｐｄ、Ｐ＿ｃｏｄｅ＿ｄ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｄ＿ｕｐｄが変化しないようにすることができる。また、出力バッファ回路１４に対して非同期に供給されるデータ信号Ｓ＿ＩＮ、及びインピーダンスコードＮ＿ｃｏｄｅ、Ｐ＿ｃｏｄｅが、第４〜第８のフリップフロップ２４、２５、２６、２７、２８によって、システムクロックＣＬＫに同期する。そのため、伝送線路１５へ出力されるデータ信号であるポジティブ信号Ｓ＿ＯＵＴ、ネガティブ信号Ｓ＿ＯＵＴ＿ｄが変動するエッジ付近においても、ポジティブ信号Ｓ＿ＯＵＴ、ネガティブ信号Ｓ＿ＯＵＴ＿ｄの変動と、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｕｐｄ、Ｐ＿ｃｏｄｅ＿ｄ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｄ＿ｕｐｄの更新とが、重ならないようにすることができる。したがって、第１実施形態を差動信号に適用した第２実施形態においても、ポジティブ信号Ｓ＿ＯＵＴ、ネガティブ信号Ｓ＿ＯＵＴ＿ｄの安定した出力が得られるとともに、インピーダンスコードを更新して出力インピーダンスの調整を行うことができる。

続いて、図２の第１実施形態において、フリップフロップ３１が、反転されたシステムクロックＣＬＫに同期して第３のフリップフロップ２３の出力信号Ｓ＿０をラッチし、信号Ｓ＿１を出力するようにした第３実施形態について説明する。
図６は本発明の出力バッファ回路１４について、第３実施形態を示すブロック図である。

第３実施形態では、フリップフロップ３１は、クロック端子ＣＫの前段にインバータ３２が接続される。したがって、フリップフロップ３１は、反転されたシステムクロックＣＬＫに同期して第３のフリップフロップ２３の出力信号Ｓ＿０をラッチし、信号Ｓ＿１を出力する。その他の構成については、第１実施形態と同様なため、説明を省略する。

このように構成された第３実施形態の作用を、第１実施形態と異なる点を中心に、図７を参照して説明する。図７は第３実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。

上記の通り、フリップフロップ３１は、反転されたシステムクロックＣＬＫに同期して第３のフリップフロップ２３の出力信号Ｓ＿０をラッチし、信号Ｓ＿１を出力する。そのため、信号Ｓ＿１及び伝送線路１５へ出力されるデータ信号Ｓ＿ＯＵＴは、第３のフリップフロップ２３の出力信号Ｓ＿０から１／２クロック遅れる。

これにより、第３実施形態では、データ信号Ｓ＿ＩＮが出力バッファ回路１４へ入力されてから、データ信号Ｓ＿ＯＵＴとして伝送線路１５へ出力されるまでの信号遅延時間が、第１実施形態に比べて少なくされる。

第３実施形態では、第１実施形態と同様にデータ信号Ｓ＿ＯＵＴの安定した出力が得られるとともに、インピーダンスコードを更新して出力インピーダンスの調整を行うことができる。さらに、フリップフロップ３１が、反転されたシステムクロックＣＬＫに同期してラッチ動作を行うため、伝送線路１５へ出力されるデータ信号Ｓ＿ＯＵＴの遅延が少なく、レイテンシの値が小さくなり、高速伝送に資する。

続いて、図２の第１実施形態において、バッファ部３３の信号入力に遅延が存在する場合に対応した第４実施形態について説明する。
図８は本発明の出力バッファ回路１４について、第４実施形態を示すブロック図である。

上記の第１実施形態では、バッファ部３３の信号入力の遅延は考慮されていない。波形図において、フリップフロップ３１から出力される信号Ｓ＿１と、伝送線路１５へ出力されるデータ信号Ｓ＿ＯＵＴとの間には、遅延はないものとして説明された。しかし、図８に示されるように、バッファ部３３の入力信号線に遅延バッファ３５が存在する場合がある。その場合、第１実施形態の構成では、バッファ部３３が備えるドライバ回路のトランジスタのドライブ期間にインピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｕｐｄが変化しないようにすることができないことがある。そこで、第４実施形態では、第２のフリップフロップ２２ではなく、第１のフリップフロップ２１のイネーブル端子ＥＮの前段に、インバータ３２が接続される。その他の構成については、第１実施形態と同様なため、説明を省略する。

このように構成された第４実施形態の作用を、第１実施形態と異なる点を中心に、図９を参照して説明する。図９は第４実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。

上記の通り、第４実施形態では、第２のフリップフロップ２２ではなく、第１のフリップフロップ２１のイネーブル端子ＥＮの前段に、インバータ３２が接続される。そのため、第１のフリップフロップ２１は、第３のフリップフロップ２３の出力信号Ｓ＿０のＬレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＮ＿ｃｏｄｅをラッチし、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄを出力する。したがって、図９に示されるように、システムクロックＣＬＫの立ち上がりで、第３のフリップフロップ２３の出力信号Ｓ＿０がＬレベルであれば、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄが更新される。

また、第２のフリップフロップ２２は、第３のフリップフロップ２３の出力信号Ｓ＿０のＨレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＰ＿ｃｏｄｅをラッチし、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄを出力する。したがって、図９に示されるように、システムクロックＣＬＫの立ち上がりで、第３のフリップフロップ２３の出力信号Ｓ＿０がＨレベルであれば、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄが更新される。

これにより、バッファ部３３の入力信号線に存在する遅延バッファ３５のために、伝送線路１５へ出力されるデータ信号Ｓ＿ＯＵＴが、図９に示されるようにフリップフロップ３１から出力される信号Ｓ＿１から遅れても、バッファ部３３が備えるドライバ回路のトランジスタのドライブ期間にインピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｕｐｄが変化しないようにすることができる。

このように、第４実施形態では、第１実施形態とは逆に、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄを出力する第１のフリップフロップ２１側にインバータ３２を挿入し、イネーブルの論理を逆にすることで、バッファ部３３の信号入力に遅延が存在する場合にも対応することができる。

続いて、第５実施形態について説明する。
図１０は本発明の出力バッファ回路１４について、第５実施形態を示すブロック図である。

上記の第４実施形態は、図９に示されるように、入力されるデータ信号Ｓ＿ＩＮがクロックのように短い周期で変化する場合は有効である。しかし、入力されるデータ信号Ｓ＿ＩＮが複数クロックの間、同じレベルで継続する場合には、第４実施形態はバッファ部３３の信号入力の遅延に対応することができない。そこで、第５実施形態では、図１０に示されるように、第３のフリップフロップ２３の出力信号Ｓ＿０がフリップフロップ３１を介さないでバッファ部３３へ入力されることで、バッファ部３３の入力信号線に存在する遅延バッファ３５に対応する。その他の構成については、第１実施形態と同様なため、説明を省略する。

このように構成された第５実施形態の作用を、第１実施形態と異なる点を中心に、図１１を参照して説明する。図１１は第５実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。

上記の通り、第５実施形態では、第３のフリップフロップ２３の出力信号Ｓ＿０がフリップフロップ３１を介さないでバッファ部３３へ入力される。そのため、伝送線路１５へ出力されるデータ信号Ｓ＿ＯＵＴが、第１実施形態のように、第３のフリップフロップ２３の出力信号Ｓ＿０から１クロック遅れることはない。したがって、データ信号Ｓ＿ＯＵＴは遅延バッファ３５の分だけ第３のフリップフロップ２３の出力信号Ｓ＿０から遅れることになる。

これにより、図１１に示されるように、入力されるデータ信号Ｓ＿ＩＮが複数クロックの間、同じレベルで継続する場合でも、バッファ部３３の信号入力の遅延に対応することができる。バッファ部３３が備えるドライバ回路のトランジスタのドライブ期間にインピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｕｐｄが変化しないようにすることができる。

このように、第５実施形態では、第３のフリップフロップ２３の出力信号Ｓ＿０を、フリップフロップ３１を介さないでバッファ部３３へ入力することで、複数クロックの間、同じレベルで継続するデータ信号Ｓ＿ＩＮに対しても、バッファ部３３の信号入力に存在する遅延に対応することができる。

続いて、図１０の第５実施形態を差動信号に適用した第６実施形態について説明する。
図１２は本発明の出力バッファ回路１４について、第６実施形態を示すブロック図である。

第２実施形態では、第１実施形態を差動信号に適用した例を説明した。第６実施形態では、第５実施形態を差動信号に適用した例を説明する。第６実施形態は、図１２に示されるように、第８のフリップフロップ２８の出力信号Ｓ＿０がフリップフロップ３１を介さないでバッファ部３４へ入力されることで、バッファ部３４の入力信号線に存在する遅延バッファ３５に対応する構成である。その他は、第２実施形態と同様なため、説明を省略する。

このように構成された第６実施形態の作用を、第２実施形態と異なる点を中心に、図１３を参照して説明する。図１３は第６実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。

上記の通り、第６実施形態では、第８のフリップフロップ２８の出力信号Ｓ＿０がフリップフロップ３１を介さないでバッファ部３４へ入力される。そのため、伝送線路１５へ出力されるポジティブ信号Ｓ＿ＯＵＴが、第２実施形態のように、第８のフリップフロップ２８の出力信号Ｓ＿０から１クロック遅れることはない。したがって、ポジティブ信号Ｓ＿ＯＵＴは遅延バッファ３５の分だけ第８のフリップフロップ２８の出力信号Ｓ＿０から遅れることになり、また、ポジティブ信号Ｓ＿ＯＵＴと逆位相のネガティブ信号Ｓ＿ＯＵＴ＿ｄが出力されることになる。

これにより、図１３に示されるように、入力されるデータ信号Ｓ＿ＩＮが複数クロックの間、同じレベルで継続する場合でも、バッファ部３４の信号入力の遅延に対応することができる。ポジティブ信号Ｓ＿ＯＵＴを出力する側及びネガティブ信号Ｓ＿ＯＵＴ＿ｄを出力する側のドライバ回路のトランジスタのドライブ期間にインピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｕｐｄ、Ｐ＿ｃｏｄｅ＿ｄ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｄ＿ｕｐｄが変化しないようにすることができる。

このように、第５実施形態を差動信号に適用した第６実施形態においても、第８のフリップフロップ２８の出力信号Ｓ＿０を、フリップフロップ３１を介さないでバッファ部３４へ入力することで、複数クロックの間、同じレベルで継続するデータ信号Ｓ＿ＩＮに対しても、バッファ部３４の信号入力に存在する遅延に対応することができる。

ここで、特許請求の範囲との対応は以下の通りである。
第３のフリップフロップ２３及び第８のフリップフロップ２８の出力信号Ｓ＿０は、状態情報信号の一例である。
第１、第２のフリップフロップ２１、２２、並びに第４〜第７のフリップフロップ２４〜２７は、コード更新制御回路の一例である。

以上、詳細に説明したように、本発明の各実施形態によれば、出力バッファ回路１４に対して非同期に供給されるデータ信号Ｓ＿ＩＮ、及びインピーダンスコードＮ＿ｃｏｄｅ、Ｐ＿ｃｏｄｅが、第１〜第３のフリップフロップ２１〜２３、並びに第４〜第８のフリップフロップ２４〜２８によって、システムクロックＣＬＫに同期する。インピーダンスコードの更新がデータ信号に同期する特許文献１においては、インピーダンスコードの更新期間がデータ信号の変動期間に等しくなるため、データ信号のエッジ付近において、データ信号の変動とインピーダンスコードの更新とが重なってしまう可能性があった。しかし、本発明では上記の通りシステムクロックＣＬＫに同期してインピーダンスコードの更新を行うため、データ信号の変動期間とインピーダンスコードの更新期間とが異なる。したがって、データ信号が変動するエッジ付近においても、データ信号の変動とインピーダンスコードの更新とが重ならないようにすることができる。その結果、近年の高速伝送を行うシステムにおいても、インピーダンスコードの更新に影響されない安定した出力を得ることができ、システム搭載時の優位性が高まる。

なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、第１、第２のフリップフロップ２１、２２、並びに第４〜第７のフリップフロップ２４〜２７と、ドライバ回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴとの対応付けは、前記実施形態に限定されないことは言うまでもない。
また、前記実施形態では、ドライバ回路のドライブ状態を示す状態情報信号として、第３のフリップフロップ２３及び第８のフリップフロップ２８の出力信号Ｓ＿０を用いたが、これに限られない。例えば、出力バッファ回路から送出されるデータ信号を記憶するメモリのライト動作を示す信号など、出力バッファ回路が備えるドライバ回路のドライブ状態が判別できる信号であればよい。

以下に本発明の諸態様を付記としてまとめる。
（付記１）
ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備える複数のドライバ回路が並列に接続されたバッファ部を備え、前記ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが供給される出力バッファ回路であって、
前記ドライバ回路のドライブ状態を示す状態情報信号に応じて、システムクロックに同期して、前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴに対して前記インピーダンスコードを更新するコード更新制御回路を備えることを特徴とする出力バッファ回路。
（付記２）
前記コード更新制御回路は、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか一方に対して前記インピーダンスコードを出力する第１のフリップフロップと、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか他方に対して前記インピーダンスコードを出力する第２のフリップフロップとを備えることを特徴とする付記１に記載の出力バッファ回路。
（付記３）
入力されるデータ信号を前記システムクロックに同期してラッチする第３のフリップフロップを備え、
前記状態情報信号は、前記第３のフリップフロップにラッチされた前記データ信号であることを特徴とする付記２に記載の出力バッファ回路。
（付記４）
前記第１のフリップフロップは、前記第３のフリップフロップにラッチされた前記データ信号のＨレベルに応じてイネーブルされ、
前記第２のフリップフロップは、前記第３のフリップフロップにラッチされた前記データ信号のＬレベルに応じてイネーブルされることを特徴とする付記３に記載の出力バッファ回路。
（付記５）
前記出力バッファ回路の出力は、ポジティブ信号とネガティブ信号とから成る差動信号であり、
前記コード更新制御回路は、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ポジティブ信号を出力する側の前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか一方に対して前記インピーダンスコードを出力する第４のフリップフロップと、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ポジティブ信号を出力する側の前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか他方に対して前記インピーダンスコードを出力する第５のフリップフロップと、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ネガティブ信号を出力する側の前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか一方に対して前記インピーダンスコードを出力する第６のフリップフロップと、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ネガティブ信号を出力する側の前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか他方に対して前記インピーダンスコードを出力する第７のフリップフロップとを備えることを特徴とする付記１に記載の出力バッファ回路。
（付記６）
入力されるデータ信号を前記システムクロックに同期してラッチする第８のフリップフロップを備え、
前記状態情報信号は、前記第８のフリップフロップにラッチされた前記データ信号であることを特徴とする付記５に記載の出力バッファ回路。
（付記７）
前記第４のフリップフロップは、前記第８のフリップフロップにラッチされた前記データ信号のＨレベルに応じてイネーブルされ、
前記第５のフリップフロップは、前記第８のフリップフロップにラッチされた前記データ信号のＬレベルに応じてイネーブルされ、
前記第６のフリップフロップは、前記第８のフリップフロップにラッチされた前記データ信号のＬレベルに応じてイネーブルされ、
前記第７のフリップフロップは、前記第８のフリップフロップにラッチされた前記データ信号のＨレベルに応じてイネーブルされることを特徴とする付記６に記載の出力バッファ回路。
（付記８）
ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備える複数のドライバ回路が並列に接続されたバッファ部を備え、前記ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが供給される出力バッファ回路と、
前記出力バッファ回路に前記インピーダンスコードを供給するインピーダンス調整回路とを備え、
前記出力バッファ回路は、
前記ドライバ回路のドライブ状態を示す状態情報信号に応じて、システムクロックに同期して、前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴに対して前記インピーダンスコードを更新するコード更新制御回路を備える出力バッファ回路であることを特徴とする半導体装置。

本発明にかかる出力バッファ回路及び半導体装置を搭載するシステムの一例を示す図である。 第１実施形態を示すブロック図である。 第１実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。 第２実施形態を示すブロック図である。 第２実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。 第３実施形態を示すブロック図である。 第３実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。 第４実施形態を示すブロック図である。 第４実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。 第５実施形態を示すブロック図である。 第５実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。 第６実施形態を示すブロック図である。 第６実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。 従来の出力バッファ回路における出力インピーダンスのキャリブレーションの一例を示す波形図である。

符号の説明

１３ インピーダンス調整回路
１４ 出力バッファ回路
２１ 第１のフリップフロップ
２２ 第２のフリップフロップ
２３ 第３のフリップフロップ
２４ 第４のフリップフロップ
２５ 第５のフリップフロップ
２６ 第６のフリップフロップ
２７ 第７のフリップフロップ
２８ 第８のフリップフロップ
３３、３４ バッファ部

Claims (6)

1. ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備える複数のドライバ回路が並列に接続されたバッファ部を備え、前記ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが供給される出力バッファ回路であって、
   前記ドライバ回路のドライブ状態を示す状態情報信号に応じて、システムクロックに同期して、前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴに対して前記インピーダンスコードを更新するコード更新制御回路を備えることを特徴とする出力バッファ回路。
2. 前記コード更新制御回路は、
   前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか一方に対して前記インピーダンスコードを出力する第１のフリップフロップと、
   前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか他方に対して前記インピーダンスコードを出力する第２のフリップフロップとを備えることを特徴とする請求項１に記載の出力バッファ回路。
3. 入力されるデータ信号を前記システムクロックに同期してラッチする第３のフリップフロップを備え、
   前記状態情報信号は、前記第３のフリップフロップにラッチされた前記データ信号であることを特徴とする請求項２に記載の出力バッファ回路。
4. 前記第１のフリップフロップは、前記第３のフリップフロップにラッチされた前記データ信号のＨレベルに応じてイネーブルされ、
   前記第２のフリップフロップは、前記第３のフリップフロップにラッチされた前記データ信号のＬレベルに応じてイネーブルされることを特徴とする請求項３に記載の出力バッファ回路。
5. 前記出力バッファ回路の出力は、ポジティブ信号とネガティブ信号とから成る差動信号であり、
   前記コード更新制御回路は、
   前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ポジティブ信号を出力する側の前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか一方に対して前記インピーダンスコードを出力する第４のフリップフロップと、
   前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ポジティブ信号を出力する側の前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか他方に対して前記インピーダンスコードを出力する第５のフリップフロップと、
   前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ネガティブ信号を出力する側の前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか一方に対して前記インピーダンスコードを出力する第６のフリップフロップと、
   前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ネガティブ信号を出力する側の前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか他方に対して前記インピーダンスコードを出力する第７のフリップフロップとを備えることを特徴とする請求項１に記載の出力バッファ回路。
6. ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備える複数のドライバ回路が並列に接続されたバッファ部を備え、前記ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが供給される出力バッファ回路と、
   前記出力バッファ回路に前記インピーダンスコードを供給するインピーダンス調整回路とを備え、
   前記出力バッファ回路は、
   前記ドライバ回路のドライブ状態を示す状態情報信号に応じて、システムクロックに同期して、前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴに対して前記インピーダンスコードを更新するコード更新制御回路を備える出力バッファ回路であることを特徴とする半導体装置。
   

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