JP2003086643A - チップ製造方法およびシステム、回路基板、回路チップ - Google Patents
チップ製造方法およびシステム、回路基板、回路チップInfo
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Abstract
(57)【要約】
【課題】 回路チップのテストパッドから集積回路への
ユーザの不正アクセスを防止する。 【解決手段】 回路基板１００に形成される矩形の集積
回路１０１の一辺に第一第二分断ライン１０３，１０４
を並列に設定し、その間隙にテスト配線１０５やテスト
パッド１０６を位置させる。回路基板１００を外側の第
一分断ライン１０３で分断してから回路テストを実行
し、これが完了してから回路チップ１１０から第二分断
ライン１０４より外側の部分を切除する。回路テストが
実行される回路チップ１１０にはテストパッド１０６が
存在するが、完成して出荷される回路チップ１１０には
テストパッド１０６が存在しない。
ユーザの不正アクセスを防止する。 【解決手段】 回路基板１００に形成される矩形の集積
回路１０１の一辺に第一第二分断ライン１０３，１０４
を並列に設定し、その間隙にテスト配線１０５やテスト
パッド１０６を位置させる。回路基板１００を外側の第
一分断ライン１０３で分断してから回路テストを実行
し、これが完了してから回路チップ１１０から第二分断
ライン１０４より外側の部分を切除する。回路テストが
実行される回路チップ１１０にはテストパッド１０６が
存在するが、完成して出荷される回路チップ１１０には
テストパッド１０６が存在しない。
Description
【０００１】
【発明の属する技術分野】本発明は、回路基板から回路
チップを製造するチップ製造方法およびシステム、その
チップ製造方法に利用される回路基板、そのチップ製造
方法で製造された回路チップ、に関する。
チップを製造するチップ製造方法およびシステム、その
チップ製造方法に利用される回路基板、そのチップ製造
方法で製造された回路チップ、に関する。
【０００２】
【従来の技術】現在、各種の電子機器に集積回路の回路
チップが使用されており、その回路チップを製造する手
法やテストする手法にも各種が存在する。一般的なチッ
プ製造方法では、回路基板であるシリコンウェハの表面
に、多数の矩形の集積回路をスクライブラインを介して
配列された状態に形成し、そのシリコンウェハをスクラ
イビングやダイシングによりスクライブラインで分断し
て集積回路ごとに多数の回路チップを形成する。
チップが使用されており、その回路チップを製造する手
法やテストする手法にも各種が存在する。一般的なチッ
プ製造方法では、回路基板であるシリコンウェハの表面
に、多数の矩形の集積回路をスクライブラインを介して
配列された状態に形成し、そのシリコンウェハをスクラ
イビングやダイシングによりスクライブラインで分断し
て集積回路ごとに多数の回路チップを形成する。
【０００３】このように回路チップを製造する場合、集
積回路に回路テストを実行するためにテスト配線とテス
トパッドとを形成することもある。その場合、集積回路
を形成するときに各部にテスト配線でテストパッドを接
続しておき、例えば、シリコンウェハを分断して回路チ
ップを形成してから、そのテストパッドにテスタ装置を
接続して集積回路を回路テストする。
積回路に回路テストを実行するためにテスト配線とテス
トパッドとを形成することもある。その場合、集積回路
を形成するときに各部にテスト配線でテストパッドを接
続しておき、例えば、シリコンウェハを分断して回路チ
ップを形成してから、そのテストパッドにテスタ装置を
接続して集積回路を回路テストする。
【０００４】また、シリコンウェハに形成された集積回
路のテストパッドにテスタ装置を接続して回路テストを
実行し、この回路テストが完了してからシリコンウェハ
を分断して回路チップを形成する手法もある。このよう
に集積回路を回路テストしてからシリコンウェハを分断
する手法では、シリコンウェハを分断した回路チップの
状態ではテストパッドは無用である。
路のテストパッドにテスタ装置を接続して回路テストを
実行し、この回路テストが完了してからシリコンウェハ
を分断して回路チップを形成する手法もある。このよう
に集積回路を回路テストしてからシリコンウェハを分断
する手法では、シリコンウェハを分断した回路チップの
状態ではテストパッドは無用である。
【０００５】一方、シリコンウェハをスクライブライン
でダイシングなどにより分断する場合、そのスクライブ
ラインには所定の横幅が必要となる。そこで、このスク
ライブラインをスクライブ領域としてテストパッドを配
置することで、回路チップにテストパッドが残存しない
ようにした技術が、特公平０７−１２０６９６号公報、
特公平０８−０３０８２０号公報、特公平０８−００８
２８８号公報、特許第００３０９３２１６号、等に開示
されている。
でダイシングなどにより分断する場合、そのスクライブ
ラインには所定の横幅が必要となる。そこで、このスク
ライブラインをスクライブ領域としてテストパッドを配
置することで、回路チップにテストパッドが残存しない
ようにした技術が、特公平０７−１２０６９６号公報、
特公平０８−０３０８２０号公報、特公平０８−００８
２８８号公報、特許第００３０９３２１６号、等に開示
されている。
【０００６】このような回路チップでは、シリコンウェ
ハの分断に利用されるスクライブ領域にテストパッドが
位置しているので、分断された回路チップにはテストパ
ッドが存在しない。このため、回路チップを小型化する
ことができ、悪意のユーザがテストパッドから集積回路
に不正にアクセスすることも防止できる。
ハの分断に利用されるスクライブ領域にテストパッドが
位置しているので、分断された回路チップにはテストパ
ッドが存在しない。このため、回路チップを小型化する
ことができ、悪意のユーザがテストパッドから集積回路
に不正にアクセスすることも防止できる。
【０００７】
【発明が解決しようとする課題】しかし、近年はスクラ
イビングやダイシングの精度が向上するとともにスクラ
イブラインが幅狭となっており、そこをスクライブ領域
としてテストパッドを配置することが困難となってい
る。
イビングやダイシングの精度が向上するとともにスクラ
イブラインが幅狭となっており、そこをスクライブ領域
としてテストパッドを配置することが困難となってい
る。
【０００８】また、前述のように集積回路を回路テスト
してからシリコンウェハを分断する手法では、スクライ
ブ領域にテストパッドを配置することが可能であるが、
シリコンウェハを分断してから集積回路を回路テストす
る手法では、スクライブ領域にテストパッドを配置する
ことができない。
してからシリコンウェハを分断する手法では、スクライ
ブ領域にテストパッドを配置することが可能であるが、
シリコンウェハを分断してから集積回路を回路テストす
る手法では、スクライブ領域にテストパッドを配置する
ことができない。
【０００９】本発明は上述のような課題に鑑みてなされ
たものであり、高精度で幅狭のスクライブラインでシリ
コンウェハを分断してから集積回路を回路テストする手
法でも、回路チップへの不正なアクセスを防止すること
ができるチップ製造方法およびシステム、そのチップ製
造方法に利用される回路基板、そのチップ製造方法で製
造された回路チップ、を提供することを目的とする。
たものであり、高精度で幅狭のスクライブラインでシリ
コンウェハを分断してから集積回路を回路テストする手
法でも、回路チップへの不正なアクセスを防止すること
ができるチップ製造方法およびシステム、そのチップ製
造方法に利用される回路基板、そのチップ製造方法で製
造された回路チップ、を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の第一のチップ製
造方法は、従来と同様に少なくとも一個のテストパッド
がテスト配線で結線されている多数の略矩形状の集積回
路を回路基板の表面に分断ラインを介して配列された状
態に形成し、回路基板を分断ラインで集積回路ごとに分
断して多数の回路チップを形成し、その回路チップのテ
ストパッドから集積回路に回路テストを実行する。
造方法は、従来と同様に少なくとも一個のテストパッド
がテスト配線で結線されている多数の略矩形状の集積回
路を回路基板の表面に分断ラインを介して配列された状
態に形成し、回路基板を分断ラインで集積回路ごとに分
断して多数の回路チップを形成し、その回路チップのテ
ストパッドから集積回路に回路テストを実行する。
【００１１】ただし、回路基板の表面に配列されて形成
される略矩形状の集積回路の四辺の少なくとも一つの位
置に第一第二分断ラインを並列に設定し、これら第一第
二分断ラインの間隙にテストパッドとテスト配線との少
なくとも一部を位置させる。回路基板を外側に位置する
第一分断ラインで分断してから回路テストを実行し、こ
の回路テストを実行してから第二分断ラインで回路チッ
プからテストパッドとテスト配線との少なくとも一部が
位置する部分を切除する。このため、回路基板から回路
チップが個々に分断されたときには、集積回路にテスト
配線で結線されたテストパッドが存在するが、回路テス
トが完了して出荷されるときには、集積回路にテスト配
線で結線されたテストパッドは存在しない。
される略矩形状の集積回路の四辺の少なくとも一つの位
置に第一第二分断ラインを並列に設定し、これら第一第
二分断ラインの間隙にテストパッドとテスト配線との少
なくとも一部を位置させる。回路基板を外側に位置する
第一分断ラインで分断してから回路テストを実行し、こ
の回路テストを実行してから第二分断ラインで回路チッ
プからテストパッドとテスト配線との少なくとも一部が
位置する部分を切除する。このため、回路基板から回路
チップが個々に分断されたときには、集積回路にテスト
配線で結線されたテストパッドが存在するが、回路テス
トが完了して出荷されるときには、集積回路にテスト配
線で結線されたテストパッドは存在しない。
【００１２】本発明の第二のチップ製造方法では、回路
テストを実行する回路チップの集積回路は外側に位置す
る第一分断ラインで回路基板から分断し、回路テストを
実行しない回路チップの集積回路は内側に位置する第二
分断ラインで回路基板から分断する。このため、出荷す
ることなく回路テストを実行する回路チップと回路テス
トを実行することなく出荷する回路チップとを並列に製
造する場合、回路テストが実行される回路チップにはテ
ストパッドが存在するが、出荷される回路チップにはテ
スト配線で結線されたテストパッドは存在しない。
テストを実行する回路チップの集積回路は外側に位置す
る第一分断ラインで回路基板から分断し、回路テストを
実行しない回路チップの集積回路は内側に位置する第二
分断ラインで回路基板から分断する。このため、出荷す
ることなく回路テストを実行する回路チップと回路テス
トを実行することなく出荷する回路チップとを並列に製
造する場合、回路テストが実行される回路チップにはテ
ストパッドが存在するが、出荷される回路チップにはテ
スト配線で結線されたテストパッドは存在しない。
【００１３】本発明の第三のチップ製造方法では、従来
と同様に回路基板に形成された多数の集積回路の少なく
とも一部にテストパッドから回路テストを実行し、この
回路テストが完了してから回路基板を分断ラインで集積
回路ごとに分断して多数の回路チップを形成するが、回
路テストが完了してから回路基板を少なくとも内側に位
置する第二分断ラインで分断する。このため、回路テス
トが実行される時点では、集積回路にテスト配線で結線
されたテストパッドが存在するが、回路テストが完了し
て出荷されるときには、集積回路にテスト配線で結線さ
れたテストパッドは存在しない。
と同様に回路基板に形成された多数の集積回路の少なく
とも一部にテストパッドから回路テストを実行し、この
回路テストが完了してから回路基板を分断ラインで集積
回路ごとに分断して多数の回路チップを形成するが、回
路テストが完了してから回路基板を少なくとも内側に位
置する第二分断ラインで分断する。このため、回路テス
トが実行される時点では、集積回路にテスト配線で結線
されたテストパッドが存在するが、回路テストが完了し
て出荷されるときには、集積回路にテスト配線で結線さ
れたテストパッドは存在しない。
【００１４】また、本発明の他の形態としては、テスト
パッドが第一第二分断ラインの間隙に位置しており、第
二分断ラインより内側に位置する集積回路と外側に位置
するテストパッドとをテスト配線が結線していることに
より、回路チップから第二分断ラインより外側の部分が
切除されると、回路チップにテストパッドが存在しない
状態となる。
パッドが第一第二分断ラインの間隙に位置しており、第
二分断ラインより内側に位置する集積回路と外側に位置
するテストパッドとをテスト配線が結線していることに
より、回路チップから第二分断ラインより外側の部分が
切除されると、回路チップにテストパッドが存在しない
状態となる。
【００１５】また、第二分断ラインより内側に位置する
集積回路の位置にテストパッドが位置しており、第一第
二分断ラインの集積回路とテストパッドとを結線してい
るテスト配線の一部が第一第二分断ラインの間隙に位置
していることにより、回路チップから第二分断ラインよ
り外側の部分が切除されると、集積回路とテストパッド
とを結線するテスト配線が分断された状態となる。
集積回路の位置にテストパッドが位置しており、第一第
二分断ラインの集積回路とテストパッドとを結線してい
るテスト配線の一部が第一第二分断ラインの間隙に位置
していることにより、回路チップから第二分断ラインよ
り外側の部分が切除されると、集積回路とテストパッド
とを結線するテスト配線が分断された状態となる。
【００１６】なお、本発明で云う各種手段は、その機能
を実現するように形成されていれば良く、例えば、専用
のハードウェア、適正な機能がプログラムにより付与さ
れたコンピュータ、適正なプログラムによりコンピュー
タの内部に実現された機能、これらの組み合わせ、等を
許容する。また、本発明で云う各種手段は、個々に独立
した存在である必要もなく、ある手段が他の手段の一部
であることや、ある手段の一部と他の手段の一部とが重
複していることなども許容する。
を実現するように形成されていれば良く、例えば、専用
のハードウェア、適正な機能がプログラムにより付与さ
れたコンピュータ、適正なプログラムによりコンピュー
タの内部に実現された機能、これらの組み合わせ、等を
許容する。また、本発明で云う各種手段は、個々に独立
した存在である必要もなく、ある手段が他の手段の一部
であることや、ある手段の一部と他の手段の一部とが重
複していることなども許容する。
【００１７】
【発明の実施の形態】本発明の実施の一形態を図面を参
照して以下に説明する。まず、本形態のチップ製造シス
テム(図示せず)は、ハードウェアの構成は従来と同一で
あり、回路形成手段、基板分断手段、回路テスト手段、
を具備しているが、これらの手段の動作内容が従来とは
相違している。
照して以下に説明する。まず、本形態のチップ製造シス
テム(図示せず)は、ハードウェアの構成は従来と同一で
あり、回路形成手段、基板分断手段、回路テスト手段、
を具備しているが、これらの手段の動作内容が従来とは
相違している。
【００１８】回路形成手段は、ウェハ搬入機構やスパッ
タリング装置やＣＶＤ(Chemical Vapor Deposition)装
置などからなり、図１(ａ)に示すように、回路基板であ
るシリコンウェハ１００の表面に矩形の多数の集積回路
１０１を形成する。これら多数の集積回路１０１は分断
ラインであるスクライブライン１０２〜１０４を介して
配列された状態に形成されるが、集積回路１０１の図中
右側には第一第二スクライブライン１０３，１０４が並
列に設定される。
タリング装置やＣＶＤ(Chemical Vapor Deposition)装
置などからなり、図１(ａ)に示すように、回路基板であ
るシリコンウェハ１００の表面に矩形の多数の集積回路
１０１を形成する。これら多数の集積回路１０１は分断
ラインであるスクライブライン１０２〜１０４を介して
配列された状態に形成されるが、集積回路１０１の図中
右側には第一第二スクライブライン１０３，１０４が並
列に設定される。
【００１９】そして、多数の集積回路１０１は、所定部
分に複数のテスト配線１０５で複数のテストパッド１０
６が個々に結線された状態に各々形成されるが、これら
のテストパッド１０６は第一第二スクライブライン１０
３，１０４の間隙に形成され、テスト配線１０５は第一
スクライブライン１０３を通過した状態に形成される。
分に複数のテスト配線１０５で複数のテストパッド１０
６が個々に結線された状態に各々形成されるが、これら
のテストパッド１０６は第一第二スクライブライン１０
３，１０４の間隙に形成され、テスト配線１０５は第一
スクライブライン１０３を通過した状態に形成される。
【００２０】基板分断手段は、ウェハ搬送機構やスクラ
イビング装置やダイシング装置などからなり、上述の回
路形成手段で集積回路１０１が形成されたシリコンウェ
ハ１００を、後述する回路テストの実行以前に、同図
(ｂ)に示すように、前後方向にはスクライブライン１０
２で分断するとともに左右方向には外側に位置する第一
スクライブライン１０３で分断して製造過程の回路チッ
プ１１０を形成する。
イビング装置やダイシング装置などからなり、上述の回
路形成手段で集積回路１０１が形成されたシリコンウェ
ハ１００を、後述する回路テストの実行以前に、同図
(ｂ)に示すように、前後方向にはスクライブライン１０
２で分断するとともに左右方向には外側に位置する第一
スクライブライン１０３で分断して製造過程の回路チッ
プ１１０を形成する。
【００２１】回路テスト手段は、回路テスト装置やウェ
ハ分別機構などからなり、上述の基板分断手段により形
成された製造過程の回路チップ１１０に対し、テスト端
子をテストパッド１０６に導通させて集積回路１０１に
各種の回路テストを実行する。
ハ分別機構などからなり、上述の基板分断手段により形
成された製造過程の回路チップ１１０に対し、テスト端
子をテストパッド１０６に導通させて集積回路１０１に
各種の回路テストを実行する。
【００２２】この回路テストの実行以後には、前述の基
板分断手段は、同図(ｃ)に示すように、回路チップ１１
０を第二スクライブライン１０４で分断することによ
り、テストパッド１０６とテスト配線１０５の一部とが
位置する部分を切除して回路チップ１１０を完成させ
る。
板分断手段は、同図(ｃ)に示すように、回路チップ１１
０を第二スクライブライン１０４で分断することによ
り、テストパッド１０６とテスト配線１０５の一部とが
位置する部分を切除して回路チップ１１０を完成させ
る。
【００２３】このように完成される本形態の回路チップ
１１０は、分断されたシリコンウェハ１００の表面に集
積回路１０１が形成されており、この集積回路１０１の
各部にテスト配線１０５が結線されているが、このテス
ト配線１０５が第二スクライブライン１０４の位置で分
断されている構造となる。
１１０は、分断されたシリコンウェハ１００の表面に集
積回路１０１が形成されており、この集積回路１０１の
各部にテスト配線１０５が結線されているが、このテス
ト配線１０５が第二スクライブライン１０４の位置で分
断されている構造となる。
【００２４】上述のような構成において、図２に示すよ
うに、本形態のチップ製造システムによるチップ製造方
法では、シリコンウェハ１００の表面に矩形の多数の集
積回路１０１がスクライブライン１０２〜１０４を介し
て形成されるが、図１(ａ)に示すように、集積回路１０
１の図中右側には第一第二スクライブライン１０３，１
０４が並列に設定される。
うに、本形態のチップ製造システムによるチップ製造方
法では、シリコンウェハ１００の表面に矩形の多数の集
積回路１０１がスクライブライン１０２〜１０４を介し
て形成されるが、図１(ａ)に示すように、集積回路１０
１の図中右側には第一第二スクライブライン１０３，１
０４が並列に設定される。
【００２５】このとき、多数の集積回路１０１は、所定
部分に複数のテスト配線１０５で複数のテストパッド１
０６が個々に結線された状態に各々形成されるが、これ
らのテストパッド１０６は第一第二スクライブライン１
０３，１０４の間隙に形成され、テスト配線１０５は第
一スクライブライン１０３を通過した状態に形成され
る。
部分に複数のテスト配線１０５で複数のテストパッド１
０６が個々に結線された状態に各々形成されるが、これ
らのテストパッド１０６は第一第二スクライブライン１
０３，１０４の間隙に形成され、テスト配線１０５は第
一スクライブライン１０３を通過した状態に形成され
る。
【００２６】このような回路形成が完了すると、シリコ
ンウェハ１００は前後方向にスクライブライン１０２で
分断されるとともに左右方向にスクライブライン１０３
で分断されるので、これで集積回路１０１ごとに製造過
程の回路チップ１１０が形成される。
ンウェハ１００は前後方向にスクライブライン１０２で
分断されるとともに左右方向にスクライブライン１０３
で分断されるので、これで集積回路１０１ごとに製造過
程の回路チップ１１０が形成される。
【００２７】このように形成された回路チップ１１０で
は、同図(ｂ)に示すように、集積回路１０１の右側に第
二スクライブライン１０４を介して複数のテストパッド
１０６が位置しており、これらのテストパッド１０６の
各々が第二スクライブライン１０４を通過した複数のテ
スト配線１０５で集積回路１０１の各部に個々に接続さ
れているので、この集積回路１０１にテストパッド１０
６から回路テストが実行される。
は、同図(ｂ)に示すように、集積回路１０１の右側に第
二スクライブライン１０４を介して複数のテストパッド
１０６が位置しており、これらのテストパッド１０６の
各々が第二スクライブライン１０４を通過した複数のテ
スト配線１０５で集積回路１０１の各部に個々に接続さ
れているので、この集積回路１０１にテストパッド１０
６から回路テストが実行される。
【００２８】この回路テストで良品と判定された回路チ
ップ１１０は、第二スクライブライン１０４で分断され
るので、同図(ｃ)に示すように、これでテストパッド１
０６とテスト配線１０５の一部とが位置する部分が切除
される。このように完成された回路チップ１１０は、例
えば、各部にリード端子がボンディング接続されてから
樹脂パッケージに封入され、実装部品として電子機器に
使用される。
ップ１１０は、第二スクライブライン１０４で分断され
るので、同図(ｃ)に示すように、これでテストパッド１
０６とテスト配線１０５の一部とが位置する部分が切除
される。このように完成された回路チップ１１０は、例
えば、各部にリード端子がボンディング接続されてから
樹脂パッケージに封入され、実装部品として電子機器に
使用される。
【００２９】本形態の回路チップ１１０は、上述のよう
に製造されることにより、同図(ｂ)に示すように、集積
回路１０１ごとに分断された状態では専用のテストパッ
ド１０６を具備しているので、そのテストパッド１０６
から集積回路１０１に回路テストを容易に実行すること
ができる。
に製造されることにより、同図(ｂ)に示すように、集積
回路１０１ごとに分断された状態では専用のテストパッ
ド１０６を具備しているので、そのテストパッド１０６
から集積回路１０１に回路テストを容易に実行すること
ができる。
【００３０】しかし、製品として出荷される完成状態で
は、同図(ｃ)に示すように、集積回路１０１の各部にテ
スト配線１０５が結線されているが、このテスト配線１
０５が第二スクライブライン１０４の位置で分断されて
いる状態となるので、悪意のユーザがテストパッド１０
６から集積回路１０１に不正にアクセスすることを良好
に防止できる。
は、同図(ｃ)に示すように、集積回路１０１の各部にテ
スト配線１０５が結線されているが、このテスト配線１
０５が第二スクライブライン１０４の位置で分断されて
いる状態となるので、悪意のユーザがテストパッド１０
６から集積回路１０１に不正にアクセスすることを良好
に防止できる。
【００３１】しかも、本形態のチップ製造方法では、集
積回路１０１の一方に第一第二スクライブライン１０
３，１０４を並列に設定して間隙にテストパッド１０６
を配置しているので、特公平０７−１２０６９６号公
報、特公平０８−０３０８２０号公報、特公平０８−０
０８２８８号公報、特許第００３０９３２１６号、等に
開示されている従来技術とは相違して、回路チップ１１
０を分断した状態で回路テストを実行することができ、
スクライブライン１０３，１０４が高精度で幅狭でも完
成した回路チップ１１０からテストパッド１０６を排除
することができる。
積回路１０１の一方に第一第二スクライブライン１０
３，１０４を並列に設定して間隙にテストパッド１０６
を配置しているので、特公平０７−１２０６９６号公
報、特公平０８−０３０８２０号公報、特公平０８−０
０８２８８号公報、特許第００３０９３２１６号、等に
開示されている従来技術とは相違して、回路チップ１１
０を分断した状態で回路テストを実行することができ、
スクライブライン１０３，１０４が高精度で幅狭でも完
成した回路チップ１１０からテストパッド１０６を排除
することができる。
【００３２】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではシリコンウェハ１００か
ら分断した回路チップ１１０の全部を回路テストしてか
ら出荷することを例示したが、一部のみ回路テストして
全部を出荷することも可能である。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではシリコンウェハ１００か
ら分断した回路チップ１１０の全部を回路テストしてか
ら出荷することを例示したが、一部のみ回路テストして
全部を出荷することも可能である。
【００３３】また、回路テストする一部と出荷する一部
とを分別することや、あるシリコンウェハ１００の回路
チップ１１０は出荷することなく回路テストし、あるシ
リコンウェハ１００の回路チップ１１０は回路テストす
ることなく出荷するようなことも可能である。
とを分別することや、あるシリコンウェハ１００の回路
チップ１１０は出荷することなく回路テストし、あるシ
リコンウェハ１００の回路チップ１１０は回路テストす
ることなく出荷するようなことも可能である。
【００３４】ただし、これらの場合には、出荷しない回
路チップ１１０にはテストパッド１０６が残存しても問
題ないので、図１(ｂ)の状態のまま第二スクライブライ
ン１０４での分断を省略することが可能であり、図３に
示すように、出荷する回路チップ１１１では最初からテ
ストパッド１０６が無用なので、第一スクライブライン
１０３での分断を省略することが可能である。
路チップ１１０にはテストパッド１０６が残存しても問
題ないので、図１(ｂ)の状態のまま第二スクライブライ
ン１０４での分断を省略することが可能であり、図３に
示すように、出荷する回路チップ１１１では最初からテ
ストパッド１０６が無用なので、第一スクライブライン
１０３での分断を省略することが可能である。
【００３５】さらに、上記形態では回路チップ１１０を
シリコンウェハ１００から分断してから集積回路１０１
を回路テストすることを例示したが、例えば、シリコン
ウェハ１００に形成された状態で集積回路１０１を回路
テストすることも可能である。この場合は集積回路１０
１の回路テストが完了してからシリコンウェハ１００を
分断するので、同図に示すように、第一スクライブライ
ン１０３での分断を省略して回路チップ１１１を形成す
ることが可能である。
シリコンウェハ１００から分断してから集積回路１０１
を回路テストすることを例示したが、例えば、シリコン
ウェハ１００に形成された状態で集積回路１０１を回路
テストすることも可能である。この場合は集積回路１０
１の回路テストが完了してからシリコンウェハ１００を
分断するので、同図に示すように、第一スクライブライ
ン１０３での分断を省略して回路チップ１１１を形成す
ることが可能である。
【００３６】また、上記形態ではシリコンウェハ１００
の表面に九個の集積回路１０１を三行三列に配列した状
態を例示したが、当然ながら集積回路１０１の個数や配
列は所望により各種に設定することが可能である。同様
に、上記形態ではテスト配線１０５およびテストパッド
１０６が集積回路１０１ごとに三個ずつ形成されている
ことを例示したが、これらの個数も各種に設定すること
が可能である。
の表面に九個の集積回路１０１を三行三列に配列した状
態を例示したが、当然ながら集積回路１０１の個数や配
列は所望により各種に設定することが可能である。同様
に、上記形態ではテスト配線１０５およびテストパッド
１０６が集積回路１０１ごとに三個ずつ形成されている
ことを例示したが、これらの個数も各種に設定すること
が可能である。
【００３７】さらに、上記形態では矩形の集積回路１０
１の一方のみに第一第二スクライブライン１０３，１０
４を並列に設定することを例示したが、図４に示すよう
に、集積回路１０１の二方に第一第二スクライブライン
１０３，１０４を並列に設定した回路チップ１１２も実
施可能である。
１の一方のみに第一第二スクライブライン１０３，１０
４を並列に設定することを例示したが、図４に示すよう
に、集積回路１０１の二方に第一第二スクライブライン
１０３，１０４を並列に設定した回路チップ１１２も実
施可能である。
【００３８】また、上記形態では第一第二スクライブラ
イン１０３，１０４の間隙にテストパッド１０６を配置
することを例示したが、図５に示すように、テストパッ
ド１０６は集積回路１０１の位置に配置してテスト配線
１０５のみ第一第二スクライブライン１０３，１０４の
間隙に形成した回路チップ１１３も実施可能である。
イン１０３，１０４の間隙にテストパッド１０６を配置
することを例示したが、図５に示すように、テストパッ
ド１０６は集積回路１０１の位置に配置してテスト配線
１０５のみ第一第二スクライブライン１０３，１０４の
間隙に形成した回路チップ１１３も実施可能である。
【００３９】前述の回路チップ１１０では、テストパッ
ド１０６が位置する第一第二スクライブライン１０３，
１０４の間隙に所定の横幅が必要なのでシリコンウェハ
１００の廃棄部分が増加するが、完成した状態では集積
回路１０１にテストパッド１０６が位置しないので小型
化が可能である。
ド１０６が位置する第一第二スクライブライン１０３，
１０４の間隙に所定の横幅が必要なのでシリコンウェハ
１００の廃棄部分が増加するが、完成した状態では集積
回路１０１にテストパッド１０６が位置しないので小型
化が可能である。
【００４０】一方、回路チップ１１３では、完成した状
態では集積回路１０１にテストパッド１０６が位置する
ので大型化するが、テスト配線１０５しか位置しない第
一第二スクライブライン１０３，１０４の間隙を縮小し
てシリコンウェハ１００の廃棄部分を削減することがで
きる。
態では集積回路１０１にテストパッド１０６が位置する
ので大型化するが、テスト配線１０５しか位置しない第
一第二スクライブライン１０３，１０４の間隙を縮小し
てシリコンウェハ１００の廃棄部分を削減することがで
きる。
【００４１】つまり、上述した回路チップ１１０，１１
３は相互に一長一短を有するので、各種条件を考慮して
最適な一方を選択することが好適である。例えば、集積
回路１０１にテストパッド１０６を配置できるデッドス
ペースが存在する場合には、回路チップ１１３を大型化
することなくシリコンウェハ１００の廃棄部分を削減す
ることが可能である。
３は相互に一長一短を有するので、各種条件を考慮して
最適な一方を選択することが好適である。例えば、集積
回路１０１にテストパッド１０６を配置できるデッドス
ペースが存在する場合には、回路チップ１１３を大型化
することなくシリコンウェハ１００の廃棄部分を削減す
ることが可能である。
【００４２】また、図６に示すように、テスト配線１０
５を第一第二スクライブライン１０３，１０４の間隙に
形成してテストパッド１０６を第二スクライブライン１
０４の位置に形成した回路チップ１１４も実施可能であ
る。この場合、前述した回路チップ１１０よりも第一第
二スクライブライン１０３，１０４の間隙を縮小するこ
とができ、回路チップ１１３よりも集積回路１０１の面
積を削減することができる。
５を第一第二スクライブライン１０３，１０４の間隙に
形成してテストパッド１０６を第二スクライブライン１
０４の位置に形成した回路チップ１１４も実施可能であ
る。この場合、前述した回路チップ１１０よりも第一第
二スクライブライン１０３，１０４の間隙を縮小するこ
とができ、回路チップ１１３よりも集積回路１０１の面
積を削減することができる。
【００４３】
【発明の効果】本発明の第一のチップ製造方法では、回
路基板の表面に配列されて形成される略矩形状の集積回
路の四辺の少なくとも一つの位置に第一第二分断ライン
を並列に設定し、これら第一第二分断ラインの間隙にテ
ストパッドとテスト配線との少なくとも一部を位置さ
せ、回路基板を外側に位置する第一分断ラインで分断し
てから回路テストを実行し、この回路テストを実行して
から第二分断ラインで回路チップからテストパッドとテ
スト配線との少なくとも一部が位置する部分を切除する
ことにより、回路基板から回路チップが個々に分断され
たときには集積回路にテスト配線で結線されたテストパ
ッドが存在するので、テストパッドから集積回路を簡単
かつ良好に回路テストすることができ、回路テストが完
了して出荷されるときには集積回路にテスト配線で結線
されたテストパッドが存在しないので、テストパッドか
ら集積回路に不正なアクセスが発生することを確実に防
止できる。
路基板の表面に配列されて形成される略矩形状の集積回
路の四辺の少なくとも一つの位置に第一第二分断ライン
を並列に設定し、これら第一第二分断ラインの間隙にテ
ストパッドとテスト配線との少なくとも一部を位置さ
せ、回路基板を外側に位置する第一分断ラインで分断し
てから回路テストを実行し、この回路テストを実行して
から第二分断ラインで回路チップからテストパッドとテ
スト配線との少なくとも一部が位置する部分を切除する
ことにより、回路基板から回路チップが個々に分断され
たときには集積回路にテスト配線で結線されたテストパ
ッドが存在するので、テストパッドから集積回路を簡単
かつ良好に回路テストすることができ、回路テストが完
了して出荷されるときには集積回路にテスト配線で結線
されたテストパッドが存在しないので、テストパッドか
ら集積回路に不正なアクセスが発生することを確実に防
止できる。
【００４４】本発明の第二のチップ製造方法では、回路
テストを実行する回路チップの集積回路は外側に位置す
る第一分断ラインで回路基板から分断し、回路テストを
実行しない回路チップの集積回路は内側に位置する第二
分断ラインで回路基板から分断することにより、出荷さ
れることなく回路テストが実行される回路チップにはテ
ストパッドが存在するので、テストパッドから集積回路
を簡単かつ良好に回路テストすることができ、回路テス
トが実行されることなく出荷される回路チップにはテス
ト配線で結線されたテストパッドが存在しないので、テ
ストパッドから集積回路に不正なアクセスが発生するこ
とを確実に防止できる。
テストを実行する回路チップの集積回路は外側に位置す
る第一分断ラインで回路基板から分断し、回路テストを
実行しない回路チップの集積回路は内側に位置する第二
分断ラインで回路基板から分断することにより、出荷さ
れることなく回路テストが実行される回路チップにはテ
ストパッドが存在するので、テストパッドから集積回路
を簡単かつ良好に回路テストすることができ、回路テス
トが実行されることなく出荷される回路チップにはテス
ト配線で結線されたテストパッドが存在しないので、テ
ストパッドから集積回路に不正なアクセスが発生するこ
とを確実に防止できる。
【００４５】本発明の第三のチップ製造方法では、回路
テストが完了してから回路基板を少なくとも内側に位置
する第二分断ラインで分断することにより、回路テスト
が実行される時点では、集積回路にテスト配線で結線さ
れたテストパッドが存在するので、テストパッドから集
積回路を簡単かつ良好に回路テストすることができ、回
路テストが完了して出荷されるときには集積回路にテス
ト配線で結線されたテストパッドが存在しないので、テ
ストパッドから集積回路に不正なアクセスが発生するこ
とを確実に防止できる。
テストが完了してから回路基板を少なくとも内側に位置
する第二分断ラインで分断することにより、回路テスト
が実行される時点では、集積回路にテスト配線で結線さ
れたテストパッドが存在するので、テストパッドから集
積回路を簡単かつ良好に回路テストすることができ、回
路テストが完了して出荷されるときには集積回路にテス
ト配線で結線されたテストパッドが存在しないので、テ
ストパッドから集積回路に不正なアクセスが発生するこ
とを確実に防止できる。
【００４６】また、本発明の他の形態としては、テスト
パッドが第一第二分断ラインの間隙に位置しており、第
二分断ラインより内側に位置する集積回路と外側に位置
するテストパッドとをテスト配線が結線していることに
より、回路チップから第二分断ラインより外側の部分が
切除されると、回路チップにテストパッドが存在しない
状態となるので、不正なアクセスを確実に防止すること
ができる。
パッドが第一第二分断ラインの間隙に位置しており、第
二分断ラインより内側に位置する集積回路と外側に位置
するテストパッドとをテスト配線が結線していることに
より、回路チップから第二分断ラインより外側の部分が
切除されると、回路チップにテストパッドが存在しない
状態となるので、不正なアクセスを確実に防止すること
ができる。
【００４７】また、第二分断ラインより内側に位置する
集積回路の位置にテストパッドが位置しており、第一第
二分断ラインの集積回路とテストパッドとを結線してい
るテスト配線の一部が第一第二分断ラインの間隙に位置
していることにより、回路チップから第二分断ラインよ
り外側の部分が切除されると、集積回路とテストパッド
とを結線するテスト配線が分断された状態となるので、
不正なアクセスを良好に防止することができる。
集積回路の位置にテストパッドが位置しており、第一第
二分断ラインの集積回路とテストパッドとを結線してい
るテスト配線の一部が第一第二分断ラインの間隙に位置
していることにより、回路チップから第二分断ラインよ
り外側の部分が切除されると、集積回路とテストパッド
とを結線するテスト配線が分断された状態となるので、
不正なアクセスを良好に防止することができる。
【図１】本発明の実施の一形態のチップ製造方法を示す
工程図である。
工程図である。
【図２】チップ製造方法を示す模式的なフローチャート
である。
である。
【図３】回路チップの第一の変形例を示す平面図であ
る。
る。
【図４】第二の変形例を示す平面図である。
【図５】第三の変形例を示す平面図である。
【図６】第四の変形例を示す平面図である。
１００ 回路基板であるシリコンウェハ
１０１ 集積回路
１０２ スクライブライン
１０３ 第一スクライブライン
１０４ 第二スクライブライン
１０５ テスト配線
１０６ テストパッド
１１０〜１１４ 回路チップ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2G003 AA07 AG09 AH00 AH05
2G132 AA00 AB01 AK01 AK02 AL00
AL03
4M106 AA02 AC05 AD02
Claims (10)
- 【請求項１】 少なくとも一個のテストパッドがテスト
配線で結線されている多数の略矩形状の集積回路を回路
基板の表面に分断ラインを介して配列された状態に形成
し、前記回路基板を前記分断ラインで前記集積回路ごと
に分断して多数の回路チップを形成し、必要により多数
の前記回路チップの少なくとも一部の前記集積回路に前
記テストパッドから回路テストを実行するチップ製造方
法であって、 前記回路基板の表面に配列されて形成される略矩形状の
前記集積回路の四辺の少なくとも一つの位置に第一第二
分断ラインを並列に設定し、 これら第一第二分断ラインの間隙に前記テストパッドと
前記テスト配線との少なくとも一部を位置させ、 前記回路基板を外側に位置する前記第一分断ラインで分
断してから前記回路テストを実行し、 この回路テストを実行してから前記第二分断ラインで前
記回路チップから前記テストパッドと前記テスト配線と
の少なくとも一部が位置する部分を切除するチップ製造
方法。 - 【請求項２】 少なくとも一個のテストパッドがテスト
配線で結線されている多数の略矩形状の集積回路を回路
基板の表面に分断ラインを介して配列された状態に形成
し、前記回路基板を前記分断ラインで前記集積回路ごと
に分断して多数の回路チップを形成し、必要により多数
の前記回路チップの少なくとも一部の前記集積回路に前
記テストパッドから回路テストを実行するチップ製造方
法であって、 前記回路基板の表面に配列されて形成される略矩形状の
前記集積回路の四辺の少なくとも一つの位置に第一第二
分断ラインを並列に設定し、 これら第一第二分断ラインの間隙に前記テストパッドと
前記テスト配線との少なくとも一部を位置させ、 前記回路テストを実行する前記回路チップの集積回路は
外側に位置する前記第一分断ラインで前記回路基板から
分断し、 前記回路テストを実行しない前記回路チップの集積回路
は内側に位置する前記第二分断ラインで前記回路基板か
ら分断するチップ製造方法。 - 【請求項３】 少なくとも一個のテストパッドがテスト
配線で結線されている多数の略矩形状の集積回路を回路
基板の表面に分断ラインを介して配列された状態に形成
し、この回路基板に形成された多数の前記集積回路の少
なくとも一部に前記テストパッドから回路テストを実行
し、この回路テストが完了してから前記回路基板を前記
分断ラインで前記集積回路ごとに分断して多数の回路チ
ップを形成するチップ製造方法であって、 前記回路基板の表面に配列されて形成される略矩形状の
前記集積回路の四辺の少なくとも一つの位置に第一第二
分断ラインを並列に設定し、 これら第一第二分断ラインの間隙に前記テストパッドと
前記テスト配線との少なくとも一部を位置させ、 前記回路テストが完了してから前記回路基板を少なくと
も内側に位置する前記第二分断ラインで分断するチップ
製造方法。 - 【請求項４】 前記テストパッドが前記第一第二分断ラ
インの間隙に位置しており、 前記第二分断ラインより内側に位置する前記集積回路と
外側に位置する前記テストパッドとを前記テスト配線が
結線している請求項１ないし３の何れか一項に記載のチ
ップ製造方法。 - 【請求項５】 前記第二分断ラインより内側に位置する
前記集積回路の位置に前記テストパッドが位置してお
り、 前記第一第二分断ラインの前記集積回路と前記テストパ
ッドとを結線している前記テスト配線の一部が前記第一
第二分断ラインの間隙に位置している請求項１ないし３
の何れか一項に記載のチップ製造方法。 - 【請求項６】 少なくとも一個のテストパッドがテスト
配線で結線されている多数の略矩形状の集積回路を回路
基板の表面に分断ラインを介して配列された状態に回路
形成手段で形成し、前記回路基板を基板分断手段により
前記分断ラインで前記集積回路ごとに分断して多数の回
路チップを形成し、その回路チップのテストパッドから
回路テスト手段により前記集積回路に回路テストを実行
するチップ製造システムであって、 前記回路形成手段は、前記回路基板の表面に略矩形状の
前記集積回路を四辺の少なくとも一つの位置に第一第二
分断ラインを並列に設定した状態で形成するとともに、
これら第一第二分断ラインの間隙に前記テストパッドと
前記テスト配線との少なくとも一部を位置させて形成
し、 前記基板分断手段は、前記回路テストの実行以前に前記
回路基板を外側に位置する前記第一分断ラインで分断す
るとともに、前記回路テストの実行以後に前記第二分断
ラインで前記回路チップから前記テストパッドと前記テ
スト配線との少なくとも一部が位置する部分を切除す
る、チップ製造システム。 - 【請求項７】 少なくとも一個のテストパッドがテスト
配線で結線されている多数の略矩形状の集積回路を回路
基板の表面に分断ラインを介して配列された状態に回路
形成手段で形成し、前記回路基板を基板分断手段により
前記分断ラインで前記集積回路ごとに分断して多数の回
路チップを形成し、その回路チップのテストパッドから
回路テスト手段により前記集積回路に回路テストを実行
するチップ製造システムであって、 前記回路形成手段は、前記回路基板の表面に略矩形状の
前記集積回路を四辺の少なくとも一つの位置に第一第二
分断ラインを並列に設定した状態で形成するとともに、
これら第一第二分断ラインの間隙に前記テストパッドと
前記テスト配線との少なくとも一部を位置させて形成
し、 前記基板分断手段は、前記回路テストを実行する前記回
路チップの集積回路は外側に位置する前記第一分断ライ
ンで前記回路基板から分断し、前記回路テストを実行し
ない前記回路チップの集積回路は内側に位置する前記第
二分断ラインで前記回路基板から分断する、チップ製造
システム。 - 【請求項８】 少なくとも一個のテストパッドがテスト
配線で結線されている多数の略矩形状の集積回路を回路
基板の表面に分断ラインを介して配列された状態に回路
形成手段で形成し、この回路基板に形成された多数の前
記集積回路の少なくとも一部に回路テスト手段により前
記テストパッドから回路テストを実行し、この回路テス
トが完了してから前記回路基板を基板分断手段により前
記分断ラインで前記集積回路ごとに分断して多数の回路
チップを形成するチップ製造方法であって、 前記回路形成手段は、前記回路基板の表面に略矩形状の
前記集積回路を四辺の少なくとも一つの位置に第一第二
分断ラインを並列に設定した状態で形成するとともに、
これら第一第二分断ラインの間隙に前記テストパッドと
前記テスト配線との少なくとも一部を位置させて形成
し、 前記基板分断手段は、前記回路テストが完了してから前
記回路基板を少なくとも内側に位置する前記第二分断ラ
インで分断する、チップ製造システム。 - 【請求項９】 少なくとも一個のテストパッドがテスト
配線で結線されている多数の略矩形状の集積回路が分断
ラインを介して配列された状態で表面に形成されている
回路基板であって、 略矩形状の前記集積回路が四辺の少なくとも一つの位置
に第一第二分断ラインが並列に設定された状態で形成さ
れており、 これら第一第二分断ラインの間隙に前記テストパッドと
前記テスト配線との少なくとも一部が位置している回路
基板。 - 【請求項１０】 請求項１ないし５の何れか一項に記載
のチップ製造方法で製造されており、 前記集積回路に結線されている前記テスト配線が前記第
二分断ラインの位置で分断されている回路チップ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001277877A JP3737405B2 (ja) | 2001-09-13 | 2001-09-13 | チップ製造方法およびシステム、回路基板、回路チップ |
| US10/208,496 US6686224B2 (en) | 2001-09-13 | 2002-07-30 | Chip manufacturing method for cutting test pads from integrated circuits by sectioning circuit chips from circuit substrate |
| CN02130413A CN1404121A (zh) | 2001-09-13 | 2002-08-19 | 一种芯片制造方法 |
| EP02090329A EP1294017A3 (en) | 2001-09-13 | 2002-09-12 | Chip manufacturing method for cutting test pads from integrated circuits by sectioning circuit chips from circuit substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001277877A JP3737405B2 (ja) | 2001-09-13 | 2001-09-13 | チップ製造方法およびシステム、回路基板、回路チップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003086643A true JP2003086643A (ja) | 2003-03-20 |
| JP3737405B2 JP3737405B2 (ja) | 2006-01-18 |
Family
ID=19102331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001277877A Expired - Fee Related JP3737405B2 (ja) | 2001-09-13 | 2001-09-13 | チップ製造方法およびシステム、回路基板、回路チップ |
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| Country | Link |
|---|---|
| US (1) | US6686224B2 (ja) |
| EP (1) | EP1294017A3 (ja) |
| JP (1) | JP3737405B2 (ja) |
| CN (1) | CN1404121A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4405719B2 (ja) * | 2002-10-17 | 2010-01-27 | 株式会社ルネサステクノロジ | 半導体ウエハ |
| KR100529670B1 (ko) * | 2003-10-01 | 2005-11-17 | 동부아남반도체 주식회사 | Ｃｍｏｓ 이미지 센서 및 그 제조 방법 |
| DE102004020187B4 (de) * | 2004-04-22 | 2006-07-13 | Infineon Technologies Ag | Umverdrahtungssubstratstreifen mit mehreren Halbleiterbauteilpositionen |
| US7808115B2 (en) * | 2004-05-03 | 2010-10-05 | Broadcom Corporation | Test circuit under pad |
| FR2875624A1 (fr) * | 2004-09-23 | 2006-03-24 | St Microelectronics Sa | Generation deterministe d'un numero d'identifiant d'un circuit integre |
| DE102005022600A1 (de) * | 2005-05-10 | 2006-11-23 | Atmel Germany Gmbh | Integrierter Schaltkreis mit Abgleichelementen und Verfahren zu seiner Herstellung |
| KR100691282B1 (ko) | 2005-09-22 | 2007-03-12 | 삼성전기주식회사 | 탐침장치 보정용 칩 세트 마스터 |
| KR100754140B1 (ko) * | 2005-12-21 | 2007-08-31 | 삼성에스디아이 주식회사 | 원장단위 검사가 가능한 유기 발광 표시장치 및 모기판과그 검사방법 |
| KR100793558B1 (ko) * | 2006-09-18 | 2008-01-14 | 삼성에스디아이 주식회사 | 유기전계발광 표시장치 및 그의 모기판과 유기전계발광표시장치의 제조방법 |
| US7563694B2 (en) * | 2006-12-01 | 2009-07-21 | Atmel Corporation | Scribe based bond pads for integrated circuits |
| CN101398861B (zh) * | 2007-09-28 | 2010-08-11 | 英业达股份有限公司 | 电子元件焊接区域布局检测方法 |
| JP5005113B2 (ja) * | 2009-04-15 | 2012-08-22 | オリンパスメディカルシステムズ株式会社 | 半導体装置および内視鏡 |
| TW201340283A (zh) * | 2012-03-23 | 2013-10-01 | Chipmos Technologies Inc | 晶圓結構、晶片結構以及堆疊型晶片結構 |
| KR101913839B1 (ko) | 2012-04-10 | 2018-12-31 | 삼성디스플레이 주식회사 | 표시 장치 및 그것의 테스트 방법 |
| US20220386475A1 (en) * | 2021-06-01 | 2022-12-01 | Innolux Corporation | Manufacturing method of electronic device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120696B2 (ja) | 1986-02-26 | 1995-12-20 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH0830820B2 (ja) | 1986-03-07 | 1996-03-27 | セイコー電子工業株式会社 | マトリクス表示装置 |
| JPH02211648A (ja) * | 1989-02-11 | 1990-08-22 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JP3093216B2 (ja) | 1989-06-19 | 2000-10-03 | 日本電気株式会社 | 半導体装置及びその検査方法 |
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| JPH088288B2 (ja) | 1993-02-17 | 1996-01-29 | 日本電気株式会社 | 集積回路及びその製造方法 |
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| JP3529581B2 (ja) * | 1997-03-14 | 2004-05-24 | 東芝マイクロエレクトロニクス株式会社 | 半導体ウェーハ及びｉｃカード |
| JP2001135597A (ja) * | 1999-08-26 | 2001-05-18 | Fujitsu Ltd | 半導体装置の製造方法 |
-
2001
- 2001-09-13 JP JP2001277877A patent/JP3737405B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-30 US US10/208,496 patent/US6686224B2/en not_active Expired - Lifetime
- 2002-08-19 CN CN02130413A patent/CN1404121A/zh active Pending
- 2002-09-12 EP EP02090329A patent/EP1294017A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| CN1404121A (zh) | 2003-03-19 |
| EP1294017A3 (en) | 2004-12-08 |
| JP3737405B2 (ja) | 2006-01-18 |
| EP1294017A2 (en) | 2003-03-19 |
| US6686224B2 (en) | 2004-02-03 |
| US20030049871A1 (en) | 2003-03-13 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| RD03 | Notification of appointment of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041203 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050105 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050713 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081104 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121104 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121104 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131104 Year of fee payment: 8 |
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