JP2003044293A - 割り込み処理装置 - Google Patents
割り込み処理装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 多数の割り込みソースについて中央処理装置
(ＣＰＵ)が割り込み処理を行うための割り込み処理装置
を提供する。 【解決手段】 本発明による割り込み処理装置は、入力
ポートを有する中央処理装置３０が多数の割り込みソー
スについて割り込み処理を行うための装置において、前
記中央処理装置３０の入力ポートより多くの割り込みソ
ースについて割り込み処理を行うよう、割り込みを発生
させた割り込みソースについて前記中央処理装置３０に
より優先順位が割当てられた場合、その割り込みソース
による割り込み処理を要請する割り込み要求信号を前記
入力ポートに出力する割り込みコントローラ２０を備え
ることを特徴とする。
(ＣＰＵ)が割り込み処理を行うための割り込み処理装置
を提供する。 【解決手段】 本発明による割り込み処理装置は、入力
ポートを有する中央処理装置３０が多数の割り込みソー
スについて割り込み処理を行うための装置において、前
記中央処理装置３０の入力ポートより多くの割り込みソ
ースについて割り込み処理を行うよう、割り込みを発生
させた割り込みソースについて前記中央処理装置３０に
より優先順位が割当てられた場合、その割り込みソース
による割り込み処理を要請する割り込み要求信号を前記
入力ポートに出力する割り込みコントローラ２０を備え
ることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は割り込み処理装置に
係り、さらに詳しくは中央処理装置の入力ポートより多
数の割り込みソースについて割り込み処理を行える割り
込み処理装置に関する。
係り、さらに詳しくは中央処理装置の入力ポートより多
数の割り込みソースについて割り込み処理を行える割り
込み処理装置に関する。
【０００２】
【従来の技術】一般に、商業用中央処理装置(ＣＰＵ)は
パソコンを始めとして、産業用ロボットのモータを制御
するためのシステムに多用されている。このような中央
処理装置は与えられた作業プログラムを実行する途中に
入力ポートを介して入力される割り込み要求(interrupt
request)に応答して割り込みルーチン(interrupt serv
ice routine)を施すことにより予期していない色々の状
況に対処できるようになっている。
パソコンを始めとして、産業用ロボットのモータを制御
するためのシステムに多用されている。このような中央
処理装置は与えられた作業プログラムを実行する途中に
入力ポートを介して入力される割り込み要求(interrupt
request)に応答して割り込みルーチン(interrupt serv
ice routine)を施すことにより予期していない色々の状
況に対処できるようになっている。
【０００３】割り込みの種類は、外部割り込みと内部割
り込みとに大別される。外部割り込みは入出力のための
周辺装置の要請による場合、またはユーザの故意の操作
により中断される場合によって発生することを指し、内
部割り込みはプログラムの実行中間違ったインストラク
ション(instruction)の遂行などのようなプログラム上
の問題によって発生されることを指す。
り込みとに大別される。外部割り込みは入出力のための
周辺装置の要請による場合、またはユーザの故意の操作
により中断される場合によって発生することを指し、内
部割り込みはプログラムの実行中間違ったインストラク
ション(instruction)の遂行などのようなプログラム上
の問題によって発生されることを指す。
【０００４】中央処理装置は外部割り込みや内部割り込
みを発生する割り込みソースから割り込み要請を入力さ
れるための入力ポートを備えており、通常の２-８個の
入力ポートを備える。ところが、既に作られた入力ポー
トの数を増やせないため、中央処理装置がさらに多くの
割り込みソースについて割り込み処理を行うのに多くの
制約が伴われることにより、プログラムの処理動作が複
雑になる結果を招く。また、多くの入力ポートを有する
新たな中央処理装置を別に開発する場合経済的な負担を
抱える。
みを発生する割り込みソースから割り込み要請を入力さ
れるための入力ポートを備えており、通常の２-８個の
入力ポートを備える。ところが、既に作られた入力ポー
トの数を増やせないため、中央処理装置がさらに多くの
割り込みソースについて割り込み処理を行うのに多くの
制約が伴われることにより、プログラムの処理動作が複
雑になる結果を招く。また、多くの入力ポートを有する
新たな中央処理装置を別に開発する場合経済的な負担を
抱える。
【０００５】これを勘案して、従来は多数の割り込みソ
ースを束ねて一つの入力ポートに連結するワイヤードＡ
ＮＤ(wired-ＡＮＤ)方式を使用している。
ースを束ねて一つの入力ポートに連結するワイヤードＡ
ＮＤ(wired-ＡＮＤ)方式を使用している。
【０００６】図１に示した中央処理装置(ＣＰＵ)は、割
り込みソースに連結される入力ポートＥ１-Ｅ４を有
し、入力ポートＥ１に多数の割り込みソースが共通に連
結される。中央処理装置は入力ポートＥ１に共通連結さ
れたいずれか一つの割り込みソースから発生した割り込
み要求について割り込み処理を行える。
り込みソースに連結される入力ポートＥ１-Ｅ４を有
し、入力ポートＥ１に多数の割り込みソースが共通に連
結される。中央処理装置は入力ポートＥ１に共通連結さ
れたいずれか一つの割り込みソースから発生した割り込
み要求について割り込み処理を行える。
【０００７】しかし、従来の割り込み処理装置は、多数
個の外部割り込みソースについて割り込み処理を行える
だけ、２以上の割り込みソースにおいて同時に割り込み
が発生した場合、いずれの割り込みソースについて先に
処理するための優先順位を付与することができない。こ
のため、システムの状況により関わる割り込みソースの
個数が相違になる多種のシステムに共通に適用し難く、
多様な機能のシステムを設計するのに制約がある。
個の外部割り込みソースについて割り込み処理を行える
だけ、２以上の割り込みソースにおいて同時に割り込み
が発生した場合、いずれの割り込みソースについて先に
処理するための優先順位を付与することができない。こ
のため、システムの状況により関わる割り込みソースの
個数が相違になる多種のシステムに共通に適用し難く、
多様な機能のシステムを設計するのに制約がある。
【０００８】また、従来の割り込み処理装置は、中央処
理装置において割り込みソース１の要請により割り込み
ルーチンＡを行う途中に割り込みソース２から割り込み
ルーチンＢに対する処理を要請された場合、この際中央
処理装置は実行中の割り込みルーチンＡを中断した後割
り込みルーチンＢを行ったり、あるいは割り込みルーチ
ンＢに対する処理を保留した状態で割り込みルーチンＡ
を実行し続け、その実行が終われば保留されていた割り
込みルーチンＢを実行するしかない。これにより中央処
理装置は２以上の割り込みソースによる割り込み処理を
同時に処理できない問題点があった。
理装置において割り込みソース１の要請により割り込み
ルーチンＡを行う途中に割り込みソース２から割り込み
ルーチンＢに対する処理を要請された場合、この際中央
処理装置は実行中の割り込みルーチンＡを中断した後割
り込みルーチンＢを行ったり、あるいは割り込みルーチ
ンＢに対する処理を保留した状態で割り込みルーチンＡ
を実行し続け、その実行が終われば保留されていた割り
込みルーチンＢを実行するしかない。これにより中央処
理装置は２以上の割り込みソースによる割り込み処理を
同時に処理できない問題点があった。
【０００９】
【発明が解決しようとする課題】本発明は前述した問題
点を解決するために案出されたもので、その目的は複数
の割り込みソースについて同時に割り込み処理を行える
割り込み処理装置を提供するところにある。
点を解決するために案出されたもので、その目的は複数
の割り込みソースについて同時に割り込み処理を行える
割り込み処理装置を提供するところにある。
【００１０】本発明の他の目的は入力ポートより多くの
割り込みソースについて優先順位を割当て、割当てられ
た優先順位を変更することにより多種のシステムに共通
に適用できる割り込み処理装置を提供するところにあ
る。
割り込みソースについて優先順位を割当て、割当てられ
た優先順位を変更することにより多種のシステムに共通
に適用できる割り込み処理装置を提供するところにあ
る。
【００１１】
【課題を解決するための手段】前述したような本発明に
係る割り込み処理装置は、入力ポートを有する中央処理
装置が多数の割り込みソースについて割り込み処理を行
うための装置において、前記中央処理装置の入力ポート
より多くの割り込みソースについて割り込み処理を行う
よう、割り込みを発生させた割り込みソースについて前
記中央処理装置により優先順位が割当てられた場合、そ
の割り込みソースによる割り込み処理を要請する割り込
み要求信号を前記入力ポートに出力する割り込みコント
ローラにより達成される。
係る割り込み処理装置は、入力ポートを有する中央処理
装置が多数の割り込みソースについて割り込み処理を行
うための装置において、前記中央処理装置の入力ポート
より多くの割り込みソースについて割り込み処理を行う
よう、割り込みを発生させた割り込みソースについて前
記中央処理装置により優先順位が割当てられた場合、そ
の割り込みソースによる割り込み処理を要請する割り込
み要求信号を前記入力ポートに出力する割り込みコント
ローラにより達成される。
【００１２】
【発明の実施の形態】以下、 添付した図面に基づき本
発明に係る望ましい実施形態を詳述する。
発明に係る望ましい実施形態を詳述する。
【００１３】図２は本発明に係る割り込み処理装置の構
成図である。
成図である。
【００１４】同図によれば、本発明の割り込み処理装置
は、多数の割り込みソース(割り込みソース１〜割り込
みソースｎ)からなる割り込み発生部１０と、割り込み
要求を印加されるための割り込み入力ポートＥ１-Ｅ４
を有する中央処理装置３０、そして割り込み発生部１０
と中央処理装置３０との間に連結された割り込みコント
ローラ２０と、を備える。
は、多数の割り込みソース(割り込みソース１〜割り込
みソースｎ)からなる割り込み発生部１０と、割り込み
要求を印加されるための割り込み入力ポートＥ１-Ｅ４
を有する中央処理装置３０、そして割り込み発生部１０
と中央処理装置３０との間に連結された割り込みコント
ローラ２０と、を備える。
【００１５】前記割り込み発生部１０の割り込みソース
(割り込みソース１〜割り込みソースｎ)は割り込み処理
が要る場合、前記割り込みコントローラ２０にそれぞれ
割り込み発生信号を出力する。
(割り込みソース１〜割り込みソースｎ)は割り込み処理
が要る場合、前記割り込みコントローラ２０にそれぞれ
割り込み発生信号を出力する。
【００１６】前記割り込みコントローラ２０は、所定割
り込みソースから割り込み発生信号をそれぞれ入力さ
れ、その割り込みソースについて優先順位が割当てられ
た場合、検出信号を出力する複数の検出部Ａ１〜Ａ４
と、該検出部Ａ１〜Ａ４からの検出信号に応じて割り込
み要求信号を前記中央処理装置３０の入力ポートに出力
する複数の信号発生部Ｃ１〜Ｃ４とから構成される。
り込みソースから割り込み発生信号をそれぞれ入力さ
れ、その割り込みソースについて優先順位が割当てられ
た場合、検出信号を出力する複数の検出部Ａ１〜Ａ４
と、該検出部Ａ１〜Ａ４からの検出信号に応じて割り込
み要求信号を前記中央処理装置３０の入力ポートに出力
する複数の信号発生部Ｃ１〜Ｃ４とから構成される。
【００１７】各検出部Ａ１〜Ａ４の出力端は、信号発生
部Ｃ１〜Ｃ４の入力端にそれぞれ連結され、中央処理装
置３０から印加される選択制御信号Ａ１により決まる該
当信号発生部に検出信号を出力する。各信号発生部Ｃ１
〜Ｃ４は、中央処理装置３０の入力ポートＥ１〜Ｅ４に
個別的に連結され割り込み要求信号を応ずる入力ポート
に出力する。
部Ｃ１〜Ｃ４の入力端にそれぞれ連結され、中央処理装
置３０から印加される選択制御信号Ａ１により決まる該
当信号発生部に検出信号を出力する。各信号発生部Ｃ１
〜Ｃ４は、中央処理装置３０の入力ポートＥ１〜Ｅ４に
個別的に連結され割り込み要求信号を応ずる入力ポート
に出力する。
【００１８】前記検出部Ａ１〜Ａ４は複数の貯蔵部Ｂ１
〜Ｂ４を備える。図３のように、各貯蔵部Ｂ１〜Ｂ４は
割り込みソースに応ずる割り込みフラグレジスタＩＦＲ
及び割り込みマスクレジスタＩＭＲを備える。割り込み
フラグレジスタＩＦＲは割り込みソースから発生された
割り込みにより該当ビットをセットさせ、割り込みマス
クレジスタＩＭＲは、各割り込みソースに対して優先順
位を割当てたか否かにより該当ビットをセットさせる。
例えば、割り込みフラグレジスタＩＦＲのビットｒａ１
は割り込みソース１による割り込み発生時“１”にセッ
トされ、割り込みマスクレジスタＩＭＲのビットｒｂ１
は割り込みソース１について優先順位が割当てられた場
合“１”にセットされる。
〜Ｂ４を備える。図３のように、各貯蔵部Ｂ１〜Ｂ４は
割り込みソースに応ずる割り込みフラグレジスタＩＦＲ
及び割り込みマスクレジスタＩＭＲを備える。割り込み
フラグレジスタＩＦＲは割り込みソースから発生された
割り込みにより該当ビットをセットさせ、割り込みマス
クレジスタＩＭＲは、各割り込みソースに対して優先順
位を割当てたか否かにより該当ビットをセットさせる。
例えば、割り込みフラグレジスタＩＦＲのビットｒａ１
は割り込みソース１による割り込み発生時“１”にセッ
トされ、割り込みマスクレジスタＩＭＲのビットｒｂ１
は割り込みソース１について優先順位が割当てられた場
合“１”にセットされる。
【００１９】これに関連して、前記中央処理装置３０は
既に多数の割り込みソースについて優先順位を割当てる
ための割当制御信号ｂ１を前記検出部Ａ１〜Ａ４に出力
し、これにより貯蔵部Ｂ１〜Ｂ４の割り込みマスクレジ
スタＩＭＲは割当制御信号ｂ１に応じて優先順位が割当
てられた場合該当ビットを“１”にセットさせ、優先順
位が割当てられない場合“０”にクリアさせる。前記中
央処理装置３０は同一な割り込みソースについて各貯蔵
部Ｂ１〜Ｂ４の割り込みマスクレジスタＩＭＲの該当ビ
ットを異るように、すなわち“１”にセットまたは
“０”にクリアさせうる。例えば、割り込みソース１に
ついて一つの貯蔵部Ｂ１の割り込みマスクレジスタＩＭ
Ｒに優先順位を割当てて該当ビットを“１”にセットさ
せる一方、残り貯蔵部Ｂ２、Ｂ３、Ｂ４の割り込みマス
クレジスタＩＭＲには優先順位を割当てなくて該当ビッ
トを“０”にクリアさせうる。他の例として、割り込み
ソース２について貯蔵部Ｂ１及び貯蔵部Ｂ２の割り込み
マスクレジスタＩＭＲに優先順位を同時に割当てて該当
ビットを“１”にセットさせ、残り貯蔵部Ｂ３、Ｂ４の
割り込みマスクレジスタＩＭＲに優先順位を割当てなく
て該当ビットを“０”にクリアさせうる。
既に多数の割り込みソースについて優先順位を割当てる
ための割当制御信号ｂ１を前記検出部Ａ１〜Ａ４に出力
し、これにより貯蔵部Ｂ１〜Ｂ４の割り込みマスクレジ
スタＩＭＲは割当制御信号ｂ１に応じて優先順位が割当
てられた場合該当ビットを“１”にセットさせ、優先順
位が割当てられない場合“０”にクリアさせる。前記中
央処理装置３０は同一な割り込みソースについて各貯蔵
部Ｂ１〜Ｂ４の割り込みマスクレジスタＩＭＲの該当ビ
ットを異るように、すなわち“１”にセットまたは
“０”にクリアさせうる。例えば、割り込みソース１に
ついて一つの貯蔵部Ｂ１の割り込みマスクレジスタＩＭ
Ｒに優先順位を割当てて該当ビットを“１”にセットさ
せる一方、残り貯蔵部Ｂ２、Ｂ３、Ｂ４の割り込みマス
クレジスタＩＭＲには優先順位を割当てなくて該当ビッ
トを“０”にクリアさせうる。他の例として、割り込み
ソース２について貯蔵部Ｂ１及び貯蔵部Ｂ２の割り込み
マスクレジスタＩＭＲに優先順位を同時に割当てて該当
ビットを“１”にセットさせ、残り貯蔵部Ｂ３、Ｂ４の
割り込みマスクレジスタＩＭＲに優先順位を割当てなく
て該当ビットを“０”にクリアさせうる。
【００２０】各検出部Ａ１〜Ａ４は、割り込みフラグレ
ジスタＩＦＲと割り込みマスクレジスタＩＭＲを論理積
演算(ＡＮＤ)し、その演算結果が全て“０”なら割り込
み発生がない場合なので、検出信号を信号発生部Ｃ１〜
Ｃ４に出力しない。
ジスタＩＦＲと割り込みマスクレジスタＩＭＲを論理積
演算(ＡＮＤ)し、その演算結果が全て“０”なら割り込
み発生がない場合なので、検出信号を信号発生部Ｃ１〜
Ｃ４に出力しない。
【００２１】前記論理積演算した結果全て“０”でなけ
れば、すなわちいずれか一つでも“１”ならば割り込み
発生がある場合なので検出信号を該当信号発生部に出力
する。例えば既に割り込みソース２について優先順位が
割当てられ貯蔵部Ｂ１の割り込みマスクレジスタ(ＩＭ
Ｒ)の該当ビットｒｂ２が“１”にセットされ、選択制
御信号ａ１に応じて検出部Ａ１の検出信号を信号発生部
Ｃ１に出力させる条件下で、割り込みソース２による割
り込み発生により割り込みフラグレジスタ(ＩＦＲ)の該
当ビットｒａ２が“１”にセットされれば、割り込みソ
ース２に応ずる二つのビットｒａ、ｒｂを論理積演算し
た結果は“１”になる。この結果、検出部Ａ１は選択制
御信号ａ１に応じて決まった信号発生部Ｃ１に検出信号
を出力し、信号発生部Ｃ１は応ずる入力ポートＥ１に割
り込み要求信号を印加する。前記中央処理装置３０は、
入力ポートＥ１を介して割り込み要求信号を入力されれ
ば、現在実行中の作業プログラムを中断し、割り込みソ
ース２に対する割り込みルーチンを行う。この際、前記
中央処理装置３０は割り込みルーチンの遂行完了時割り
込みフラグレジスタ(ＩＦＲ)の該当ビットｒＡ２をクリ
アさせるためのクリア制御信号ｔａを出力する。前記割
り込みフラグレジスタ(ＩＦＲ)はクリア制御信号ｔａに
より該当ビットｒａ２を“０”にクリアさせる。
れば、すなわちいずれか一つでも“１”ならば割り込み
発生がある場合なので検出信号を該当信号発生部に出力
する。例えば既に割り込みソース２について優先順位が
割当てられ貯蔵部Ｂ１の割り込みマスクレジスタ(ＩＭ
Ｒ)の該当ビットｒｂ２が“１”にセットされ、選択制
御信号ａ１に応じて検出部Ａ１の検出信号を信号発生部
Ｃ１に出力させる条件下で、割り込みソース２による割
り込み発生により割り込みフラグレジスタ(ＩＦＲ)の該
当ビットｒａ２が“１”にセットされれば、割り込みソ
ース２に応ずる二つのビットｒａ、ｒｂを論理積演算し
た結果は“１”になる。この結果、検出部Ａ１は選択制
御信号ａ１に応じて決まった信号発生部Ｃ１に検出信号
を出力し、信号発生部Ｃ１は応ずる入力ポートＥ１に割
り込み要求信号を印加する。前記中央処理装置３０は、
入力ポートＥ１を介して割り込み要求信号を入力されれ
ば、現在実行中の作業プログラムを中断し、割り込みソ
ース２に対する割り込みルーチンを行う。この際、前記
中央処理装置３０は割り込みルーチンの遂行完了時割り
込みフラグレジスタ(ＩＦＲ)の該当ビットｒＡ２をクリ
アさせるためのクリア制御信号ｔａを出力する。前記割
り込みフラグレジスタ(ＩＦＲ)はクリア制御信号ｔａに
より該当ビットｒａ２を“０”にクリアさせる。
【００２２】一方、本発明では２以上の割り込みソース
について同時に割り込み処理を行え、一例に割り込みソ
ース１と割り込みソース２の割り込み処理を行う場合に
ついて説明する。このために予め割り込みソース１につ
いて貯蔵部Ｂ１に優先順位が割当てられ、割り込みソー
ス２について貯蔵部Ｂ２に優先順位が割当てられる。こ
れにより貯蔵部Ｂ１の割り込みマスクレジスタの該当ビ
ットｒａ１が“１”にセットされ、貯蔵部Ｂ２の割り込
みマスクレジスタの該当ビットｒｂ２が“１”にセット
される。割り込みソース１による割り込み発生により貯
蔵部Ｂ１の割り込みフラグレジスタの該当ビットｒＡ１
がセットされ、前記ビットｒａ１とビットｒｂ１の論理
積演算した値が“１”になる。検出部Ａ１の検出信号に
応じて信号発生部Ｃ１が割り込み要求信号を入力ポート
Ｅ１に印加する。その結果、中央処理装置３０は割り込
み要求信号によって割り込みソース１に応ずる割り込み
ルーチンＡを施す。このように割り込みルーチンＡを実
行する途中に割り込みソース２により割り込みを発生し
た場合、貯蔵部Ｂ２の割り込みフラグレジスタの該当ビ
ットｒａ２がセットされ、前記ビットｒａ２とビットｒ
ｂ２の論理積演算した値が“１”になるにつれ、割り込
み要求信号を入力ポートＥ１でない他の入力ポートのう
ちいずれか一つを通して中央処理装置に印加する。この
際、中央処理装置３０は割り込みルーチンＡを施しなが
ら割り込みソースＢに対する割り込みルーチンＢを同時
に実行できる。
について同時に割り込み処理を行え、一例に割り込みソ
ース１と割り込みソース２の割り込み処理を行う場合に
ついて説明する。このために予め割り込みソース１につ
いて貯蔵部Ｂ１に優先順位が割当てられ、割り込みソー
ス２について貯蔵部Ｂ２に優先順位が割当てられる。こ
れにより貯蔵部Ｂ１の割り込みマスクレジスタの該当ビ
ットｒａ１が“１”にセットされ、貯蔵部Ｂ２の割り込
みマスクレジスタの該当ビットｒｂ２が“１”にセット
される。割り込みソース１による割り込み発生により貯
蔵部Ｂ１の割り込みフラグレジスタの該当ビットｒＡ１
がセットされ、前記ビットｒａ１とビットｒｂ１の論理
積演算した値が“１”になる。検出部Ａ１の検出信号に
応じて信号発生部Ｃ１が割り込み要求信号を入力ポート
Ｅ１に印加する。その結果、中央処理装置３０は割り込
み要求信号によって割り込みソース１に応ずる割り込み
ルーチンＡを施す。このように割り込みルーチンＡを実
行する途中に割り込みソース２により割り込みを発生し
た場合、貯蔵部Ｂ２の割り込みフラグレジスタの該当ビ
ットｒａ２がセットされ、前記ビットｒａ２とビットｒ
ｂ２の論理積演算した値が“１”になるにつれ、割り込
み要求信号を入力ポートＥ１でない他の入力ポートのう
ちいずれか一つを通して中央処理装置に印加する。この
際、中央処理装置３０は割り込みルーチンＡを施しなが
ら割り込みソースＢに対する割り込みルーチンＢを同時
に実行できる。
【００２３】前記中央処理装置３０は、内部割り込み発
生について割り込み処理を行えるが、割り込みマスクレ
ジスタの所定ビットを強制に“１”にセットさせた状態
で内部割り込み発生時割り込みフラグレジスタの所定ビ
ットを強制に“１”にセットさせれば、その結果所定入
力ポートに割り込み要求信号が印加され、よって内部割
り込みに応ずる割り込み処理を行う。
生について割り込み処理を行えるが、割り込みマスクレ
ジスタの所定ビットを強制に“１”にセットさせた状態
で内部割り込み発生時割り込みフラグレジスタの所定ビ
ットを強制に“１”にセットさせれば、その結果所定入
力ポートに割り込み要求信号が印加され、よって内部割
り込みに応ずる割り込み処理を行う。
【００２４】以下、添付した図面に基づき本発明に係る
割り込み処理方法を説明する。
割り込み処理方法を説明する。
【００２５】図４は本発明に係る割り込みコントローラ
の処理動作を示す流れ図であり、図５は本発明に係る中
央処理装置の処理動作を示す流れ図である。
の処理動作を示す流れ図であり、図５は本発明に係る中
央処理装置の処理動作を示す流れ図である。
【００２６】前記割り込み発生部１０の割り込みソース
は、割り込み処理が必要な場合は割り込み発生信号を各
検出部Ａ１〜Ａ４に出力する(Ｓ１０)。各検出部Ａ１〜
Ａ４では割り込み発生により貯蔵部Ｂ１〜Ｂ４の割り込
みフラグレジスタ(ＩＦＲ)の該当ビットを“１”にセッ
トする(Ｓ２０)。
は、割り込み処理が必要な場合は割り込み発生信号を各
検出部Ａ１〜Ａ４に出力する(Ｓ１０)。各検出部Ａ１〜
Ａ４では割り込み発生により貯蔵部Ｂ１〜Ｂ４の割り込
みフラグレジスタ(ＩＦＲ)の該当ビットを“１”にセッ
トする(Ｓ２０)。
【００２７】内部割り込みの発生時、中央処理装置３０
が内部割り込みを要求する信号を検出部Ａ１〜Ａ４に出
力し(Ｓ３０)、これにより貯蔵部Ｂ１〜Ｂ４の割り込み
フラグレジスタ(ＩＦＲ)の該当ビットが“１”にセット
される(Ｓ４０)。
が内部割り込みを要求する信号を検出部Ａ１〜Ａ４に出
力し(Ｓ３０)、これにより貯蔵部Ｂ１〜Ｂ４の割り込み
フラグレジスタ(ＩＦＲ)の該当ビットが“１”にセット
される(Ｓ４０)。
【００２８】段階Ｓ２０と段階Ｓ４０を行った後、割り
込みフラグレジスタ(ＩＦＲ)の該当ビットと割り込みマ
スクレジスタ(ＩＭＲ)の該当ビットをそれぞれ論理積演
算(ＡＮＤ)し、ここで割り込みマスクレジスタ(ＩＭＲ)
は多数の割り込みソースによる外部割り込みあるいは強
制的な内部割り込みに応じて中央処理装置３０により予
めセットされている(Ｓ５０)。
込みフラグレジスタ(ＩＦＲ)の該当ビットと割り込みマ
スクレジスタ(ＩＭＲ)の該当ビットをそれぞれ論理積演
算(ＡＮＤ)し、ここで割り込みマスクレジスタ(ＩＭＲ)
は多数の割り込みソースによる外部割り込みあるいは強
制的な内部割り込みに応じて中央処理装置３０により予
めセットされている(Ｓ５０)。
【００２９】検出部Ａ１〜Ａ４は論理積演算した値が全
部“０”であるかを判断し(Ｓ６０)、その判断結果全
て"０"の場合は外部割り込み、あるいは内部割り込みが
発生しない場合と認識して検出信号を出力せずそのまま
リターンする。
部“０”であるかを判断し(Ｓ６０)、その判断結果全
て"０"の場合は外部割り込み、あるいは内部割り込みが
発生しない場合と認識して検出信号を出力せずそのまま
リターンする。
【００３０】段階Ｓ６０の判断結果全て“０”でない場
合、検出部(Ａ１〜Ａ４)は検出信号を該当信号発生部Ｃ
１〜Ｃ４に出力し、信号発生部Ｃ１〜Ｃ４は検出信号に
応答して割り込み要求信号を対応する入力ポートＥ１〜
Ｅ４に印加する(Ｓ７０)。
合、検出部(Ａ１〜Ａ４)は検出信号を該当信号発生部Ｃ
１〜Ｃ４に出力し、信号発生部Ｃ１〜Ｃ４は検出信号に
応答して割り込み要求信号を対応する入力ポートＥ１〜
Ｅ４に印加する(Ｓ７０)。
【００３１】その後、中央処理装置３０からクリア制御
信号ｔａが入力されれば、セットされた割り込みフラグ
レジスタ(ＩＦＲ)の該当ビットを“０”にクリアさせた
(Ｓ８０)後リターンする。
信号ｔａが入力されれば、セットされた割り込みフラグ
レジスタ(ＩＦＲ)の該当ビットを“０”にクリアさせた
(Ｓ８０)後リターンする。
【００３２】図５において、前記中央処理装置３０が作
業プログラムを行う状態で外部割り込みと内部割り込み
を処理する動作を説明する。まず、前記入力ポートＥ１
〜Ｅ４を介して割り込みコントローラ２０の割り込み要
求信号を入力される(Ｓ１００)。
業プログラムを行う状態で外部割り込みと内部割り込み
を処理する動作を説明する。まず、前記入力ポートＥ１
〜Ｅ４を介して割り込みコントローラ２０の割り込み要
求信号を入力される(Ｓ１００)。
【００３３】次いで、前記中央処理装置３０は内部割り
込み発生による割り込み要求信号であるかを判断し(Ｓ
１１０)、内部割り込みによる場合は現在実行中の作業
プログラムの処理を中断し、内部割り込みルーチンを行
う(Ｓ１２０)。
込み発生による割り込み要求信号であるかを判断し(Ｓ
１１０)、内部割り込みによる場合は現在実行中の作業
プログラムの処理を中断し、内部割り込みルーチンを行
う(Ｓ１２０)。
【００３４】段階Ｓ１１０の判断結果、内部割り込み発
生による割り込み要求信号でない場合、前記中央処理装
置３０は外部割り込みソース(割り込みソース１〜ｎ)に
よる割り込み要求信号であるかをそれぞれ判断し(Ｓ１
３０、Ｓ１５０、Ｓ１７０)、その判断結果該当割り込
みソースによる割り込み要求信号に該当する場合、現在
実行中の作業プログラムを中断し、該当割り込みソース
のための割り込みルーチンを行った後(Ｓ１４０、Ｓ１
６０、Ｓ１８０)、前記中央処理装置３０はセットされ
た割り込みフラグレジスタ(ＩＦＲ)の該当ビットをクリ
アさせるためのクリア制御信号を各検出部Ａ１〜Ａ４に
出力した(Ｓ１９０)後リターンする。
生による割り込み要求信号でない場合、前記中央処理装
置３０は外部割り込みソース(割り込みソース１〜ｎ)に
よる割り込み要求信号であるかをそれぞれ判断し(Ｓ１
３０、Ｓ１５０、Ｓ１７０)、その判断結果該当割り込
みソースによる割り込み要求信号に該当する場合、現在
実行中の作業プログラムを中断し、該当割り込みソース
のための割り込みルーチンを行った後(Ｓ１４０、Ｓ１
６０、Ｓ１８０)、前記中央処理装置３０はセットされ
た割り込みフラグレジスタ(ＩＦＲ)の該当ビットをクリ
アさせるためのクリア制御信号を各検出部Ａ１〜Ａ４に
出力した(Ｓ１９０)後リターンする。
【００３５】段階Ｓ１１０、段階Ｓ１３０、段階Ｓ１５
０、段階Ｓ１７０における判断結果、外部割り込みソー
ス(割り込みソース１〜ｎ)による割り込み要求信号でな
ければエラー処理した(Ｓ２００)後リターンする。
０、段階Ｓ１７０における判断結果、外部割り込みソー
ス(割り込みソース１〜ｎ)による割り込み要求信号でな
ければエラー処理した(Ｓ２００)後リターンする。
【００３６】また段階Ｓ１２０、段階Ｓ１４０、段階Ｓ
１６０、段階Ｓ１８０において、割り込みルーチンを行
う途中に外部または内部割り込みが発生して他の入力ポ
ートを介して割り込み要求信号を入力され、既に遂行中
の割り込みルーチンと併行して追って発生した割り込み
ルーチンを行える。
１６０、段階Ｓ１８０において、割り込みルーチンを行
う途中に外部または内部割り込みが発生して他の入力ポ
ートを介して割り込み要求信号を入力され、既に遂行中
の割り込みルーチンと併行して追って発生した割り込み
ルーチンを行える。
【００３７】また、中央処理装置３０は、割り込みを行
う途中に割当制御信号ｂ１を出力して割り込みソースに
ついて優先順位を割当てるか、割当てられた優先順位を
解除させうることは具体的な説明なしでも理解できる。
う途中に割当制御信号ｂ１を出力して割り込みソースに
ついて優先順位を割当てるか、割当てられた優先順位を
解除させうることは具体的な説明なしでも理解できる。
【００３８】
【発明の効果】以上のように本発明は中央処理装置の入
力ポートより多くの割り込みソースを対象に優先順位を
割当てて割り込み処理を行うので、同時に多数の割り込
みが発生しても無理なしで処理でき、割り込み処理中に
も優先順位を付与して他の割り込み処理を行える。従っ
て、本発明は割り込みソースの個数がそれぞれ異る多数
のシステムに共通に適用でき多様な機能のシステムに適
用しうる。
力ポートより多くの割り込みソースを対象に優先順位を
割当てて割り込み処理を行うので、同時に多数の割り込
みが発生しても無理なしで処理でき、割り込み処理中に
も優先順位を付与して他の割り込み処理を行える。従っ
て、本発明は割り込みソースの個数がそれぞれ異る多数
のシステムに共通に適用でき多様な機能のシステムに適
用しうる。
【図１】 従来の技術による割り込み処理装置の構成図
である。
である。
【図２】 本発明に係る割り込み処理装置の構成図であ
る。
る。
【図３】 本発明に係る割り込みマスクレジスタと割り
込みフラグレジスタを示した図である。
込みフラグレジスタを示した図である。
【図４】 本発明に係る割り込みコントローラの処理動
作を示す流れ図である。
作を示す流れ図である。
【図５】 本発明に係る中央処理装置の処理動作を示す
流れ図である。
流れ図である。
１０ 割り込み発生部
２０ 割り込みコントローラ
３０ 中央処理装置
Ａ１〜Ａ４ 検出部
Ｂ１〜Ｂ４ 貯蔵部
Ｃ１〜Ｃ４ 信号発生部
Claims (6)
- 【請求項１】 入力ポートを有する中央処理装置が多数
の割り込みソースについて割り込み処理を行うための装
置において、 前記中央処理装置の入力ポートより多くの割り込みソー
スについて割り込み処理を行うよう、割り込みを発生さ
せた割り込みソースについて前記中央処理装置により優
先順位が割当てられた場合、その割り込みソースによる
割り込み処理を要請する割り込み要求信号を前記入力ポ
ートに出力する割り込みコントローラを備えることを特
徴とする割り込み処理装置。 - 【請求項２】 前記割り込みコントローラは、前記多数
の割り込みソースを対象に割り込みの発生を検出し優先
順位を割当てる検出部と、該検出部により割り込み要求
信号を予め指定された入力ポートに出力する信号発生部
と、を備えることを特徴とする請求項１に記載の割り込
み処理装置。 - 【請求項３】 前記検出部及び信号発生部は、前記入力
ポートの数に応ずるよう複数に設けることを特徴とする
請求項２に記載の割り込み処理装置。 - 【請求項４】 前記検出部は、多数の割り込みソースを
対象に割り込みの発生有無により該当ビットをセットす
る第１レジスタと、多数の割り込みソースを対象に優先
順位を割当てるか否かにより該当ビットをセットする第
２レジスタとからなる貯蔵部を備えることを特徴とする
請求項２に記載の割り込み処理装置。 - 【請求項５】 前記検出部の出力側は、複数の信号発生
部にそれぞれ連結され該当信号発生部に検出信号を出力
し、前記信号発生部は、前記入力ポートに個別的に連結
され定まった入力ポートに割り込み要求信号を出力する
ことを特徴とする請求項２に記載の割り込み処理装置。 - 【請求項６】 前記検出部は、割り込み発生により検出
された割り込みソースに応ずる第１レジスタの該当ビッ
トをセットし、前記中央処理装置からの割当制御信号に
より割当てる割り込みソースに応ずる第２レジスタの該
当ビットをセットさせ、第１レジスタの該当ビット及び
第２レジスタの該当ビットが全てセットされた場合に検
出信号を出力することを特徴とする請求項４に記載の割
り込み処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010040422A KR20030004763A (ko) | 2001-07-06 | 2001-07-06 | 인터럽트 처리장치 |
| KR200140422 | 2001-07-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003044293A true JP2003044293A (ja) | 2003-02-14 |
Family
ID=19711850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001314456A Pending JP2003044293A (ja) | 2001-07-06 | 2001-10-11 | 割り込み処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030023799A1 (ja) |
| JP (1) | JP2003044293A (ja) |
| KR (1) | KR20030004763A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005243033A (ja) * | 2004-02-27 | 2005-09-08 | Samsung Electronics Co Ltd | インタラプトコントローラ |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7552261B2 (en) * | 2001-10-12 | 2009-06-23 | Mips Technologies, Inc. | Configurable prioritization of core generated interrupts |
| US7487339B2 (en) * | 2001-10-12 | 2009-02-03 | Mips Technologies, Inc. | Method and apparatus for binding shadow registers to vectored interrupts |
| US20050033889A1 (en) * | 2002-10-08 | 2005-02-10 | Hass David T. | Advanced processor with interrupt delivery mechanism for multi-threaded multi-CPU system on a chip |
| KR100908552B1 (ko) * | 2007-10-04 | 2009-07-20 | 최용현 | 치아교정 시술용 연결구 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940002711A (ko) * | 1992-07-31 | 1994-02-19 | 정용문 | 인터럽트 처리장치 및 그 방법 |
| GB9509626D0 (en) * | 1995-05-12 | 1995-07-05 | Sgs Thomson Microelectronics | Processor interrupt control |
| KR19990066213A (ko) * | 1998-01-22 | 1999-08-16 | 윤종용 | 우선순위 인터럽트 컨트롤러 |
| JP3097648B2 (ja) * | 1998-02-04 | 2000-10-10 | 日本電気株式会社 | 情報処理装置及び情報処理方法 |
| US6430643B1 (en) * | 1999-09-02 | 2002-08-06 | International Business Machines Corporation | Method and system for assigning interrupts among multiple interrupt presentation controllers |
| WO2001044967A1 (en) * | 1999-12-14 | 2001-06-21 | Fujitsu Limited | Multiprocessor system |
| US6401154B1 (en) * | 2000-05-05 | 2002-06-04 | Advanced Micro Devices, Inc. | Flexible architecture for an embedded interrupt controller |
| JP2002055830A (ja) * | 2000-05-29 | 2002-02-20 | Seiko Epson Corp | 割込信号生成装置及び割込信号の生成方法 |
| DE10062996B4 (de) * | 2000-12-16 | 2005-09-29 | Micronas Gmbh | Unterbrecher-Steuereinrichtung mit Prioritätsvorgabe |
| DE10062995A1 (de) * | 2000-12-16 | 2002-07-11 | Micronas Gmbh | Unterbrecher-Steuereinrichtung |
| US6766398B2 (en) * | 2001-04-17 | 2004-07-20 | International Business Machines Corporation | Method for processing PCI interrupt signals in a logically partitioned guest operating system |
| US6952749B2 (en) * | 2001-05-02 | 2005-10-04 | Portalplayer, Inc. | Multiprocessor interrupt handling system and method |
-
2001
- 2001-07-06 KR KR1020010040422A patent/KR20030004763A/ko not_active Application Discontinuation
- 2001-09-25 US US09/960,933 patent/US20030023799A1/en not_active Abandoned
- 2001-10-11 JP JP2001314456A patent/JP2003044293A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005243033A (ja) * | 2004-02-27 | 2005-09-08 | Samsung Electronics Co Ltd | インタラプトコントローラ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030004763A (ko) | 2003-01-15 |
| US20030023799A1 (en) | 2003-01-30 |
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Legal Events
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041118 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050104 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050531 |