JP2003017993A - スリープモード時に内部電流漏えいを防止するパワー制御ロジックをもつ集積回路素子又は集積回路システム及びその動作方法 - Google Patents
スリープモード時に内部電流漏えいを防止するパワー制御ロジックをもつ集積回路素子又は集積回路システム及びその動作方法Info
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- JP2003017993A JP2003017993A JP2002085226A JP2002085226A JP2003017993A JP 2003017993 A JP2003017993 A JP 2003017993A JP 2002085226 A JP2002085226 A JP 2002085226A JP 2002085226 A JP2002085226 A JP 2002085226A JP 2003017993 A JP2003017993 A JP 2003017993A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
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- H03K17/16—Modifications for eliminating interference voltages or currents
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- H03K17/30—Modifications for providing a predetermined threshold before switching
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
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- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 動作時にパワー節約スリープモードとアクチ
ブモードとに選択可能な機能ロジック回路をもつ集積回
路素子を提供する。 【解決手段】 集積回路素子において、それぞれのアク
チブ及び節約スリープモード動作をもち、それぞれのス
リープモード命令が発生されるときにそれぞれの第１出
力をもつ複数個の内部機能ロジック回路と、それぞれの
アクチブ及びスリープモード動作との間に前記各内部機
能ロジック回路にパワーが供給されこと又は隔離される
ことを制御するため、前記第１出力から発生した前記ス
リープモード命令に応答して前記素子外部に提供される
それぞれのパワーダウン信号を発生する内部パワー制御
ロジック回路と、を含む。
ブモードとに選択可能な機能ロジック回路をもつ集積回
路素子を提供する。 【解決手段】 集積回路素子において、それぞれのアク
チブ及び節約スリープモード動作をもち、それぞれのス
リープモード命令が発生されるときにそれぞれの第１出
力をもつ複数個の内部機能ロジック回路と、それぞれの
アクチブ及びスリープモード動作との間に前記各内部機
能ロジック回路にパワーが供給されこと又は隔離される
ことを制御するため、前記第１出力から発生した前記ス
リープモード命令に応答して前記素子外部に提供される
それぞれのパワーダウン信号を発生する内部パワー制御
ロジック回路と、を含む。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】本発明は、集積回路素子又
は集積回路システム及びその動作方法に係るもので、特
に動作のときに、パワー節約スリープモードとアクチブ
モードとの選択可能な機能ロジック回路をもつ集積回路
素子又は集積回路システム及びその動作方法に関する。
は集積回路システム及びその動作方法に係るもので、特
に動作のときに、パワー節約スリープモードとアクチブ
モードとの選択可能な機能ロジック回路をもつ集積回路
素子又は集積回路システム及びその動作方法に関する。
【０００２】
【従来の技術】一般に、ディープサブマイクロン工程技
術(deep sub-micron(DSM)process technologies)を用い
て製造される集積回路素子は、薄いゲート酸化膜と低い
しきい電圧とをもつMOSトランジスタから構成される。D
SM工程技術を使用することにより集積度を高めることが
できる。しかし、集積度を高め、しきい電圧を低くする
場合、全体漏えい電流の大きさは、集積度に直接的に比
例し、しきい電圧に半比例する。従って、しきい電圧を
低くすると共に集積度を高めることは漏えい電流を増加
させる結果を招来することになる。
術(deep sub-micron(DSM)process technologies)を用い
て製造される集積回路素子は、薄いゲート酸化膜と低い
しきい電圧とをもつMOSトランジスタから構成される。D
SM工程技術を使用することにより集積度を高めることが
できる。しかし、集積度を高め、しきい電圧を低くする
場合、全体漏えい電流の大きさは、集積度に直接的に比
例し、しきい電圧に半比例する。従って、しきい電圧を
低くすると共に集積度を高めることは漏えい電流を増加
させる結果を招来することになる。
【０００３】集積回路素子内の全体漏えい電流を減少さ
せるための従来技術は、集積回路素子内の幾つかの回路
に相対的に高いしきい電圧をもつMOSトランジスタと、
前記素子内の別の回路に相対的に低いしきい電圧をもつ
MOSトランジスタとをそれぞれ備えている。例えば、高
しきい電圧MOSトランジスタは時間にあまり厳しくない
回路に用いられ、一般にもっと大きい漏えい電流をもつ
低しきい電圧MOSトランジスタは時間に厳しい回路に用
いられる。また、他の従来技術においては、しきい電圧
を効果的に高めるための方法として集積回路チップのボ
ディー電圧を用いて、全体漏えい電流を減少させる。
せるための従来技術は、集積回路素子内の幾つかの回路
に相対的に高いしきい電圧をもつMOSトランジスタと、
前記素子内の別の回路に相対的に低いしきい電圧をもつ
MOSトランジスタとをそれぞれ備えている。例えば、高
しきい電圧MOSトランジスタは時間にあまり厳しくない
回路に用いられ、一般にもっと大きい漏えい電流をもつ
低しきい電圧MOSトランジスタは時間に厳しい回路に用
いられる。また、他の従来技術においては、しきい電圧
を効果的に高めるための方法として集積回路チップのボ
ディー電圧を用いて、全体漏えい電流を減少させる。
【０００４】漏えい電流を減らすための一つの技術が米
国特許第6,064,223号に“MOSFET回路用低漏えい電流回
路の構成”という名称で開示されている。前記特許では
少なくとも一つのスイッチ可能なパス(switchable path
way)がアクチブ回路とパワーまたは接地ノードとの間に
形成されている。前記スイッチ可能なパス（前記特許の
図２でNMOSトランジスタ108または/そしてPMOSトランジ
スタ102を備えている）は、パワーサプライパスを前記
回路から分離して前記回路を通じた漏えい電流を減少さ
せている。このような技術が有する多くの制限中の一つ
は、前記回路が高電流アクチブモードで動作するときに
充分に低い抵抗通路を前記回路に提供し得るようにする
ため、前記スイッチ可能なパスが十分に大きくなければ
ならないということである。
国特許第6,064,223号に“MOSFET回路用低漏えい電流回
路の構成”という名称で開示されている。前記特許では
少なくとも一つのスイッチ可能なパス(switchable path
way)がアクチブ回路とパワーまたは接地ノードとの間に
形成されている。前記スイッチ可能なパス（前記特許の
図２でNMOSトランジスタ108または/そしてPMOSトランジ
スタ102を備えている）は、パワーサプライパスを前記
回路から分離して前記回路を通じた漏えい電流を減少さ
せている。このような技術が有する多くの制限中の一つ
は、前記回路が高電流アクチブモードで動作するときに
充分に低い抵抗通路を前記回路に提供し得るようにする
ため、前記スイッチ可能なパスが十分に大きくなければ
ならないということである。
【０００５】
【発明が解決しようとする課題】しかし、一つ以上のス
イッチ可能なパスを用いると、集積度を減少させ、回路
の効果的なレイアウトを複雑にする。“集積半導体素子
で電力消費を減少させるための素子と方法”という名称
の米国特許第6,081,135号では不必要なノードトグリン
グ(node toggling)を除去することによりパワーを減ら
している。回路のインアクチブ期間の間に回路の入力を
パワー消費が最少化される状態までに引っ張るため、PM
OSプルアップトランジスタまたはNMOSプルダウントラン
ジスタを用いて不必要なノードトグリングを減少させ
る。一つの回路への前記入力はインアクチブ期間後に全
てが“ハイ”に引っ張られる。このようなインアクチブ
期間は前記回路内の漏えい電流が一番大きいトランジス
タの漏えい電流に比例する。前記入力を漏えい電流に比
例するプリング(pulling)に時間を調節することによ
り、プリングそれ自体により発生する過度な電力消耗な
しに前記パワー消耗量を減らすことができる。しかし、
このようなノードトグリング技術は、相当なオンーチッ
プタイミングとノードトグリング回路とを必要とするの
で、集積度を減少する。そこで、高集積回路で漏えい電
流を減らすための前記従来技術にもかかわらず、拡張さ
れたオンーチップ回路を必要とせずに効果的に漏えい電
流を制御することができる、より改善された技術が継続
要求されているのが実情である。
イッチ可能なパスを用いると、集積度を減少させ、回路
の効果的なレイアウトを複雑にする。“集積半導体素子
で電力消費を減少させるための素子と方法”という名称
の米国特許第6,081,135号では不必要なノードトグリン
グ(node toggling)を除去することによりパワーを減ら
している。回路のインアクチブ期間の間に回路の入力を
パワー消費が最少化される状態までに引っ張るため、PM
OSプルアップトランジスタまたはNMOSプルダウントラン
ジスタを用いて不必要なノードトグリングを減少させ
る。一つの回路への前記入力はインアクチブ期間後に全
てが“ハイ”に引っ張られる。このようなインアクチブ
期間は前記回路内の漏えい電流が一番大きいトランジス
タの漏えい電流に比例する。前記入力を漏えい電流に比
例するプリング(pulling)に時間を調節することによ
り、プリングそれ自体により発生する過度な電力消耗な
しに前記パワー消耗量を減らすことができる。しかし、
このようなノードトグリング技術は、相当なオンーチッ
プタイミングとノードトグリング回路とを必要とするの
で、集積度を減少する。そこで、高集積回路で漏えい電
流を減らすための前記従来技術にもかかわらず、拡張さ
れたオンーチップ回路を必要とせずに効果的に漏えい電
流を制御することができる、より改善された技術が継続
要求されているのが実情である。
【０００６】本発明の目的は、拡張されたオンーチップ
回路を必要とせずに効果的に漏えい電流を制御すること
ができる素子及びその方法を提供することである。本発
明の他の目的は、従来技術の問題点を解消しパワー節約
スリープモードとアクチブモードとに選択することがで
きる機能ロジック回路をもつ集積回路素子を提供するこ
とである。
回路を必要とせずに効果的に漏えい電流を制御すること
ができる素子及びその方法を提供することである。本発
明の他の目的は、従来技術の問題点を解消しパワー節約
スリープモードとアクチブモードとに選択することがで
きる機能ロジック回路をもつ集積回路素子を提供するこ
とである。
【０００７】
【課題を解決するための手段】本発明の一実施例による
集積回路素子は、デバイス内の機能ロジック回路がスリ
ープモードのようなインアクチブモードにスイッチング
イン(switching in)及びスイッチングアウト(switching
out)されるとき、前記素子に印加される少なくとも一
つの外部パワー信号のタイミングを制御するためにオン
ーチップパワーダウン回路(on-chip power down contro
l circuitry)を活用する。前記少なくとも一つの外部パ
ワー信号は、外部パワートランジスタ制御回路により発
生される信号に応答して動作する一つ以上のパワートラ
ンジスタにより提供される。前記パワートランジスタ
は、前記素子にオンチップで連結された各パワーサプラ
イピンにパワーを提供できるし、前記外部パワートラン
ジスタ制御回路は、前記素子により発生する一つ以上の
信号に応答することができる。
集積回路素子は、デバイス内の機能ロジック回路がスリ
ープモードのようなインアクチブモードにスイッチング
イン(switching in)及びスイッチングアウト(switching
out)されるとき、前記素子に印加される少なくとも一
つの外部パワー信号のタイミングを制御するためにオン
ーチップパワーダウン回路(on-chip power down contro
l circuitry)を活用する。前記少なくとも一つの外部パ
ワー信号は、外部パワートランジスタ制御回路により発
生される信号に応答して動作する一つ以上のパワートラ
ンジスタにより提供される。前記パワートランジスタ
は、前記素子にオンチップで連結された各パワーサプラ
イピンにパワーを提供できるし、前記外部パワートラン
ジスタ制御回路は、前記素子により発生する一つ以上の
信号に応答することができる。
【０００８】特に、好ましくは、少なくとも一つの内部
（例えば、オンーチップ）機能ロジック回路をもつ集積
回路素子が提供される。前記内部機能ロジック回路は、
各アクチブモードの動作またはパワー節約スリープモー
ドの動作が可能になるように構成される。前記内部機能
ロジック回路は、また各スリープモード命令(sleep mod
e request)が発生される出力を含む。この場合、前記内
部機能ロジック回路は、自分のスリープモード命令を前
記内部機能ロジック回路が直接発生するようにする回路
を含むことを特徴とする。自分のスリープモード命令を
発生できる前記内部機能ロジック回路は、マイクロプロ
セッサ、キャッシュ(cache)及びLCDコントローラを含
む。
（例えば、オンーチップ）機能ロジック回路をもつ集積
回路素子が提供される。前記内部機能ロジック回路は、
各アクチブモードの動作またはパワー節約スリープモー
ドの動作が可能になるように構成される。前記内部機能
ロジック回路は、また各スリープモード命令(sleep mod
e request)が発生される出力を含む。この場合、前記内
部機能ロジック回路は、自分のスリープモード命令を前
記内部機能ロジック回路が直接発生するようにする回路
を含むことを特徴とする。自分のスリープモード命令を
発生できる前記内部機能ロジック回路は、マイクロプロ
セッサ、キャッシュ(cache)及びLCDコントローラを含
む。
【０００９】本発明の他の実施例に従い、各内部機能ロ
ジック回路に対するスリープモード命令は、前記ロジッ
ク回路の外部で発生することができる。そのような命令
は、他のオンーチップ回路によりまたは前記素子の外部
に位置した回路により発生されることができる。前記素
子は、また好ましくは一つ以上のパワーダウン信号を発
生する内部（即ち、オンーチップ）パワー制御ロジック
回路を具備する。前記パワーダウン信号は、前記外部パ
ワートランジスタ制御回路に印加され、前記スリープモ
ード命令に直接応答して発生されることになる。
ジック回路に対するスリープモード命令は、前記ロジッ
ク回路の外部で発生することができる。そのような命令
は、他のオンーチップ回路によりまたは前記素子の外部
に位置した回路により発生されることができる。前記素
子は、また好ましくは一つ以上のパワーダウン信号を発
生する内部（即ち、オンーチップ）パワー制御ロジック
回路を具備する。前記パワーダウン信号は、前記外部パ
ワートランジスタ制御回路に印加され、前記スリープモ
ード命令に直接応答して発生されることになる。
【００１０】本発明の又他の実施例に従い、集積回路素
子は、各アクチブ及びパワー節約スリープモード動作を
もつ複数個の内部機能ロジック回路を含むことを特徴と
する。これら内部機能ロジック回路は、各スリープモー
ド命令が発生される第１出力をもつ。また、前記集積回
路素子は、前記第１出力で発生される前記スリープモー
ド命令に応答して外部から提供される各パワーダウン信
号(respective powerdown signals)を発生する内部パワ
ー制御ロジック回路を具備することを特徴とする。ま
た、前記集積回路素子は、前記複数個の内部機能ロジッ
ク回路のそれぞれに（または一つ以上に）提供される外
部パワーサプライ信号を受信する複数個のパワーサプラ
イパッドを含むことを特徴とする。特に、前記内部パワ
ー制御ロジック回路により発生される前記パワーダウン
信号は、前記複数個のパワーサプライパッドに電気的に
連結される外部パワースイッチング回路に提供されるこ
とが好ましい。前記パワーダウン信号の各ロジック値を
用いて前記パワースイッチング回路がパワーを各パワー
サプライパッドに供給すること、またはパワーを各パワ
ーサプライパッドから隔離することに影響を与えること
ができる。
子は、各アクチブ及びパワー節約スリープモード動作を
もつ複数個の内部機能ロジック回路を含むことを特徴と
する。これら内部機能ロジック回路は、各スリープモー
ド命令が発生される第１出力をもつ。また、前記集積回
路素子は、前記第１出力で発生される前記スリープモー
ド命令に応答して外部から提供される各パワーダウン信
号(respective powerdown signals)を発生する内部パワ
ー制御ロジック回路を具備することを特徴とする。ま
た、前記集積回路素子は、前記複数個の内部機能ロジッ
ク回路のそれぞれに（または一つ以上に）提供される外
部パワーサプライ信号を受信する複数個のパワーサプラ
イパッドを含むことを特徴とする。特に、前記内部パワ
ー制御ロジック回路により発生される前記パワーダウン
信号は、前記複数個のパワーサプライパッドに電気的に
連結される外部パワースイッチング回路に提供されるこ
とが好ましい。前記パワーダウン信号の各ロジック値を
用いて前記パワースイッチング回路がパワーを各パワー
サプライパッドに供給すること、またはパワーを各パワ
ーサプライパッドから隔離することに影響を与えること
ができる。
【００１１】前記実施例の好ましい態様に従い、前記外
部パワースイッチング回路は、前記パワーダウン信号に
応答するパワートランジスタ制御回路と、前記パワート
ランジスタ制御回路に連結されて外部パワーサプライ信
号を発生する複数個のパワートランジスタと、を含むこ
とを特徴とする。また、前記内部パワーコントロールロ
ジック回路は、各アクチブ再生信号が発生される出力を
もつアクチブモード再生制御回路を含む。前記複数個の
内部機能ロジック回路のそれぞれは、前記アクチブモー
ド再生制御回路により発生される各アクチブモード再生
信号に応答することができる。前記アクチブ再生信号の
ロジック値は、各機能ロジック回路がアクチブモードか
らスリープモードにスイッチされるかまたはその反対と
なるように制御することに用いられる。
部パワースイッチング回路は、前記パワーダウン信号に
応答するパワートランジスタ制御回路と、前記パワート
ランジスタ制御回路に連結されて外部パワーサプライ信
号を発生する複数個のパワートランジスタと、を含むこ
とを特徴とする。また、前記内部パワーコントロールロ
ジック回路は、各アクチブ再生信号が発生される出力を
もつアクチブモード再生制御回路を含む。前記複数個の
内部機能ロジック回路のそれぞれは、前記アクチブモー
ド再生制御回路により発生される各アクチブモード再生
信号に応答することができる。前記アクチブ再生信号の
ロジック値は、各機能ロジック回路がアクチブモードか
らスリープモードにスイッチされるかまたはその反対と
なるように制御することに用いられる。
【００１２】本発明の又他の実施例に従い、集積回路の
システムは、集積回路チップと、前記集積回路チップの
外部に位置するパワースイッチング回路と、を含む。好
ましく前記チップの素子は、２個の動作モードをもつ内
部機能ロジック回路と内部パワーコントロールロジック
回路とを含む。前記２個の動作モードは、ノーマルアク
チブ動作モードとスリープモード命令に応答して引き起
こされるパワー節約動作モードとを含む。前記スリープ
モード命令は、前記内部機能ロジック回路または前記素
子内部の他の回路により発生され、前記素子外部でも発
生される。前記内部パワー制御ロジック回路は、動作を
実行して前記スリープモード命令に従いパワーダウン信
号を発生する。アクチブ/スリープモードパワーサプラ
イパッドは、集積回路チップに具備されることが好まし
く、前記パッドは、前記内部機能ロジック回路に電気的
に連結されるのが好ましい。また、外部パワースイッチ
ング回路が具備される。前記パワースイッチング回路
は、前記内部パワー制御回路により発生する前記パワー
ダウン信号に従いパワーを前記アクチブ/スリープモー
ドパワーサプライパッドに供給するかまたは保留する。
前記パワースイッチング回路は前記パワーダウン信号に
応答するパワートランジスタ制御回路と、前記トランジ
スタ制御回路に電気的に連結され、前記アクチブ/スリ
ープモードパワーサプライパッドに電気的に連結される
パワートランジスタと、を含む。
システムは、集積回路チップと、前記集積回路チップの
外部に位置するパワースイッチング回路と、を含む。好
ましく前記チップの素子は、２個の動作モードをもつ内
部機能ロジック回路と内部パワーコントロールロジック
回路とを含む。前記２個の動作モードは、ノーマルアク
チブ動作モードとスリープモード命令に応答して引き起
こされるパワー節約動作モードとを含む。前記スリープ
モード命令は、前記内部機能ロジック回路または前記素
子内部の他の回路により発生され、前記素子外部でも発
生される。前記内部パワー制御ロジック回路は、動作を
実行して前記スリープモード命令に従いパワーダウン信
号を発生する。アクチブ/スリープモードパワーサプラ
イパッドは、集積回路チップに具備されることが好まし
く、前記パッドは、前記内部機能ロジック回路に電気的
に連結されるのが好ましい。また、外部パワースイッチ
ング回路が具備される。前記パワースイッチング回路
は、前記内部パワー制御回路により発生する前記パワー
ダウン信号に従いパワーを前記アクチブ/スリープモー
ドパワーサプライパッドに供給するかまたは保留する。
前記パワースイッチング回路は前記パワーダウン信号に
応答するパワートランジスタ制御回路と、前記トランジ
スタ制御回路に電気的に連結され、前記アクチブ/スリ
ープモードパワーサプライパッドに電気的に連結される
パワートランジスタと、を含む。
【００１３】
【発明の実施の形態】以下、本発明の実施形態について
図面を用いて詳しく説明する。本発明は多様な形態で説
明され、ここに説明される実施例によりその構成が限定
されるものではない。これらの実施例は、このような説
明が完全且つ徹底となるようにして、当業者に本発明の
範囲を完全な形態で伝達することにある。図面において
同一乃至類似した部分は、説明及び理解の便宜上同一乃
至類似した符号で記載する。
図面を用いて詳しく説明する。本発明は多様な形態で説
明され、ここに説明される実施例によりその構成が限定
されるものではない。これらの実施例は、このような説
明が完全且つ徹底となるようにして、当業者に本発明の
範囲を完全な形態で伝達することにある。図面において
同一乃至類似した部分は、説明及び理解の便宜上同一乃
至類似した符号で記載する。
【００１４】図１は、本発明の第1実施例による集積回
路素子及びそれに対する外部パワースイッチング回路に
関するブロック図である。図１に示すように、本発明の
第１実施例に従う集積回路システム10は、集積回路チッ
プ15と、前記集積回路チップ15の外部に位置したパワー
スイッチング回路12とからなる。好ましくは、前記集積
回路チップ15の集積回路素子14は、第１内部機能ロジッ
ク回路16と、内部パワー制御ロジック回路18とを含む。
前記第１内部機能ロジック回路16は、ノーマル“アクチ
ブ”モードの動作と、スリープモード命令に応答して引
き起こされるパワー節約“スリープ”モードの動作との
２個の動作モードをもつ。
路素子及びそれに対する外部パワースイッチング回路に
関するブロック図である。図１に示すように、本発明の
第１実施例に従う集積回路システム10は、集積回路チッ
プ15と、前記集積回路チップ15の外部に位置したパワー
スイッチング回路12とからなる。好ましくは、前記集積
回路チップ15の集積回路素子14は、第１内部機能ロジッ
ク回路16と、内部パワー制御ロジック回路18とを含む。
前記第１内部機能ロジック回路16は、ノーマル“アクチ
ブ”モードの動作と、スリープモード命令に応答して引
き起こされるパワー節約“スリープ”モードの動作との
２個の動作モードをもつ。
【００１５】前記スリープモード命令は、前記第１内部
機能ロジック回路16または前記集積回路素子14、そして
/又はチップ15の外部または内部に位置した他の回路
（図示せず）により発生される。前記集積回路素子14
は、またノーマル内部機能ロジック回路20を含む。前記
ノーマル内部機能ロジック回路20は、ノーマル“アクチ
ブ”モードで作動することができる。前記ノーマル内部
機能ロジック回路20は、パワースイッチング回路12に電
気的に連結されていないので、前記アクチブ/スリープ
モードパワーサプライパッド22のようなものでパワーを
保留することができない。
機能ロジック回路16または前記集積回路素子14、そして
/又はチップ15の外部または内部に位置した他の回路
（図示せず）により発生される。前記集積回路素子14
は、またノーマル内部機能ロジック回路20を含む。前記
ノーマル内部機能ロジック回路20は、ノーマル“アクチ
ブ”モードで作動することができる。前記ノーマル内部
機能ロジック回路20は、パワースイッチング回路12に電
気的に連結されていないので、前記アクチブ/スリープ
モードパワーサプライパッド22のようなものでパワーを
保留することができない。
【００１６】前記内部パワー制御ロジック回路18は、動
作を実行して前記スリープモード命令に従いパワーダウ
ン信号PWRDNと、アクチブ再生信号ACTIVE-RESTARTとを
発生する。アクチブ/スリープモードパワーサプライパ
ッド22は、また前記集積回路チップ15に具備されるのが
好ましく、前記パッド22は、前記第１内部機能ロジック
回路16に電気的に連結される。例えば、前記アクチブ/
スリープモードパワーサプライパッド22は、前記第１内
部機能ロジック回路16内で、一つ以上のパワーサプライ
レール(power supply rail)に電気的に連結される。前
記パワースイッチング回路12は、前記内部パワー制御ロ
ジック回路18により発生されるパワーダウン信号PWRDN
に応答して、前記アクチブ/スリープモードパワーサプ
ライパッド22にパワーを供給あるいは保留する。
作を実行して前記スリープモード命令に従いパワーダウ
ン信号PWRDNと、アクチブ再生信号ACTIVE-RESTARTとを
発生する。アクチブ/スリープモードパワーサプライパ
ッド22は、また前記集積回路チップ15に具備されるのが
好ましく、前記パッド22は、前記第１内部機能ロジック
回路16に電気的に連結される。例えば、前記アクチブ/
スリープモードパワーサプライパッド22は、前記第１内
部機能ロジック回路16内で、一つ以上のパワーサプライ
レール(power supply rail)に電気的に連結される。前
記パワースイッチング回路12は、前記内部パワー制御ロ
ジック回路18により発生されるパワーダウン信号PWRDN
に応答して、前記アクチブ/スリープモードパワーサプ
ライパッド22にパワーを供給あるいは保留する。
【００１７】前記パワースイッチング回路12は、パワー
ダウン信号PWRDNに応答するパワートランジスタ制御回
路11と、前記パワートランジスタ制御回路11に電気的に
連結されるパワートランジスタ13（またはパワートラン
ジスタバンク）とからなる。前記パワートランジスタ13
は、アクチブ/スリープモードパワーサプライパッド22
にスイッチパワー信号TRPWRを供給する。
ダウン信号PWRDNに応答するパワートランジスタ制御回
路11と、前記パワートランジスタ制御回路11に電気的に
連結されるパワートランジスタ13（またはパワートラン
ジスタバンク）とからなる。前記パワートランジスタ13
は、アクチブ/スリープモードパワーサプライパッド22
にスイッチパワー信号TRPWRを供給する。
【００１８】前記集積回路システム10は、一次動力信号
(primary power signal)PWRを前記集積回路素子14と前
記パワースイッチング回路12とに供給する外部パワーサ
プライ素子24を含む。
(primary power signal)PWRを前記集積回路素子14と前
記パワースイッチング回路12とに供給する外部パワーサ
プライ素子24を含む。
【００１９】図２は、内部パワー制御ロジック回路18と
複数個の機能ロジック回路とを含む好ましい集積回路素
子14関する詳細ブロック図である。前記複数個の機能ロ
ジック回路は、第１機能ロジック回路16Aと第２機能ロ
ジック回路16Bとを含む。これら二つの機能ロジック回
路16A,16Bは、アクチブモードとインアクチブモードと
のそれぞれで動作し、各スリープモード命令SLEEP-REQU
EST1-n（ｎは正数）を発生する内部回路をそれぞれ含ん
でいる。例えば、機能ロジック素子は、メモリ素子、マ
イクロプロセッサ及びパワー節約スリープモード動作に
有効に配列される別の素子を含む。
複数個の機能ロジック回路とを含む好ましい集積回路素
子14関する詳細ブロック図である。前記複数個の機能ロ
ジック回路は、第１機能ロジック回路16Aと第２機能ロ
ジック回路16Bとを含む。これら二つの機能ロジック回
路16A,16Bは、アクチブモードとインアクチブモードと
のそれぞれで動作し、各スリープモード命令SLEEP-REQU
EST1-n（ｎは正数）を発生する内部回路をそれぞれ含ん
でいる。例えば、機能ロジック素子は、メモリ素子、マ
イクロプロセッサ及びパワー節約スリープモード動作に
有効に配列される別の素子を含む。
【００２０】前記第１、第２機能ロジック回路16A,16B
は、後に図３で詳しく説明するように、各スイッチパワ
ー信号TR-PWR1,TR-PWRnに応答する。ノーマル機能ロジ
ック回路20は、デュアルモード（アクチブ及びスリープ
モード）を有さないように配列される。前記内部パワー
制御ロジック回路18は、パワーダウンコントローラ26、
アクチブモード再生コントローラ30、及びウェークアッ
プロジック回路(wake-up logic circuit)28を含む。
は、後に図３で詳しく説明するように、各スイッチパワ
ー信号TR-PWR1,TR-PWRnに応答する。ノーマル機能ロジ
ック回路20は、デュアルモード（アクチブ及びスリープ
モード）を有さないように配列される。前記内部パワー
制御ロジック回路18は、パワーダウンコントローラ26、
アクチブモード再生コントローラ30、及びウェークアッ
プロジック回路(wake-up logic circuit)28を含む。
【００２１】スリープモード命令信号に応答する前記パ
ワーダウンコントローラ26は、複数のパワーダウン信号
PWRDN1-nを発生する。これらのパワーダウン信号は、前
記集積回路素子14の外部に提供され、また、前記アクチ
ブモード再生コントローラ30に提供される。前記ウェー
クアップロジック回路28は、一つ以上のインタラプト信
号INTERRUPT1-nに応答して、一つ以上のウェークアップ
信号WAKEUP1-nを発生する。前記アクチブモード再生コ
ントローラ30は、前記複数のパワーダウン信号または複
数のウェークアップ信号に応答して、複数のエンド-ス
リープ信号END-SLEEP1-nと複数のアクチブ再生信号ACTI
VE-RESTART1-nとを発生する。
ワーダウンコントローラ26は、複数のパワーダウン信号
PWRDN1-nを発生する。これらのパワーダウン信号は、前
記集積回路素子14の外部に提供され、また、前記アクチ
ブモード再生コントローラ30に提供される。前記ウェー
クアップロジック回路28は、一つ以上のインタラプト信
号INTERRUPT1-nに応答して、一つ以上のウェークアップ
信号WAKEUP1-nを発生する。前記アクチブモード再生コ
ントローラ30は、前記複数のパワーダウン信号または複
数のウェークアップ信号に応答して、複数のエンド-ス
リープ信号END-SLEEP1-nと複数のアクチブ再生信号ACTI
VE-RESTART1-nとを発生する。
【００２２】図２において、集積回路素子14の第１及び
第２機能ロジック回路16A,16Bに関する動作を説明す
る。前記第１機能ロジック回路16Aがノーマルアクチブ
モードで動作するとき、前記第１アクチブ再生信号ACTI
VE-RESTART1は、アクチブレベル（例えば、ロジック１
レベル）であり、前記第１スイッチパワー信号TR-PWR1
は、適当なパワーサプライレベルで維持される。スリー
プモードの動作を引き起こすため、前記第１機能ロジッ
ク回路16A（または、他の内部または外部素子）がスリ
ープモード命令（例えば、SLEEP-REQUEST1=1）を発生す
る。前記スリープモード命令に応答して、前記パワーダ
ウンコントローラ26は、アクチブ第１パワーダウン信号
PWRDN1=1を発生する。前記アクチブ第１パワーダウン信
号は、図１のパワースイッチング回路12のような外部パ
ワースイッチング回路と、前記アクチブモード再生コン
トローラ30とに供給されるのが好ましい。
第２機能ロジック回路16A,16Bに関する動作を説明す
る。前記第１機能ロジック回路16Aがノーマルアクチブ
モードで動作するとき、前記第１アクチブ再生信号ACTI
VE-RESTART1は、アクチブレベル（例えば、ロジック１
レベル）であり、前記第１スイッチパワー信号TR-PWR1
は、適当なパワーサプライレベルで維持される。スリー
プモードの動作を引き起こすため、前記第１機能ロジッ
ク回路16A（または、他の内部または外部素子）がスリ
ープモード命令（例えば、SLEEP-REQUEST1=1）を発生す
る。前記スリープモード命令に応答して、前記パワーダ
ウンコントローラ26は、アクチブ第１パワーダウン信号
PWRDN1=1を発生する。前記アクチブ第１パワーダウン信
号は、図１のパワースイッチング回路12のような外部パ
ワースイッチング回路と、前記アクチブモード再生コン
トローラ30とに供給されるのが好ましい。
【００２３】前記アクチブモード再生コントローラ30
は、前記第１アクチブ再生信号をインアクチブモードレ
ベル（例えば、ロジック“0”レベルで図示されたよう
に）にスイッチする。前記アクチブ再生信号のアクチブ
レベルからインアクチブレベルへのスイッチングは、前
記第１機能ロジック回路16Aをスリープモード動作にス
イッチされるようにする。前記第１機能ロジック回路16
Aは、前記アクチブ再生信号のスイッチングに同期して
応答する。アクチブ動作モードからパワー節約スリープ
モード動作にスイッチングするようにする機能ロジック
回路の内部にある回路は、当業者にはよく知られたもの
なので、これ以上説明する必要はない。
は、前記第１アクチブ再生信号をインアクチブモードレ
ベル（例えば、ロジック“0”レベルで図示されたよう
に）にスイッチする。前記アクチブ再生信号のアクチブ
レベルからインアクチブレベルへのスイッチングは、前
記第１機能ロジック回路16Aをスリープモード動作にス
イッチされるようにする。前記第１機能ロジック回路16
Aは、前記アクチブ再生信号のスイッチングに同期して
応答する。アクチブ動作モードからパワー節約スリープ
モード動作にスイッチングするようにする機能ロジック
回路の内部にある回路は、当業者にはよく知られたもの
なので、これ以上説明する必要はない。
【００２４】後に図３及び図４を用いて詳しく説明する
ように、前記スリープモード動作は、前記スイッチパワ
ー信号TR-PWR1がパワーサプライレベル（例えば、Vdd）
からインアクチブレベル（例えば、GND）にスイッチさ
れるときに、またはその以前に、前記第１機能ロジック
回路16A内に誘導されるのが好ましい。
ように、前記スリープモード動作は、前記スイッチパワ
ー信号TR-PWR1がパワーサプライレベル（例えば、Vdd）
からインアクチブレベル（例えば、GND）にスイッチさ
れるときに、またはその以前に、前記第１機能ロジック
回路16A内に誘導されるのが好ましい。
【００２５】前記第１機能ロジック回路16Aは、所定期
間の間、または前記集積回路素子14の外部または内部で
の発生（例えば、タイミング、モード選択などの発生）
に従う非特定の期間の間、パワー節約スリープモード動
作が維持される。例えば、インタラプト信号INTERRUPT1
がロジック１パルス(logic 1 pulse)として発生され
て、前記第１機能ロジック素子16Aをインアクチブスリ
ープモードからアクチブモードへの変換を引き起こす。
間の間、または前記集積回路素子14の外部または内部で
の発生（例えば、タイミング、モード選択などの発生）
に従う非特定の期間の間、パワー節約スリープモード動
作が維持される。例えば、インタラプト信号INTERRUPT1
がロジック１パルス(logic 1 pulse)として発生され
て、前記第１機能ロジック素子16Aをインアクチブスリ
ープモードからアクチブモードへの変換を引き起こす。
【００２６】図２に示したように、このようなインタラ
プト信号は、前記パワー制御ロジック回路18内にあるウ
ェークアップロジック回路28により受信される。それに
応答して、前記ウェークアップロジック回路28は、前記
アクチブモード再生コントローラ30と前記パワーダウン
コントローラ26とに第１ウェークアップ信号WAKEUP1を
印加する。
プト信号は、前記パワー制御ロジック回路18内にあるウ
ェークアップロジック回路28により受信される。それに
応答して、前記ウェークアップロジック回路28は、前記
アクチブモード再生コントローラ30と前記パワーダウン
コントローラ26とに第１ウェークアップ信号WAKEUP1を
印加する。
【００２７】前記第１ウェークアップ信号に応答して、
前記パワーダウンコントローラ26は、インアクチブ第１
パワーダウン信号（例えば、PWRDN1=0）を発生し、これ
は前記外部パワースイッチング回路12が前記第１スイッ
チパワー信号TR-PWR1をインアクチブレベルからアクチ
ブレベルにスイッチするようにする原因となる。また、
充分な時間が経過して前記第１機能ロジック回路16Aに
対する安定された第１パワーサプライ信号TR-PWR1を得
た後、前記アクチブモード再生コントローラ30は、前記
第１アクチブ再生信号をインアクチブレベルから前記機
能ロジック回路16A内に前記スリープモード動作を終了
するアクチブレベルにスイッチする。そのあと、前記各
機能ロジック回路は、ノーマルアクチブモード動作を再
び開始する。
前記パワーダウンコントローラ26は、インアクチブ第１
パワーダウン信号（例えば、PWRDN1=0）を発生し、これ
は前記外部パワースイッチング回路12が前記第１スイッ
チパワー信号TR-PWR1をインアクチブレベルからアクチ
ブレベルにスイッチするようにする原因となる。また、
充分な時間が経過して前記第１機能ロジック回路16Aに
対する安定された第１パワーサプライ信号TR-PWR1を得
た後、前記アクチブモード再生コントローラ30は、前記
第１アクチブ再生信号をインアクチブレベルから前記機
能ロジック回路16A内に前記スリープモード動作を終了
するアクチブレベルにスイッチする。そのあと、前記各
機能ロジック回路は、ノーマルアクチブモード動作を再
び開始する。
【００２８】図３は、本発明の第3実施例による集積回
路素子に関するブロック図である。図４は、図１乃至図
３の前記集積回路素子の動作を説明するタイミング図で
ある。以下、図３及び図４を参照して、本発明の他の好
ましい実施例に従い、集積回路素子14'を説明する。単
一集積回路チップ15に配置された前記集積回路素子14'
は、パワー制御ロジック回路18'を含む。前記パワー制
御ロジック回路18'は、パワーダウンコントローラ26'
と、アクチブモード再生コントローラ30'と、ウェーク
アップロジック回路28'と、を含む。
路素子に関するブロック図である。図４は、図１乃至図
３の前記集積回路素子の動作を説明するタイミング図で
ある。以下、図３及び図４を参照して、本発明の他の好
ましい実施例に従い、集積回路素子14'を説明する。単
一集積回路チップ15に配置された前記集積回路素子14'
は、パワー制御ロジック回路18'を含む。前記パワー制
御ロジック回路18'は、パワーダウンコントローラ26'
と、アクチブモード再生コントローラ30'と、ウェーク
アップロジック回路28'と、を含む。
【００２９】前記ウェークアップロジック回路28'は、
各インタラプト信号INTERRUPT1-nに応答して一つ以上の
ウェークアップ信号WAKEUP1-nを発生する。これらのイ
ンタラプト信号は、前記集積回路チップ15の内部または
外部で発生される。前記ウェークアップロジック回路2
8'は、内部パワーサプライ信号と内部リセット信号INTE
RNAL-RESETとに応答する。リセットコントローラ32は、
外部リセット信号RESETに応答して、前記内部リセット
信号を発生する。前記リセットコントローラ32は、従来
技術に該当するものなので、それに関するこの以上の説
明は省略する。前記内部パワーサプライ信号は、従来技
術を用いてパワーサプライ34により発生される。前記パ
ワーサプライ34は、前記チップ15の内部または外部に位
置する。前記パワーサプライ34は、前記外部パワーサプ
ライ24から１次電源を供給受け、前記１次電源を前記集
積回路素子14'に適合した他の電圧レベルに変換する。
各インタラプト信号INTERRUPT1-nに応答して一つ以上の
ウェークアップ信号WAKEUP1-nを発生する。これらのイ
ンタラプト信号は、前記集積回路チップ15の内部または
外部で発生される。前記ウェークアップロジック回路2
8'は、内部パワーサプライ信号と内部リセット信号INTE
RNAL-RESETとに応答する。リセットコントローラ32は、
外部リセット信号RESETに応答して、前記内部リセット
信号を発生する。前記リセットコントローラ32は、従来
技術に該当するものなので、それに関するこの以上の説
明は省略する。前記内部パワーサプライ信号は、従来技
術を用いてパワーサプライ34により発生される。前記パ
ワーサプライ34は、前記チップ15の内部または外部に位
置する。前記パワーサプライ34は、前記外部パワーサプ
ライ24から１次電源を供給受け、前記１次電源を前記集
積回路素子14'に適合した他の電圧レベルに変換する。
【００３０】前記各機能ロジック回路16A, 16B, 16C
は、各スリープモード命令SLEEP-REQUEST1-nを発生する
ものとして現在説明されているが、これらスリープモー
ド命令中の一つ以上は、前記集積回路素子14'の外部ま
たは内部に位置する他の回路により発生されることもで
きる。前記アクチブ再生信号ACTEVE-RESTART1-nは、タ
イマーの内装された前記アクチブモード再生コントロー
ラ30'により発生される。前記アクチブモード再生コン
トローラ30'は、前記パワーダウンコントローラ26'によ
り発生される複数個のパワーダウン信号PWRDN1-nに応答
して、前記アクチブ再生信号を発生する。前記パワーダ
ウンコントローラ26'は、また前記アクチブモード再生
コントローラ30'から複数個のエンド-スリープ信号END-
SLEEP1-nを受信する。各スリープモード命令が受信され
ると、前記パワーダウンコントローラ26'は、前記エン
ド-スリープ信号を用いて前記スリープ命令信号ライン
のそれぞれをマスクする。
は、各スリープモード命令SLEEP-REQUEST1-nを発生する
ものとして現在説明されているが、これらスリープモー
ド命令中の一つ以上は、前記集積回路素子14'の外部ま
たは内部に位置する他の回路により発生されることもで
きる。前記アクチブ再生信号ACTEVE-RESTART1-nは、タ
イマーの内装された前記アクチブモード再生コントロー
ラ30'により発生される。前記アクチブモード再生コン
トローラ30'は、前記パワーダウンコントローラ26'によ
り発生される複数個のパワーダウン信号PWRDN1-nに応答
して、前記アクチブ再生信号を発生する。前記パワーダ
ウンコントローラ26'は、また前記アクチブモード再生
コントローラ30'から複数個のエンド-スリープ信号END-
SLEEP1-nを受信する。各スリープモード命令が受信され
ると、前記パワーダウンコントローラ26'は、前記エン
ド-スリープ信号を用いて前記スリープ命令信号ライン
のそれぞれをマスクする。
【００３１】前記各機能ロジック回路が既に各スリープ
モードにある場合、連続したスリープ命令によりインタ
ラプトされないようにするため、前記連続スリープモー
ド命令は、END-SLEEPによりマスクされる。マスキング
機能ブロック（図示せず）は、パワーダウンコントロー
ラ26'内部に配置し得る。例えば、アンドゲートを使用
するのである。SLEEP-REQUESTとEND-SLEEPとは前記アン
ドゲートの入力である。ノーマルアクチブモードのとき
に、SLEEP-REQUESTは“ロー”で、END-SLEEPは“ハイ”
である。しかし、SLEEP-REQUEST1が各ロジック機能回路
で“ハイ”でトリガーされるとき、前記アンドゲート出
力は“ハイ”である。END-SLEEP1は“ロー”状態で、従
って、前記各機能ロジック回路が各スリープモードにあ
る間に前記連続スリープ命令は、END-SLEEPによりマス
クされる。END-SLEEPが“ハイ”でトリガーされた後、
前記連続スリープ命令は進行される。
モードにある場合、連続したスリープ命令によりインタ
ラプトされないようにするため、前記連続スリープモー
ド命令は、END-SLEEPによりマスクされる。マスキング
機能ブロック（図示せず）は、パワーダウンコントロー
ラ26'内部に配置し得る。例えば、アンドゲートを使用
するのである。SLEEP-REQUESTとEND-SLEEPとは前記アン
ドゲートの入力である。ノーマルアクチブモードのとき
に、SLEEP-REQUESTは“ロー”で、END-SLEEPは“ハイ”
である。しかし、SLEEP-REQUEST1が各ロジック機能回路
で“ハイ”でトリガーされるとき、前記アンドゲート出
力は“ハイ”である。END-SLEEP1は“ロー”状態で、従
って、前記各機能ロジック回路が各スリープモードにあ
る間に前記連続スリープ命令は、END-SLEEPによりマス
クされる。END-SLEEPが“ハイ”でトリガーされた後、
前記連続スリープ命令は進行される。
【００３２】前記集積回路チップ15の外部に位置した前
記パワースイッチング回路12は、図示されたように、前
記外部パワーサプライ24から電源を受信する。前記パワ
ースイッチング回路12は、好ましくは前記集積回路素子
14'から複数個のパワーダウン信号を受信するパワート
ランジスタ制御回路11を含む。これらパワーダウン信号
PWRDN1-nは、アクチブハイ信号を構成する。従って、第
１パワーダウン信号PWRDN1の立上り遷移（rising trans
ition）に応答して前記パワートランジスタ制御回路11
は、第１パワートランジスタ13Aをスイッチ-オフする制
御信号を発生し、それによりパワーをアクチブ/スリー
プモードパワーサプライピン22Aから隔離させる。
記パワースイッチング回路12は、図示されたように、前
記外部パワーサプライ24から電源を受信する。前記パワ
ースイッチング回路12は、好ましくは前記集積回路素子
14'から複数個のパワーダウン信号を受信するパワート
ランジスタ制御回路11を含む。これらパワーダウン信号
PWRDN1-nは、アクチブハイ信号を構成する。従って、第
１パワーダウン信号PWRDN1の立上り遷移（rising trans
ition）に応答して前記パワートランジスタ制御回路11
は、第１パワートランジスタ13Aをスイッチ-オフする制
御信号を発生し、それによりパワーをアクチブ/スリー
プモードパワーサプライピン22Aから隔離させる。
【００３３】前記パワートランジスタ制御回路11は、第
２及びｎパワートランジスタ13B,13C、そしてその他の
もの（図示せず）を類似した方法により制御する。従っ
て、第２パワーダウン信号PWRDN2が立上り遷移をする
と、前記第２アクチブ/スリープモードパワーサプライ
ピン22Bからパワーが隔離される結果をもたらし、第ｎ
パワーダウン信号PWRDNnの立上り遷移は、前記第ｎアク
チブ/スリープモードパワーサプライピン22Cからのパワ
ー隔離の結果をもたらす。
２及びｎパワートランジスタ13B,13C、そしてその他の
もの（図示せず）を類似した方法により制御する。従っ
て、第２パワーダウン信号PWRDN2が立上り遷移をする
と、前記第２アクチブ/スリープモードパワーサプライ
ピン22Bからパワーが隔離される結果をもたらし、第ｎ
パワーダウン信号PWRDNnの立上り遷移は、前記第ｎアク
チブ/スリープモードパワーサプライピン22Cからのパワ
ー隔離の結果をもたらす。
【００３４】図４のタイミング図を参照すると、前記第
１機能ロジック回路16A（又は他の回路）により第１ア
クチブハイスリープ命令(SLEEP-REQUEST1)が発生する
と、前記パワーダウンコントローラ26'は、第１アクチ
ブハイパワーダウン信号PWRDN1を発生する。前記第１ア
クチブハイパワーダウン信号PWRDN1に応答して、前記ア
クチブモード再生コントローラ30'は、前記第１機能ロ
ジック回路16A内にスリープモード動作を誘導するため
に前記アクチブ再生信号ACTIVE-RESTART1を“ハイ”か
ら“ロー”にスイッチングする。前記第１アクチブハイ
パワーダウン信号PWRDN1に応答して、前記パワースイッ
チング回路12は、パワー信号TR-PWR1を“ハイ”から
“ロー”にスイッチングすることによりパワーを前記第
１アクチブスリープモードパワーサプライピン22Aから
隔離させる。本発明のこのような好ましい実施例による
と、第１機能ロジック回路16Aが既に各スリープモード
動作に入ったとき（又は開始）或いはその後にパワー信
号TR-PWR1は“ハイ”から“ロー”にスイッチングす
る。
１機能ロジック回路16A（又は他の回路）により第１ア
クチブハイスリープ命令(SLEEP-REQUEST1)が発生する
と、前記パワーダウンコントローラ26'は、第１アクチ
ブハイパワーダウン信号PWRDN1を発生する。前記第１ア
クチブハイパワーダウン信号PWRDN1に応答して、前記ア
クチブモード再生コントローラ30'は、前記第１機能ロ
ジック回路16A内にスリープモード動作を誘導するため
に前記アクチブ再生信号ACTIVE-RESTART1を“ハイ”か
ら“ロー”にスイッチングする。前記第１アクチブハイ
パワーダウン信号PWRDN1に応答して、前記パワースイッ
チング回路12は、パワー信号TR-PWR1を“ハイ”から
“ロー”にスイッチングすることによりパワーを前記第
１アクチブスリープモードパワーサプライピン22Aから
隔離させる。本発明のこのような好ましい実施例による
と、第１機能ロジック回路16Aが既に各スリープモード
動作に入ったとき（又は開始）或いはその後にパワー信
号TR-PWR1は“ハイ”から“ロー”にスイッチングす
る。
【００３５】再び、図４を参照すると、第１アクチブハ
イインタラプト信号INTERRUPT1のリーディングエッジ
（leading edge）を受信すると、前記ウェークアップロ
ジック回路28'をトリガーして第１ウェークアップ信号W
AKEUP1を発生する。それに応答して前記パワーダウンコ
ントローラ26'は、前記第１パワーダウン信号PWRDN1を
“ハイ”から“ロー”にリセットする。前記第１パワー
ダウン信号PWRDN1の“ハイ”から“ロー”への遷移は、
前記パワートランジスタ制御回路11が前記第１パワート
ランジスタTR1をイネーブルさせる原因となる。
イインタラプト信号INTERRUPT1のリーディングエッジ
（leading edge）を受信すると、前記ウェークアップロ
ジック回路28'をトリガーして第１ウェークアップ信号W
AKEUP1を発生する。それに応答して前記パワーダウンコ
ントローラ26'は、前記第１パワーダウン信号PWRDN1を
“ハイ”から“ロー”にリセットする。前記第１パワー
ダウン信号PWRDN1の“ハイ”から“ロー”への遷移は、
前記パワートランジスタ制御回路11が前記第１パワート
ランジスタTR1をイネーブルさせる原因となる。
【００３６】それに応答してパワー信号TR-PWR1は“ロ
ー”から“ハイ”にスイッチされる。前記パワー信号TR
-PWR1が安定されたレベルに到達する前に安定化時間が
必要である。また、好ましくは、前記アクチブモード再
生コントローラ30'は、第１ウェークアップ信号WAKEUP1
が立上りエッジを感知する同時に内部タイマーを作動開
始する。または、前記アクチブモード再生コントローラ
30'は、第１パワーダウン信号PWRDN1の立下りエッジ（f
alling edge）を感知する同時に内部タイマーを作動開
始することもできる。
ー”から“ハイ”にスイッチされる。前記パワー信号TR
-PWR1が安定されたレベルに到達する前に安定化時間が
必要である。また、好ましくは、前記アクチブモード再
生コントローラ30'は、第１ウェークアップ信号WAKEUP1
が立上りエッジを感知する同時に内部タイマーを作動開
始する。または、前記アクチブモード再生コントローラ
30'は、第１パワーダウン信号PWRDN1の立下りエッジ（f
alling edge）を感知する同時に内部タイマーを作動開
始することもできる。
【００３７】前記内部タイマーが作動開始すると、前記
第１アクチブ再生信号ACTIVE-RESTART1は、前記機能ロ
ジック回路16Aをスリープモードからアクチブモードに
スイッチするため“ロー”から“ハイ”にスイッチされ
る。また、前記第１エンドスリープ信号END-SLEEP1は、
“ロー”から“ハイ”にスイッチすることにより、前記
パワーダウンコントローラ26'内のマスキング期間を終
了する。前記機能ロジック回路16Aの誤動作を防ぐた
め、パワー信号TR-PWR1が安定状態条件に到達した後ま
で前記機能ロジック回路のスリープモードからアクチブ
モードへのスイッチング動作が発生しないようにタイマ
ーのタイムアウト期間を充分に長くすることが好まし
い。
第１アクチブ再生信号ACTIVE-RESTART1は、前記機能ロ
ジック回路16Aをスリープモードからアクチブモードに
スイッチするため“ロー”から“ハイ”にスイッチされ
る。また、前記第１エンドスリープ信号END-SLEEP1は、
“ロー”から“ハイ”にスイッチすることにより、前記
パワーダウンコントローラ26'内のマスキング期間を終
了する。前記機能ロジック回路16Aの誤動作を防ぐた
め、パワー信号TR-PWR1が安定状態条件に到達した後ま
で前記機能ロジック回路のスリープモードからアクチブ
モードへのスイッチング動作が発生しないようにタイマ
ーのタイムアウト期間を充分に長くすることが好まし
い。
【００３８】図５は、図１乃至図３の前記集積回路素子
の動作を説明するためのフローチャートである。図５の
フローチャートを参照して、本発明の実施例による集積
回路の動作100を説明する。また、選択的な方法により
ブロックで示された動作は、フローチャートにおいて表
示された順序とは異って発生することもできる。例え
ば、連続表示された２ブロックは関連動作に従い殆ど同
時的に起こるか、または逆順序で起こる。
の動作を説明するためのフローチャートである。図５の
フローチャートを参照して、本発明の実施例による集積
回路の動作100を説明する。また、選択的な方法により
ブロックで示された動作は、フローチャートにおいて表
示された順序とは異って発生することもできる。例え
ば、連続表示された２ブロックは関連動作に従い殆ど同
時的に起こるか、または逆順序で起こる。
【００３９】集積回路の機能ロジック回路が各アクチブ
モードで動作するとき、一般にブロック102で表示され
たようにインアクチブパワー信号PWRDN1-nが発生する。
しかし、スリープモード命令104が第１オンーチップ機
能ロジック回路（又は他の回路）により感知されると
（ブロック104）、各アクチブパワーダウン信号が発生
される（ブロック106）。また、前記機能ロジック回路
がスリープモードの動作でスイッチされ（ブロック10
8）ると、オフーチップパワーサプライ信号は前記第１
機能ロジック回路から隔離される（ブロック110）。
モードで動作するとき、一般にブロック102で表示され
たようにインアクチブパワー信号PWRDN1-nが発生する。
しかし、スリープモード命令104が第１オンーチップ機
能ロジック回路（又は他の回路）により感知されると
（ブロック104）、各アクチブパワーダウン信号が発生
される（ブロック106）。また、前記機能ロジック回路
がスリープモードの動作でスイッチされ（ブロック10
8）ると、オフーチップパワーサプライ信号は前記第１
機能ロジック回路から隔離される（ブロック110）。
【００４０】上記のように、オフーチップパワーサプラ
イ信号の隔離は、各スリープモードで動作するとき前記
機能ロジック回路の漏えい電流特性を改善する。従っ
て、インタラプト信号が素子内で発生されて（または素
子外部で受信されて）感知されるまでに（ブロック11
4）スリープモード動作は維持される（ブロック112）。
それに応答してアクチブウェークアップ信号（例えば、
ロジック１パルス）が発生されて前記第１機能ロジック
回路内にアクチブモードを再び開始する（ブロック11
6）。
イ信号の隔離は、各スリープモードで動作するとき前記
機能ロジック回路の漏えい電流特性を改善する。従っ
て、インタラプト信号が素子内で発生されて（または素
子外部で受信されて）感知されるまでに（ブロック11
4）スリープモード動作は維持される（ブロック112）。
それに応答してアクチブウェークアップ信号（例えば、
ロジック１パルス）が発生されて前記第１機能ロジック
回路内にアクチブモードを再び開始する（ブロック11
6）。
【００４１】前記ウェークアップが感知されると、前記
アクチブパワーダウン信号がインアクチブレベルにスイ
ッチされ（ブロック118）、前記オフーチップパワーサ
プライ信号は再び活性化される（ブロック122）。タイ
マーがタイムアウトされると、前記機能ロジック回路は
スリープモードからアクチブモードにスイッチされ（ブ
ロック124）、又他のスリープモード命令が感知される
までにブロック102にリターンされる。
アクチブパワーダウン信号がインアクチブレベルにスイ
ッチされ（ブロック118）、前記オフーチップパワーサ
プライ信号は再び活性化される（ブロック122）。タイ
マーがタイムアウトされると、前記機能ロジック回路は
スリープモードからアクチブモードにスイッチされ（ブ
ロック124）、又他のスリープモード命令が感知される
までにブロック102にリターンされる。
【００４２】上記のように、本発明は図面を基準として
例示して記述したが、これに限定されず、発明の技術的
思想を外れない範囲内で、本発明が属する技術分野で通
常の知識を有する者により多様な変化と変化が可能なの
は勿論のことである。
例示して記述したが、これに限定されず、発明の技術的
思想を外れない範囲内で、本発明が属する技術分野で通
常の知識を有する者により多様な変化と変化が可能なの
は勿論のことである。
【００４３】
【発明の効果】以上説明したように本発明は、拡張され
たオンーチップ回路を必要とせずに効果的に漏えい電流
を制御することができるという効果がある。
たオンーチップ回路を必要とせずに効果的に漏えい電流
を制御することができるという効果がある。
【図１】本発明の第１実施例による集積回路素子及びそ
れに対する外部パワースイッチング回路に関するブロッ
ク図である。
れに対する外部パワースイッチング回路に関するブロッ
ク図である。
【図２】本発明の第２実施例による集積回路素子に関す
るブロック図である。
るブロック図である。
【図３】本発明の第３実施例による集積回路素子に関す
るブロック図である。
るブロック図である。
【図４】図１乃至図３の前記集積回路素子の動作を説明
するタイミング図である。
するタイミング図である。
【図５】図１乃至図３の前記集積回路素子の動作を説明
するフローチャートである。
するフローチャートである。
１０：集積回路システム
１２：パワースイチング回路
１４：集積回路素子
１５：集積回路チップ
２２：パッド
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5H730 AA14 AS01 DD02 FG01 FG25
VV01
5J056 AA00 BB17 BB49 CC03
Claims (26)
- 【請求項１】 集積回路素子において、 それぞれのアクチブ及び節約スリープモード動作をも
ち、それぞれのスリープモード命令が発生されるときに
それぞれの第１出力をもつ複数個の内部機能ロジック回
路と、 それぞれのアクチブ及びスリープモード動作の間に前記
各内部機能ロジック回路にパワーが供給又は隔離される
ように制御するため、前記第１出力から発生した前記ス
リープモード命令に応答して、前記集積回路素子外部に
提供されるそれぞれのパワーダウン信号を発生する内部
パワー制御ロジック回路と、 を含むことを特徴とする集積回路素子。 - 【請求項２】 前記内部パワー制御ロジック回路は、前
記アクチブモード動作をもち、パワー節約スリープモー
ド動作をもたないことを特徴とする請求項１に記載の集
積回路素子。 - 【請求項３】 複数個の外部パワーサプライ信号を受信
する複数個のパワーサプライパッドをもち、前記複数個
の外部パワーサプライ信号のそれぞれは、前記複数個の
内部機能ロジック回路のそれぞれに提供されることを特
徴とする請求項２に記載の集積回路素子。 - 【請求項４】 前記内部パワー制御ロジック回路により
発生される前記パワーダウン信号は、前記複数個のパワ
ーサプライパッドに電気的に連結される外部パワースイ
ッチング回路に供給され、前記各パワーダウン信号の値
は、前記外部パワースイッチング回路がパワーを前記各
パワーサプライパッドのそれぞれに供給又は隔離するの
に影響を与えることを特徴とする請求項３に記載の集積
回路素子。 - 【請求項５】 前記外部パワースイッチング回路は、 前記パワーダウン信号に応答するパワートランジスタ制
御回路と、 前記パワートランジスタ制御回路に電気的に連結されて
前記外部パワーサプライ信号を発生する複数個のパワー
トランジスタと、 を含むことを特徴とする請求項４に記載の集積回路素
子。 - 【請求項６】 前記内部パワー制御ロジック回路は、各
アクチブモード再生信号を発生させる出力をもつアクチ
ブモード再生制御回路を含むことを特徴とする請求項２
に記載の集積回路素子。 - 【請求項７】 前記複数個の内部機能ロジック回路のそ
れぞれは、前記アクチブモード再生制御回路が発生する
各アクチブモード再生信号に応答することを特徴とする
請求項６に記載の集積回路素子。 - 【請求項８】 集積回路システムにおいて、 集積回路チップと、 前記集積回路チップに配列され、前記集積回路チップ内
部又は外部で発生するスリープモード命令により引き起
こされるパワー節約モード動作とアクチブモード動作と
をもつ内部機能ロジック回路と、 前記集積回路チップに配列され、前記スリープモード命
令に応答してパワーダウン信号を発生する内部パワー制
御ロジック回路と、 前記集積回路チップに拡張配列され、前記内部機能ロジ
ック回路に電気的に連結されるアクチブ/スリープモー
ドパワーサプライパッドと、 前記集積回路チップ外部に配列され、前記アクチブ/ス
リープモードパワーサプライパッドに電気的に連結さ
れ、前記内部パワー制御ロジック回路により発生させら
れる前記パワーダウン信号に応答して、パワーを前記ア
クチブ/スリープモードパワーサプライパッドに供給ま
たは隔離させるパワースイッチング回路と、を含むこと
を特徴とする集積回路システム。 - 【請求項９】 前記内部パワー制御ロジック回路は、ア
クチブモード動作をもち、パワー節約スリープモード動
作をもたないことを特徴とする請求項８に記載の集積回
路システム。 - 【請求項１０】 前記パワースイッチング回路は、 前記パワーダウン信号に応答するパワートランジスタ制
御回路と、 前記パワートランジスタ制御回路と前記アクチブ/スリ
ープモードパワーサプライパッドに電気的に連結される
パワートランジスタと、 を含むことを特徴とする請求項９に記載の集積回路シス
テム。 - 【請求項１１】 前記内部パワー制御ロジック回路は、
アクチブモード再生信号を発生させる出力をもつアクチ
ブモード再生制御回路を含むことを特徴とする請求項９
に記載の集積回路システム。 - 【請求項１２】 前記アクチブモード再生制御回路は、
エンドースリープ制御信号を発生し、前記内部パワー制
御ロジック回路は、前記エンドースリープ制御信号に応
答するパワーダウン制御回路を含むことを特徴とする請
求項１１に記載の集積回路システム。 - 【請求項１３】 前記パワーダウン制御回路は、前記エ
ンドースリープ制御信号とスリープ命令との入力をもつ
マスキング回路を含むことを特徴とする請求項１２に記
載の集積回路システム。 - 【請求項１４】 前記内部パワー制御ロジック回路は、
インタラプト信号に応答して、ウェークアップ信号を発
生するウェークアップロジック回路を含み、前記アクチ
ブモード再生制御回路は、前記ウェークアップ信号に対
し前記エンドースリープ制御信号の発生時間を測定する
タイマーを含むことを特徴とする請求項１３に記載の集
積回路システム。 - 【請求項１５】 前記パワーダウン制御回路は、前記ウ
ェークアップ信号に応答して前記パワーダウン信号をリ
セットすることを特徴とする請求項１４に記載の集積回
路システム。 - 【請求項１６】 前記パワースイッチング回路は、パワ
ーが前記アクチブ/スリープモードパワーサプライパッ
ドから隔離されたモードから、パワーが前記パワーダウ
ン信号のリセットに同期して前記アクチブ/スリープモ
ードパワーサプライパッドに供給されるモードへ、スイ
ッチすることを特徴とする請求項１５に記載の集積回路
システム。 - 【請求項１７】 集積回路素子において、 パワー節約モード動作とアクチブモード動作とをもち、
スリープモード命令を発生させる出力をもつ内部機能ロ
ジック回路と、 前記出力から発生される前記スリープモード命令に応答
して、前記素子の外部に提供されるパワーダウン信号を
発生する内部パワー制御ロジック回路とを含み、 前記パワーダウン信号は、前記アクチブ又はスリープモ
ード動作の間に前記素子の前記内部機能ロジック回路か
らパワーを隔離又は供給するように制御するために、前
記素子の外部に提供されることを特徴とする集積回路素
子。 - 【請求項１８】 集積回路素子を駆動する方法におい
て、 集積回路素子の外部にあるパワースイッチング回路がパ
ワーを第１及び第２機能ロジック回路に選択的に供給す
る間に各パワー供給モードで前記集積回路素子内にある
第１及び第２機能ロジック回路を駆動する段階と、 前記集積回路素子の外部又は内部で第１アクチブスリー
プモード命令を発生する段階と、 前記第１アクチブスリープモード命令信号に応答して、
第１アクチブパワーダウン信号を前記集積回路素子で前
記パワースイッチング回路に送信する段階と、 前記第１アクチブパワーダウン信号に応答して、パワー
が前記第１機能ロジック回路からは選択的に隔離されて
いるが、前記第２機能ロジック回路からは隔離されてい
ない間に、前記外部パワースイッチング回路を第１パワ
ー供給モードから第１パワー隔離モードにスイッチング
する段階と、 を含むことを特徴とする集積回路素子の駆動方法。 - 【請求項１９】 前記送信する段階は、前記第１スリー
プモード命令信号のリーディングエッジに同期して、前
記第１パワーダウン信号のリーディングエッジを発生す
る段階を含むことを特徴とする請求項１８に記載の集積
回路素子の駆動方法。 - 【請求項２０】 前記集積回路素子の外部又は内部でイ
ンタラプト信号を発生する段階をさらに含み、前記送信
段階は、前記インタラプト信号のリーディングエッジに
同期して、前記第１パワーダウン信号のトレーリングエ
ッジ（trailing edge）を発生することを特徴とする請
求項１８に記載の集積回路素子の駆動方法。 - 【請求項２１】 前記スイッチングする段階は、前記第
１パワーダウン信号のトレーリングエッジに同期して、
前記外部パワースイッチング回路を前記第１パワー隔離
モードから前記第１パワー供給モードに再びスイッチン
グすることを含む請求項１８に記載の集積回路素子の駆
動方法。 - 【請求項２２】 集積回路素子を駆動する方法におい
て、 集積回路素子の外部にあるパワースイッチング回路がパ
ワーを第１機能ロジック回路に選択的に供給する間にパ
ワー節約モードで前記集積回路素子内にある第１ロジッ
ク回路を駆動する段階と、 前記集積回路素子の外部又は内部で第１アクチブスリー
プモード命令を発生する段階と、 前記第１アクチブスリープモード命令信号に応答して、
第１アクチブパワーダウン信号を前記集積回路素子で前
記パワースイッチング回路に送信する段階と、 前記第１アクチブパワーダウン信号に応答して、パワー
が前記第１機能ロジック回路から選択的に隔離される間
に前記外部パワースイッチング回路を第１パワー供給モ
ードから第１パワー隔離モードにスイッチングする段階
と、 を含むことを特徴とする集積回路素子の駆動方法。 - 【請求項２３】 前記送信する段階は、前記第１スリー
プモード命令信号のリーディングエッジに同期して、前
記第１パワーダウン信号のリーディングエッジを発生す
る段階を含むことを特徴とする請求項２２に記載の集積
回路素子の駆動方法。 - 【請求項２４】 前記集積回路素子の外部又は内部でイ
ンタラプト信号を発生する段階をさらに含み、前記送信
段階は、前記インタラプト信号に同期して、前記第１パ
ワーダウン信号のトレーリングエッジを発生することを
含む請求項２２に記載の集積回路素子の駆動方法。 - 【請求項２５】 前記スイッチング段階は、前記第１パ
ワーダウン信号に同期して、前記外部パワースイッチン
グ回路を前記第１パワー隔離モードから前記第１パワー
供給モードに再びスイッチングすることを含む請求項２
４に記載の集積回路素子の駆動方法。 - 【請求項２６】 それぞれのアクチブ及びパワー節約ス
リープモード動作をもち、それぞれのスリープモード命
令が発生されるときにそれぞれの第１出力をもつ複数個
の内部機能ロジック回路と、 漏えい電流を最少化しようとする時、それぞれのアクチ
ブ及びスリープモード動作の間に前記各内部機能ロジッ
ク回路に提供されるパワーが供給維持されるように又は
遮断されるように制御するため、前記第１出力で発生さ
れた前記スリープモード命令に応答して、それぞれのパ
ワーダウン信号を発生し、これを前記素子外部に提供す
る内部パワー制御ロジック回路と、 を含むことを特徴とする集積回路素子。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US27879701P | 2001-03-26 | 2001-03-26 | |
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| US10/037290 | 2002-01-03 | ||
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|---|---|
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