JPH06311647A - ２電源インターフェース制御回路 - Google Patents
２電源インターフェース制御回路Info
- Publication number
- JPH06311647A JPH06311647A JP5093469A JP9346993A JPH06311647A JP H06311647 A JPH06311647 A JP H06311647A JP 5093469 A JP5093469 A JP 5093469A JP 9346993 A JP9346993 A JP 9346993A JP H06311647 A JPH06311647 A JP H06311647A
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- JP
- Japan
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- power supply
- vdd
- lsi
- control circuit
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Abstract
(57)【要約】
【目的】ＬＳＩと、Ｉ／Ｏ機能とメモリ機能とを備え異
る電源を利用して挿抜可能なロジック部を有するパーソ
ナルワークステーションのターミナルで、ロジック部抜
去時のＬＳＩ入力ラインのハイインピーダンス化を回避
する。 【構成】ＤＣ／ＤＣコンバータ（１）１はＬＳＩ５用の
ＶＣＣ電源、ＤＣ／ＤＣコンバータ（２）２はＶＤＤ電
源ロジック部６のＶＤＤ電源を発生する（ＶＣＣ〈ＶＤ
Ｄ）。電圧レベル調整回路７はプルアップ抵抗７１によ
って、双方向バスライン１０１でＶＤＤ電源ロジック部
６と接続されたＬＳＩ５の電位をＶＤＤレベルにもとづ
く状態にプルアップし、またプルダウン抵抗によってＶ
ＤＤ電源オフ時はプルダウンしてＬＳＩ入力ラインのハ
イインピーダンス化を回避する。
る電源を利用して挿抜可能なロジック部を有するパーソ
ナルワークステーションのターミナルで、ロジック部抜
去時のＬＳＩ入力ラインのハイインピーダンス化を回避
する。 【構成】ＤＣ／ＤＣコンバータ（１）１はＬＳＩ５用の
ＶＣＣ電源、ＤＣ／ＤＣコンバータ（２）２はＶＤＤ電
源ロジック部６のＶＤＤ電源を発生する（ＶＣＣ〈ＶＤ
Ｄ）。電圧レベル調整回路７はプルアップ抵抗７１によ
って、双方向バスライン１０１でＶＤＤ電源ロジック部
６と接続されたＬＳＩ５の電位をＶＤＤレベルにもとづ
く状態にプルアップし、またプルダウン抵抗によってＶ
ＤＤ電源オフ時はプルダウンしてＬＳＩ入力ラインのハ
イインピーダンス化を回避する。
Description
【０００１】
【産業上の利用分野】本発明は２電源インターフェース
制御回路に関し、特に同一電源で駆動するＬＳＩおよび
ＣＰＵを有し、別電源によるＩ／Ｏ機能およびメモリ機
能を有する挿抜可能なロジック部を備えたパーソナルワ
ークステーションのターミナル（以下単にターミナルと
呼ぶ）の２電源の混用状態でのロジック部抜去時のＬＳ
Ｉ入力ラインのハイインピーダンス状態の発生を回避す
るインターフェースをとる２電源インターフェース制御
回路に関する。
制御回路に関し、特に同一電源で駆動するＬＳＩおよび
ＣＰＵを有し、別電源によるＩ／Ｏ機能およびメモリ機
能を有する挿抜可能なロジック部を備えたパーソナルワ
ークステーションのターミナル（以下単にターミナルと
呼ぶ）の２電源の混用状態でのロジック部抜去時のＬＳ
Ｉ入力ラインのハイインピーダンス状態の発生を回避す
るインターフェースをとる２電源インターフェース制御
回路に関する。
【０００２】
【従来の技術】従来のこの種の２電源利用のターミナル
においては、挿抜可能な別電源利用のロジック部が抜去
されたときにＬＳＩに及ぼすハイインピーダンス化の影
響を回避するインターフェース制御を行なう回路は装備
されておらず、この影響に対する配慮としてはユーザに
対する内蔵ソフトウェアによる警告の可視表示に留まっ
ていた。
においては、挿抜可能な別電源利用のロジック部が抜去
されたときにＬＳＩに及ぼすハイインピーダンス化の影
響を回避するインターフェース制御を行なう回路は装備
されておらず、この影響に対する配慮としてはユーザに
対する内蔵ソフトウェアによる警告の可視表示に留まっ
ていた。
【０００３】なお従来のターミナルは、３Ｖもしくは
３．３Ｖを電源とするＬＳＩとターミナルの全体制御を
行なうＣＰＵとを有し、さらに基本的Ｉ／Ｏ機能とＭＯ
ＤＥＭ機能を含むその拡大機能および基本的メモリ機能
とその拡大機能を提供するロジック部は、前述した３Ｖ
もしくは３．３Ｖとは異る５Ｖを電源とするものが圧倒
的に多く、この挿抜可能なロジック部抜去時のＬＳＩに
対する影響回避の配慮が必要であった。
３．３Ｖを電源とするＬＳＩとターミナルの全体制御を
行なうＣＰＵとを有し、さらに基本的Ｉ／Ｏ機能とＭＯ
ＤＥＭ機能を含むその拡大機能および基本的メモリ機能
とその拡大機能を提供するロジック部は、前述した３Ｖ
もしくは３．３Ｖとは異る５Ｖを電源とするものが圧倒
的に多く、この挿抜可能なロジック部抜去時のＬＳＩに
対する影響回避の配慮が必要であった。
【０００４】
【発明が解決しようとする課題】従来のこの種のターミ
ナルにおいては、別電源利用のロジック部が装着されて
いない時のＬＳＩ入力回路のハイインピーダンス化によ
るラッチアップでＬＳＩを破壊する恐れに対しては内蔵
ソフトウェアによる警告の可視表示に留り、従ってＬＳ
Ｉの破壊を根本的に回避することは不可能であるという
問題点があった。
ナルにおいては、別電源利用のロジック部が装着されて
いない時のＬＳＩ入力回路のハイインピーダンス化によ
るラッチアップでＬＳＩを破壊する恐れに対しては内蔵
ソフトウェアによる警告の可視表示に留り、従ってＬＳ
Ｉの破壊を根本的に回避することは不可能であるという
問題点があった。
【０００５】本発明の目的は上述した問題点を解決し、
ロジック部の抜去時にあってもＬＳＩの破壊を根本的に
回避しうる２電源インターフェース制御回路を提供する
ことにある。
ロジック部の抜去時にあってもＬＳＩの破壊を根本的に
回避しうる２電源インターフェース制御回路を提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明の回路は、パーソ
ナルワークステーションのターミナルの含むＬＳＩの電
源とするＶＣＣと、前記ターミナルのＩ／Ｏ機能および
メモリ機能を有し前記ターミナルに挿抜可能かつ前記Ｌ
ＳＩの入力側と双方向バスラインを介して接続されるＶ
ＤＤ電源ロジック部の電源とするＶＤＤとの２電源の混
用における前記ＬＳＩの入力ハイインピーダンス状態の
生起を回避するように前記２電源のインターフェースを
とる２電源インターフェース制御回路であって、前記Ｖ
ＣＣを生成する第一のＤＣ／ＤＣコンバータと、外部か
ら受ける電源制御信号の制御のもとに前記ＶＤＤを生成
する第二のＤＣ／ＤＣコンバータと、前記ＬＳＩととも
に前記ＶＣＣを受けて動作するＣＰＵと、前記ＬＳＩと
ともに前記ＶＣＣを受け前記ＣＰＵの制御のもとに前記
電源制御信号を発生して前記第二のＤＣ／ＤＣコンバー
タに供給するＶＤＤ電源制御回路と、前記第二のＤＣ／
ＤＣコンバータの生成する前記ＶＤＤを受けプルアップ
抵抗により前記ＶＤＤ投入時の前記ＬＳＩの出力レベル
を前記ＶＤＤ電源ロジック部の入力電圧レベルに引き上
げるとともに前記ＶＤＤがオフの状態ではプルダウン抵
抗によって前記双方向バスラインのハイインピーダンス
化を抑止する電圧レベル調整部とを備える。
ナルワークステーションのターミナルの含むＬＳＩの電
源とするＶＣＣと、前記ターミナルのＩ／Ｏ機能および
メモリ機能を有し前記ターミナルに挿抜可能かつ前記Ｌ
ＳＩの入力側と双方向バスラインを介して接続されるＶ
ＤＤ電源ロジック部の電源とするＶＤＤとの２電源の混
用における前記ＬＳＩの入力ハイインピーダンス状態の
生起を回避するように前記２電源のインターフェースを
とる２電源インターフェース制御回路であって、前記Ｖ
ＣＣを生成する第一のＤＣ／ＤＣコンバータと、外部か
ら受ける電源制御信号の制御のもとに前記ＶＤＤを生成
する第二のＤＣ／ＤＣコンバータと、前記ＬＳＩととも
に前記ＶＣＣを受けて動作するＣＰＵと、前記ＬＳＩと
ともに前記ＶＣＣを受け前記ＣＰＵの制御のもとに前記
電源制御信号を発生して前記第二のＤＣ／ＤＣコンバー
タに供給するＶＤＤ電源制御回路と、前記第二のＤＣ／
ＤＣコンバータの生成する前記ＶＤＤを受けプルアップ
抵抗により前記ＶＤＤ投入時の前記ＬＳＩの出力レベル
を前記ＶＤＤ電源ロジック部の入力電圧レベルに引き上
げるとともに前記ＶＤＤがオフの状態ではプルダウン抵
抗によって前記双方向バスラインのハイインピーダンス
化を抑止する電圧レベル調整部とを備える。
【０００７】また本発明の回路は、前記ＶＤＤ電源制御
回路が、前記ＣＰＵから受ける電源オン／オフ制御用の
指令を解読して前記電源制御信号をアクティブもしくは
インアクティブとし前記第二のＤＣ／ＤＣコンバータに
供給して出力のオン／オフを制御するものとした構成を
有する。
回路が、前記ＣＰＵから受ける電源オン／オフ制御用の
指令を解読して前記電源制御信号をアクティブもしくは
インアクティブとし前記第二のＤＣ／ＤＣコンバータに
供給して出力のオン／オフを制御するものとした構成を
有する。
【０００８】また本発明の回路は、前記ＬＳＩが、前記
ＶＣＣとＶＤＤとを投入した場合にハイレベルをとる転
送方向制御信号と前記ＬＳＩの送出する信号群とを入力
し、これら２つの入力がいずれもハイレベルのとき前記
双方向バスラインをロウレベルとし、前記信号群がロウ
レベルのときは前記双方向バスラインをハイレベルとす
るＩ／Ｏバッファを有するものとした構成を有する。
ＶＣＣとＶＤＤとを投入した場合にハイレベルをとる転
送方向制御信号と前記ＬＳＩの送出する信号群とを入力
し、これら２つの入力がいずれもハイレベルのとき前記
双方向バスラインをロウレベルとし、前記信号群がロウ
レベルのときは前記双方向バスラインをハイレベルとす
るＩ／Ｏバッファを有するものとした構成を有する。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の構成図である。図１の２
電源インターフェース制御回路は、ＶＣＣを発生する第
一のＤＣ／ＤＣコンバータとしてのＤＣ／ＤＣコンバー
タ（１）１と、ＶＤＤを発生する第二のＤＣ／ＤＣコン
バータとしてのＤＣ／ＤＣコンバータ（２）２と、プロ
グラムを内蔵し全体動作を制御するＣＰＵ３と、ＣＰＵ
３の制御のもとにＤＣ／ＤＣコンバータ（２）２の出力
のオン／オフを制御するＶＤＤ電源制御回路４と、ＬＳ
Ｉ５と、ＬＳＩ５の入力側の双方向性バスライン１０１
を介して接続するＩ／Ｏ機能およびメモリ機能を備えた
ＶＤＤ電源ロジック部６と、ＶＤＤを電源としプルアッ
プ抵抗７１とプルダウン抵抗７２とによりＶＤＤ電源ロ
ジック部６抜去時の双方向バスライン１０１のレベルを
適宜設定してＬＳＩ５の破壊を回避させる電圧レベル調
整部７とを備える。
る。図１は本発明の一実施例の構成図である。図１の２
電源インターフェース制御回路は、ＶＣＣを発生する第
一のＤＣ／ＤＣコンバータとしてのＤＣ／ＤＣコンバー
タ（１）１と、ＶＤＤを発生する第二のＤＣ／ＤＣコン
バータとしてのＤＣ／ＤＣコンバータ（２）２と、プロ
グラムを内蔵し全体動作を制御するＣＰＵ３と、ＣＰＵ
３の制御のもとにＤＣ／ＤＣコンバータ（２）２の出力
のオン／オフを制御するＶＤＤ電源制御回路４と、ＬＳ
Ｉ５と、ＬＳＩ５の入力側の双方向性バスライン１０１
を介して接続するＩ／Ｏ機能およびメモリ機能を備えた
ＶＤＤ電源ロジック部６と、ＶＤＤを電源としプルアッ
プ抵抗７１とプルダウン抵抗７２とによりＶＤＤ電源ロ
ジック部６抜去時の双方向バスライン１０１のレベルを
適宜設定してＬＳＩ５の破壊を回避させる電圧レベル調
整部７とを備える。
【００１０】次に、本実施例におけるＶＣＣ、ＶＤＤ電
源の投入時および断時の動作について説明する。
源の投入時および断時の動作について説明する。
【００１１】ＤＣ／ＤＣコンバータ（１）１が動作する
ことによってＶＣＣ電源が投入され、これを受けるＬＳ
Ｉ５、ＣＰＵ３およびＶＤＤ電源制御回路４が起動す
る。ＶＤＤ電源制御回路４は、ＣＰＵ３から送信される
信号によってＤＣ／ＤＣコンバータ（２）２の出力をオ
ン／オフ制御する電源制御信号１０５がアクティブとな
る。ＣＰＵ３からはデータ１０２、アドレス／コマンド
１０３およびクロック１０４がＶＤＤ電源制御回路４に
供給される。
ことによってＶＣＣ電源が投入され、これを受けるＬＳ
Ｉ５、ＣＰＵ３およびＶＤＤ電源制御回路４が起動す
る。ＶＤＤ電源制御回路４は、ＣＰＵ３から送信される
信号によってＤＣ／ＤＣコンバータ（２）２の出力をオ
ン／オフ制御する電源制御信号１０５がアクティブとな
る。ＣＰＵ３からはデータ１０２、アドレス／コマンド
１０３およびクロック１０４がＶＤＤ電源制御回路４に
供給される。
【００１２】ＤＣ／ＤＣコンバータ（２）２は、ＶＤＤ
電源制御回路４から送信される電源制御信号１０５によ
ってＶＤＤ電源を出力し、電圧レベル調整部７を介して
ＶＤＤ電源ロジック部６に電源電圧を供給する。ＶＤＤ
電源が投入されることにより、電圧レベル調整部７のプ
ルアップ抵抗７１により、ＬＳＩ５から出力されるＶＣ
Ｃレベルの出力レベルを後述する内蔵Ｉ／Ｏバッファに
よりＶＤＤ電源ロジック部６のハイレベル入力電圧に必
要な電圧レベルに引き上げる。プルアップ抵抗７１とプ
ルダウン抵抗７２の定数Ｒ１とＲ２とはＶＤＤ電源ロジ
ック部６のハイレベル入力電圧ＶＩＨが次式を満足する
値に設定する。
電源制御回路４から送信される電源制御信号１０５によ
ってＶＤＤ電源を出力し、電圧レベル調整部７を介して
ＶＤＤ電源ロジック部６に電源電圧を供給する。ＶＤＤ
電源が投入されることにより、電圧レベル調整部７のプ
ルアップ抵抗７１により、ＬＳＩ５から出力されるＶＣ
Ｃレベルの出力レベルを後述する内蔵Ｉ／Ｏバッファに
よりＶＤＤ電源ロジック部６のハイレベル入力電圧に必
要な電圧レベルに引き上げる。プルアップ抵抗７１とプ
ルダウン抵抗７２の定数Ｒ１とＲ２とはＶＤＤ電源ロジ
ック部６のハイレベル入力電圧ＶＩＨが次式を満足する
値に設定する。
【００１３】 ＶＩＨ 〈〈 ＶＤＤ・Ｒ１／（Ｒ１＋Ｒ２） 以上によりＬＳＩ５からＶＤＤ電源ロジック部６に供給
する信号ラインのインターフェースレベルの調整を行
い、ＶＤＤ電源ロジック部６が抜去されて接続されず、
かつＶＣＣ電源が投入されている場合に生起するＬＳＩ
５のハイインピーダンスによるラッチアップ現象を防止
する。
する信号ラインのインターフェースレベルの調整を行
い、ＶＤＤ電源ロジック部６が抜去されて接続されず、
かつＶＣＣ電源が投入されている場合に生起するＬＳＩ
５のハイインピーダンスによるラッチアップ現象を防止
する。
【００１４】次に、ＶＤＤ電源制御回路４がＣＰＵ３か
ら送信される信号によって電源制御信号１０５をインア
クティブとし、ＤＣ／ＤＣコンバータ（２）２がオフ状
態となりＶＣＣ電源が投入された状態でＶＤＤ電源が供
給されなくなった場合について述べる。
ら送信される信号によって電源制御信号１０５をインア
クティブとし、ＤＣ／ＤＣコンバータ（２）２がオフ状
態となりＶＣＣ電源が投入された状態でＶＤＤ電源が供
給されなくなった場合について述べる。
【００１５】ＶＤＤがオフ状態となることによって、電
圧レベル調整部７のプルアップ抵抗７１によるプルアッ
プ作用はなくなり、代ってプルダウン抵抗７２が作用す
ることになる。このプルダウン抵抗７２により、ＬＳＩ
５の双方向バスライン１０１およびＶＤＤ電源ロジック
部６の入力バスラインのハイインピーダンス状態の発生
を抑止することができる。
圧レベル調整部７のプルアップ抵抗７１によるプルアッ
プ作用はなくなり、代ってプルダウン抵抗７２が作用す
ることになる。このプルダウン抵抗７２により、ＬＳＩ
５の双方向バスライン１０１およびＶＤＤ電源ロジック
部６の入力バスラインのハイインピーダンス状態の発生
を抑止することができる。
【００１６】図２は図１のＶＤＤ電源制御回路４の構成
図である。ＶＤＤ電源制御回路は、デコード回路４１
と、ＡＮＤゲート４２と、フリップフロップ４３とを有
し、ＣＰＵ３から所定のＩ／Ｏコマンドが発行されると
デコード回路４１によりそのコマンドを解読し、フリッ
プフロップ４３に対し制御パルスがＡＮＤゲート４２を
介して出力される。この制御パルスによりフリップフロ
ップ４３の出力が設定される。この出力は電源制御信号
１０５としてＤＣ／ＤＣコンバータ（２）２に供給され
ＶＤＤのオン／オフ制御を行う。
図である。ＶＤＤ電源制御回路は、デコード回路４１
と、ＡＮＤゲート４２と、フリップフロップ４３とを有
し、ＣＰＵ３から所定のＩ／Ｏコマンドが発行されると
デコード回路４１によりそのコマンドを解読し、フリッ
プフロップ４３に対し制御パルスがＡＮＤゲート４２を
介して出力される。この制御パルスによりフリップフロ
ップ４３の出力が設定される。この出力は電源制御信号
１０５としてＤＣ／ＤＣコンバータ（２）２に供給され
ＶＤＤのオン／オフ制御を行う。
【００１７】図３は図１のＬＳＩ５の内蔵Ｉ／Ｏバッフ
ァを電圧レベル調整部６と併記して示す構成図である。
双方向バスライン１０１と出力バスライン１０６の構成
はオープンドレインとなっており、ＶＣＣ電源およびＶ
ＤＤ電源が投入されセレクタ５１に入力する転送方向制
御信号がハイレベルで出力状態にある時、信号群Ａの信
号がハイレベルの時はＦＥＴ５２がオンとなり、ルート
Ａの経路で電流が流れてＬＳＩ５の双方向バスライン１
０１と出力バスライン１０６とはロウレベルに設定され
る。また、信号群Ａの信号がロウレベルの時はＦＥＴ５
２がオフとなり、ルートＢの経路で電流が流れＬＳＩ５
の双方向バスライン１０１と入出力バスライン１０６と
はハイレベルとなる。なお、バッファ５３はＬＳＩの本
体回路に対するバッファとして動作する。またＶＣＣ電
源が投入されてＶＤＤ電源は投入されない時は、双方向
バスライン１０１のプルダウン抵抗７２が作用し、ＬＳ
Ｉ５に対する入力ハイインピーダンス状態を回避する。
ァを電圧レベル調整部６と併記して示す構成図である。
双方向バスライン１０１と出力バスライン１０６の構成
はオープンドレインとなっており、ＶＣＣ電源およびＶ
ＤＤ電源が投入されセレクタ５１に入力する転送方向制
御信号がハイレベルで出力状態にある時、信号群Ａの信
号がハイレベルの時はＦＥＴ５２がオンとなり、ルート
Ａの経路で電流が流れてＬＳＩ５の双方向バスライン１
０１と出力バスライン１０６とはロウレベルに設定され
る。また、信号群Ａの信号がロウレベルの時はＦＥＴ５
２がオフとなり、ルートＢの経路で電流が流れＬＳＩ５
の双方向バスライン１０１と入出力バスライン１０６と
はハイレベルとなる。なお、バッファ５３はＬＳＩの本
体回路に対するバッファとして動作する。またＶＣＣ電
源が投入されてＶＤＤ電源は投入されない時は、双方向
バスライン１０１のプルダウン抵抗７２が作用し、ＬＳ
Ｉ５に対する入力ハイインピーダンス状態を回避する。
【００１８】このようにして、ＶＤＤ電源ロジック部６
の抜去によるＬＳＩ５の出力ラインのハイインピーダン
ス化を容易かつ確実に回避することができる。
の抜去によるＬＳＩ５の出力ラインのハイインピーダン
ス化を容易かつ確実に回避することができる。
【００１９】
【発明の効果】以上説明したように本発明は、ＬＳＩ用
電源と挿抜可能なロジック部との相異る２電源を有する
ターミナルのＣＰＵから所定のＩ／Ｏコマンドを発行す
ることによって、ロジック部抜去時のＬＳＩ入出力ライ
ンの電圧レベルの制御を行い入力のハイインピーダンス
化を回避してＬＳＩの破壊を防止することができる効果
がある。
電源と挿抜可能なロジック部との相異る２電源を有する
ターミナルのＣＰＵから所定のＩ／Ｏコマンドを発行す
ることによって、ロジック部抜去時のＬＳＩ入出力ライ
ンの電圧レベルの制御を行い入力のハイインピーダンス
化を回避してＬＳＩの破壊を防止することができる効果
がある。
【図面の簡単な説明】
【図１】本発明の一実施例の構成図である。
【図２】図１のＶＤＤ電源制御回路４の構成図である。
【図３】図１のＬＳＩ内蔵のＩ／Ｏバッファの構成図で
ある。
ある。
１ ＤＣ／ＤＣコンバータ（１） ２ ＤＣ／ＤＣコンバータ（２） ３ ＣＰＵ ５ ＬＳＩ ６ ＶＤＤ電源ロジック部 ７ 電圧レベル調整部
Claims (3)
- 【請求項１】 パーソナルワークステーションのターミ
ナルの含むＬＳＩの電源とするＶＣＣと、前記ターミナ
ルのＩ／Ｏ機能およびメモリ機能を有し前記ターミナル
に挿抜可能かつ前記ＬＳＩの入力側と双方向バスライン
を介して接続されるＶＤＤ電源ロジック部の電源とする
ＶＤＤとの２電源の混用における前記ＬＳＩの入力ハイ
インピーダンス状態の生起を回避するように前記２電源
のインターフェースをとる２電源インターフェース制御
回路であって、前記ＶＣＣを生成する第一のＤＣ／ＤＣ
コンバータと、外部から受ける電源制御信号の制御のも
とに前記ＶＤＤを生成する第二のＤＣ／ＤＣコンバータ
と、前記ＬＳＩとともに前記ＶＣＣを受けて動作するＣ
ＰＵと、前記ＬＳＩとともに前記ＶＣＣを受け前記ＣＰ
Ｕの制御のもとに前記電源制御信号を発生して前記第二
のＤＣ／ＤＣコンバータに供給するＶＤＤ電源制御回路
と、前記第二のＤＣ／ＤＣコンバータの生成する前記Ｖ
ＤＤを受けプルアップ抵抗により前記ＶＤＤ投入時の前
記ＬＳＩの出力レベルを前記ＶＤＤ電源ロジック部の入
力電圧レベルに引き上げるとともに前記ＶＤＤがオフの
状態ではプルダウン抵抗によって前記双方向バスライン
のハイインピーダンス化を抑止する電圧レベル調整部と
を備えることを特徴とする２電源インターフェース制御
回路。 - 【請求項２】 前記ＶＤＤ電源制御回路が、前記ＣＰＵ
から受ける電源オン／オフ制御用の指令を解読して前記
電源制御信号をアクティブもしくはインアクティブとし
前記第二のＤＣ／ＤＣコンバータに供給して出力のオン
／オフを制御するものであることを特徴とする請求項１
記載の２電源インターフェース制御回路。 - 【請求項３】 前記ＬＳＩが、前記ＶＣＣとＶＤＤとを
投入した場合にハイレベルをとる転送方向制御信号と前
記ＬＳＩの送出する信号群とを入力し、これら２つの入
力がいずれもハイレベルのとき前記双方向バスラインを
ロウレベルとし、前記信号群がロウレベルのときは前記
双方向バスラインをハイレベルとするＩ／Ｏバッファを
有するものであることを特徴とする請求項１記載の２電
源インターフェース制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5093469A JPH06311647A (ja) | 1993-04-21 | 1993-04-21 | ２電源インターフェース制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5093469A JPH06311647A (ja) | 1993-04-21 | 1993-04-21 | ２電源インターフェース制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06311647A true JPH06311647A (ja) | 1994-11-04 |
Family
ID=14083204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5093469A Withdrawn JPH06311647A (ja) | 1993-04-21 | 1993-04-21 | ２電源インターフェース制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06311647A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868073A (en) * | 1987-05-19 | 1989-09-19 | Yanmar Diesel Engine Co., Ltd. | Highly active catalyst and highly active electrode made of this catalyst |
| JP2002023863A (ja) * | 2000-07-03 | 2002-01-25 | Techno Collage:Kk | 電源電圧制御回路 |
-
1993
- 1993-04-21 JP JP5093469A patent/JPH06311647A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868073A (en) * | 1987-05-19 | 1989-09-19 | Yanmar Diesel Engine Co., Ltd. | Highly active catalyst and highly active electrode made of this catalyst |
| JP2002023863A (ja) * | 2000-07-03 | 2002-01-25 | Techno Collage:Kk | 電源電圧制御回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |