JP2003015158A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 195
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 146
- 239000000758 substrate Substances 0.000 claims abstract description 474
- 238000005530 etching Methods 0.000 claims abstract description 169
- 239000002184 metal Substances 0.000 claims abstract description 85
- 229910052751 metal Inorganic materials 0.000 claims abstract description 85
- 238000000034 method Methods 0.000 claims abstract description 66
- 239000010409 thin film Substances 0.000 claims abstract description 31
- 239000010408 film Substances 0.000 claims description 158
- 239000004065 semiconductor Substances 0.000 claims description 36
- 239000000470 constituent Substances 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 330
- 239000011159 matrix material Substances 0.000 description 145
- 229910021417 amorphous silicon Inorganic materials 0.000 description 49
- 239000010953 base metal Substances 0.000 description 47
- 238000002161 passivation Methods 0.000 description 45
- 238000001312 dry etching Methods 0.000 description 34
- 238000000206 photolithography Methods 0.000 description 34
- 230000002265 prevention Effects 0.000 description 33
- 238000001039 wet etching Methods 0.000 description 24
- 229910003437 indium oxide Inorganic materials 0.000 description 19
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 19
- 229910052804 chromium Inorganic materials 0.000 description 15
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 10
- 239000011521 glass Substances 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 8
- 229910052750 molybdenum Inorganic materials 0.000 description 7
- 230000003746 surface roughness Effects 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 238000005488 sandblasting Methods 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 101000854908 Homo sapiens WD repeat-containing protein 11 Proteins 0.000 description 1
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000004983 Polymer Dispersed Liquid Crystal Substances 0.000 description 1
- 229910052774 Proactinium Inorganic materials 0.000 description 1
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 description 1
- 101001094026 Synechocystis sp. (strain PCC 6803 / Kazusa) Phasin PhaP Proteins 0.000 description 1
- 102100020705 WD repeat-containing protein 11 Human genes 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000003098 cholesteric effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000004815 dispersion polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
- G02F1/133553—Reflecting elements
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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Abstract
(57)【要約】
【課題】ＰＲ工程を削減しても良好な表示性能を発揮す
る液晶表示装置及びその製造方法を提供すること。 【解決手段】絶縁性基板上に薄膜トランジスタ及び反射
板を有する第１の基板を有する液晶表示装置の製造方法
において、前記絶縁性基板上に形成された金属層上にエ
ッチングマスクを形成し、エッチングマスクを用いて金
属層をエッチングすることにより薄膜トランジスタの構
成部分及び突起部を形成し、エッチングマスクのみをリ
フローすることにより絶縁性基板の表面の一部を露出さ
せつつ薄膜トランジスタの構成部分及び突起部の露出面
ないしその近傍の前記絶縁性基板の表面を前記エッチン
グマスクで覆い、エッチングマスクを用いて絶縁性基板
の露出する領域に陥没部を形成し、突起部及び陥没部上
に反射板を形成する。
る液晶表示装置及びその製造方法を提供すること。 【解決手段】絶縁性基板上に薄膜トランジスタ及び反射
板を有する第１の基板を有する液晶表示装置の製造方法
において、前記絶縁性基板上に形成された金属層上にエ
ッチングマスクを形成し、エッチングマスクを用いて金
属層をエッチングすることにより薄膜トランジスタの構
成部分及び突起部を形成し、エッチングマスクのみをリ
フローすることにより絶縁性基板の表面の一部を露出さ
せつつ薄膜トランジスタの構成部分及び突起部の露出面
ないしその近傍の前記絶縁性基板の表面を前記エッチン
グマスクで覆い、エッチングマスクを用いて絶縁性基板
の露出する領域に陥没部を形成し、突起部及び陥没部上
に反射板を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、反射型又は半透過
型パネルを有する液晶表示装置の製造方法に関し、特
に、工程を簡略化しても良好な表示機能を有する液晶表
示装置の製造方法に関する。
型パネルを有する液晶表示装置の製造方法に関し、特
に、工程を簡略化しても良好な表示機能を有する液晶表
示装置の製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタ等のアクティブ素子を
用いた液晶表示装置は、薄型で軽量という特徴を有し、
高画質のフラットパネルディスプレイとして利用されて
いる。液晶表示装置は、低価格化を実現するために製造
工程の簡略化の検討が進められている。
用いた液晶表示装置は、薄型で軽量という特徴を有し、
高画質のフラットパネルディスプレイとして利用されて
いる。液晶表示装置は、低価格化を実現するために製造
工程の簡略化の検討が進められている。
【０００３】液晶表示装置は、携帯端末用の表示装置と
して利用されており、主に反射型・半透過型の液晶表示
装置が用いられている。
して利用されており、主に反射型・半透過型の液晶表示
装置が用いられている。
【０００４】このうち、反射型液晶表示装置は、外部か
ら入射した光を装置内部に備えられた反射板で反射さ
せ、この反射光を表示光源として利用することで、光源
にバックライトを不要としている（図３参照）。その結
果、反射型液晶表示装置は、透過型液晶表示装置よりも
低消費電力化、薄型化、軽量化を達成するのに有効であ
る。
ら入射した光を装置内部に備えられた反射板で反射さ
せ、この反射光を表示光源として利用することで、光源
にバックライトを不要としている（図３参照）。その結
果、反射型液晶表示装置は、透過型液晶表示装置よりも
低消費電力化、薄型化、軽量化を達成するのに有効であ
る。
【０００５】一方、半透過型液晶表示装置は、外光が弱
い時にも有効に表示させるため、外光を反射板により反
射させた反射光を利用して反射表示を行なうとともに、
反射板の一部に開口された開口部からバックライトを透
過させた透過光を利用して透過表示を行なう（図２参
照）。
い時にも有効に表示させるため、外光を反射板により反
射させた反射光を利用して反射表示を行なうとともに、
反射板の一部に開口された開口部からバックライトを透
過させた透過光を利用して透過表示を行なう（図２参
照）。
【０００６】液晶表示装置の基本構造は、ＴＮ（ツイス
テッドネマティック）方式、一枚偏光板方式、ＳＴＮ
（スーパーツイステッドネマティック）方式、ＧＨ（ゲ
ストホスト）方式、ＰＤＬＣ（高分子分散）方式、コレ
ステリック方式等を用いた液晶と、これをスイッチング
するための素子と、液晶セル内部あるいは外部に設けた
反射板と、透明電極と、からなる。
テッドネマティック）方式、一枚偏光板方式、ＳＴＮ
（スーパーツイステッドネマティック）方式、ＧＨ（ゲ
ストホスト）方式、ＰＤＬＣ（高分子分散）方式、コレ
ステリック方式等を用いた液晶と、これをスイッチング
するための素子と、液晶セル内部あるいは外部に設けた
反射板と、透明電極と、からなる。
【０００７】反射板は、画素電極として使用するほか、
広い角度からの入射光に対し表示画面に垂直な方向へ散
乱する光の強度を増加させるのに有効であり、より明る
い表示を得ることができる。また、表面が凹凸になった
パッシベーション膜上に反射膜を覆い、反射面を凹凸に
形成することで、良好な反射特性を得ることができる。
反射面を凹凸に形成する方法の従来の一例として、特開
平１０−３１９４２２号公報を参照されたい。
広い角度からの入射光に対し表示画面に垂直な方向へ散
乱する光の強度を増加させるのに有効であり、より明る
い表示を得ることができる。また、表面が凹凸になった
パッシベーション膜上に反射膜を覆い、反射面を凹凸に
形成することで、良好な反射特性を得ることができる。
反射面を凹凸に形成する方法の従来の一例として、特開
平１０−３１９４２２号公報を参照されたい。
【０００８】透明電極（ＩＴＯ:Indium Tin Oxide等）
は、画素電極として使用するほか、半透過型液晶表示装
置における画面の高精細化や開口率を高めるため、ドレ
イン層と層分離して最上層に形成する方法が用いられ
る。また、透明電極は、Ａｌを含む金属からなる反射板
の表面におけるヒロックの発生を防止するため、反射板
の表面に形成することがある。また、透明電極は、半透
過型液晶表示装置における反射板のバックライトを透過
させる開口部においても画素電極として機能させるため
に用いられる。さらに、透明電極は、ドレインバスライ
ンとこれと分離したドレイン電極とを電気的に接続させ
る配線として用いられることがある。
は、画素電極として使用するほか、半透過型液晶表示装
置における画面の高精細化や開口率を高めるため、ドレ
イン層と層分離して最上層に形成する方法が用いられ
る。また、透明電極は、Ａｌを含む金属からなる反射板
の表面におけるヒロックの発生を防止するため、反射板
の表面に形成することがある。また、透明電極は、半透
過型液晶表示装置における反射板のバックライトを透過
させる開口部においても画素電極として機能させるため
に用いられる。さらに、透明電極は、ドレインバスライ
ンとこれと分離したドレイン電極とを電気的に接続させ
る配線として用いられることがある。
【０００９】一般にＴＮ方式のアクティブマトリクス基
板は、互いに直交する方向に延在するゲート配線及びド
レイン配線と、これらの配線で囲まれた領域に形成され
る反射板もしくは透明電極と、ゲート配線とドレイン配
線の交差部近傍に形成される薄膜トランジスタ（ＴＦ
Ｔ）とから構成され、ＴＦＴの表面には性能を確保する
ためのチャネル保護膜が形成される。このアクティブマ
トリクス基板のＴＦＴ及び反射板もしくは透明電極上に
は液晶を所定の方向に配列させる配光膜が形成され、配
向膜、共通電極（透明電極）、カラーフィルタ、等が形
成された対向基板との間に液晶が封入され液晶表示装置
が形成される。
板は、互いに直交する方向に延在するゲート配線及びド
レイン配線と、これらの配線で囲まれた領域に形成され
る反射板もしくは透明電極と、ゲート配線とドレイン配
線の交差部近傍に形成される薄膜トランジスタ（ＴＦ
Ｔ）とから構成され、ＴＦＴの表面には性能を確保する
ためのチャネル保護膜が形成される。このアクティブマ
トリクス基板のＴＦＴ及び反射板もしくは透明電極上に
は液晶を所定の方向に配列させる配光膜が形成され、配
向膜、共通電極（透明電極）、カラーフィルタ、等が形
成された対向基板との間に液晶が封入され液晶表示装置
が形成される。
【００１０】従来技術の液晶表示装置の製造方法とし
て、特開平１０−３１９４２２号公報記載の発明につい
て説明する。図８１及び図８２は、従来の一例に係る反
射型液晶表示装置用のアクティブマトリクス基板の製造
工程を模式的に示した工程断面図である。
て、特開平１０−３１９４２２号公報記載の発明につい
て説明する。図８１及び図８２は、従来の一例に係る反
射型液晶表示装置用のアクティブマトリクス基板の製造
工程を模式的に示した工程断面図である。
【００１１】このようなアクティブマトリクス基板は、
まず、図８１（ａ）に示すように、透明絶縁性基板１０
１上にＣｒ等のゲート電極層を堆積し、第１のマスクを
用いて、露出したＣｒをエッチングして走査線となるゲ
ートバスライン１０２、ゲート電極１０３を形成する。
まず、図８１（ａ）に示すように、透明絶縁性基板１０
１上にＣｒ等のゲート電極層を堆積し、第１のマスクを
用いて、露出したＣｒをエッチングして走査線となるゲ
ートバスライン１０２、ゲート電極１０３を形成する。
【００１２】次に、図８１（ｂ）に示すように、ＳｉＮ
ｘからなるゲート絶縁膜１０５、ａ−Ｓｉ膜１０７ａ、
オーミック接触層となるｎ+型ａ−Ｓｉ膜１０７ｂの順
に連続して堆積した後、第２のマスクを用いて、不要な
ａ−Ｓｉ層１０７ａ及びｎ+型ａ−Ｓｉ膜１０７ｂを選
択的にエッチングし、アイランドを形成する。
ｘからなるゲート絶縁膜１０５、ａ−Ｓｉ膜１０７ａ、
オーミック接触層となるｎ+型ａ−Ｓｉ膜１０７ｂの順
に連続して堆積した後、第２のマスクを用いて、不要な
ａ−Ｓｉ層１０７ａ及びｎ+型ａ−Ｓｉ膜１０７ｂを選
択的にエッチングし、アイランドを形成する。
【００１３】次に、図８１（ｃ）に示すように、Ｃｒ等
のソース／ドレイン電極層を堆積した後、第３のマスク
を用いて、ａ−Ｓｉ層１０７ａのチャネル領域の開口及
び所定の配線パターンを形成するための不要なソース／
ドレイン電極層を選択的にエッチングし、信号線となる
ソース電極１０８、ドレイン電極１０９、ドレインバス
ライン１１０を形成する。
のソース／ドレイン電極層を堆積した後、第３のマスク
を用いて、ａ−Ｓｉ層１０７ａのチャネル領域の開口及
び所定の配線パターンを形成するための不要なソース／
ドレイン電極層を選択的にエッチングし、信号線となる
ソース電極１０８、ドレイン電極１０９、ドレインバス
ライン１１０を形成する。
【００１４】次に、ソース電極１０８及びドレイン電極
１０９をエッチングマスクとしてｎ +型ａ−Ｓｉ膜１０
７ｂをエッチングして、オーミック接触層を形成する。
１０９をエッチングマスクとしてｎ +型ａ−Ｓｉ膜１０
７ｂをエッチングして、オーミック接触層を形成する。
【００１５】次に、図８１（ｄ）に示すように、基板全
面にポリイミド等の有機絶縁膜１１２を堆積し、第４の
マスクを用いて、ソース電極１０８の一部を露出させる
コンタクトホール１１３と、ゲートバスライン１０２の
一部を露出させるコンタクトホール１１７ｃと、を開口
する。
面にポリイミド等の有機絶縁膜１１２を堆積し、第４の
マスクを用いて、ソース電極１０８の一部を露出させる
コンタクトホール１１３と、ゲートバスライン１０２の
一部を露出させるコンタクトホール１１７ｃと、を開口
する。
【００１６】次に、図８２（ｅ）に示すように、第５の
マスクを用いて、有機絶縁膜１１２の一部を選択的に除
去し、熱処理し、凹凸部１１２ｂを形成する。
マスクを用いて、有機絶縁膜１１２の一部を選択的に除
去し、熱処理し、凹凸部１１２ｂを形成する。
【００１７】次に、図８２（ｆ）に示すように、基板全
面にＡｌ等の金属層を堆積した後、第６のフォトマスク
を用いて当該金属層を選択的にエッチングし、反射板１
０４ｂを形成する。これにより表面が凹凸状の反射板が
形成される。反射板１０４ｂは、コンタクトホール１１
３を通ってソース電極１０８と電気的に接続する。
面にＡｌ等の金属層を堆積した後、第６のフォトマスク
を用いて当該金属層を選択的にエッチングし、反射板１
０４ｂを形成する。これにより表面が凹凸状の反射板が
形成される。反射板１０４ｂは、コンタクトホール１１
３を通ってソース電極１０８と電気的に接続する。
【００１８】最後に、図８２（ｇ）透明絶縁性基板１０
１全面にＩＴＯ等の透明電極層を堆積した後、第７のフ
ォトマスクを用いて所定の領域の透明電極層を除去し、
コンタクトホール１１７ｃを通ってドレインバスライン
１０２と接続するドレイン端子１１７ｄと、反射板１０
４のヒロックの発生を防止するヒロック防止膜１５２
（透明電極であってもよい）を形成して、アクティブマ
トリクス基板の製造を終了する。
１全面にＩＴＯ等の透明電極層を堆積した後、第７のフ
ォトマスクを用いて所定の領域の透明電極層を除去し、
コンタクトホール１１７ｃを通ってドレインバスライン
１０２と接続するドレイン端子１１７ｄと、反射板１０
４のヒロックの発生を防止するヒロック防止膜１５２
（透明電極であってもよい）を形成して、アクティブマ
トリクス基板の製造を終了する。
【００１９】このような従来のアクティブマトリクス基
板は、画素電極となる反射板や透明電極がソース／ドレ
イン電極層とは同じ層には設けられておらず、有機絶縁
膜にて絶縁分離されている。故に、透明電極層とドレイ
ン電極層との絶縁分離のためには、これらをアクティブ
マトリクス基板の法線方向から見て横方向に離間させる
必要がないから、これらを非常に近接させるか、あるい
は重ねることができる。したがって、これらを横方向に
離間させたときに、その隙間から漏れる制御されないバ
ックライト光を遮蔽するためのブラックマトリクスを小
さくでき、開口率を高くすることができるというメリッ
トがある。よって、透明電極層とドレイン電極層を有機
絶縁膜によって絶縁分離させている。
板は、画素電極となる反射板や透明電極がソース／ドレ
イン電極層とは同じ層には設けられておらず、有機絶縁
膜にて絶縁分離されている。故に、透明電極層とドレイ
ン電極層との絶縁分離のためには、これらをアクティブ
マトリクス基板の法線方向から見て横方向に離間させる
必要がないから、これらを非常に近接させるか、あるい
は重ねることができる。したがって、これらを横方向に
離間させたときに、その隙間から漏れる制御されないバ
ックライト光を遮蔽するためのブラックマトリクスを小
さくでき、開口率を高くすることができるというメリッ
トがある。よって、透明電極層とドレイン電極層を有機
絶縁膜によって絶縁分離させている。
【００２０】
【発明が解決しようとする課題】従来において明るく高
品位の表示が可能な液晶表示装置を製造するには、高性
能のトランジスタと高性能の反射板とを同一絶縁性基板
上に形成することが要求され、多くの成膜工程、フォト
リソグラフィ工程（ＰＲ工程）及びエッチング工程等が
必要となっている。
品位の表示が可能な液晶表示装置を製造するには、高性
能のトランジスタと高性能の反射板とを同一絶縁性基板
上に形成することが要求され、多くの成膜工程、フォト
リソグラフィ工程（ＰＲ工程）及びエッチング工程等が
必要となっている。
【００２１】先に示した図８１及び図８２の従来のアク
ティブマトリクス基板の製造方法では、ＰＲ工程を要す
る工程として、ゲートバス配線及びゲート電極の形成で
１ＰＲ、コンタクト層及び半導体層の形成で１ＰＲ、ソ
ース電極、ドレイン電極及びソースバス配線の形成で１
ＰＲ、有機絶縁膜のコンタクトホール形成で１ＰＲ、有
機絶縁膜の凹凸の形成で１ＰＲ、反射板の形成で１Ｐ
Ｒ、透明電極の形成で１ＰＲであり、計７ＰＲ工程を必
要とする。このようにＰＲ工程が多いと、装置の製造コ
ストが高く、従って単価が高いといった問題がある。
ティブマトリクス基板の製造方法では、ＰＲ工程を要す
る工程として、ゲートバス配線及びゲート電極の形成で
１ＰＲ、コンタクト層及び半導体層の形成で１ＰＲ、ソ
ース電極、ドレイン電極及びソースバス配線の形成で１
ＰＲ、有機絶縁膜のコンタクトホール形成で１ＰＲ、有
機絶縁膜の凹凸の形成で１ＰＲ、反射板の形成で１Ｐ
Ｒ、透明電極の形成で１ＰＲであり、計７ＰＲ工程を必
要とする。このようにＰＲ工程が多いと、装置の製造コ
ストが高く、従って単価が高いといった問題がある。
【００２２】以上のような事情に照らして、ＰＲ工程数
の削減により製造コストの低下を実現し、かつ、高輝度
及び高品位表示性能を実現することで、高輝度液晶表示
装置を低価格で提供することが要望されている。
の削減により製造コストの低下を実現し、かつ、高輝度
及び高品位表示性能を実現することで、高輝度液晶表示
装置を低価格で提供することが要望されている。
【００２３】本発明の目的は、ＰＲ工程を削減しても良
好な表示性能を発揮する液晶表示装置及びその製造方法
を提供することである。
好な表示性能を発揮する液晶表示装置及びその製造方法
を提供することである。
【００２４】
【課題を解決するための手段】本発明の第１の視点にお
いては、絶縁性基板上に薄膜トランジスタ及び反射板を
有する第１の基板と、透明電極を有するとともに前記第
１の基板に対向する第２の基板と、前記第１の基板と前
記第２の基板との間に収容された液晶層と、を有する液
晶表示装置の製造方法において、前記絶縁性基板上に形
成された金属層、絶縁層もしくは半導体層のうち少なく
とも１つの層の上に所定形状にパターニングされたエッ
チングマスクを形成する第１の工程と、前記エッチング
マスクを用いて前記金属層、絶縁層もしくは半導体層の
うち少なくとも１つ以上の層をエッチングすることによ
り、前記薄膜トランジスタの構成部分及びこれと分離す
る複数の突起部を形成しつつ前記絶縁性基板の一部を露
出させる第２の工程と、前記エッチングマスクのみをリ
フローすることにより、前記薄膜トランジスタの構成部
分の露出面ないしその近傍の前記絶縁性基板の表面を前
記エッチングマスクで覆うとともに、隣接する前記突起
部の間の前記絶縁性基板の表面の一部を露出させつつ前
記突起部の露出面ないしその近傍の前記絶縁性基板の表
面を前記エッチングマスクで覆う第３の工程と、前記第
３の工程の後、前記エッチングマスクを用いて前記絶縁
性基板をエッチングすることにより前記絶縁性基板の露
出する領域に１又は２以上の陥没部を形成する第４の工
程と、少なくとも前記突起部及び前記陥没部によって形
成される凹凸面に沿って表面に凹凸面を有する反射板を
選択的に形成する第５の工程と、を含むことを特徴とす
る。
いては、絶縁性基板上に薄膜トランジスタ及び反射板を
有する第１の基板と、透明電極を有するとともに前記第
１の基板に対向する第２の基板と、前記第１の基板と前
記第２の基板との間に収容された液晶層と、を有する液
晶表示装置の製造方法において、前記絶縁性基板上に形
成された金属層、絶縁層もしくは半導体層のうち少なく
とも１つの層の上に所定形状にパターニングされたエッ
チングマスクを形成する第１の工程と、前記エッチング
マスクを用いて前記金属層、絶縁層もしくは半導体層の
うち少なくとも１つ以上の層をエッチングすることによ
り、前記薄膜トランジスタの構成部分及びこれと分離す
る複数の突起部を形成しつつ前記絶縁性基板の一部を露
出させる第２の工程と、前記エッチングマスクのみをリ
フローすることにより、前記薄膜トランジスタの構成部
分の露出面ないしその近傍の前記絶縁性基板の表面を前
記エッチングマスクで覆うとともに、隣接する前記突起
部の間の前記絶縁性基板の表面の一部を露出させつつ前
記突起部の露出面ないしその近傍の前記絶縁性基板の表
面を前記エッチングマスクで覆う第３の工程と、前記第
３の工程の後、前記エッチングマスクを用いて前記絶縁
性基板をエッチングすることにより前記絶縁性基板の露
出する領域に１又は２以上の陥没部を形成する第４の工
程と、少なくとも前記突起部及び前記陥没部によって形
成される凹凸面に沿って表面に凹凸面を有する反射板を
選択的に形成する第５の工程と、を含むことを特徴とす
る。
【００２５】また、前記液晶表示装置の製造方法におい
て、前記絶縁性基板上に金属層及び絶縁層がこの順に形
成されている場合、前記第２の工程において前記エッチ
ングマスクを用いて前記絶縁層をエッチングすることに
より前記金属層の一部を露出させるコンタクトホールを
形成し、前記第３の工程における前記エッチングマスク
のリフローにより前記コンタクトホールを前記エッチン
グマスクで塞ぐことが好ましい。絶縁性基板がガラス基
板であってエッチング液がＨＦである場合に、コンタク
トホールから金属層が露出していると、ＨＦが金属層を
透過し、その下層のガラス基板がエッチングされるおそ
れがあるからである。
て、前記絶縁性基板上に金属層及び絶縁層がこの順に形
成されている場合、前記第２の工程において前記エッチ
ングマスクを用いて前記絶縁層をエッチングすることに
より前記金属層の一部を露出させるコンタクトホールを
形成し、前記第３の工程における前記エッチングマスク
のリフローにより前記コンタクトホールを前記エッチン
グマスクで塞ぐことが好ましい。絶縁性基板がガラス基
板であってエッチング液がＨＦである場合に、コンタク
トホールから金属層が露出していると、ＨＦが金属層を
透過し、その下層のガラス基板がエッチングされるおそ
れがあるからである。
【００２６】また、前記液晶表示装置の製造方法におい
ては、前記第４の工程の後、前記第５の工程の前に、少
なくとも前記突起部及び前記陥没部によって形成される
凹凸面に沿って表面に凹凸面を有する他の絶縁層を形成
する第６の工程を含むことが好ましい。突起部及び陥没
部によって形成される凹凸面の面粗さが大きすぎる（角
張っている）時に、凹凸の丸みを調整することができる
からである。
ては、前記第４の工程の後、前記第５の工程の前に、少
なくとも前記突起部及び前記陥没部によって形成される
凹凸面に沿って表面に凹凸面を有する他の絶縁層を形成
する第６の工程を含むことが好ましい。突起部及び陥没
部によって形成される凹凸面の面粗さが大きすぎる（角
張っている）時に、凹凸の丸みを調整することができる
からである。
【００２７】本発明の第２の視点においては、絶縁性基
板上に薄膜トランジスタ及び反射板を有する第１の基板
と、透明電極を有するとともに前記第１の基板に対向す
る第２の基板と、前記第１の基板と前記第２の基板との
間に収容された液晶層と、を有する液晶表示装置の製造
方法において、前記絶縁性基板上に金属層を形成した
後、エッチングマスクを用いて前記金属層をエッチング
することによりゲート電極及びこれと分離する複数の突
起部を形成しつつ前記絶縁性基板の一部を露出させる第
１の工程と、前記エッチングマスクのみをリフローする
ことにより、前記ゲート電極の露出面ないしその近傍の
前記絶縁性基板の表面を前記エッチングマスクで覆うと
ともに、隣接する前記突起部の間の前記絶縁性基板の表
面の一部を露出させつつ前記突起部の露出面ないしその
近傍の前記絶縁性基板の表面を前記エッチングマスクで
覆う第２の工程と、前記第２の工程の後、前記エッチン
グマスクを用いて前記絶縁性基板をエッチングすること
により前記絶縁性基板の露出する領域に１又は２以上の
陥没部を形成する第３の工程と、前記絶縁層の凹凸面に
沿って表面に凹凸面を有する反射板を選択的に形成する
第４の工程と、を含むことを特徴とする。
板上に薄膜トランジスタ及び反射板を有する第１の基板
と、透明電極を有するとともに前記第１の基板に対向す
る第２の基板と、前記第１の基板と前記第２の基板との
間に収容された液晶層と、を有する液晶表示装置の製造
方法において、前記絶縁性基板上に金属層を形成した
後、エッチングマスクを用いて前記金属層をエッチング
することによりゲート電極及びこれと分離する複数の突
起部を形成しつつ前記絶縁性基板の一部を露出させる第
１の工程と、前記エッチングマスクのみをリフローする
ことにより、前記ゲート電極の露出面ないしその近傍の
前記絶縁性基板の表面を前記エッチングマスクで覆うと
ともに、隣接する前記突起部の間の前記絶縁性基板の表
面の一部を露出させつつ前記突起部の露出面ないしその
近傍の前記絶縁性基板の表面を前記エッチングマスクで
覆う第２の工程と、前記第２の工程の後、前記エッチン
グマスクを用いて前記絶縁性基板をエッチングすること
により前記絶縁性基板の露出する領域に１又は２以上の
陥没部を形成する第３の工程と、前記絶縁層の凹凸面に
沿って表面に凹凸面を有する反射板を選択的に形成する
第４の工程と、を含むことを特徴とする。
【００２８】本発明の第３の視点においては、絶縁性基
板上に薄膜トランジスタ及び反射板を有する第１の基板
と、透明電極を有するとともに前記第１の基板に対向す
る第２の基板と、前記第１の基板と前記第２の基板との
間に収容された液晶層と、を有する液晶表示装置の製造
方法において、前記絶縁性基板上に金属層を形成した
後、第１のエッチングマスクを用いて前記金属層をエッ
チングすることによりゲート電極を形成しつつ前記絶縁
性基板の一部を露出させる第１の工程と、前記ゲート電
極を含む前記絶縁性基板上に絶縁層を形成した後、第２
のエッチングマスクを用いて前記絶縁層をエッチングす
ることによりゲート絶縁膜及びこれと分離する複数の突
起部を形成しつつ前記絶縁性基板の一部を露出させる第
２の工程と、前記第２のエッチングマスクのみをリフロ
ーすることにより、前記ゲート絶縁膜の露出面ないしそ
の近傍の絶縁性基板の表面を前記第２のエッチングマス
クで覆うとともに、隣接する前記突起部の間の前記絶縁
性基板の表面の一部を露出させつつ前記突起部の露出面
ないしその近傍の前記絶縁性基板の表面を前記第２のエ
ッチングマスクで覆う第３の工程と、前記第３の工程の
後、前記第２のエッチングマスクを用いて前記絶縁性基
板をエッチングすることにより前記絶縁性基板の露出す
る領域に１又は２以上の陥没部を形成する第４の工程
と、少なくとも前記突起部及び前記陥没部によって形成
される凹凸面に沿って表面に凹凸面を有する反射板を選
択的に形成する第５の工程と、を含むことを特徴とす
る。
板上に薄膜トランジスタ及び反射板を有する第１の基板
と、透明電極を有するとともに前記第１の基板に対向す
る第２の基板と、前記第１の基板と前記第２の基板との
間に収容された液晶層と、を有する液晶表示装置の製造
方法において、前記絶縁性基板上に金属層を形成した
後、第１のエッチングマスクを用いて前記金属層をエッ
チングすることによりゲート電極を形成しつつ前記絶縁
性基板の一部を露出させる第１の工程と、前記ゲート電
極を含む前記絶縁性基板上に絶縁層を形成した後、第２
のエッチングマスクを用いて前記絶縁層をエッチングす
ることによりゲート絶縁膜及びこれと分離する複数の突
起部を形成しつつ前記絶縁性基板の一部を露出させる第
２の工程と、前記第２のエッチングマスクのみをリフロ
ーすることにより、前記ゲート絶縁膜の露出面ないしそ
の近傍の絶縁性基板の表面を前記第２のエッチングマス
クで覆うとともに、隣接する前記突起部の間の前記絶縁
性基板の表面の一部を露出させつつ前記突起部の露出面
ないしその近傍の前記絶縁性基板の表面を前記第２のエ
ッチングマスクで覆う第３の工程と、前記第３の工程の
後、前記第２のエッチングマスクを用いて前記絶縁性基
板をエッチングすることにより前記絶縁性基板の露出す
る領域に１又は２以上の陥没部を形成する第４の工程
と、少なくとも前記突起部及び前記陥没部によって形成
される凹凸面に沿って表面に凹凸面を有する反射板を選
択的に形成する第５の工程と、を含むことを特徴とす
る。
【００２９】また、前記液晶表示装置の製造方法におい
ては、前記第２の工程において、前記絶縁層を形成した
後、前記第２のエッチングマスクを用いる前に、前記絶
縁層上に半導体層を形成し、その後、第３のエッチング
マスクを用いて前記半導体層をエッチングすることによ
り前記ゲート電極の上方にアイランドを形成する第６の
工程を含むことが好ましい。
ては、前記第２の工程において、前記絶縁層を形成した
後、前記第２のエッチングマスクを用いる前に、前記絶
縁層上に半導体層を形成し、その後、第３のエッチング
マスクを用いて前記半導体層をエッチングすることによ
り前記ゲート電極の上方にアイランドを形成する第６の
工程を含むことが好ましい。
【００３０】また、前記液晶表示装置の製造方法におい
ては、前記第５の工程で形成される前記反射板は、前記
突起部及び前記陥没部によって形成される凹凸面上に直
接配設されることが好ましい。突起部及び陥没部によっ
て形成される凹凸面の面粗さが小さくならないようにす
ることができるからである。
ては、前記第５の工程で形成される前記反射板は、前記
突起部及び前記陥没部によって形成される凹凸面上に直
接配設されることが好ましい。突起部及び陥没部によっ
て形成される凹凸面の面粗さが小さくならないようにす
ることができるからである。
【００３１】また、前記液晶表示装置の製造方法におい
ては、前記反射板は、下層にＣｒ層、上層にＡｌ／Ｎｄ
層の積層構造からなり、前記第５の工程において、前記
反射板を形成する際に前記積層構造のソース電極及びド
レイン電極も選択的に形成し、前記反射板、前記ソース
電極及び前記ドレイン電極を含む前記絶縁層上に他の絶
縁層を形成した後、前記他の絶縁層及び前記Ａｌ／Ｎｄ
層に前記ソース電極の前記Ｃｒ層の一部を露出させるコ
ンタクトホールを形成し、前記他の絶縁層上に前記コン
タクトホールを通って前記ソース電極と電気的に接続す
る透明電極層を選択的に形成することが好ましい。反射
板におけるＡｌ／Ｎｄ層表面でのヒロックの発生を防止
しつつ、ソース電極と透明電極層（ＩＴＯ等）との間の
良好な導電性を維持できるからである。
ては、前記反射板は、下層にＣｒ層、上層にＡｌ／Ｎｄ
層の積層構造からなり、前記第５の工程において、前記
反射板を形成する際に前記積層構造のソース電極及びド
レイン電極も選択的に形成し、前記反射板、前記ソース
電極及び前記ドレイン電極を含む前記絶縁層上に他の絶
縁層を形成した後、前記他の絶縁層及び前記Ａｌ／Ｎｄ
層に前記ソース電極の前記Ｃｒ層の一部を露出させるコ
ンタクトホールを形成し、前記他の絶縁層上に前記コン
タクトホールを通って前記ソース電極と電気的に接続す
る透明電極層を選択的に形成することが好ましい。反射
板におけるＡｌ／Ｎｄ層表面でのヒロックの発生を防止
しつつ、ソース電極と透明電極層（ＩＴＯ等）との間の
良好な導電性を維持できるからである。
【００３２】本発明の第４の視点においては、絶縁性基
板上に薄膜トランジスタ及び反射板を有する第１の基板
と、透明電極を有するとともに前記第１の基板に対向す
る第２の基板と、前記第１の基板と前記第２の基板との
間に収容された液晶層と、を有する液晶表示装置の製造
方法において、前記絶縁性基板上に第１の金属層を形成
した後、第１のエッチングマスクを用いて第１の金属層
をエッチングすることによりゲート電極を形成しつつ前
記絶縁性基板の一部を露出させる第１の工程と、前記ゲ
ート電極を含む前記絶縁性基板上に第１の絶縁層及び半
導体層の順に形成した後、第２のエッチングマスクを用
いて前記半導体層をエッチングすることにより前記ゲー
ト電極の上方にアイランドを形成する第２の工程と、前
記アイランドを含む前記第１の絶縁層上に第２の金属層
を形成した後、第３のエッチングマスクを用いて前記第
２の金属層をエッチングすることにより前記ソース電極
及びドレイン電極を形成する第３の工程と、前記ソース
電極及び前記ドレイン電極を含む前記第１の絶縁層上に
第２の絶縁層を形成した後、第４のエッチングマスクを
用いて前記第２の絶縁層及び前記第１の絶縁層をエッチ
ングすることにより複数の突起部を形成しつつ前記絶縁
性基板の一部を露出させる第４の工程と、前記第４の工
程の後、前記第４のエッチングマスクのみをリフローす
ることにより、前記第１の絶縁層及び前記第２の絶縁層
の露出面ないしその近傍の絶縁性基板の表面を前記第４
のエッチングマスクで覆うとともに、隣接する前記突起
部の間の前記絶縁性基板の表面の一部を露出させつつ前
記突起部の露出面ないしその近傍の絶縁性基板の表面を
前記第４のエッチングマスクで覆う第５の工程と、前記
第５の工程の後、前記第４のエッチングマスクを用いて
前記絶縁性基板をエッチングすることにより前記絶縁性
基板の露出する領域に１又は２以上の陥没部を選択的に
形成する第６の工程と、少なくとも前記突起部及び前記
陥没部によって形成される凹凸面に沿って表面に凹凸面
を有する反射板を選択的に形成する第７の工程と、を含
むことを特徴とする。
板上に薄膜トランジスタ及び反射板を有する第１の基板
と、透明電極を有するとともに前記第１の基板に対向す
る第２の基板と、前記第１の基板と前記第２の基板との
間に収容された液晶層と、を有する液晶表示装置の製造
方法において、前記絶縁性基板上に第１の金属層を形成
した後、第１のエッチングマスクを用いて第１の金属層
をエッチングすることによりゲート電極を形成しつつ前
記絶縁性基板の一部を露出させる第１の工程と、前記ゲ
ート電極を含む前記絶縁性基板上に第１の絶縁層及び半
導体層の順に形成した後、第２のエッチングマスクを用
いて前記半導体層をエッチングすることにより前記ゲー
ト電極の上方にアイランドを形成する第２の工程と、前
記アイランドを含む前記第１の絶縁層上に第２の金属層
を形成した後、第３のエッチングマスクを用いて前記第
２の金属層をエッチングすることにより前記ソース電極
及びドレイン電極を形成する第３の工程と、前記ソース
電極及び前記ドレイン電極を含む前記第１の絶縁層上に
第２の絶縁層を形成した後、第４のエッチングマスクを
用いて前記第２の絶縁層及び前記第１の絶縁層をエッチ
ングすることにより複数の突起部を形成しつつ前記絶縁
性基板の一部を露出させる第４の工程と、前記第４の工
程の後、前記第４のエッチングマスクのみをリフローす
ることにより、前記第１の絶縁層及び前記第２の絶縁層
の露出面ないしその近傍の絶縁性基板の表面を前記第４
のエッチングマスクで覆うとともに、隣接する前記突起
部の間の前記絶縁性基板の表面の一部を露出させつつ前
記突起部の露出面ないしその近傍の絶縁性基板の表面を
前記第４のエッチングマスクで覆う第５の工程と、前記
第５の工程の後、前記第４のエッチングマスクを用いて
前記絶縁性基板をエッチングすることにより前記絶縁性
基板の露出する領域に１又は２以上の陥没部を選択的に
形成する第６の工程と、少なくとも前記突起部及び前記
陥没部によって形成される凹凸面に沿って表面に凹凸面
を有する反射板を選択的に形成する第７の工程と、を含
むことを特徴とする。
【００３３】本発明の第５の視点においては、絶縁性基
板上に薄膜トランジスタ及び反射板を有する第１の基板
と、透明電極を有するとともに前記第１の基板に対向す
る第２の基板と、前記第１の基板と前記第２の基板との
間に収容された液晶層と、を有する液晶表示装置の製造
方法において、第１のエッチングマスクを用いて平坦な
前記絶縁性基板をエッチングすることにより前記絶縁性
基板の所定の領域に凹凸面を選択的に形成する第１の工
程と、前記絶縁性基板上に金属層を形成した後、第２の
エッチングマスクを用いて前記金属層をエッチングする
ことにより前記絶縁性基板の平坦な領域の上にゲート電
極を選択的に形成するとともに、前記絶縁性基板の凹凸
面を含む領域の上に前記ゲート電極と分離し、かつ、前
記絶縁性基板の凹凸面に沿って表面に凹凸面を有する反
射板を選択的に形成する第２の工程と、を含むことを特
徴とする。
板上に薄膜トランジスタ及び反射板を有する第１の基板
と、透明電極を有するとともに前記第１の基板に対向す
る第２の基板と、前記第１の基板と前記第２の基板との
間に収容された液晶層と、を有する液晶表示装置の製造
方法において、第１のエッチングマスクを用いて平坦な
前記絶縁性基板をエッチングすることにより前記絶縁性
基板の所定の領域に凹凸面を選択的に形成する第１の工
程と、前記絶縁性基板上に金属層を形成した後、第２の
エッチングマスクを用いて前記金属層をエッチングする
ことにより前記絶縁性基板の平坦な領域の上にゲート電
極を選択的に形成するとともに、前記絶縁性基板の凹凸
面を含む領域の上に前記ゲート電極と分離し、かつ、前
記絶縁性基板の凹凸面に沿って表面に凹凸面を有する反
射板を選択的に形成する第２の工程と、を含むことを特
徴とする。
【００３４】本発明の第６の視点においては、絶縁性基
板上に薄膜トランジスタ及び反射板を有する第１の基板
と、透明電極を有するとともに前記第１の基板に対向す
る第２の基板と、前記第１の基板と前記第２の基板との
間に収容された液晶層と、を有する液晶表示装置の製造
方法において、前記絶縁性基板上に第１の金属層を形成
した後、第１のエッチングマスクを用いて前記第１の金
属層をエッチングすることによりゲート電極、これと分
離する複数の突起部、及び、前記ゲート電極及び前記突
起部と分離する配線部をそれぞれ形成しつつ前記絶縁性
基板の一部を露出させる第１の工程と、前記第１のエッ
チングマスクのみをリフローすることにより、前記ゲー
ト電極及び前記配線部それぞれの露出面ないしその近傍
の前記絶縁性基板の表面を前記第１のエッチングマスク
で覆うとともに、隣接する前記突起部の間の前記絶縁性
基板の表面の一部を露出させつつ前記突起部の露出面な
いしその近傍の前記絶縁性基板の表面を前記第１のエッ
チングマスクで覆う第２の工程と、前記第２の工程の
後、前記第１のエッチングマスクを用いて前記絶縁性基
板をエッチングすることにより前記絶縁性基板の露出す
る領域に１又は２以上の陥没部を形成する第３の工程
と、前記ゲート電極、前記突起部及び前記配線を含む前
記絶縁性基板上に第１の絶縁層及び半導体層の順に形成
した後、第２のエッチングマスクを用いて前記半導体層
をエッチングすることにより前記ゲート電極の上方にア
イランドを形成する第４の工程と、第３のエッチングマ
スクを用いて前記第１の絶縁層をエッチングすることに
より前記配線部の一部を露出させる第１のコンタクトホ
ールを形成する第５の工程と、前記アイランドを含む前
記第１の絶縁層上に第２の金属層を形成した後、第４の
エッチングマスクを用いて前記第２の金属層をエッチン
グすることによりソース電極、ドレイン電極及び反射板
を形成し、前記ソース電極を前記第１のコンタクトホー
ルを通して前記配線部と電気的に接続させる第６の工程
と、前記ソース電極、前記ドレイン電極及び前記反射板
を含む前記第１の絶縁層上に第２の絶縁層を形成した
後、第５のエッチングマスクを用いて前記第２の絶縁層
及び前記第１の絶縁層に前記配線部の一部を露出させる
第２のコンタクトホールを形成する第７の工程と、前記
第２の絶縁層上に前記第２のコンタクトホールを通って
前記配線と電気的に接続する透明電極を選択的に形成す
るする第８の工程と、を含むことを特徴とする。透明電
極が最上層にあると、液晶へ印加する電界が小さくなる
のを防止することができるからである。また、ソース電
極と透明電極が配線を介して電気的に接続することで、
ドレイン電極と透明電極との間の短絡を防止することが
できるからである。
板上に薄膜トランジスタ及び反射板を有する第１の基板
と、透明電極を有するとともに前記第１の基板に対向す
る第２の基板と、前記第１の基板と前記第２の基板との
間に収容された液晶層と、を有する液晶表示装置の製造
方法において、前記絶縁性基板上に第１の金属層を形成
した後、第１のエッチングマスクを用いて前記第１の金
属層をエッチングすることによりゲート電極、これと分
離する複数の突起部、及び、前記ゲート電極及び前記突
起部と分離する配線部をそれぞれ形成しつつ前記絶縁性
基板の一部を露出させる第１の工程と、前記第１のエッ
チングマスクのみをリフローすることにより、前記ゲー
ト電極及び前記配線部それぞれの露出面ないしその近傍
の前記絶縁性基板の表面を前記第１のエッチングマスク
で覆うとともに、隣接する前記突起部の間の前記絶縁性
基板の表面の一部を露出させつつ前記突起部の露出面な
いしその近傍の前記絶縁性基板の表面を前記第１のエッ
チングマスクで覆う第２の工程と、前記第２の工程の
後、前記第１のエッチングマスクを用いて前記絶縁性基
板をエッチングすることにより前記絶縁性基板の露出す
る領域に１又は２以上の陥没部を形成する第３の工程
と、前記ゲート電極、前記突起部及び前記配線を含む前
記絶縁性基板上に第１の絶縁層及び半導体層の順に形成
した後、第２のエッチングマスクを用いて前記半導体層
をエッチングすることにより前記ゲート電極の上方にア
イランドを形成する第４の工程と、第３のエッチングマ
スクを用いて前記第１の絶縁層をエッチングすることに
より前記配線部の一部を露出させる第１のコンタクトホ
ールを形成する第５の工程と、前記アイランドを含む前
記第１の絶縁層上に第２の金属層を形成した後、第４の
エッチングマスクを用いて前記第２の金属層をエッチン
グすることによりソース電極、ドレイン電極及び反射板
を形成し、前記ソース電極を前記第１のコンタクトホー
ルを通して前記配線部と電気的に接続させる第６の工程
と、前記ソース電極、前記ドレイン電極及び前記反射板
を含む前記第１の絶縁層上に第２の絶縁層を形成した
後、第５のエッチングマスクを用いて前記第２の絶縁層
及び前記第１の絶縁層に前記配線部の一部を露出させる
第２のコンタクトホールを形成する第７の工程と、前記
第２の絶縁層上に前記第２のコンタクトホールを通って
前記配線と電気的に接続する透明電極を選択的に形成す
るする第８の工程と、を含むことを特徴とする。透明電
極が最上層にあると、液晶へ印加する電界が小さくなる
のを防止することができるからである。また、ソース電
極と透明電極が配線を介して電気的に接続することで、
ドレイン電極と透明電極との間の短絡を防止することが
できるからである。
【００３５】本発明の第７の視点においては、絶縁性基
板上に薄膜トランジスタ及び反射板を有する第１の基板
と、透明電極を有するとともに前記第１の基板に対向す
る第２の基板と、前記第１の基板と前記第２の基板との
間に収容された液晶層と、を有する液晶表示装置の製造
方法において、前記絶縁性基板上に第１の金属層を形成
した後、第１のエッチングマスクを用いて前記第１の金
属層をエッチングすることによりゲート電極、及び、前
記ゲート電極と分離する配線部をそれぞれ形成しつつ前
記絶縁性基板の一部を露出させる第１の工程と、前記ゲ
ート電極及び前記配線部を含む前記絶縁性基板上に第１
の絶縁層及び半導体層の順に形成した後、第２のエッチ
ングマスクを用いて前記半導体層をエッチングすること
により前記ゲート電極の上方にアイランドを形成する第
２の工程と、第３のエッチングマスクを用いて前記第１
の絶縁層をエッチングすることにより前記配線部の一部
を露出させる第１のコンタクトホールを形成するととも
に、複数の突起部を形成しつつ前記絶縁性基板の一部を
露出させる第３の工程と、前記第３のエッチングマスク
のみをリフローすることにより、前記第１の絶縁層の露
出面ないしその近傍の前記絶縁性基板の表面を前記第３
のエッチングマスクで覆うとともに、前記第１のコンタ
クトホールを前記第３のエッチングマスクで塞ぎ、隣接
する前記突起部の間の前記絶縁性基板の表面の一部を露
出させつつ前記突起部の露出面ないしその近傍の前記絶
縁性基板の表面を前記第３のエッチングマスクで覆う第
４の工程と、前記第４の工程の後、前記第３のエッチン
グマスクを用いて前記絶縁性基板をエッチングすること
により前記絶縁性基板の露出する領域に１又は２以上の
陥没部を形成する第５の工程と、前記アイランドを含む
前記第１の絶縁層、前記突起部及び前記陥没部上に第２
の金属層を形成した後、第４のエッチングマスクを用い
て前記第２の金属層をエッチングすることによりソース
電極、ドレイン電極及び反射板を形成し、前記ソース電
極を前記第１のコンタクトホールを通して前記配線部と
電気的に接続させる第６の工程と、前記ソース電極、前
記ドレイン電極及び前記反射板を含む前記第１の絶縁層
上に第２の絶縁層を形成した後、第５のエッチングマス
クを用いて前記第２の絶縁層及び前記第１の絶縁層に前
記配線部の一部を露出させる第２のコンタクトホールを
形成する第７の工程と、前記第２の絶縁層上に前記第２
のコンタクトホールを通って前記配線と電気的に接続す
る透明電極を選択的に形成するする第８の工程と、を含
むことを特徴とする。
板上に薄膜トランジスタ及び反射板を有する第１の基板
と、透明電極を有するとともに前記第１の基板に対向す
る第２の基板と、前記第１の基板と前記第２の基板との
間に収容された液晶層と、を有する液晶表示装置の製造
方法において、前記絶縁性基板上に第１の金属層を形成
した後、第１のエッチングマスクを用いて前記第１の金
属層をエッチングすることによりゲート電極、及び、前
記ゲート電極と分離する配線部をそれぞれ形成しつつ前
記絶縁性基板の一部を露出させる第１の工程と、前記ゲ
ート電極及び前記配線部を含む前記絶縁性基板上に第１
の絶縁層及び半導体層の順に形成した後、第２のエッチ
ングマスクを用いて前記半導体層をエッチングすること
により前記ゲート電極の上方にアイランドを形成する第
２の工程と、第３のエッチングマスクを用いて前記第１
の絶縁層をエッチングすることにより前記配線部の一部
を露出させる第１のコンタクトホールを形成するととも
に、複数の突起部を形成しつつ前記絶縁性基板の一部を
露出させる第３の工程と、前記第３のエッチングマスク
のみをリフローすることにより、前記第１の絶縁層の露
出面ないしその近傍の前記絶縁性基板の表面を前記第３
のエッチングマスクで覆うとともに、前記第１のコンタ
クトホールを前記第３のエッチングマスクで塞ぎ、隣接
する前記突起部の間の前記絶縁性基板の表面の一部を露
出させつつ前記突起部の露出面ないしその近傍の前記絶
縁性基板の表面を前記第３のエッチングマスクで覆う第
４の工程と、前記第４の工程の後、前記第３のエッチン
グマスクを用いて前記絶縁性基板をエッチングすること
により前記絶縁性基板の露出する領域に１又は２以上の
陥没部を形成する第５の工程と、前記アイランドを含む
前記第１の絶縁層、前記突起部及び前記陥没部上に第２
の金属層を形成した後、第４のエッチングマスクを用い
て前記第２の金属層をエッチングすることによりソース
電極、ドレイン電極及び反射板を形成し、前記ソース電
極を前記第１のコンタクトホールを通して前記配線部と
電気的に接続させる第６の工程と、前記ソース電極、前
記ドレイン電極及び前記反射板を含む前記第１の絶縁層
上に第２の絶縁層を形成した後、第５のエッチングマス
クを用いて前記第２の絶縁層及び前記第１の絶縁層に前
記配線部の一部を露出させる第２のコンタクトホールを
形成する第７の工程と、前記第２の絶縁層上に前記第２
のコンタクトホールを通って前記配線と電気的に接続す
る透明電極を選択的に形成するする第８の工程と、を含
むことを特徴とする。
【００３６】また、前記液晶表示装置の製造方法におい
ては、前記エッチングマスクは、フォトレジストである
ことが好ましい。
ては、前記エッチングマスクは、フォトレジストである
ことが好ましい。
【００３７】また、前記液晶表示装置の製造方法におい
ては、前記反射板は、凹凸面の所定の領域に開口部を有
することが好ましい。
ては、前記反射板は、凹凸面の所定の領域に開口部を有
することが好ましい。
【００３８】
【発明の実施の形態】絶縁性基板上に薄膜トランジスタ
及び反射板を有する第１の基板と、透明電極を有すると
ともに前記第１の基板に対向する第２の基板と、前記第
１の基板と前記第２の基板との間に収容された液晶層
と、を有する液晶表示装置の製造方法において、前記絶
縁性基板（図２３の１）上に形成された金属層（図２３
の３ａ、２５、２６）、絶縁層もしくは半導体層のうち
少なくとも１つの層の上に所定形状にパターニングされ
たエッチングマスク（図２３の２４）を形成する第１の
工程と、前記エッチングマスクを用いて前記金属層、絶
縁層もしくは半導体層のうち少なくとも１つ以上の層を
エッチングすることにより、前記薄膜トランジスタの構
成部分（図２３の３ａ）及びこれと分離する複数の突起
部（図２３の２６）を形成しつつ前記絶縁性基板の一部
を露出させる第２の工程（図２３（ａ））と、前記エッ
チングマスクのみをリフローすることにより、前記薄膜
トランジスタの構成部分の露出面ないしその近傍の前記
絶縁性基板の表面を前記エッチングマスクで覆うととも
に、隣接する前記突起部の間の前記絶縁性基板の表面の
一部を露出させつつ前記突起部の露出面ないしその近傍
の前記絶縁性基板の表面を前記エッチングマスクで覆う
第３の工程（図２３（ｂ））と、前記第３の工程の後、
前記エッチングマスクを用いて前記絶縁性基板をエッチ
ングすることにより前記絶縁性基板の露出する領域に１
又は２以上の陥没部（図２３の１ａ、１ｂ）を形成する
第４の工程（図２３（ｃ））と、少なくとも前記突起部
及び前記陥没部によって形成される凹凸面に沿って表面
に凹凸面を有する反射板（図２４の４ａ、４ｂ）を選択
的に形成する第５の工程（図２４（ｆ））と、を含むこ
とにより、一つのエッチングマスクで、ゲート電極やゲ
ート絶縁膜などの薄膜トランジスタの構成部分の形成と
同時に、起伏の大きい凹凸面の形成が可能となる。
及び反射板を有する第１の基板と、透明電極を有すると
ともに前記第１の基板に対向する第２の基板と、前記第
１の基板と前記第２の基板との間に収容された液晶層
と、を有する液晶表示装置の製造方法において、前記絶
縁性基板（図２３の１）上に形成された金属層（図２３
の３ａ、２５、２６）、絶縁層もしくは半導体層のうち
少なくとも１つの層の上に所定形状にパターニングされ
たエッチングマスク（図２３の２４）を形成する第１の
工程と、前記エッチングマスクを用いて前記金属層、絶
縁層もしくは半導体層のうち少なくとも１つ以上の層を
エッチングすることにより、前記薄膜トランジスタの構
成部分（図２３の３ａ）及びこれと分離する複数の突起
部（図２３の２６）を形成しつつ前記絶縁性基板の一部
を露出させる第２の工程（図２３（ａ））と、前記エッ
チングマスクのみをリフローすることにより、前記薄膜
トランジスタの構成部分の露出面ないしその近傍の前記
絶縁性基板の表面を前記エッチングマスクで覆うととも
に、隣接する前記突起部の間の前記絶縁性基板の表面の
一部を露出させつつ前記突起部の露出面ないしその近傍
の前記絶縁性基板の表面を前記エッチングマスクで覆う
第３の工程（図２３（ｂ））と、前記第３の工程の後、
前記エッチングマスクを用いて前記絶縁性基板をエッチ
ングすることにより前記絶縁性基板の露出する領域に１
又は２以上の陥没部（図２３の１ａ、１ｂ）を形成する
第４の工程（図２３（ｃ））と、少なくとも前記突起部
及び前記陥没部によって形成される凹凸面に沿って表面
に凹凸面を有する反射板（図２４の４ａ、４ｂ）を選択
的に形成する第５の工程（図２４（ｆ））と、を含むこ
とにより、一つのエッチングマスクで、ゲート電極やゲ
ート絶縁膜などの薄膜トランジスタの構成部分の形成と
同時に、起伏の大きい凹凸面の形成が可能となる。
【００３９】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を用い
て説明する。
詳細に説明すべく、本発明の実施例について図面を用い
て説明する。
【００４０】［実施例１］図１は、本発明の実施例１に
係る液晶表示装置の構成を模式的に示したブロック図で
ある。図２は、本発明の実施例１に係る半透過型液晶表
示装置における表示部の構成を模式的に示した部分断面
図である。図３は、本発明の実施例１に係る反射型液晶
表示装置における表示部の構成を模式的に示した部分断
面図である。図４は、本発明の実施例１に係る液晶表示
装置におけるアクティブマトリクスの構成を模式的に示
した平面図である。図５〜図１０は、本発明の実施例１
に係る液晶表示装置におけるアクティブマトリクス基板
の製造工程を模式的に示した平面図である。図１１〜図
１５は、本発明の実施例１に係る液晶表示装置における
アクティブマトリクス基板の製造工程を模式的に示した
断面図であり、図１１はＡ−Ａ´間、図１２はＢ−Ｂ´
間、図１３はＣ−Ｃ´間、図１４はＤ−Ｄ´間、図１５
はＥ−Ｅ´間である。
係る液晶表示装置の構成を模式的に示したブロック図で
ある。図２は、本発明の実施例１に係る半透過型液晶表
示装置における表示部の構成を模式的に示した部分断面
図である。図３は、本発明の実施例１に係る反射型液晶
表示装置における表示部の構成を模式的に示した部分断
面図である。図４は、本発明の実施例１に係る液晶表示
装置におけるアクティブマトリクスの構成を模式的に示
した平面図である。図５〜図１０は、本発明の実施例１
に係る液晶表示装置におけるアクティブマトリクス基板
の製造工程を模式的に示した平面図である。図１１〜図
１５は、本発明の実施例１に係る液晶表示装置における
アクティブマトリクス基板の製造工程を模式的に示した
断面図であり、図１１はＡ−Ａ´間、図１２はＢ−Ｂ´
間、図１３はＣ−Ｃ´間、図１４はＤ−Ｄ´間、図１５
はＥ−Ｅ´間である。
【００４１】図１を参照すると、液晶表示装置は、画像
処理回路、制御回路、表示電圧発生回路、ドレインドラ
イバ、ゲートドライバ、表示パネルを有する。画像処理
回路は、画像情報に基づきあらかじめ設定された演算を
行い、演算された画像処理信号を制御回路に送る。制御
回路は、受け取った画像処理信号に基づき、ドレインド
ライバ及びゲートドレイバのアライメントなどの位置微
調整を行なうとともに、表示電圧発生回路で発生させる
電圧を制御する。表示電圧発生回路は、制御回路からの
制御に基づきドレインドライバ、ゲートドライバ、及
び、表示パネルにおける共通端子のそれぞれに所定の電
圧を供給する。ドレインドライバは、制御回路からの制
御に基づきドレイン端子を介して表示パネルにおけるア
クティブマトリクス基板を駆動させる。ゲートドライバ
は、制御回路からの制御に基づきゲート端子を介して表
示パネルにおけるアクティブマトリクス基板を駆動させ
る。表示パネルにおけるモジュールの実装については、
ＴＣＰ（tape carrier package）、ＣＯＧ（chip on gl
ass）、ＣＯＦ（chip on flexible printed circuitboa
rd）などの技術が用いられる
処理回路、制御回路、表示電圧発生回路、ドレインドラ
イバ、ゲートドライバ、表示パネルを有する。画像処理
回路は、画像情報に基づきあらかじめ設定された演算を
行い、演算された画像処理信号を制御回路に送る。制御
回路は、受け取った画像処理信号に基づき、ドレインド
ライバ及びゲートドレイバのアライメントなどの位置微
調整を行なうとともに、表示電圧発生回路で発生させる
電圧を制御する。表示電圧発生回路は、制御回路からの
制御に基づきドレインドライバ、ゲートドライバ、及
び、表示パネルにおける共通端子のそれぞれに所定の電
圧を供給する。ドレインドライバは、制御回路からの制
御に基づきドレイン端子を介して表示パネルにおけるア
クティブマトリクス基板を駆動させる。ゲートドライバ
は、制御回路からの制御に基づきゲート端子を介して表
示パネルにおけるアクティブマトリクス基板を駆動させ
る。表示パネルにおけるモジュールの実装については、
ＴＣＰ（tape carrier package）、ＣＯＧ（chip on gl
ass）、ＣＯＦ（chip on flexible printed circuitboa
rd）などの技術が用いられる
【００４２】図２を参照すると、表示パネルは、半透過
型液晶表示装置の場合、開口部４ｃを有する反射板４を
備えたアクティブマトリクス基板１５の透明電極１４側
の全面上には配向膜１６が形成され、アクティブマトリ
クス基板１５の絶縁性基板側の全面上には絶縁性基板側
から順に位相差板３１、偏光板３２、バックライト３３
を有する。対向基板４０側の配向膜４１とアクティブマ
トリクス基板１５の配向膜１６との間には、液晶層５０
を有する。対向基板４０は、液晶層側から配向膜４１、
対向透明共通電極４２、樹脂保護膜４３、カラーフィル
タ４４、対向透明絶縁性基板４５、位相差板４６、偏光
板４７の順に積層して構成される。
型液晶表示装置の場合、開口部４ｃを有する反射板４を
備えたアクティブマトリクス基板１５の透明電極１４側
の全面上には配向膜１６が形成され、アクティブマトリ
クス基板１５の絶縁性基板側の全面上には絶縁性基板側
から順に位相差板３１、偏光板３２、バックライト３３
を有する。対向基板４０側の配向膜４１とアクティブマ
トリクス基板１５の配向膜１６との間には、液晶層５０
を有する。対向基板４０は、液晶層側から配向膜４１、
対向透明共通電極４２、樹脂保護膜４３、カラーフィル
タ４４、対向透明絶縁性基板４５、位相差板４６、偏光
板４７の順に積層して構成される。
【００４３】図３を参照すると、反射型液晶表示装置の
場合、開口部を有さない反射板４を備えたアクティブマ
トリクス基板１５の絶縁性基板側にはバックライト等を
有さず、配向膜１６、液晶層５０及び対向基板４０につ
いては半透過型液晶表示装置の場合と特に変わるところ
はない。
場合、開口部を有さない反射板４を備えたアクティブマ
トリクス基板１５の絶縁性基板側にはバックライト等を
有さず、配向膜１６、液晶層５０及び対向基板４０につ
いては半透過型液晶表示装置の場合と特に変わるところ
はない。
【００４４】図４を参照すると、アクティブマトリクス
基板１５は、マトリクス内の画素又はドットごとに駆動
素子が設けられ、駆動素子のスイッチングにより液晶を
駆動する。
基板１５は、マトリクス内の画素又はドットごとに駆動
素子が設けられ、駆動素子のスイッチングにより液晶を
駆動する。
【００４５】図１０及び図１１を参照すると、実施例１
に係るアクティブマトリクス基板は、以下のように構成
される。
に係るアクティブマトリクス基板は、以下のように構成
される。
【００４６】所定の領域に凹凸面１ａを有するガラス、
プラスチック、ポリカーボネート等からなる絶縁性基板
１上の平坦面の領域に、Ｃｒ、Ｔａ、Ｍｏ、Ｔｉ、Ｃｒ
／Ａｌ等からなる複数のゲートバスライン２が平行に配
設されるとともに、ゲートバスライン２からはゲート電
極３が分岐する。絶縁性基板１は、反射型の場合、透明
である必要はない。ゲートバスライン２は走査線として
機能する。絶縁性基板１上の凹凸面１ａを含む領域にＣ
ｒ、Ｔａ、Ｍｏ、Ｔｉ、Ｃｒ／Ａｌ等からなる反射板４
（４ａ、４ｂ）を有する。反射板４は、ゲートバスライ
ン２と分離する。反射板４の表面は、絶縁性基板１の凹
凸面１ａに沿ってほぼ同様の凹凸面となっており、表面
粗さの最大高さは２〜３μｍ程度であり、凸部の頂部と
頂部の間隔は数十μｍ程度である。半透過型液晶表示装
置の場合、反射板４における凹凸面の領域の一部には、
バックライトの光を透過するための開口部４ｃを有す
る。反射型液晶表示装置の場合、反射板４における凹凸
面の領域には開口部を設けない。なお、図面上の凹凸面
の凸部及び凹部は、尖ったように見えるが、実際はなだ
らかに丸みを帯びている。
プラスチック、ポリカーボネート等からなる絶縁性基板
１上の平坦面の領域に、Ｃｒ、Ｔａ、Ｍｏ、Ｔｉ、Ｃｒ
／Ａｌ等からなる複数のゲートバスライン２が平行に配
設されるとともに、ゲートバスライン２からはゲート電
極３が分岐する。絶縁性基板１は、反射型の場合、透明
である必要はない。ゲートバスライン２は走査線として
機能する。絶縁性基板１上の凹凸面１ａを含む領域にＣ
ｒ、Ｔａ、Ｍｏ、Ｔｉ、Ｃｒ／Ａｌ等からなる反射板４
（４ａ、４ｂ）を有する。反射板４は、ゲートバスライ
ン２と分離する。反射板４の表面は、絶縁性基板１の凹
凸面１ａに沿ってほぼ同様の凹凸面となっており、表面
粗さの最大高さは２〜３μｍ程度であり、凸部の頂部と
頂部の間隔は数十μｍ程度である。半透過型液晶表示装
置の場合、反射板４における凹凸面の領域の一部には、
バックライトの光を透過するための開口部４ｃを有す
る。反射型液晶表示装置の場合、反射板４における凹凸
面の領域には開口部を設けない。なお、図面上の凹凸面
の凸部及び凹部は、尖ったように見えるが、実際はなだ
らかに丸みを帯びている。
【００４７】ゲート電極３、反射板４を含む絶縁性基板
１上にＳｉＮｘ、ＳｉＯｘなどからなるゲート絶縁膜５
が形成されており、ゲート絶縁膜５は、反射板４上の所
定の位置に反射板４を露出させるコンタクトホール６を
有し、反射板４の凹凸面上の領域ではこの凹凸面に沿っ
て凹凸面を有する。
１上にＳｉＮｘ、ＳｉＯｘなどからなるゲート絶縁膜５
が形成されており、ゲート絶縁膜５は、反射板４上の所
定の位置に反射板４を露出させるコンタクトホール６を
有し、反射板４の凹凸面上の領域ではこの凹凸面に沿っ
て凹凸面を有する。
【００４８】ゲート電極３の上方のゲート絶縁膜上には
アモルファスシリコン（ａ−Ｓｉ）、多結晶シリコンな
どからなる半導体層７ａと、その両端にｎ＋型ａ−Ｓｉ
などのコンタクト電極７ｂと、からなるアイランド７を
有する。
アモルファスシリコン（ａ−Ｓｉ）、多結晶シリコンな
どからなる半導体層７ａと、その両端にｎ＋型ａ−Ｓｉ
などのコンタクト電極７ｂと、からなるアイランド７を
有する。
【００４９】アイランド７上の一端側にはＣｒ、Ｔａ、
Ｍｏ、Ｔｉ、Ｃｒ／Ａｌ等からなるソース電極８（８
ａ）が形成され、他端側にはＣｒ、Ｔａ、Ｍｏ、Ｔｉ、
Ｃｒ／Ａｌ等からなるドレイン電極９（９ａ）が形成さ
れている。ドレイン電極９は、ゲートバスライン２とゲ
ート絶縁膜５を介して交差するドレインバスライン１０
（１０ａ）から分岐する。ドレインバスライン１０は、
信号線として機能し、ドレイン電極９と同様の金属から
構成される。
Ｍｏ、Ｔｉ、Ｃｒ／Ａｌ等からなるソース電極８（８
ａ）が形成され、他端側にはＣｒ、Ｔａ、Ｍｏ、Ｔｉ、
Ｃｒ／Ａｌ等からなるドレイン電極９（９ａ）が形成さ
れている。ドレイン電極９は、ゲートバスライン２とゲ
ート絶縁膜５を介して交差するドレインバスライン１０
（１０ａ）から分岐する。ドレインバスライン１０は、
信号線として機能し、ドレイン電極９と同様の金属から
構成される。
【００５０】ゲート電極３、ゲート絶縁膜５、アイラン
ド７、ソース電極８及びドレイン電極９は、薄膜トラン
ジスタ１１（ＴＦＴ）を構成し、ＴＦＴ１１は、スイッ
チング素子として機能する。
ド７、ソース電極８及びドレイン電極９は、薄膜トラン
ジスタ１１（ＴＦＴ）を構成し、ＴＦＴ１１は、スイッ
チング素子として機能する。
【００５１】ゲートバスライン２、ドレインバスライン
１０及びＴＦＴ１１を含む基板上の全面にＳｉＮｘ、Ｓ
ｉＯｘなどからなるパッシベーション膜１２が形成され
ている。パッシベーション膜１２は、ゲート絶縁膜５の
コンタクトホールと対応する位置に第１のコンタクトホ
ール６を有し、ソース電極８上の所定の位置にソース電
極８を露出させる第２のコンタクトホール１３を有し、
ゲート絶縁膜５の凹凸面上の領域ではこの凹凸面に沿っ
て凹凸面を有する。
１０及びＴＦＴ１１を含む基板上の全面にＳｉＮｘ、Ｓ
ｉＯｘなどからなるパッシベーション膜１２が形成され
ている。パッシベーション膜１２は、ゲート絶縁膜５の
コンタクトホールと対応する位置に第１のコンタクトホ
ール６を有し、ソース電極８上の所定の位置にソース電
極８を露出させる第２のコンタクトホール１３を有し、
ゲート絶縁膜５の凹凸面上の領域ではこの凹凸面に沿っ
て凹凸面を有する。
【００５２】パッシベーション膜１２上の凹凸面を含む
領域にはＩＴＯ（酸化インジウム）、ＩＺＯ（酸化イン
ジウム亜鉛）等からなる透明電極１４を有し、透明電極
１４は第１のコンタクトホール６及び第２のコンタクト
ホール１３を通って反射板４とソース電極８とを接続す
る。透明電極１４は、反射板４とともに画素電極として
機能する。
領域にはＩＴＯ（酸化インジウム）、ＩＺＯ（酸化イン
ジウム亜鉛）等からなる透明電極１４を有し、透明電極
１４は第１のコンタクトホール６及び第２のコンタクト
ホール１３を通って反射板４とソース電極８とを接続す
る。透明電極１４は、反射板４とともに画素電極として
機能する。
【００５３】絶縁性基板１上には、その角部にアクティ
ブマトリクス基板１５のゲートバスライン２及びドレイ
ンバスライン１０と、図２や図３の対向基板４０におけ
る対向透明共通電極４２と、に共通電位を供給するため
の共通端子部１９、共通素子部２０、共通バスライン２
１が形成されている。図示されていないが、各ＴＦＴ１
１と隣接するゲートバスライン２との間にはストレージ
キャパシタが形成されることがある。
ブマトリクス基板１５のゲートバスライン２及びドレイ
ンバスライン１０と、図２や図３の対向基板４０におけ
る対向透明共通電極４２と、に共通電位を供給するため
の共通端子部１９、共通素子部２０、共通バスライン２
１が形成されている。図示されていないが、各ＴＦＴ１
１と隣接するゲートバスライン２との間にはストレージ
キャパシタが形成されることがある。
【００５４】次に、実施例１に係るアクティブマトリク
ス基板の製造工程について説明する。
ス基板の製造工程について説明する。
【００５５】まず、図５、図１１（ａ）、図１２
（ａ）、図１３（ａ）、図１４（ａ）及び図１５（ａ）
を参照すると、ガラスなどの表面が平坦な絶縁性基板１
上にフォトリソグラフィ技術により第１のマスク（図示
せず）を形成し、その後ＨＦ（フッ酸）を用いたウェッ
トエッチング、サンドブラスト、ＣＦ４やＯ２を用いた
ドライエッチングなどにより絶縁性基板１の所定の領域
に凹凸面１ａを形成し、その後洗浄し、その後第１のマ
スクを除去する。
（ａ）、図１３（ａ）、図１４（ａ）及び図１５（ａ）
を参照すると、ガラスなどの表面が平坦な絶縁性基板１
上にフォトリソグラフィ技術により第１のマスク（図示
せず）を形成し、その後ＨＦ（フッ酸）を用いたウェッ
トエッチング、サンドブラスト、ＣＦ４やＯ２を用いた
ドライエッチングなどにより絶縁性基板１の所定の領域
に凹凸面１ａを形成し、その後洗浄し、その後第１のマ
スクを除去する。
【００５６】ここで、ガラス基板をウェットエッチング
する場合、同時に基板の裏面もエッチングされ、基板の
厚さを薄くすることができる点でメリットがある。
する場合、同時に基板の裏面もエッチングされ、基板の
厚さを薄くすることができる点でメリットがある。
【００５７】次に、図６、図１１（ｂ）、図１２
（ｂ）、図１３（ｂ）、図１４（ｂ）及び図１５（ｂ）
を参照すると、絶縁性基板１上の全面にＣｒ、Ｔｉ、Ｍ
ｏ等の下地金属２ａ、３ａ、４ａ、１７ａ（以下、「Ｃ
ｒ」とする）、Ａｌ等の上地金属２ｂ、３ｂ、４ｂ、１
７ｂ（以下、「Ａｌ／Ｎｄ」とする）の順にゲート電極
層（図示せず）を形成する。
（ｂ）、図１３（ｂ）、図１４（ｂ）及び図１５（ｂ）
を参照すると、絶縁性基板１上の全面にＣｒ、Ｔｉ、Ｍ
ｏ等の下地金属２ａ、３ａ、４ａ、１７ａ（以下、「Ｃ
ｒ」とする）、Ａｌ等の上地金属２ｂ、３ｂ、４ｂ、１
７ｂ（以下、「Ａｌ／Ｎｄ」とする）の順にゲート電極
層（図示せず）を形成する。
【００５８】ここで、ゲート電極層は、例えば、スパッ
タ法を用いて下地金属Ｃｒと上地金属Ａｌ／Ｎｄとの合
計膜厚を１００〜２００ｎｍ程度の膜厚に積層する。
タ法を用いて下地金属Ｃｒと上地金属Ａｌ／Ｎｄとの合
計膜厚を１００〜２００ｎｍ程度の膜厚に積層する。
【００５９】次に、図６、図１１（ｂ）、図１２
（ｂ）、図１３（ｂ）、図１４（ｂ）及び図１５（ｂ）
を参照すると、ゲート電極層上にフォトリソグラフィ技
術による第２のマスク（図示せず）を形成し、その後ド
ライエッチングやウェットエッチングなどにより不要な
ゲート電極層を除去し、その後第２のマスクを除去す
る。これにより、ゲート電極３、ゲートバスライン２、
ゲート端子部の下地金属１７ａ、１７ｂ、反射板４、共
通端子部の下地金属１９ａ、ドレイン用の共通バスライ
ン２１、共通素子部用のゲート電極２０ｄ、２０ｅが形
成される。
（ｂ）、図１３（ｂ）、図１４（ｂ）及び図１５（ｂ）
を参照すると、ゲート電極層上にフォトリソグラフィ技
術による第２のマスク（図示せず）を形成し、その後ド
ライエッチングやウェットエッチングなどにより不要な
ゲート電極層を除去し、その後第２のマスクを除去す
る。これにより、ゲート電極３、ゲートバスライン２、
ゲート端子部の下地金属１７ａ、１７ｂ、反射板４、共
通端子部の下地金属１９ａ、ドレイン用の共通バスライ
ン２１、共通素子部用のゲート電極２０ｄ、２０ｅが形
成される。
【００６０】ここで、ゲート端子部の下地金属１７ａ、
１７ｂは、ゲートバスライン２と接続する。反射板４
は、反射型の場合は開口部を設けず、半透過型の場合は
開口部４ｃを設ける。共通端子部の下地金属１９ａは、
ドレイン用の共通バスライン２１と接続する。共通素子
部用のゲート電極２０ｄは、ドレイン用の共通バスライ
ン２１又はゲートバスライン２と接続する。共通素子部
用のゲート電極２０ｅは、ドレイン用の共通バスライン
２１、ゲートバスライン２等と分離する。
１７ｂは、ゲートバスライン２と接続する。反射板４
は、反射型の場合は開口部を設けず、半透過型の場合は
開口部４ｃを設ける。共通端子部の下地金属１９ａは、
ドレイン用の共通バスライン２１と接続する。共通素子
部用のゲート電極２０ｄは、ドレイン用の共通バスライ
ン２１又はゲートバスライン２と接続する。共通素子部
用のゲート電極２０ｅは、ドレイン用の共通バスライン
２１、ゲートバスライン２等と分離する。
【００６１】次に、図７、図１１（ｃ）、図１２
（ｃ）、図１３（ｃ）、図１４（ｃ）及び図１５（ｃ）
を参照すると、ゲート電極３、ゲートバスライン２、ゲ
ート端子部の下地金属１７ａ、１７ｂ、反射板４、共通
端子部の下地金属１９ａ、ドレイン用の共通バスライン
２１、共通素子部用のゲート電極２０ｄ、２０ｅを含む
基板上の全面にＳｉＮｘ等のゲート絶縁膜５と、半導体
層となるａ−Ｓｉ層７ａと、コンタクト電極となるｎ＋
型ａ−Ｓｉ層７ｂを順次形成する。半導体層とコンタク
ト電極は、アイランド７、２０ｆとなる。
（ｃ）、図１３（ｃ）、図１４（ｃ）及び図１５（ｃ）
を参照すると、ゲート電極３、ゲートバスライン２、ゲ
ート端子部の下地金属１７ａ、１７ｂ、反射板４、共通
端子部の下地金属１９ａ、ドレイン用の共通バスライン
２１、共通素子部用のゲート電極２０ｄ、２０ｅを含む
基板上の全面にＳｉＮｘ等のゲート絶縁膜５と、半導体
層となるａ−Ｓｉ層７ａと、コンタクト電極となるｎ＋
型ａ−Ｓｉ層７ｂを順次形成する。半導体層とコンタク
ト電極は、アイランド７、２０ｆとなる。
【００６２】ここで、ゲート絶縁膜５は、例えば、プラ
ズマＣＶＤ法により膜厚３００〜５００ｎｍ程度に成膜
する。また、アイランド７、２０ｆは、例えば、ａ−Ｓ
ｉをプラズマＣＶＤ法により膜厚１５０〜４００ｎｍ程
度に成膜し、ｎ＋型ａ−ＳｉをプラズマＣＶＤ法により
膜厚２０〜６０ｎｍ程度に成膜する。
ズマＣＶＤ法により膜厚３００〜５００ｎｍ程度に成膜
する。また、アイランド７、２０ｆは、例えば、ａ−Ｓ
ｉをプラズマＣＶＤ法により膜厚１５０〜４００ｎｍ程
度に成膜し、ｎ＋型ａ−ＳｉをプラズマＣＶＤ法により
膜厚２０〜６０ｎｍ程度に成膜する。
【００６３】また、ｎ＋型ａ−Ｓｉ層７ｂは、ａ−Ｓｉ
層７ａとのオーミック接続を得るために、ａ−Ｓｉ層７
ａまで形成した基板をＰＨ3プラズマ雰囲気中に保持
し、リンをａ−Ｓｉ層７ａに拡散させ、その表層にｎ＋
層を形成する。その際の処理条件としては、例えば、プ
ラズマＣＶＤ装置を用いて３００℃の温度で、ＰＨ3／
Ｈ2（０．５％ＰＨ3）ガスを１０００ｓｃｃｍで供給
し、圧力：２００Ｐａ、ＲＦパワー：０．１Ｗ／ｃｍ2
で５分間処理することにより達成できる。
層７ａとのオーミック接続を得るために、ａ−Ｓｉ層７
ａまで形成した基板をＰＨ3プラズマ雰囲気中に保持
し、リンをａ−Ｓｉ層７ａに拡散させ、その表層にｎ＋
層を形成する。その際の処理条件としては、例えば、プ
ラズマＣＶＤ装置を用いて３００℃の温度で、ＰＨ3／
Ｈ2（０．５％ＰＨ3）ガスを１０００ｓｃｃｍで供給
し、圧力：２００Ｐａ、ＲＦパワー：０．１Ｗ／ｃｍ2
で５分間処理することにより達成できる。
【００６４】次に、図７、図１１（ｃ）、図１２
（ｃ）、図１３（ｃ）、図１４（ｃ）及び図１５（ｃ）
を参照すると、ｎ＋型ａ−Ｓｉ層７ｂ上にフォトリソグ
ラフィ技術による第３のマスク（図示せず）を形成し、
その後ドライエッチングなどにより不要なａ−Ｓｉ層７
ａ及びｎ＋型ａ−Ｓｉ層７ｂを除去し、その後第３のマ
スクを除去する。これによりアイランド７、２０ｆがで
きる。アイランド７は、液晶駆動用のゲート電極３の上
方に形成される。アイランド２０ｆは、共通素子部用の
ゲート電極２０ｄ、共通素子部用のゲート電極２０ｅ、
共通素子部用のゲート電極２０ｄ、共通素子部用のゲー
ト電極２０ｅそれぞれの上方に形成される。
（ｃ）、図１３（ｃ）、図１４（ｃ）及び図１５（ｃ）
を参照すると、ｎ＋型ａ−Ｓｉ層７ｂ上にフォトリソグ
ラフィ技術による第３のマスク（図示せず）を形成し、
その後ドライエッチングなどにより不要なａ−Ｓｉ層７
ａ及びｎ＋型ａ−Ｓｉ層７ｂを除去し、その後第３のマ
スクを除去する。これによりアイランド７、２０ｆがで
きる。アイランド７は、液晶駆動用のゲート電極３の上
方に形成される。アイランド２０ｆは、共通素子部用の
ゲート電極２０ｄ、共通素子部用のゲート電極２０ｅ、
共通素子部用のゲート電極２０ｄ、共通素子部用のゲー
ト電極２０ｅそれぞれの上方に形成される。
【００６５】次に、図８、図１１（ｄ）、図１２
（ｄ）、図１３（ｄ）、図１４（ｄ）及び図１５（ｄ）
を参照すると、ゲート電極３、ゲートバスライン２、ゲ
ート端子部の下地金属１７ａ、１７ｂ、反射板４、共通
端子部の下地金属１９ａ、ドレイン用の共通バスライン
２１、共通素子部用のゲート電極２０ｄ、２０ｅ、アイ
ランド７、２０ｆを含む基板上の全面に、ドレイン電極
層となるＴｉ、Ｃｒ、Ｍｏ等の金属層８ａ、９ａ、１０
ａ、１８ａ、２０ａ、２２ａをスパッタ法等により膜厚
１００〜２００ｎｍ程度成膜する。
（ｄ）、図１３（ｄ）、図１４（ｄ）及び図１５（ｄ）
を参照すると、ゲート電極３、ゲートバスライン２、ゲ
ート端子部の下地金属１７ａ、１７ｂ、反射板４、共通
端子部の下地金属１９ａ、ドレイン用の共通バスライン
２１、共通素子部用のゲート電極２０ｄ、２０ｅ、アイ
ランド７、２０ｆを含む基板上の全面に、ドレイン電極
層となるＴｉ、Ｃｒ、Ｍｏ等の金属層８ａ、９ａ、１０
ａ、１８ａ、２０ａ、２２ａをスパッタ法等により膜厚
１００〜２００ｎｍ程度成膜する。
【００６６】次に、図８、図１１（ｄ）、図１２
（ｄ）、図１３（ｄ）、図１４（ｄ）及び図１５（ｄ）
を参照すると、金属層８ａ、９ａ、１０ａ、１８ａ、２
０ａ、２２ａ上にフォトリソグラフィ技術による第４の
マスク（図示せず）を形成し、その後ドライエッチング
などにより不要な金属を除去する。これにより、ソース
電極８、ドレイン電極９、ドレインバスライン１０、ド
レイン端子部の下地金属１８ａ、ゲート用の共通バスラ
イン２２、共通素子部用のソース／ドレイン電極２０ａ
が形成される。複数ある共通素子部用のソース／ドレイ
ン電極２０ａの一部は、ドレインバスライン１０及びゲ
ート用の共通バスライン２２ａと接続する。
（ｄ）、図１３（ｄ）、図１４（ｄ）及び図１５（ｄ）
を参照すると、金属層８ａ、９ａ、１０ａ、１８ａ、２
０ａ、２２ａ上にフォトリソグラフィ技術による第４の
マスク（図示せず）を形成し、その後ドライエッチング
などにより不要な金属を除去する。これにより、ソース
電極８、ドレイン電極９、ドレインバスライン１０、ド
レイン端子部の下地金属１８ａ、ゲート用の共通バスラ
イン２２、共通素子部用のソース／ドレイン電極２０ａ
が形成される。複数ある共通素子部用のソース／ドレイ
ン電極２０ａの一部は、ドレインバスライン１０及びゲ
ート用の共通バスライン２２ａと接続する。
【００６７】次に、ソース電極８ａ、ドレイン電極９ａ
及び第４のマスクをエッチングマスクとしてｎ+型ａ−
Ｓｉ膜７ｂをエッチングし、その後、第４のマスクを除
去する。これによりオーミック接触層が形成される。
及び第４のマスクをエッチングマスクとしてｎ+型ａ−
Ｓｉ膜７ｂをエッチングし、その後、第４のマスクを除
去する。これによりオーミック接触層が形成される。
【００６８】次に、図９、図１１（ｅ）、図１２
（ｅ）、図１３（ｅ）、図１４（ｅ）及び図１５（ｅ）
を参照すると、ゲート電極３、ゲートバスライン２、ゲ
ート端子部の下地金属１７ａ、１７ｂ、反射板４、共通
端子部の下地金属１９ａ、ドレイン用の共通バスライン
２１、共通素子部用のゲート電極２０ｄ、２０ｅ、アイ
ランド７、２０ｆ、ソース電極８、ドレイン電極９、ド
レインバスライン１０、ドレイン端子部の下地金属１８
ａ、ゲート用の共通バスライン２２ａ、共通素子部用の
ソース／ドレイン電極２０ａを含む基板上の全面に、Ｓ
ｉＮｘ等のパッシベーション膜１２をプラズマＣＶＤ法
等により膜厚１００〜５００ｎｍ程度成膜する。
（ｅ）、図１３（ｅ）、図１４（ｅ）及び図１５（ｅ）
を参照すると、ゲート電極３、ゲートバスライン２、ゲ
ート端子部の下地金属１７ａ、１７ｂ、反射板４、共通
端子部の下地金属１９ａ、ドレイン用の共通バスライン
２１、共通素子部用のゲート電極２０ｄ、２０ｅ、アイ
ランド７、２０ｆ、ソース電極８、ドレイン電極９、ド
レインバスライン１０、ドレイン端子部の下地金属１８
ａ、ゲート用の共通バスライン２２ａ、共通素子部用の
ソース／ドレイン電極２０ａを含む基板上の全面に、Ｓ
ｉＮｘ等のパッシベーション膜１２をプラズマＣＶＤ法
等により膜厚１００〜５００ｎｍ程度成膜する。
【００６９】ここで、パッシベーション膜１２の材料と
しては、後の工程でコンタクトホール６、１３等を良好
に形成するために、ａ−Ｓｉａ７及びゲート絶縁膜５と
のエッチングの選択比が十分に大きいものを選択するこ
とが好ましい。
しては、後の工程でコンタクトホール６、１３等を良好
に形成するために、ａ−Ｓｉａ７及びゲート絶縁膜５と
のエッチングの選択比が十分に大きいものを選択するこ
とが好ましい。
【００７０】次に、図９、図１１（ｅ）、図１２
（ｅ）、図１３（ｅ）、図１４（ｅ）及び図１５（ｅ）
を参照すると、パッシベーション膜１２上にフォトリソ
グラフィ技術による第５のマスク（図示せず）を形成
し、その後ドライエッチングなどにより、コンタクトホ
ールとなる領域の余分なパッシベーション膜１２、ゲー
ト絶縁膜５もしくはＡｌ／Ｎｄ層２ｂ、４ｂ、１７ｂ、
１９ａ、２１ｂを、Ｃｒ層２ａ、４ａ、８ａ、１０ａ、
１７ａ、１８ａ、１９ａ、２０ａ、２０ｄ、２０ｅ、２
１ａ、２２ａの一部が露出するまで除去し、その後第５
のマスクを除去する。これにより、コンタクトホール
６、１３、１７ｃ、１８ｃ、１９ｂ、２０ｃ、２１ｃ、
２２ｃが形成される。
（ｅ）、図１３（ｅ）、図１４（ｅ）及び図１５（ｅ）
を参照すると、パッシベーション膜１２上にフォトリソ
グラフィ技術による第５のマスク（図示せず）を形成
し、その後ドライエッチングなどにより、コンタクトホ
ールとなる領域の余分なパッシベーション膜１２、ゲー
ト絶縁膜５もしくはＡｌ／Ｎｄ層２ｂ、４ｂ、１７ｂ、
１９ａ、２１ｂを、Ｃｒ層２ａ、４ａ、８ａ、１０ａ、
１７ａ、１８ａ、１９ａ、２０ａ、２０ｄ、２０ｅ、２
１ａ、２２ａの一部が露出するまで除去し、その後第５
のマスクを除去する。これにより、コンタクトホール
６、１３、１７ｃ、１８ｃ、１９ｂ、２０ｃ、２１ｃ、
２２ｃが形成される。
【００７１】ここで、コンタクトホール６は、反射板の
Ｃｒ層４ａの一部を露出させるホールである。コンタク
トホール１３は、ソース電極（Ｃｒ層）８ａの一部を露
出させるホールである。コンタクトホール１７ｃは、ゲ
ート端子部のＣｒ層１７ａの一部を露出させるホールで
ある。コンタクトホール１８ｃは、ドレイン端子部のＣ
ｒ層１８ａの一部を露出させるホールである。コンタク
トホール１９ｂは、共通端子部のＣｒ層１９ａの一部を
露出させるホールである。コンタクトホール２０ｃは、
共通素子部のＣｒ層２ａ、２０ａ、２０ｄ、２０ｅ、２
１ａ、２２ａの一部を露出させるホールである。コンタ
クトホール２１ｃは、ドレイン用共通バスラインのＣｒ
層２１ａの一部を露出させるホールである。コンタクト
ホール２２ｃは、ゲート用共通バスラインのＣｒ層２２
ａの一部を露出させるホールである。
Ｃｒ層４ａの一部を露出させるホールである。コンタク
トホール１３は、ソース電極（Ｃｒ層）８ａの一部を露
出させるホールである。コンタクトホール１７ｃは、ゲ
ート端子部のＣｒ層１７ａの一部を露出させるホールで
ある。コンタクトホール１８ｃは、ドレイン端子部のＣ
ｒ層１８ａの一部を露出させるホールである。コンタク
トホール１９ｂは、共通端子部のＣｒ層１９ａの一部を
露出させるホールである。コンタクトホール２０ｃは、
共通素子部のＣｒ層２ａ、２０ａ、２０ｄ、２０ｅ、２
１ａ、２２ａの一部を露出させるホールである。コンタ
クトホール２１ｃは、ドレイン用共通バスラインのＣｒ
層２１ａの一部を露出させるホールである。コンタクト
ホール２２ｃは、ゲート用共通バスラインのＣｒ層２２
ａの一部を露出させるホールである。
【００７２】また、コンタクトホール６、１７ｃ、１９
ｂ、一部の２０ｃ、２０ｅ及び２１ｃについてＡｌ／Ｎ
ｄ層２ｂ、４ｂ、１７ｂ、１９ａ、２１ｂを除去するの
は、後の工程で形成するピクセルとなるＩＴＯとＡｌ／
Ｎｄとの導電性がよくないからである。
ｂ、一部の２０ｃ、２０ｅ及び２１ｃについてＡｌ／Ｎ
ｄ層２ｂ、４ｂ、１７ｂ、１９ａ、２１ｂを除去するの
は、後の工程で形成するピクセルとなるＩＴＯとＡｌ／
Ｎｄとの導電性がよくないからである。
【００７３】次に、図１０、図１１（ｆ）、図１２
（ｆ）、図１３（ｆ）、図１４（ｆ）及び図１５（ｆ）
を参照すると、パッシベーション膜１２を含む基板上の
全面に、ＩＴＯ等の透明電極層１４、１７ｄ、１８ｄ、
１９ｃ、２０ｇ、２３をスパッタリング等により膜厚３
０〜１００ｎｍ程度成膜する。
（ｆ）、図１３（ｆ）、図１４（ｆ）及び図１５（ｆ）
を参照すると、パッシベーション膜１２を含む基板上の
全面に、ＩＴＯ等の透明電極層１４、１７ｄ、１８ｄ、
１９ｃ、２０ｇ、２３をスパッタリング等により膜厚３
０〜１００ｎｍ程度成膜する。
【００７４】最後に、図１０、図１１（ｆ）、図１２
（ｆ）、図１３（ｆ）、図１４（ｆ）及び図１５（ｆ）
を参照すると、透明電極層１４、１７ｄ、１８ｄ、１９
ｃ、２０ｇ、２３上にフォトリソグラフィ技術による第
６のマスク（図示せず）を形成し、その後ウェットエッ
チング（シュウ酸、王水、塩化第二鉄＋塩酸）などによ
り、余分な透明電極層を除去し、その後第６のマスクを
除去する。これにより、画素電極となる透明電極１４、
ゲート端子部の端子１７ｄ、ドレイン端子部の端子１８
ｄ、共通端子部の端子１９ｃ、共通素子部の配線２０
ｇ、共通バスライン２１、２２間の配線２３が形成され
る。
（ｆ）、図１３（ｆ）、図１４（ｆ）及び図１５（ｆ）
を参照すると、透明電極層１４、１７ｄ、１８ｄ、１９
ｃ、２０ｇ、２３上にフォトリソグラフィ技術による第
６のマスク（図示せず）を形成し、その後ウェットエッ
チング（シュウ酸、王水、塩化第二鉄＋塩酸）などによ
り、余分な透明電極層を除去し、その後第６のマスクを
除去する。これにより、画素電極となる透明電極１４、
ゲート端子部の端子１７ｄ、ドレイン端子部の端子１８
ｄ、共通端子部の端子１９ｃ、共通素子部の配線２０
ｇ、共通バスライン２１、２２間の配線２３が形成され
る。
【００７５】ここで、透明電極１４は、コンタクトホー
ル６、１３を通ってソース電極８と反射板４を電気的に
接続する（図７及び図９参照）。ゲート端子部の端子１
７ｄ、ドレイン端子部の端子１８ｄ、共通端子部の端子
１９ｃは、各部のコンタクトホール１７ｃ、１８ｃ、１
９ｂを通って各部のＣｒ層１７ａ、１８ａ、１９ａと接
続する。共通素子部の配線２０ｆは、適宜組合せのコン
タクトホール２０ｃを通って、ゲートバスライン２と共
通素子部のソース／ドレイン電極２０ａ、共通バスライ
ン２２と共通素子部のゲート電極２０ｅ、共通バスライ
ン２１と共通素子部のソース／ドレイン電極２０ａ、ド
レインバスライン１０と共通素子部のゲート電極２０ｅ
それぞれの間を電気的に接続する。共通バスライン２
１、２２間の配線２３は、コンタクトホール２１ｃ、２
２ｃを通って共通バスライン２１、２２間を電気的に接
続する。
ル６、１３を通ってソース電極８と反射板４を電気的に
接続する（図７及び図９参照）。ゲート端子部の端子１
７ｄ、ドレイン端子部の端子１８ｄ、共通端子部の端子
１９ｃは、各部のコンタクトホール１７ｃ、１８ｃ、１
９ｂを通って各部のＣｒ層１７ａ、１８ａ、１９ａと接
続する。共通素子部の配線２０ｆは、適宜組合せのコン
タクトホール２０ｃを通って、ゲートバスライン２と共
通素子部のソース／ドレイン電極２０ａ、共通バスライ
ン２２と共通素子部のゲート電極２０ｅ、共通バスライ
ン２１と共通素子部のソース／ドレイン電極２０ａ、ド
レインバスライン１０と共通素子部のゲート電極２０ｅ
それぞれの間を電気的に接続する。共通バスライン２
１、２２間の配線２３は、コンタクトホール２１ｃ、２
２ｃを通って共通バスライン２１、２２間を電気的に接
続する。
【００７６】また、このように画素電極である透明電極
１４が基板の最上層に形成すると、電界を絶縁膜等で隔
てることなく液晶に直接印加することができるといった
点でメリットがある。このようなことから、反射型の場
合にも、透明電極１４を基板の最上層に形成することが
好ましい。
１４が基板の最上層に形成すると、電界を絶縁膜等で隔
てることなく液晶に直接印加することができるといった
点でメリットがある。このようなことから、反射型の場
合にも、透明電極１４を基板の最上層に形成することが
好ましい。
【００７７】以上の工程により、図１１に示す構造のア
クティブマトリクス基板を製造することができる。この
ように、実施例１のアクティブマトリクス基板の製造方
法によれば、６枚のマスクのみで反射板に凹凸のある良
好な表示機能を有する反射型又は半透過型のアクティブ
マトリクス基板を形成することができ、従来の製造方法
に比べて、少なくとも１ＰＲ分工程を簡略化することが
できる。
クティブマトリクス基板を製造することができる。この
ように、実施例１のアクティブマトリクス基板の製造方
法によれば、６枚のマスクのみで反射板に凹凸のある良
好な表示機能を有する反射型又は半透過型のアクティブ
マトリクス基板を形成することができ、従来の製造方法
に比べて、少なくとも１ＰＲ分工程を簡略化することが
できる。
【００７８】［実施例２］次に、実施例２について図面
を用いて説明する。図１６〜図２２は、本発明の実施例
２に係る液晶表示装置におけるアクティブマトリクス基
板の製造工程を模式的に示した平面図である。図２３〜
図３２は、本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た断面図であり、図２３及び図２４はＡ−Ａ´間、図２
５及び図２６はＢ−Ｂ´間、図２７及び図２８はＣ−Ｃ
´間、図２９及び図３０はＤ−Ｄ´間、図３１及び図３
２はＥ−Ｅ´間である。
を用いて説明する。図１６〜図２２は、本発明の実施例
２に係る液晶表示装置におけるアクティブマトリクス基
板の製造工程を模式的に示した平面図である。図２３〜
図３２は、本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た断面図であり、図２３及び図２４はＡ−Ａ´間、図２
５及び図２６はＢ−Ｂ´間、図２７及び図２８はＣ−Ｃ
´間、図２９及び図３０はＤ−Ｄ´間、図３１及び図３
２はＥ−Ｅ´間である。
【００７９】図２２乃至図２４を参照すると、実施例２
に係るアクティブマトリクス基板は、以下のように構成
される。アクティブマトリクス基板以外の液晶表示装置
の構成は実施例１と同様である。
に係るアクティブマトリクス基板は、以下のように構成
される。アクティブマトリクス基板以外の液晶表示装置
の構成は実施例１と同様である。
【００８０】所定の領域に凹凸面１ａを有する絶縁性基
板１上の平坦面の領域に、複数のゲートバスライン２が
平行に配設されるとともに、ゲートバスライン２からは
ゲート電極３が分岐する。絶縁性基板１上の凹凸面１ａ
における頂部平坦面上にゲート電極３と同一金属である
Ｃｒ、Ｔａ、Ｍｏ、Ｔｉ、Ｃｒ／Ａｌ等からなる凸状部
材２６を有する。凸状部材２６は、絶縁性基板１上の凹
凸面１ａとともに反射板４の凹凸面を形成する際の基礎
となる。また、絶縁性基板１上の凸状部材２６とゲート
電極３との間には、反射板４とゲート電極３との間の短
絡を防止するとともに凸状部材２６及びゲート電極３と
分離した短絡防止配線２５を有する。
板１上の平坦面の領域に、複数のゲートバスライン２が
平行に配設されるとともに、ゲートバスライン２からは
ゲート電極３が分岐する。絶縁性基板１上の凹凸面１ａ
における頂部平坦面上にゲート電極３と同一金属である
Ｃｒ、Ｔａ、Ｍｏ、Ｔｉ、Ｃｒ／Ａｌ等からなる凸状部
材２６を有する。凸状部材２６は、絶縁性基板１上の凹
凸面１ａとともに反射板４の凹凸面を形成する際の基礎
となる。また、絶縁性基板１上の凸状部材２６とゲート
電極３との間には、反射板４とゲート電極３との間の短
絡を防止するとともに凸状部材２６及びゲート電極３と
分離した短絡防止配線２５を有する。
【００８１】ゲート電極３、短絡防止配線２５、凸状部
材２６を含む絶縁性基板１上にＳｉＮｘ、ＳｉＯｘなど
からなるゲート絶縁膜５が形成されており、ゲート絶縁
膜５は、短絡防止配線２５上の所定の位置に短絡防止配
線２５を露出させるコンタクトホール２７、２８を有
し、絶縁性基板１の凹凸面１ａ及び凸状部材２６によっ
て形成された凹凸面上の領域ではこの凹凸面に沿って凹
凸面を有する。コンタクトホール２７は、ソース電極８
と短絡防止配線２５とを電気的に接続させるためのホー
ルである。コンタクトホール２８は、透明電極１４と短
絡防止配線２５とを電気的に接続させるためのホールで
ある。
材２６を含む絶縁性基板１上にＳｉＮｘ、ＳｉＯｘなど
からなるゲート絶縁膜５が形成されており、ゲート絶縁
膜５は、短絡防止配線２５上の所定の位置に短絡防止配
線２５を露出させるコンタクトホール２７、２８を有
し、絶縁性基板１の凹凸面１ａ及び凸状部材２６によっ
て形成された凹凸面上の領域ではこの凹凸面に沿って凹
凸面を有する。コンタクトホール２７は、ソース電極８
と短絡防止配線２５とを電気的に接続させるためのホー
ルである。コンタクトホール２８は、透明電極１４と短
絡防止配線２５とを電気的に接続させるためのホールで
ある。
【００８２】ゲート電極３の上方のゲート絶縁膜５上に
は半導体層７ａ、コンタクト電極７の順に積層したアイ
ランド７を有する。
は半導体層７ａ、コンタクト電極７の順に積層したアイ
ランド７を有する。
【００８３】アイランド７上の一端側にはソース電極８
（８ａ、８ｂ）が形成され、他端側にはドレイン電極９
（９ａ、９ｂ）が形成されている。ソース電極８は、コ
ンタクトホール２７を通って短絡防止配線２５と電気的
に接続する。ドレイン電極９は、ゲートバスライン２と
ゲート絶縁膜５を介して交差するドレインバスライン１
０（１０ａ、１０ｂ）から分岐する。
（８ａ、８ｂ）が形成され、他端側にはドレイン電極９
（９ａ、９ｂ）が形成されている。ソース電極８は、コ
ンタクトホール２７を通って短絡防止配線２５と電気的
に接続する。ドレイン電極９は、ゲートバスライン２と
ゲート絶縁膜５を介して交差するドレインバスライン１
０（１０ａ、１０ｂ）から分岐する。
【００８４】絶縁性基板の凹凸面１ａ上方のゲート絶縁
膜５上の領域には、ソース電極８及びドレイン電極９と
同一金属でありこれらと分離する反射板４が形成されて
いる。反射板４の表面は、絶縁性基板の凹凸面１ａ及び
凸状部材２６によって形成された凹凸面に沿ってほぼ同
様の凹凸面となっており、例えば、表面粗さの最大高さ
は２〜３μｍ程度であり、凸部の頂部と頂部の間隔は数
十μｍ程度である。半透過型液晶表示装置の場合、反射
板４における凹凸面の領域の一部には、バックライトの
光を透過するための開口部４ｃを有する。反射型液晶表
示装置の場合、反射板４における凹凸面の領域には開口
部を設けない。なお、図面上の凹凸面の凸部及び凹部
は、尖ったように見えるが、実際はなだらかに丸みを帯
びている。
膜５上の領域には、ソース電極８及びドレイン電極９と
同一金属でありこれらと分離する反射板４が形成されて
いる。反射板４の表面は、絶縁性基板の凹凸面１ａ及び
凸状部材２６によって形成された凹凸面に沿ってほぼ同
様の凹凸面となっており、例えば、表面粗さの最大高さ
は２〜３μｍ程度であり、凸部の頂部と頂部の間隔は数
十μｍ程度である。半透過型液晶表示装置の場合、反射
板４における凹凸面の領域の一部には、バックライトの
光を透過するための開口部４ｃを有する。反射型液晶表
示装置の場合、反射板４における凹凸面の領域には開口
部を設けない。なお、図面上の凹凸面の凸部及び凹部
は、尖ったように見えるが、実際はなだらかに丸みを帯
びている。
【００８５】ゲート電極３、ゲート絶縁膜５、アイラン
ド７、ソース電極８及びドレイン電極９は、薄膜トラン
ジスタ１１（ＴＦＴ）を構成し、ＴＦＴ１１は、スイッ
チング素子として機能する。
ド７、ソース電極８及びドレイン電極９は、薄膜トラン
ジスタ１１（ＴＦＴ）を構成し、ＴＦＴ１１は、スイッ
チング素子として機能する。
【００８６】ＴＦＴ１１、反射板４を含む基板上の全面
にパッシベーション膜１２が形成されている。パッシベ
ーション膜１２は、ゲート絶縁膜５のコンタクトホール
と対応する位置にコンタクトホール２８を有し、反射板
４の凹凸面上の領域ではこの凹凸面に沿って凹凸面を有
する。
にパッシベーション膜１２が形成されている。パッシベ
ーション膜１２は、ゲート絶縁膜５のコンタクトホール
と対応する位置にコンタクトホール２８を有し、反射板
４の凹凸面上の領域ではこの凹凸面に沿って凹凸面を有
する。
【００８７】パッシベーション膜１２上の凹凸面を含む
領域には透明電極１４を有し、透明電極１４はコンタク
トホール２８を通って短絡防止配線２５と電気的に接続
する。透明電極１４は、反射板４とともに画素電極とし
て機能する。
領域には透明電極１４を有し、透明電極１４はコンタク
トホール２８を通って短絡防止配線２５と電気的に接続
する。透明電極１４は、反射板４とともに画素電極とし
て機能する。
【００８８】次に、実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程について説明す
る。
るアクティブマトリクス基板の製造工程について説明す
る。
【００８９】まず、図１６、図２３（ａ）、図２５
（ａ）、図２７（ａ）、図２９（ａ）及び図３１（ａ）
を参照すると、表面が平坦な絶縁性基板１上の全面に下
地金属２ａ、３ａ、１７ａ、１８ａ、１９ａ、２０ｄ、
２０ｅ、２１ａ、２５、２６となるゲート電極層（Ｃｒ
層、図示せず）を形成する。
（ａ）、図２７（ａ）、図２９（ａ）及び図３１（ａ）
を参照すると、表面が平坦な絶縁性基板１上の全面に下
地金属２ａ、３ａ、１７ａ、１８ａ、１９ａ、２０ｄ、
２０ｅ、２１ａ、２５、２６となるゲート電極層（Ｃｒ
層、図示せず）を形成する。
【００９０】次に、図１６、図２３（ａ）、図２５
（ａ）、図２７（ａ）、図２９（ａ）及び図３１（ａ）
を参照すると、ゲート電極層上にフォトリソグラフィ技
術による第１のマスク２４を形成し、その後ドライエッ
チングやウェットエッチングなどにより不要なゲート電
極層を除去する。これにより、ゲートバスライン２、ゲ
ート電極３、ゲート端子部の下地金属１７ａ、ドレイン
端子部の下地金属１８ａ、共通端子部の下地金属１９
ａ、共通素子部用のゲート電極２０ｄ、２０ｅ、ドレイ
ン用の共通バスライン２１、短絡防止配線２５、凸状部
材２６が形成される。この段階では、第１のマスク２４
は除去されていない。
（ａ）、図２７（ａ）、図２９（ａ）及び図３１（ａ）
を参照すると、ゲート電極層上にフォトリソグラフィ技
術による第１のマスク２４を形成し、その後ドライエッ
チングやウェットエッチングなどにより不要なゲート電
極層を除去する。これにより、ゲートバスライン２、ゲ
ート電極３、ゲート端子部の下地金属１７ａ、ドレイン
端子部の下地金属１８ａ、共通端子部の下地金属１９
ａ、共通素子部用のゲート電極２０ｄ、２０ｅ、ドレイ
ン用の共通バスライン２１、短絡防止配線２５、凸状部
材２６が形成される。この段階では、第１のマスク２４
は除去されていない。
【００９１】次に、図１６、図２３（ｂ）、図２５
（ｂ）、図２７（ｂ）、図２９（ｂ）及び図３１（ｂ）
を参照すると、第１のマスク２４のみが溶融する程度に
リフローし、ゲートバスライン２、ゲート電極３、ゲー
ト端子部の下地金属１７ａ、ドレイン端子部の下地金属
１８ａ、共通端子部の下地金属１９ａ、共通素子部用の
ゲート電極２０ｄ、２０ｅ、ドレイン用の共通バスライ
ン２１、短絡防止配線２５、凸状部材２６それぞれにつ
いて露出している側壁ないしその近傍の絶縁性基板１表
面を第１のマスク２４で覆う。
（ｂ）、図２７（ｂ）、図２９（ｂ）及び図３１（ｂ）
を参照すると、第１のマスク２４のみが溶融する程度に
リフローし、ゲートバスライン２、ゲート電極３、ゲー
ト端子部の下地金属１７ａ、ドレイン端子部の下地金属
１８ａ、共通端子部の下地金属１９ａ、共通素子部用の
ゲート電極２０ｄ、２０ｅ、ドレイン用の共通バスライ
ン２１、短絡防止配線２５、凸状部材２６それぞれにつ
いて露出している側壁ないしその近傍の絶縁性基板１表
面を第１のマスク２４で覆う。
【００９２】ここで、ゲート電極３と短絡防止配線２５
との間の間隔は数μｍあり、凸状部材２６の間隔は数十
μｍあるので、隣接する凸状部材２６間ではその第１の
マスク２４同士が繋がらないようにして、ゲート電極３
と短絡防止配線２５との間でそれぞれの第１のマスク２
４同士を繋がるようにすることができる。
との間の間隔は数μｍあり、凸状部材２６の間隔は数十
μｍあるので、隣接する凸状部材２６間ではその第１の
マスク２４同士が繋がらないようにして、ゲート電極３
と短絡防止配線２５との間でそれぞれの第１のマスク２
４同士を繋がるようにすることができる。
【００９３】次に、図１７、図２３（ｃ）、図２５
（ｃ）、図２７（ｃ）、図２９（ｃ）及び図３１（ｃ）
を参照すると、ＨＦ（フッ酸）を用いたウェットエッチ
ング、サンドブラスト、ＣＦ４やＯ２を用いたドライエ
ッチングなどにより絶縁性基板１の所定の領域に凹凸面
１ａを形成し、その後洗浄し、その後第１のマスクを除
去する。図１７における点線は、絶縁性基板における段
部１ｂであり、その囲まれた領域では絶縁性基板１の表
面はもとの平坦面であり、その外側は低くなっている。
（ｃ）、図２７（ｃ）、図２９（ｃ）及び図３１（ｃ）
を参照すると、ＨＦ（フッ酸）を用いたウェットエッチ
ング、サンドブラスト、ＣＦ４やＯ２を用いたドライエ
ッチングなどにより絶縁性基板１の所定の領域に凹凸面
１ａを形成し、その後洗浄し、その後第１のマスクを除
去する。図１７における点線は、絶縁性基板における段
部１ｂであり、その囲まれた領域では絶縁性基板１の表
面はもとの平坦面であり、その外側は低くなっている。
【００９４】このように、ゲート電極３等を形成した後
の工程で絶縁性基板１をエッチングする場合、絶縁性基
板がガラスのときゲート電極等とガラスの間にＨＦが介
在することがないため、ゲート電極等の剥離を防止する
ことができるといった点でメリットがある。
の工程で絶縁性基板１をエッチングする場合、絶縁性基
板がガラスのときゲート電極等とガラスの間にＨＦが介
在することがないため、ゲート電極等の剥離を防止する
ことができるといった点でメリットがある。
【００９５】次に、図１８、図２３（ｄ）、図２５
（ｄ）、図２７（ｄ）、図２９（ｄ）及び図３１（ｄ）
を参照すると、ゲートバスライン２、ゲート電極３、ゲ
ート端子部の下地金属１７ａ、ドレイン端子部の下地金
属１８ａ、共通端子部の下地金属１９ａ、共通素子部用
のゲート電極２０ｄ、２０ｅ、ドレイン用の共通バスラ
イン２１、短絡防止配線２５、凸状部材２６を含む基板
上の全面にＳｉＮｘ等のゲート絶縁膜５と、半導体層と
なるａ−Ｓｉ層７ａと、コンタクト電極となるｎ＋型ａ
−Ｓｉ層７ｂを順次形成する。
（ｄ）、図２７（ｄ）、図２９（ｄ）及び図３１（ｄ）
を参照すると、ゲートバスライン２、ゲート電極３、ゲ
ート端子部の下地金属１７ａ、ドレイン端子部の下地金
属１８ａ、共通端子部の下地金属１９ａ、共通素子部用
のゲート電極２０ｄ、２０ｅ、ドレイン用の共通バスラ
イン２１、短絡防止配線２５、凸状部材２６を含む基板
上の全面にＳｉＮｘ等のゲート絶縁膜５と、半導体層と
なるａ−Ｓｉ層７ａと、コンタクト電極となるｎ＋型ａ
−Ｓｉ層７ｂを順次形成する。
【００９６】次に、図１８、図２３（ｄ）、図２５
（ｄ）、図２７（ｄ）、図２９（ｄ）及び図３１（ｄ）
を参照すると、ｎ＋型ａ−Ｓｉ層７ｂ上にフォトリソグ
ラフィ技術による第２のマスク（図示せず）を形成し、
その後ドライエッチングなどにより不要なａ−Ｓｉ層７
ａ及びｎ＋型ａ−Ｓｉ層７ｂを除去し、その後第２のマ
スクを除去する。これによりアイランド７、２０ｆがで
きる。
（ｄ）、図２７（ｄ）、図２９（ｄ）及び図３１（ｄ）
を参照すると、ｎ＋型ａ−Ｓｉ層７ｂ上にフォトリソグ
ラフィ技術による第２のマスク（図示せず）を形成し、
その後ドライエッチングなどにより不要なａ−Ｓｉ層７
ａ及びｎ＋型ａ−Ｓｉ層７ｂを除去し、その後第２のマ
スクを除去する。これによりアイランド７、２０ｆがで
きる。
【００９７】次に、図１９、図２４（ｅ）、図２６
（ｅ）、図２８（ｅ）、図３０（ｅ）及び図３２（ｅ）
を参照すると、アイランド７、２０ｆを含むゲート絶縁
膜５上にフォトリソグラフィ技術による第３のマスク
（図示せず）を形成し、その後ドライエッチングなどに
より、コンタクトホールとなる領域の余分なゲート絶縁
膜５を、Ｃｒ層２、１８ａ、２０ｅ、２１、２５の一部
が露出するまで除去し、その後第３のマスクを除去す
る。これにより、コンタクトホール１８ｅ、２０ｃ、２
１ｃ、２７が形成される。
（ｅ）、図２８（ｅ）、図３０（ｅ）及び図３２（ｅ）
を参照すると、アイランド７、２０ｆを含むゲート絶縁
膜５上にフォトリソグラフィ技術による第３のマスク
（図示せず）を形成し、その後ドライエッチングなどに
より、コンタクトホールとなる領域の余分なゲート絶縁
膜５を、Ｃｒ層２、１８ａ、２０ｅ、２１、２５の一部
が露出するまで除去し、その後第３のマスクを除去す
る。これにより、コンタクトホール１８ｅ、２０ｃ、２
１ｃ、２７が形成される。
【００９８】ここで、コンタクトホール１８ｅは、ドレ
イン素子部のＣｒ層１８ａの一部を露出させるホールで
ある。コンタクトホール２０ｃは、共通素子部のＣｒ層
２、２０ａ、２０ｅ、２１の一部を露出させるホールで
ある。コンタクトホール２１ｃは、共通バスライン２１
の一部を露出させるホールである。コンタクトホール２
７は、短絡防止配線２５の一部を露出させるホールであ
る。
イン素子部のＣｒ層１８ａの一部を露出させるホールで
ある。コンタクトホール２０ｃは、共通素子部のＣｒ層
２、２０ａ、２０ｅ、２１の一部を露出させるホールで
ある。コンタクトホール２１ｃは、共通バスライン２１
の一部を露出させるホールである。コンタクトホール２
７は、短絡防止配線２５の一部を露出させるホールであ
る。
【００９９】次に、図２０、図２４（ｆ）、図２６
（ｆ）、図２８（ｆ）、図３０（ｆ）及び図３２（ｆ）
を参照すると、基板上の全面に下地金属４ａ、８ａ、９
ａ、１０ａ、２２ａ（以下、「Ｃｒ」とする）、上地金
属４ｂ、８ｂ、９ｂ、１０ｂ、２２ｂ（以下、「Ａｌ／
Ｎｄ」とする）の順に積層したソース／ドレイン電極層
を形成する。
（ｆ）、図２８（ｆ）、図３０（ｆ）及び図３２（ｆ）
を参照すると、基板上の全面に下地金属４ａ、８ａ、９
ａ、１０ａ、２２ａ（以下、「Ｃｒ」とする）、上地金
属４ｂ、８ｂ、９ｂ、１０ｂ、２２ｂ（以下、「Ａｌ／
Ｎｄ」とする）の順に積層したソース／ドレイン電極層
を形成する。
【０１００】次に、図２０、図２４（ｆ）、図２６
（ｆ）、図２８（ｆ）、図３０（ｆ）及び図３２（ｆ）
を参照すると、ソース／ドレイン電極層上にフォトリソ
グラフィ技術による第４のマスク（図示せず）を形成
し、その後ドライエッチングやウェットエッチングなど
により不要なソース／ドレイン電極層を除去する。これ
により、反射板４、ソース電極８、ドレイン電極９、ド
レインバスライン１０、共通素子部用のソース／ドレイ
ン電極２０ａ、２０ｂ、ゲート用の共通バスライン２２
が形成される。
（ｆ）、図２８（ｆ）、図３０（ｆ）及び図３２（ｆ）
を参照すると、ソース／ドレイン電極層上にフォトリソ
グラフィ技術による第４のマスク（図示せず）を形成
し、その後ドライエッチングやウェットエッチングなど
により不要なソース／ドレイン電極層を除去する。これ
により、反射板４、ソース電極８、ドレイン電極９、ド
レインバスライン１０、共通素子部用のソース／ドレイ
ン電極２０ａ、２０ｂ、ゲート用の共通バスライン２２
が形成される。
【０１０１】ここで、反射板４は、反射型の場合は開口
部を設けず、半透過型の場合は開口部４ｃを設ける。ま
た、反射板４は、ソース電極８と接続しており、ソース
電極８はコンタクトホール２７を通って短絡防止配線２
５と接続している。共通素子部用のソース／ドレイン電
極２０ａ、２０ｂは、コンタクトホール２０ｃを通っ
て、ゲートバスライン２、ドレイン用の共通バスライン
２１又は共通素子部のゲート電極２０ｅと接続してい
る。ゲート用の共通バスライン２２は、コンタクトホー
ル２１ｃを通ってドレイン用の共通バスライン２１と接
続している。
部を設けず、半透過型の場合は開口部４ｃを設ける。ま
た、反射板４は、ソース電極８と接続しており、ソース
電極８はコンタクトホール２７を通って短絡防止配線２
５と接続している。共通素子部用のソース／ドレイン電
極２０ａ、２０ｂは、コンタクトホール２０ｃを通っ
て、ゲートバスライン２、ドレイン用の共通バスライン
２１又は共通素子部のゲート電極２０ｅと接続してい
る。ゲート用の共通バスライン２２は、コンタクトホー
ル２１ｃを通ってドレイン用の共通バスライン２１と接
続している。
【０１０２】次に、ソース電極８、ドレイン電極９等の
金属層及び第４のマスクをエッチングマスクとしてｎ+
型ａ−Ｓｉ膜７ｂをエッチングし、その後、第４のマス
クを除去する。これによりオーミック接触層が形成され
る。
金属層及び第４のマスクをエッチングマスクとしてｎ+
型ａ−Ｓｉ膜７ｂをエッチングし、その後、第４のマス
クを除去する。これによりオーミック接触層が形成され
る。
【０１０３】次に、図２１、図２４（ｇ）、図２６
（ｇ）、図２８（ｇ）、図３０（ｇ）及び図３２（ｇ）
を参照すると、反射板４、ソース電極８、ドレイン電極
９、ドレインバスライン１０、共通素子部用のソース／
ドレイン電極２０ａ、２０ｂ、ゲート用の共通バスライ
ン２２を含むゲート絶縁膜５上の全面に、パッシベーシ
ョン膜１２をプラズマＣＶＤ法等により成膜する。
（ｇ）、図２８（ｇ）、図３０（ｇ）及び図３２（ｇ）
を参照すると、反射板４、ソース電極８、ドレイン電極
９、ドレインバスライン１０、共通素子部用のソース／
ドレイン電極２０ａ、２０ｂ、ゲート用の共通バスライ
ン２２を含むゲート絶縁膜５上の全面に、パッシベーシ
ョン膜１２をプラズマＣＶＤ法等により成膜する。
【０１０４】次に、図２１、図２４（ｇ）、図２６
（ｇ）、図２８（ｇ）、図３０（ｇ）及び図３２（ｇ）
を参照すると、パッシベーション膜１２上にフォトリソ
グラフィ技術による第５のマスク（図示せず）を形成
し、その後ドライエッチングなどにより、コンタクトホ
ールとなる領域の余分なパッシベーション膜１２もしく
はゲート絶縁膜５を、Ｃｒ層１７ａ、１８ａ、１９ａ、
２５の一部が露出するまで除去し、その後第５のマスク
を除去する。これにより、コンタクトホール１７ｃ、１
８ｃ、１９ｂ、２８が形成される。
（ｇ）、図２８（ｇ）、図３０（ｇ）及び図３２（ｇ）
を参照すると、パッシベーション膜１２上にフォトリソ
グラフィ技術による第５のマスク（図示せず）を形成
し、その後ドライエッチングなどにより、コンタクトホ
ールとなる領域の余分なパッシベーション膜１２もしく
はゲート絶縁膜５を、Ｃｒ層１７ａ、１８ａ、１９ａ、
２５の一部が露出するまで除去し、その後第５のマスク
を除去する。これにより、コンタクトホール１７ｃ、１
８ｃ、１９ｂ、２８が形成される。
【０１０５】ここで、コンタクトホール１７ｃは、ゲー
ト端子部のＣｒ層１７ａの一部を露出させるホールであ
る。コンタクトホール１８ｃは、コンタクトホール１８
ｅ以外の領域におけるドレイン端子部のＣｒ層１８ａの
一部を露出させるホールである。コンタクトホール１９
ｂは、共通端子部のＣｒ層１９ａの一部を露出させるホ
ールである。コンタクトホール２８は、コンタクトホー
ル２７以外の領域における短絡防止配線２５の一部を露
出させるホールである。
ト端子部のＣｒ層１７ａの一部を露出させるホールであ
る。コンタクトホール１８ｃは、コンタクトホール１８
ｅ以外の領域におけるドレイン端子部のＣｒ層１８ａの
一部を露出させるホールである。コンタクトホール１９
ｂは、共通端子部のＣｒ層１９ａの一部を露出させるホ
ールである。コンタクトホール２８は、コンタクトホー
ル２７以外の領域における短絡防止配線２５の一部を露
出させるホールである。
【０１０６】次に、図２２、図２４（ｈ）、図２６
（ｈ）、図２８（ｈ）、図３０（ｈ）及び図３２（ｈ）
を参照すると、パッシベーション膜１２を含む基板上の
全面に、ＩＴＯ等の透明電極層１４、１７ｄ、１８ｄ、
１９ｃをスパッタリング等により成膜する。
（ｈ）、図２８（ｈ）、図３０（ｈ）及び図３２（ｈ）
を参照すると、パッシベーション膜１２を含む基板上の
全面に、ＩＴＯ等の透明電極層１４、１７ｄ、１８ｄ、
１９ｃをスパッタリング等により成膜する。
【０１０７】最後に、図２２、図２４（ｈ）、図２６
（ｈ）、図２８（ｈ）、図３０（ｈ）及び図３２（ｈ）
を参照すると、透明電極層１４、１７ｄ、１８ｄ、１９
ｃ上にフォトリソグラフィ技術による第６のマスク（図
示せず）を形成し、その後ウェットエッチングなどによ
り、余分な透明電極層を除去し、その後第６のマスクを
除去する。これにより、画素電極となる透明電極１４、
ゲート端子部の端子１７ｄ、ドレイン端子部の端子１８
ｄ、共通端子部の端子１９ｃが形成される。
（ｈ）、図２８（ｈ）、図３０（ｈ）及び図３２（ｈ）
を参照すると、透明電極層１４、１７ｄ、１８ｄ、１９
ｃ上にフォトリソグラフィ技術による第６のマスク（図
示せず）を形成し、その後ウェットエッチングなどによ
り、余分な透明電極層を除去し、その後第６のマスクを
除去する。これにより、画素電極となる透明電極１４、
ゲート端子部の端子１７ｄ、ドレイン端子部の端子１８
ｄ、共通端子部の端子１９ｃが形成される。
【０１０８】ここで、透明電極１４は、コンタクトホー
ル２８を通って短絡防止配線２５と電気的に接続する。
ゲート端子部の端子１７ｄ、ドレイン端子部の端子１８
ｄ、共通端子部の端子１９ｃは、各部のコンタクトホー
ル１７ｃ、１８ｃ、１９ｂを通って各部のＣｒ層１７
ａ、１８ａ、１９ａと接続する。
ル２８を通って短絡防止配線２５と電気的に接続する。
ゲート端子部の端子１７ｄ、ドレイン端子部の端子１８
ｄ、共通端子部の端子１９ｃは、各部のコンタクトホー
ル１７ｃ、１８ｃ、１９ｂを通って各部のＣｒ層１７
ａ、１８ａ、１９ａと接続する。
【０１０９】以上の工程により、図２２に示す構造のア
クティブマトリクス基板を製造することができる。この
ように、実施例２のアクティブマトリクス基板の製造方
法によれば、６枚のマスクのみで反射板に凹凸のある良
好な表示機能を有する反射型又は半透過型のアクティブ
マトリクス基板を形成することができ、従来の製造方法
に比べて、少なくとも１ＰＲ分工程を簡略化することが
できる。
クティブマトリクス基板を製造することができる。この
ように、実施例２のアクティブマトリクス基板の製造方
法によれば、６枚のマスクのみで反射板に凹凸のある良
好な表示機能を有する反射型又は半透過型のアクティブ
マトリクス基板を形成することができ、従来の製造方法
に比べて、少なくとも１ＰＲ分工程を簡略化することが
できる。
【０１１０】［実施例３］次に、実施例３について図面
を用いて説明する。図３３〜図３８は、本発明の実施例
３に係る液晶表示装置におけるアクティブマトリクス基
板の製造工程を模式的に示した平面図である。図３９〜
図４５は、本発明の実施例３に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た断面図であり、図３９及び図４０はＡ−Ａ´間、図４
１及び図４２はＢ−Ｂ´間、図４３はＣ−Ｃ´間、図４
４はＤ−Ｄ´間、図４５はＥ−Ｅ´間である。
を用いて説明する。図３３〜図３８は、本発明の実施例
３に係る液晶表示装置におけるアクティブマトリクス基
板の製造工程を模式的に示した平面図である。図３９〜
図４５は、本発明の実施例３に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た断面図であり、図３９及び図４０はＡ−Ａ´間、図４
１及び図４２はＢ−Ｂ´間、図４３はＣ−Ｃ´間、図４
４はＤ−Ｄ´間、図４５はＥ−Ｅ´間である。
【０１１１】図３８乃至図４０を参照すると、実施例３
に係るアクティブマトリクス基板は、以下のように構成
される。アクティブマトリクス基板以外の液晶表示装置
の構成は実施例１と同様である。
に係るアクティブマトリクス基板は、以下のように構成
される。アクティブマトリクス基板以外の液晶表示装置
の構成は実施例１と同様である。
【０１１２】所定の領域に凹凸面１ａを有する絶縁性基
板１上の平坦面の領域に、複数のゲートバスライン２が
平行に配設されるとともに、ゲートバスライン２からは
ゲート電極３が分岐する。絶縁性基板１上の凹凸面１ａ
における頂部平坦面上にゲート電極３と同一金属である
Ｃｒ、Ｔａ、Ｍｏ、Ｔｉ、Ｃｒ／Ａｌ等からなる凸状部
材２６を有する。凸状部材２６は、絶縁性基板１上の凹
凸面１ａとともに反射板４の凹凸面を形成する際の基礎
となる。
板１上の平坦面の領域に、複数のゲートバスライン２が
平行に配設されるとともに、ゲートバスライン２からは
ゲート電極３が分岐する。絶縁性基板１上の凹凸面１ａ
における頂部平坦面上にゲート電極３と同一金属である
Ｃｒ、Ｔａ、Ｍｏ、Ｔｉ、Ｃｒ／Ａｌ等からなる凸状部
材２６を有する。凸状部材２６は、絶縁性基板１上の凹
凸面１ａとともに反射板４の凹凸面を形成する際の基礎
となる。
【０１１３】ゲート電極３、凸状部材２６を含む絶縁性
基板１上にＳｉＮｘ、ＳｉＯｘなどからなるゲート絶縁
膜５が形成されており、絶縁性基板１の凹凸面１ａ及び
凸状部材２６によって形成された凹凸面上の領域ではこ
の凹凸面に沿って凹凸面を有する。
基板１上にＳｉＮｘ、ＳｉＯｘなどからなるゲート絶縁
膜５が形成されており、絶縁性基板１の凹凸面１ａ及び
凸状部材２６によって形成された凹凸面上の領域ではこ
の凹凸面に沿って凹凸面を有する。
【０１１４】ゲート電極３の上方のゲート絶縁膜５上に
は半導体層７ａ、コンタクト電極７の順に積層したアイ
ランド７を有する。
は半導体層７ａ、コンタクト電極７の順に積層したアイ
ランド７を有する。
【０１１５】アイランド７上の一端側にはソース電極８
（８ａ、８ｂ）が形成され、他端側にはドレイン電極９
（９ａ、９ｂ）が形成されている。反射板４（４ａ、４
ｂ）は、ソース電極８と同一層に分離することなく絶縁
性基板１の凹凸面１ａ及び凸状部材２６によって形成さ
れた凹凸面上方のゲート絶縁膜５上の領域に形成されて
いる。反射板４の表面は、絶縁性基板の凹凸面１ａ及び
凸状部材２６によって形成された凹凸面に沿ってほぼ同
様の凹凸面となっており、表面粗さの最大高さは２〜３
μｍ程度であり、凸部の頂部と頂部の間隔は数十μｍ程
度である。半透過型液晶表示装置の場合、反射板４にお
ける凹凸面の領域の一部には、バックライトの光を透過
するための開口部４ｃを有する。反射型液晶表示装置の
場合、反射板４における凹凸面の領域には開口部を設け
ない。なお、図面上の凹凸面の凸部及び凹部は、尖った
ように見えるが、実際はなだらかに丸みを帯びている。
ドレイン電極９は、ゲートバスライン２とゲート絶縁膜
５を介して交差するドレインバスライン１０（１０ａ、
１０ｂ）から分岐する。
（８ａ、８ｂ）が形成され、他端側にはドレイン電極９
（９ａ、９ｂ）が形成されている。反射板４（４ａ、４
ｂ）は、ソース電極８と同一層に分離することなく絶縁
性基板１の凹凸面１ａ及び凸状部材２６によって形成さ
れた凹凸面上方のゲート絶縁膜５上の領域に形成されて
いる。反射板４の表面は、絶縁性基板の凹凸面１ａ及び
凸状部材２６によって形成された凹凸面に沿ってほぼ同
様の凹凸面となっており、表面粗さの最大高さは２〜３
μｍ程度であり、凸部の頂部と頂部の間隔は数十μｍ程
度である。半透過型液晶表示装置の場合、反射板４にお
ける凹凸面の領域の一部には、バックライトの光を透過
するための開口部４ｃを有する。反射型液晶表示装置の
場合、反射板４における凹凸面の領域には開口部を設け
ない。なお、図面上の凹凸面の凸部及び凹部は、尖った
ように見えるが、実際はなだらかに丸みを帯びている。
ドレイン電極９は、ゲートバスライン２とゲート絶縁膜
５を介して交差するドレインバスライン１０（１０ａ、
１０ｂ）から分岐する。
【０１１６】ゲート電極３、ゲート絶縁膜５、アイラン
ド７、ソース電極８及びドレイン電極９は、薄膜トラン
ジスタ１１（ＴＦＴ）を構成し、ＴＦＴ１１は、スイッ
チング素子として機能する。
ド７、ソース電極８及びドレイン電極９は、薄膜トラン
ジスタ１１（ＴＦＴ）を構成し、ＴＦＴ１１は、スイッ
チング素子として機能する。
【０１１７】ＴＦＴ１１、反射板４を含む基板上の全面
にパッシベーション膜１２が形成されている。パッシベ
ーション膜１２は、反射板４の凹凸面上の所定の領域に
反射板のＣｒ層４ａを露出させるコンタクトホール６を
有し、反射板４の凹凸面上の領域ではこの凹凸面に沿っ
て凹凸面を有する。
にパッシベーション膜１２が形成されている。パッシベ
ーション膜１２は、反射板４の凹凸面上の所定の領域に
反射板のＣｒ層４ａを露出させるコンタクトホール６を
有し、反射板４の凹凸面上の領域ではこの凹凸面に沿っ
て凹凸面を有する。
【０１１８】パッシベーション膜１２上の凹凸面を含む
領域には透明電極１４を有し、透明電極１４はコンタク
トホール６を通って反射板４と電気的に接続する。透明
電極１４は、反射板４とともに画素電極として機能す
る。
領域には透明電極１４を有し、透明電極１４はコンタク
トホール６を通って反射板４と電気的に接続する。透明
電極１４は、反射板４とともに画素電極として機能す
る。
【０１１９】次に、実施例３に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程について説明す
る。
るアクティブマトリクス基板の製造工程について説明す
る。
【０１２０】まず、図３３、図３９（ａ）、図４１
（ａ）、図４３（ａ）、図４４（ａ）及び図４５（ａ）
を参照すると、表面が平坦な絶縁性基板１上の全面に下
地金属２ａ、３ａ、１７ａ、１９ａ、２０ｄ、２０ｅ、
２１ａとなるゲート電極層（Ｃｒ層、図示せず）を形成
する。
（ａ）、図４３（ａ）、図４４（ａ）及び図４５（ａ）
を参照すると、表面が平坦な絶縁性基板１上の全面に下
地金属２ａ、３ａ、１７ａ、１９ａ、２０ｄ、２０ｅ、
２１ａとなるゲート電極層（Ｃｒ層、図示せず）を形成
する。
【０１２１】次に、図３３、図３９（ａ）、図４１
（ａ）、図４３（ａ）、図４４（ａ）及び図４５（ａ）
を参照すると、ゲート電極層上にフォトリソグラフィ技
術による第１のマスク２４を形成し、その後ドライエッ
チングやウェットエッチングなどにより不要なゲート電
極層を除去する。これにより、ゲートバスライン２、ゲ
ート電極３、ゲート端子部の下地金属１７ａ、共通端子
部の下地金属１９ａ、共通素子部用のゲート電極２０
ｄ、２０ｅ、ドレイン用の共通バスライン２１が形成さ
れる。この段階では、第１のマスク２４は除去されてい
ない。
（ａ）、図４３（ａ）、図４４（ａ）及び図４５（ａ）
を参照すると、ゲート電極層上にフォトリソグラフィ技
術による第１のマスク２４を形成し、その後ドライエッ
チングやウェットエッチングなどにより不要なゲート電
極層を除去する。これにより、ゲートバスライン２、ゲ
ート電極３、ゲート端子部の下地金属１７ａ、共通端子
部の下地金属１９ａ、共通素子部用のゲート電極２０
ｄ、２０ｅ、ドレイン用の共通バスライン２１が形成さ
れる。この段階では、第１のマスク２４は除去されてい
ない。
【０１２２】次に、図３３、図３９（ｂ）、図４１
（ｂ）、図４３（ｂ）、図４４（ｂ）及び図４５（ｂ）
を参照すると、第１のマスク２４のみが溶融する程度に
リフローし、ゲートバスライン２、ゲート電極３、ゲー
ト端子部の下地金属１７ａ、共通端子部の下地金属１９
ａ、共通素子部用のゲート電極２０ｄ、２０ｅ、ドレイ
ン用の共通バスライン２１それぞれについて露出してい
る側壁ないしその近傍の絶縁性基板１表面を第１のマス
ク２４で覆う。
（ｂ）、図４３（ｂ）、図４４（ｂ）及び図４５（ｂ）
を参照すると、第１のマスク２４のみが溶融する程度に
リフローし、ゲートバスライン２、ゲート電極３、ゲー
ト端子部の下地金属１７ａ、共通端子部の下地金属１９
ａ、共通素子部用のゲート電極２０ｄ、２０ｅ、ドレイ
ン用の共通バスライン２１それぞれについて露出してい
る側壁ないしその近傍の絶縁性基板１表面を第１のマス
ク２４で覆う。
【０１２３】次に、図３４、図３９（ｃ）、図４１
（ｃ）、図４３（ｃ）、図４４（ｃ）及び図４５（ｃ）
を参照すると、ＨＦ（フッ酸）を用いたウェットエッチ
ング、サンドブラスト、ＣＦ４やＯ２を用いたドライエ
ッチングなどにより絶縁性基板１の所定の領域に凹凸面
１ａを形成し、その後洗浄し、その後第１のマスクを除
去する。図３４における点線は、絶縁性基板における段
部１ｂであり、その囲まれた領域では絶縁性基板１の表
面はもとの平坦面であり、その外側は低くなっている。
（ｃ）、図４３（ｃ）、図４４（ｃ）及び図４５（ｃ）
を参照すると、ＨＦ（フッ酸）を用いたウェットエッチ
ング、サンドブラスト、ＣＦ４やＯ２を用いたドライエ
ッチングなどにより絶縁性基板１の所定の領域に凹凸面
１ａを形成し、その後洗浄し、その後第１のマスクを除
去する。図３４における点線は、絶縁性基板における段
部１ｂであり、その囲まれた領域では絶縁性基板１の表
面はもとの平坦面であり、その外側は低くなっている。
【０１２４】次に、図３５、図３９（ｄ）、図４１
（ｄ）、図４３（ｄ）、図４４（ｄ）及び図４５（ｄ）
を参照すると、ゲートバスライン２、ゲート電極３、ゲ
ート端子部の下地金属１７ａ、共通端子部の下地金属１
９ａ、共通素子部用のゲート電極２０ｄ、２０ｅ、ドレ
イン用の共通バスライン２１を含む基板上の全面にＳｉ
Ｎ ｘ等のゲート絶縁膜５と、半導体層となるａ−Ｓｉ層
７ａと、コンタクト電極となるｎ＋型ａ−Ｓｉ層７ｂを
順次形成する。
（ｄ）、図４３（ｄ）、図４４（ｄ）及び図４５（ｄ）
を参照すると、ゲートバスライン２、ゲート電極３、ゲ
ート端子部の下地金属１７ａ、共通端子部の下地金属１
９ａ、共通素子部用のゲート電極２０ｄ、２０ｅ、ドレ
イン用の共通バスライン２１を含む基板上の全面にＳｉ
Ｎ ｘ等のゲート絶縁膜５と、半導体層となるａ−Ｓｉ層
７ａと、コンタクト電極となるｎ＋型ａ−Ｓｉ層７ｂを
順次形成する。
【０１２５】次に、図３５、図３９（ｄ）、図４１
（ｄ）、図４３（ｄ）、図４４（ｄ）及び図４５（ｄ）
を参照すると、ｎ＋型ａ−Ｓｉ層７ｂ上にフォトリソグ
ラフィ技術による第２のマスク（図示せず）を形成し、
その後ドライエッチングなどにより不要なａ−Ｓｉ層７
ａ及びｎ＋型ａ−Ｓｉ層７ｂを除去し、その後第２のマ
スクを除去する。これによりアイランド７、２０ｆがで
きる。
（ｄ）、図４３（ｄ）、図４４（ｄ）及び図４５（ｄ）
を参照すると、ｎ＋型ａ−Ｓｉ層７ｂ上にフォトリソグ
ラフィ技術による第２のマスク（図示せず）を形成し、
その後ドライエッチングなどにより不要なａ−Ｓｉ層７
ａ及びｎ＋型ａ−Ｓｉ層７ｂを除去し、その後第２のマ
スクを除去する。これによりアイランド７、２０ｆがで
きる。
【０１２６】次に、図３６、図４０（ｅ）、図４２
（ｅ）、図４３（ｅ）、図４４（ｅ）及び図４５（ｅ）
を参照すると、基板上の全面に下地金属４ａ、８ａ、９
ａ、１０ａ、２２ａ（以下、「Ｃｒ」とする）、上地金
属４ｂ、８ｂ、９ｂ、１０ｂ、２２ｂ（以下、「Ａｌ／
Ｎｄ」とする）の順に積層したソース／ドレイン電極層
を形成する。
（ｅ）、図４３（ｅ）、図４４（ｅ）及び図４５（ｅ）
を参照すると、基板上の全面に下地金属４ａ、８ａ、９
ａ、１０ａ、２２ａ（以下、「Ｃｒ」とする）、上地金
属４ｂ、８ｂ、９ｂ、１０ｂ、２２ｂ（以下、「Ａｌ／
Ｎｄ」とする）の順に積層したソース／ドレイン電極層
を形成する。
【０１２７】次に、図３６、図４０（ｅ）、図４２
（ｅ）、図４３（ｅ）、図４４（ｅ）及び図４５（ｅ）
を参照すると、ソース／ドレイン電極層上にフォトリソ
グラフィ技術による第３のマスク（図示せず）を形成
し、その後ドライエッチングやウェットエッチングなど
により不要なソース／ドレイン電極層を除去する。これ
により、反射板４、ソース電極８、ドレイン電極９、ド
レインバスライン１０、共通素子部用のソース／ドレイ
ン電極２０ａ、２０ｂ、ゲート用の共通バスライン２２
が形成される。
（ｅ）、図４３（ｅ）、図４４（ｅ）及び図４５（ｅ）
を参照すると、ソース／ドレイン電極層上にフォトリソ
グラフィ技術による第３のマスク（図示せず）を形成
し、その後ドライエッチングやウェットエッチングなど
により不要なソース／ドレイン電極層を除去する。これ
により、反射板４、ソース電極８、ドレイン電極９、ド
レインバスライン１０、共通素子部用のソース／ドレイ
ン電極２０ａ、２０ｂ、ゲート用の共通バスライン２２
が形成される。
【０１２８】ここで、反射板４は、反射型の場合は開口
部を設けず、半透過型の場合は開口部４ｃを設ける。ま
た、反射板４は、ソース電極８と同一層で連続して接続
している。
部を設けず、半透過型の場合は開口部４ｃを設ける。ま
た、反射板４は、ソース電極８と同一層で連続して接続
している。
【０１２９】次に、ソース電極８、ドレイン電極９等の
金属層及び第３のマスクをエッチングマスクとしてｎ+
型ａ−Ｓｉ膜７ｂをエッチングし、その後、第３のマス
クを除去する。これによりオーミック接触層が形成され
る。
金属層及び第３のマスクをエッチングマスクとしてｎ+
型ａ−Ｓｉ膜７ｂをエッチングし、その後、第３のマス
クを除去する。これによりオーミック接触層が形成され
る。
【０１３０】次に、図３７、図４０（ｆ）、図４２
（ｆ）、図４３（ｆ）、図４４（ｆ）及び図４５（ｆ）
を参照すると、反射板４、ソース電極８、ドレイン電極
９、ドレインバスライン１０、共通素子部用のソース／
ドレイン電極２０ａ、２０ｂ、ゲート用の共通バスライ
ン２２を含むゲート絶縁膜５上の全面に、パッシベーシ
ョン膜１２をプラズマＣＶＤ法等により成膜する。
（ｆ）、図４３（ｆ）、図４４（ｆ）及び図４５（ｆ）
を参照すると、反射板４、ソース電極８、ドレイン電極
９、ドレインバスライン１０、共通素子部用のソース／
ドレイン電極２０ａ、２０ｂ、ゲート用の共通バスライ
ン２２を含むゲート絶縁膜５上の全面に、パッシベーシ
ョン膜１２をプラズマＣＶＤ法等により成膜する。
【０１３１】次に、図３７、図４０（ｆ）、図４２
（ｆ）、図４３（ｆ）、図４４（ｆ）及び図４５（ｆ）
を参照すると、パッシベーション膜１２上にフォトリソ
グラフィ技術による第４のマスク（図示せず）を形成
し、その後ドライエッチングなどにより、コンタクトホ
ールとなる領域の余分なパッシベーション膜１２、ゲー
ト絶縁膜５もしくはＡｌ／Ｎｄ層２ｂ、４ｂ、１７ｂ、
１９ａ、２１ｂを、Ｃｒ層２ａ、４ａ、１０ａ、１７
ａ、１８ａ、１９ａ、２０ａ、２０ｄ、２０ｅ、２１
ａ、２２ａの一部が露出するまで除去し、その後第４の
マスクを除去する。これにより、コンタクトホール６、
１７ｃ、１８ｃ、１９ｂ、２０ｃ、２１ｃ、２２ｃが形
成される。
（ｆ）、図４３（ｆ）、図４４（ｆ）及び図４５（ｆ）
を参照すると、パッシベーション膜１２上にフォトリソ
グラフィ技術による第４のマスク（図示せず）を形成
し、その後ドライエッチングなどにより、コンタクトホ
ールとなる領域の余分なパッシベーション膜１２、ゲー
ト絶縁膜５もしくはＡｌ／Ｎｄ層２ｂ、４ｂ、１７ｂ、
１９ａ、２１ｂを、Ｃｒ層２ａ、４ａ、１０ａ、１７
ａ、１８ａ、１９ａ、２０ａ、２０ｄ、２０ｅ、２１
ａ、２２ａの一部が露出するまで除去し、その後第４の
マスクを除去する。これにより、コンタクトホール６、
１７ｃ、１８ｃ、１９ｂ、２０ｃ、２１ｃ、２２ｃが形
成される。
【０１３２】ここで、コンタクトホール６は、反射板の
Ｃｒ層４ａの一部を露出させるホールである。コンタク
トホール１７ｃは、ゲート端子部のＣｒ層１７ａの一部
を露出させるホールである。コンタクトホール１８ｃ
は、ドレイン端子部のＣｒ層１８ａの一部を露出させる
ホールである。コンタクトホール１９ｂは、共通端子部
のＣｒ層１９ａの一部を露出させるホールである。コン
タクトホール２０ｃは、共通素子部のＣｒ層２ａ、２０
ａ、２０ｄ、２０ｅ、２１ａ、２２ａの一部を露出させ
るホールである。コンタクトホール２１ｃは、ドレイン
用共通バスラインのＣｒ層２１ａの一部を露出させるホ
ールである。コンタクトホール２２ｃは、ゲート用共通
バスラインのＣｒ層２２ａの一部を露出させるホールで
ある。
Ｃｒ層４ａの一部を露出させるホールである。コンタク
トホール１７ｃは、ゲート端子部のＣｒ層１７ａの一部
を露出させるホールである。コンタクトホール１８ｃ
は、ドレイン端子部のＣｒ層１８ａの一部を露出させる
ホールである。コンタクトホール１９ｂは、共通端子部
のＣｒ層１９ａの一部を露出させるホールである。コン
タクトホール２０ｃは、共通素子部のＣｒ層２ａ、２０
ａ、２０ｄ、２０ｅ、２１ａ、２２ａの一部を露出させ
るホールである。コンタクトホール２１ｃは、ドレイン
用共通バスラインのＣｒ層２１ａの一部を露出させるホ
ールである。コンタクトホール２２ｃは、ゲート用共通
バスラインのＣｒ層２２ａの一部を露出させるホールで
ある。
【０１３３】次に、図３８、図４０（ｇ）、図４２
（ｇ）、図４３（ｇ）、図４４（ｇ）及び図４５（ｇ）
を参照すると、パッシベーション膜１２を含む基板上の
全面に、ＩＴＯ等の透明電極層１４、１７ｄ、１８ｄ、
１９ｃ、２０ｇ、２３をスパッタリング等により成膜す
る。
（ｇ）、図４３（ｇ）、図４４（ｇ）及び図４５（ｇ）
を参照すると、パッシベーション膜１２を含む基板上の
全面に、ＩＴＯ等の透明電極層１４、１７ｄ、１８ｄ、
１９ｃ、２０ｇ、２３をスパッタリング等により成膜す
る。
【０１３４】最後に、図３８、図４０（ｇ）、図４２
（ｇ）、図４３（ｇ）、図４４（ｇ）及び図４５（ｇ）
を参照すると、透明電極層１４、１７ｄ、１８ｄ、１９
ｃ、２０ｇ、２３上にフォトリソグラフィ技術による第
５のマスク（図示せず）を形成し、その後ウェットエッ
チングなどにより、余分な透明電極層を除去し、その後
第５のマスクを除去する。これにより、画素電極となる
透明電極１４、ゲート端子部の端子１７ｄ、ドレイン端
子部の端子１８ｄ、共通端子部の端子１９ｃ、共通素子
部の配線２０ｇ、共通バスライン２１、２２間の配線２
３が形成される。
（ｇ）、図４３（ｇ）、図４４（ｇ）及び図４５（ｇ）
を参照すると、透明電極層１４、１７ｄ、１８ｄ、１９
ｃ、２０ｇ、２３上にフォトリソグラフィ技術による第
５のマスク（図示せず）を形成し、その後ウェットエッ
チングなどにより、余分な透明電極層を除去し、その後
第５のマスクを除去する。これにより、画素電極となる
透明電極１４、ゲート端子部の端子１７ｄ、ドレイン端
子部の端子１８ｄ、共通端子部の端子１９ｃ、共通素子
部の配線２０ｇ、共通バスライン２１、２２間の配線２
３が形成される。
【０１３５】ここで、透明電極１４は、コンタクトホー
ル６を通って反射板のＣｒ層４ａと電気的に接続する。
ゲート端子部の端子１７ｄ、ドレイン端子部の端子１８
ｄ、共通端子部の端子１９ｃは、各部のコンタクトホー
ル１７ｃ、１８ｃ、１９ｂを通って各部のＣｒ層１７
ａ、１８ａ、１９ａと接続する。共通素子部の配線２０
ｆは、適宜組合せのコンタクトホール２０ｃを通って、
ゲートバスライン２と共通素子部のソース／ドレイン電
極２０ａ、共通バスライン２２と共通素子部のゲート電
極２０ｅ、共通バスライン２１と共通素子部のソース／
ドレイン電極２０ａ、ドレインバスライン１０と共通素
子部のゲート電極２０ｅそれぞれの間を電気的に接続す
る。共通バスライン２１、２２間の配線２３は、コンタ
クトホール２１ｃ、２２ｃを通って共通バスライン２
１、２２間を電気的に接続する。
ル６を通って反射板のＣｒ層４ａと電気的に接続する。
ゲート端子部の端子１７ｄ、ドレイン端子部の端子１８
ｄ、共通端子部の端子１９ｃは、各部のコンタクトホー
ル１７ｃ、１８ｃ、１９ｂを通って各部のＣｒ層１７
ａ、１８ａ、１９ａと接続する。共通素子部の配線２０
ｆは、適宜組合せのコンタクトホール２０ｃを通って、
ゲートバスライン２と共通素子部のソース／ドレイン電
極２０ａ、共通バスライン２２と共通素子部のゲート電
極２０ｅ、共通バスライン２１と共通素子部のソース／
ドレイン電極２０ａ、ドレインバスライン１０と共通素
子部のゲート電極２０ｅそれぞれの間を電気的に接続す
る。共通バスライン２１、２２間の配線２３は、コンタ
クトホール２１ｃ、２２ｃを通って共通バスライン２
１、２２間を電気的に接続する。
【０１３６】以上の工程により、図３８に示す構造のア
クティブマトリクス基板を製造することができる。この
ように、実施例３のアクティブマトリクス基板の製造方
法によれば、５枚のマスクのみで反射板に凹凸のある良
好な表示機能を有する反射型又は半透過型のアクティブ
マトリクス基板を形成することができ、従来の製造方法
に比べて、少なくとも２ＰＲ分工程を簡略化することが
できる。
クティブマトリクス基板を製造することができる。この
ように、実施例３のアクティブマトリクス基板の製造方
法によれば、５枚のマスクのみで反射板に凹凸のある良
好な表示機能を有する反射型又は半透過型のアクティブ
マトリクス基板を形成することができ、従来の製造方法
に比べて、少なくとも２ＰＲ分工程を簡略化することが
できる。
【０１３７】［実施例４］次に、実施例４について図面
を用いて説明する。図４６〜図５２は、本発明の実施例
４に係る液晶表示装置におけるアクティブマトリクス基
板の製造工程を模式的に示した平面図である。図５３〜
図６２は、本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た断面図であり、図５３及び図５４はＡ−Ａ´間、図５
５及び図５６はＢ−Ｂ´間、図５７及び図５８はＣ−Ｃ
´間、図５９及び図６０はＤ−Ｄ´間、図６１及び図６
２はＥ−Ｅ´間である。
を用いて説明する。図４６〜図５２は、本発明の実施例
４に係る液晶表示装置におけるアクティブマトリクス基
板の製造工程を模式的に示した平面図である。図５３〜
図６２は、本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た断面図であり、図５３及び図５４はＡ−Ａ´間、図５
５及び図５６はＢ−Ｂ´間、図５７及び図５８はＣ−Ｃ
´間、図５９及び図６０はＤ−Ｄ´間、図６１及び図６
２はＥ−Ｅ´間である。
【０１３８】図５２乃至図５４を参照すると、実施例４
に係るアクティブマトリクス基板は、以下のように構成
される。アクティブマトリクス基板以外の液晶表示装置
の構成は実施例１と同様である。
に係るアクティブマトリクス基板は、以下のように構成
される。アクティブマトリクス基板以外の液晶表示装置
の構成は実施例１と同様である。
【０１３９】所定の領域に凹凸面１ａを有する絶縁性基
板１上の平坦面の領域に、複数のゲートバスライン２が
平行に配設されるとともに、ゲートバスライン２からは
ゲート電極３が分岐する。
板１上の平坦面の領域に、複数のゲートバスライン２が
平行に配設されるとともに、ゲートバスライン２からは
ゲート電極３が分岐する。
【０１４０】ゲート電極３を含む絶縁性基板１上にＳｉ
Ｎｘなどからなるゲート絶縁膜５が形成されている。絶
縁性基板１上の凹凸面１ａにおける頂部平坦面上に、ゲ
ート絶縁膜５と同一材料であるＳｉＮｘ等からなる凸状
部材５ａを有する。凸状部材５ａは、絶縁性基板１上の
凹凸面１ａとともに反射板４の凹凸面を形成する際の基
礎となる。なお、図示していないが、絶縁性基板１上の
凹凸面１ａにおける頂部平坦面と凸状部材５ａの間に、
実施例２や実施例３のようにゲート電極３と同一金属で
あるＣｒ等からなる凸状部材を有していてもよい（図２
３、図３９の凸状部材２６参照）。
Ｎｘなどからなるゲート絶縁膜５が形成されている。絶
縁性基板１上の凹凸面１ａにおける頂部平坦面上に、ゲ
ート絶縁膜５と同一材料であるＳｉＮｘ等からなる凸状
部材５ａを有する。凸状部材５ａは、絶縁性基板１上の
凹凸面１ａとともに反射板４の凹凸面を形成する際の基
礎となる。なお、図示していないが、絶縁性基板１上の
凹凸面１ａにおける頂部平坦面と凸状部材５ａの間に、
実施例２や実施例３のようにゲート電極３と同一金属で
あるＣｒ等からなる凸状部材を有していてもよい（図２
３、図３９の凸状部材２６参照）。
【０１４１】ゲート電極３の上方のゲート絶縁膜５上に
は半導体層７ａ、コンタクト電極７の順に積層したアイ
ランド７を有する。
は半導体層７ａ、コンタクト電極７の順に積層したアイ
ランド７を有する。
【０１４２】アイランド７上の一端側にはソース電極８
（８ａ）が形成され、他端側にはドレイン電極９（９
ａ）が形成されている。ドレイン電極９は、ゲートバス
ライン２とゲート絶縁膜５を介して交差するドレインバ
スライン１０（１０ａ）から分岐する。
（８ａ）が形成され、他端側にはドレイン電極９（９
ａ）が形成されている。ドレイン電極９は、ゲートバス
ライン２とゲート絶縁膜５を介して交差するドレインバ
スライン１０（１０ａ）から分岐する。
【０１４３】ゲート電極３、ゲート絶縁膜５、アイラン
ド７、ソース電極８及びドレイン電極９は、薄膜トラン
ジスタ１１（ＴＦＴ）を構成し、ＴＦＴ１１は、スイッ
チング素子として機能する。
ド７、ソース電極８及びドレイン電極９は、薄膜トラン
ジスタ１１（ＴＦＴ）を構成し、ＴＦＴ１１は、スイッ
チング素子として機能する。
【０１４４】ＴＦＴ１１を含む基板上にパッシベーショ
ン膜１２が形成されている。パッシベーション膜１２
は、ソース電極８の所定の領域にそのＣｒ層８ａを露出
させるコンタクトホール６、１３を有する。コンタクト
ホール６は、ソース電極８ａと反射板４ｂとを電気的に
接続するためのホールである。コンタクトホール１３
は、ソース電極８ａと透明電極１４とを電気的に接続す
るためのホールである。また、凸状部材５ａ上にもパッ
シベーション膜１２と同一材料であるＳｉＮｘ等からな
る凸状部材１２ａを有する。
ン膜１２が形成されている。パッシベーション膜１２
は、ソース電極８の所定の領域にそのＣｒ層８ａを露出
させるコンタクトホール６、１３を有する。コンタクト
ホール６は、ソース電極８ａと反射板４ｂとを電気的に
接続するためのホールである。コンタクトホール１３
は、ソース電極８ａと透明電極１４とを電気的に接続す
るためのホールである。また、凸状部材５ａ上にもパッ
シベーション膜１２と同一材料であるＳｉＮｘ等からな
る凸状部材１２ａを有する。
【０１４５】反射板４（４ｂ）は、絶縁性基板１の凹凸
面１ａ及び凸状部材５ａ、１２ａ（場合によりＣｒ層に
よる凸状部材）によって形成された凹凸面ないしＴＦＴ
１１上方のパッシベーション膜１２上の領域に形成され
ている。絶縁性基板１の凹凸面１ａ及び凸状部材５ａ、
１２ａ（場合によりＣｒ層による凸状部材）によって形
成された凹凸面上方の反射板４ｂと、ＴＦＴ１１上方の
反射板４ｂと、は同一工程で形成されたものであり、両
者は導通している。反射板４の表面は、絶縁性基板の凹
凸面１ａ及び凸状部材５ａ、１２ａによって形成された
凹凸面に沿ってほぼ同様の凹凸面となっており、表面粗
さの最大高さは２〜３μｍ程度であり、凸部の頂部と頂
部の間隔は数十μｍ程度である。半透過型液晶表示装置
の場合、反射板４における凹凸面の領域の一部には、バ
ックライトの光を透過するための開口部４ｃを有する。
反射型液晶表示装置の場合、反射板４における凹凸面の
領域には開口部を設けない。なお、図面上の凹凸面の凸
部及び凹部は、尖ったように見えるが、実際はなだらか
に丸みを帯びている。
面１ａ及び凸状部材５ａ、１２ａ（場合によりＣｒ層に
よる凸状部材）によって形成された凹凸面ないしＴＦＴ
１１上方のパッシベーション膜１２上の領域に形成され
ている。絶縁性基板１の凹凸面１ａ及び凸状部材５ａ、
１２ａ（場合によりＣｒ層による凸状部材）によって形
成された凹凸面上方の反射板４ｂと、ＴＦＴ１１上方の
反射板４ｂと、は同一工程で形成されたものであり、両
者は導通している。反射板４の表面は、絶縁性基板の凹
凸面１ａ及び凸状部材５ａ、１２ａによって形成された
凹凸面に沿ってほぼ同様の凹凸面となっており、表面粗
さの最大高さは２〜３μｍ程度であり、凸部の頂部と頂
部の間隔は数十μｍ程度である。半透過型液晶表示装置
の場合、反射板４における凹凸面の領域の一部には、バ
ックライトの光を透過するための開口部４ｃを有する。
反射型液晶表示装置の場合、反射板４における凹凸面の
領域には開口部を設けない。なお、図面上の凹凸面の凸
部及び凹部は、尖ったように見えるが、実際はなだらか
に丸みを帯びている。
【０１４６】反射板４ないしパッシベーション膜１２上
の凹凸面を含む領域には透明電極１４を有し、透明電極
１４はコンタクトホール６を通ってソース電極８と電気
的に接続する。透明電極１４は、反射板４とともに画素
電極として機能する。反射板４上に接触させるようにし
て透明電極１４を形成すると、反射板４がＡｌを含む金
属である場合に透明電極１４であるＩＴＯがＡｌによる
ヒロックの発生を防止する効果がある。透明電極（ＩＴ
Ｏ）１４は、反射板（Ａｌ／Ｎｄ）４との間の導電性が
あまりよくないので、主にソース電極（Ｃｒ）８側から
電源が供給される。
の凹凸面を含む領域には透明電極１４を有し、透明電極
１４はコンタクトホール６を通ってソース電極８と電気
的に接続する。透明電極１４は、反射板４とともに画素
電極として機能する。反射板４上に接触させるようにし
て透明電極１４を形成すると、反射板４がＡｌを含む金
属である場合に透明電極１４であるＩＴＯがＡｌによる
ヒロックの発生を防止する効果がある。透明電極（ＩＴ
Ｏ）１４は、反射板（Ａｌ／Ｎｄ）４との間の導電性が
あまりよくないので、主にソース電極（Ｃｒ）８側から
電源が供給される。
【０１４７】次に、実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程について説明す
る。
るアクティブマトリクス基板の製造工程について説明す
る。
【０１４８】まず、図４６、図５３（ａ）、図５５
（ａ）、図５７（ａ）、図５９（ａ）及び図６１（ａ）
を参照すると、表面が平坦な絶縁性基板１上の全面に下
地金属２ａ、３ａ、１７ａ、１９ａ、２０ｄ、２０ｅ、
２１ａとなるゲート電極層（Ｃｒ層、図示せず）を形成
する。
（ａ）、図５７（ａ）、図５９（ａ）及び図６１（ａ）
を参照すると、表面が平坦な絶縁性基板１上の全面に下
地金属２ａ、３ａ、１７ａ、１９ａ、２０ｄ、２０ｅ、
２１ａとなるゲート電極層（Ｃｒ層、図示せず）を形成
する。
【０１４９】次に、図４６、図５３（ａ）、図５５
（ａ）、図５７（ａ）、図５９（ａ）及び図６１（ａ）
を参照すると、ゲート電極層上にフォトリソグラフィ技
術による第１のマスク（図示せず）を形成し、その後ド
ライエッチングやウェットエッチングなどにより不要な
ゲート電極層を除去し、その後第１のマスクを除去す
る。これにより、ゲートバスライン２、ゲート電極３、
ゲート端子部の下地金属１７ａ、共通端子部の下地金属
１９ａ、共通素子部用のゲート電極２０ｄ、２０ｅ、ド
レイン用の共通バスライン２１が形成される。
（ａ）、図５７（ａ）、図５９（ａ）及び図６１（ａ）
を参照すると、ゲート電極層上にフォトリソグラフィ技
術による第１のマスク（図示せず）を形成し、その後ド
ライエッチングやウェットエッチングなどにより不要な
ゲート電極層を除去し、その後第１のマスクを除去す
る。これにより、ゲートバスライン２、ゲート電極３、
ゲート端子部の下地金属１７ａ、共通端子部の下地金属
１９ａ、共通素子部用のゲート電極２０ｄ、２０ｅ、ド
レイン用の共通バスライン２１が形成される。
【０１５０】次に、図４７、図５３（ｂ）、図５５
（ｂ）、図５７（ｂ）、図５９（ｂ）及び図６１（ｂ）
を参照すると、ゲートバスライン２、ゲート電極３、ゲ
ート端子部の下地金属１７ａ、共通端子部の下地金属１
９ａ、共通素子部用のゲート電極２０ｄ、２０ｅ、ドレ
イン用の共通バスライン２１を含む基板上の全面にＳｉ
Ｎ ｘ等からなるゲート絶縁膜５と、半導体層となるａ−
Ｓｉ層７ａと、コンタクト電極となるｎ＋型ａ−Ｓｉ層
７ｂを順次形成する。
（ｂ）、図５７（ｂ）、図５９（ｂ）及び図６１（ｂ）
を参照すると、ゲートバスライン２、ゲート電極３、ゲ
ート端子部の下地金属１７ａ、共通端子部の下地金属１
９ａ、共通素子部用のゲート電極２０ｄ、２０ｅ、ドレ
イン用の共通バスライン２１を含む基板上の全面にＳｉ
Ｎ ｘ等からなるゲート絶縁膜５と、半導体層となるａ−
Ｓｉ層７ａと、コンタクト電極となるｎ＋型ａ−Ｓｉ層
７ｂを順次形成する。
【０１５１】次に、図４７、図５３（ｂ）、図５５
（ｂ）、図５７（ｂ）、図５９（ｂ）及び図６１（ｂ）
を参照すると、ｎ＋型ａ−Ｓｉ層７ｂ上にフォトリソグ
ラフィ技術による第２のマスク（図示せず）を形成し、
その後ドライエッチングなどにより不要なａ−Ｓｉ層７
ａ及びｎ＋型ａ−Ｓｉ層７ｂを除去し、その後第２のマ
スクを除去する。これによりアイランド７、２０ｆがで
きる。
（ｂ）、図５７（ｂ）、図５９（ｂ）及び図６１（ｂ）
を参照すると、ｎ＋型ａ−Ｓｉ層７ｂ上にフォトリソグ
ラフィ技術による第２のマスク（図示せず）を形成し、
その後ドライエッチングなどにより不要なａ−Ｓｉ層７
ａ及びｎ＋型ａ−Ｓｉ層７ｂを除去し、その後第２のマ
スクを除去する。これによりアイランド７、２０ｆがで
きる。
【０１５２】次に、図４８、図５３（ｃ）、図５５
（ｃ）、図５７（ｃ）、図５９（ｃ）及び図６１（ｃ）
を参照すると、基板上の全面にＣｒ等の金属４ａ、８
ａ、９ａ、１０ａ、２２ａ（以下、「Ｃｒ」とする）か
らなるソース／ドレイン電極層（図示せず）を形成す
る。
（ｃ）、図５７（ｃ）、図５９（ｃ）及び図６１（ｃ）
を参照すると、基板上の全面にＣｒ等の金属４ａ、８
ａ、９ａ、１０ａ、２２ａ（以下、「Ｃｒ」とする）か
らなるソース／ドレイン電極層（図示せず）を形成す
る。
【０１５３】次に、図４８、図５３（ｃ）、図５５
（ｃ）、図５７（ｃ）、図５９（ｃ）及び図６１（ｃ）
を参照すると、ソース／ドレイン電極層上にフォトリソ
グラフィ技術による第３のマスク（図示せず）を形成
し、その後ドライエッチングやウェットエッチングなど
により不要なソース／ドレイン電極層を除去する。これ
により、ソース電極８、ドレイン電極９、ドレインバス
ライン１０、共通素子部用のソース／ドレイン電極２０
ａ、２０ｂ、ゲート用の共通バスライン２２が形成され
る。
（ｃ）、図５７（ｃ）、図５９（ｃ）及び図６１（ｃ）
を参照すると、ソース／ドレイン電極層上にフォトリソ
グラフィ技術による第３のマスク（図示せず）を形成
し、その後ドライエッチングやウェットエッチングなど
により不要なソース／ドレイン電極層を除去する。これ
により、ソース電極８、ドレイン電極９、ドレインバス
ライン１０、共通素子部用のソース／ドレイン電極２０
ａ、２０ｂ、ゲート用の共通バスライン２２が形成され
る。
【０１５４】次に、ソース電極８、ドレイン電極９等の
金属層及び第３のマスクをエッチングマスクとしてｎ+
型ａ−Ｓｉ膜７ｂをエッチングし、その後、第３のマス
クを除去する。これによりオーミック接触層が形成され
る。
金属層及び第３のマスクをエッチングマスクとしてｎ+
型ａ−Ｓｉ膜７ｂをエッチングし、その後、第３のマス
クを除去する。これによりオーミック接触層が形成され
る。
【０１５５】次に、図４９、図５３（ｄ）、図５５
（ｄ）、図５７（ｄ）、図５９（ｄ）及び図６１（ｄ）
を参照すると、ソース電極８、ドレイン電極９、ドレイ
ンバスライン１０、共通素子部用のソース／ドレイン電
極２０ａ、２０ｂ、ゲート用の共通バスライン２２を含
むゲート絶縁膜５上の全面に、パッシベーション膜１２
をプラズマＣＶＤ法等により成膜する。
（ｄ）、図５７（ｄ）、図５９（ｄ）及び図６１（ｄ）
を参照すると、ソース電極８、ドレイン電極９、ドレイ
ンバスライン１０、共通素子部用のソース／ドレイン電
極２０ａ、２０ｂ、ゲート用の共通バスライン２２を含
むゲート絶縁膜５上の全面に、パッシベーション膜１２
をプラズマＣＶＤ法等により成膜する。
【０１５６】次に、図４９、図５３（ｄ）、図５５
（ｄ）、図５７（ｄ）、図５９（ｄ）及び図６１（ｄ）
を参照すると、パッシベーション膜１２上にフォトリソ
グラフィ技術による第４のマスク２９を形成し、その後
ドライエッチングなどにより、コンタクトホールとなる
領域の余分なパッシベーション膜１２もしくはゲート絶
縁膜５を、絶縁性基板１もしくはＣｒ層２ａ、８ａ、１
０ａ、１７ａ、１８ａ、１９ａ、２０ａ、２０ｄ、２０
ｅ、２１ａ、２２ａの一部が露出するまで除去する。こ
れにより、コンタクトホール６、１３、１７ｃ、１８
ｃ、１９ｂ、２０ｃ、２１ｃ、２２ｃと凸状部材５ａ、
１２ａが形成される。なお、この段階では、第４のマス
ク２９は除去されていない。
（ｄ）、図５７（ｄ）、図５９（ｄ）及び図６１（ｄ）
を参照すると、パッシベーション膜１２上にフォトリソ
グラフィ技術による第４のマスク２９を形成し、その後
ドライエッチングなどにより、コンタクトホールとなる
領域の余分なパッシベーション膜１２もしくはゲート絶
縁膜５を、絶縁性基板１もしくはＣｒ層２ａ、８ａ、１
０ａ、１７ａ、１８ａ、１９ａ、２０ａ、２０ｄ、２０
ｅ、２１ａ、２２ａの一部が露出するまで除去する。こ
れにより、コンタクトホール６、１３、１７ｃ、１８
ｃ、１９ｂ、２０ｃ、２１ｃ、２２ｃと凸状部材５ａ、
１２ａが形成される。なお、この段階では、第４のマス
ク２９は除去されていない。
【０１５７】ここで、コンタクトホール６は、ソース電
極８ａの一部を露出させるホールである。コンタクトホ
ール１３は、ソース電極８ａの一部を露出させるホール
である。コンタクトホール１７ｃは、ゲート端子部のＣ
ｒ層１７ａの一部を露出させるホールである。コンタク
トホール１８ｃは、ドレイン端子部のＣｒ層１８ａの一
部を露出させるホールである。コンタクトホール１９ｂ
は、共通端子部のＣｒ層１９ａの一部を露出させるホー
ルである。コンタクトホール２０ｃは、共通素子部のＣ
ｒ層２ａ、２０ａ、２０ｄ、２０ｅ、２１ａ、２２ａの
一部を露出させるホールである。コンタクトホール２１
ｃは、ドレイン用共通バスラインのＣｒ層２１ａの一部
を露出させるホールである。コンタクトホール２２ｃ
は、ゲート用共通バスラインのＣｒ層２２ａの一部を露
出させるホールである。
極８ａの一部を露出させるホールである。コンタクトホ
ール１３は、ソース電極８ａの一部を露出させるホール
である。コンタクトホール１７ｃは、ゲート端子部のＣ
ｒ層１７ａの一部を露出させるホールである。コンタク
トホール１８ｃは、ドレイン端子部のＣｒ層１８ａの一
部を露出させるホールである。コンタクトホール１９ｂ
は、共通端子部のＣｒ層１９ａの一部を露出させるホー
ルである。コンタクトホール２０ｃは、共通素子部のＣ
ｒ層２ａ、２０ａ、２０ｄ、２０ｅ、２１ａ、２２ａの
一部を露出させるホールである。コンタクトホール２１
ｃは、ドレイン用共通バスラインのＣｒ層２１ａの一部
を露出させるホールである。コンタクトホール２２ｃ
は、ゲート用共通バスラインのＣｒ層２２ａの一部を露
出させるホールである。
【０１５８】次に、図４９、図５４（ｅ）、図５６
（ｅ）、図５８（ｅ）、図６０（ｅ）及び図６２（ｅ）
を参照すると、第４のマスク２９のみが溶融する程度に
リフローし、ゲート絶縁膜５、パッシベーション膜１
２、凸状部材５ａ、１２ａそれぞれについて露出してい
る側壁ないしその近傍の絶縁性基板１の表面を第４のマ
スク２９で覆うとともに、コンタクトホール６、１３、
１７ｃ、１８ｃ、１９ｂ、２０ｃ、２１ｃ、２２ｃにつ
いては露出するＣｒ層２ａ、８ａ、１０ａ、１７ａ、１
８ａ、１９ａ、２０ａ、２０ｄ、２０ｅ、２１ａ、２２
ａの表面を含めて第４のマスク２９で塞ぐ。
（ｅ）、図５８（ｅ）、図６０（ｅ）及び図６２（ｅ）
を参照すると、第４のマスク２９のみが溶融する程度に
リフローし、ゲート絶縁膜５、パッシベーション膜１
２、凸状部材５ａ、１２ａそれぞれについて露出してい
る側壁ないしその近傍の絶縁性基板１の表面を第４のマ
スク２９で覆うとともに、コンタクトホール６、１３、
１７ｃ、１８ｃ、１９ｂ、２０ｃ、２１ｃ、２２ｃにつ
いては露出するＣｒ層２ａ、８ａ、１０ａ、１７ａ、１
８ａ、１９ａ、２０ａ、２０ｄ、２０ｅ、２１ａ、２２
ａの表面を含めて第４のマスク２９で塞ぐ。
【０１５９】ここで、Ｃｒ層表面を含むコンタクトホー
ルの直径は数μｍ程度であり、凸状部材５ａ、１２ａの
間隔は数十μｍ程度であるので、隣接する凸状部材５
ａ、１２ａ間ではその第４のマスク２９同士が繋がらな
いようにして、Ｃｒ層表面を含む各コンタクトホールの
表面を第４のマスク２９で覆うようにすることができ
る。これにより、第４のマスク２９で覆われていない露
出面を各凸状部材５ａ、１２ａ間の絶縁性基板１のみと
することができる。
ルの直径は数μｍ程度であり、凸状部材５ａ、１２ａの
間隔は数十μｍ程度であるので、隣接する凸状部材５
ａ、１２ａ間ではその第４のマスク２９同士が繋がらな
いようにして、Ｃｒ層表面を含む各コンタクトホールの
表面を第４のマスク２９で覆うようにすることができ
る。これにより、第４のマスク２９で覆われていない露
出面を各凸状部材５ａ、１２ａ間の絶縁性基板１のみと
することができる。
【０１６０】次に、図５０、図５４（ｆ）、図５６
（ｆ）、図５８（ｆ）、図６０（ｆ）及び図６２（ｆ）
を参照すると、ＨＦ（フッ酸）を用いたウェットエッチ
ング、サンドブラスト、ＣＦ４やＯ２を用いたドライエ
ッチングなどにより絶縁性基板１の所定の領域に凹凸面
１ａを形成し、その後洗浄し、その後第４のマスクを除
去する。
（ｆ）、図５８（ｆ）、図６０（ｆ）及び図６２（ｆ）
を参照すると、ＨＦ（フッ酸）を用いたウェットエッチ
ング、サンドブラスト、ＣＦ４やＯ２を用いたドライエ
ッチングなどにより絶縁性基板１の所定の領域に凹凸面
１ａを形成し、その後洗浄し、その後第４のマスクを除
去する。
【０１６１】次に、図５１、図５４（ｇ）、図５６
（ｇ）、図５８（ｇ）、図６０（ｇ）及び図６２（ｇ）
を参照すると、パッシベーション膜１２を含む基板上の
全面に、Ａｌ／Ｎｄ等の金属４ｂ（以下、「Ａｌ／Ｎ
ｄ」とする）からなる反射板層を形成する。
（ｇ）、図５８（ｇ）、図６０（ｇ）及び図６２（ｇ）
を参照すると、パッシベーション膜１２を含む基板上の
全面に、Ａｌ／Ｎｄ等の金属４ｂ（以下、「Ａｌ／Ｎ
ｄ」とする）からなる反射板層を形成する。
【０１６２】次に、図５１、図５４（ｇ）、図５６
（ｇ）、図５８（ｇ）、図６０（ｇ）及び図６２（ｇ）
を参照すると、反射板層上にフォトリソグラフィ技術に
よる第５のマスク（図示せず）を形成し、その後ドライ
エッチングやウェットエッチングなどにより不要な反射
板層を除去し、その後第５のマスクを除去する。これに
より、反射板４ｂが形成される。
（ｇ）、図５８（ｇ）、図６０（ｇ）及び図６２（ｇ）
を参照すると、反射板層上にフォトリソグラフィ技術に
よる第５のマスク（図示せず）を形成し、その後ドライ
エッチングやウェットエッチングなどにより不要な反射
板層を除去し、その後第５のマスクを除去する。これに
より、反射板４ｂが形成される。
【０１６３】ここで、反射板４は、反射型の場合は開口
部を設けず、半透過型の場合は開口部４ｃを設ける。ま
た、反射板４は、コンタクトホール６を通ってソース電
極８と接続している。また、反射板（Ａｌ／Ｎｄ）４
は、ソース電極（Ｃｒ）８と材質が異なるので、選択比
の差により反射板層を選択的にエッチングすることは可
能であり、コンタクトホール１３、１７ｃ、１８ｃ、１
９ｂ、２０ｃ、２１ｃ、２２ｃからＣｒ層２ａ、８ａ、
１０ａ、１７ａ、１８ａ、１９ａ、２０ａ、２０ｄ、２
０ｅ、２１ａ、２２ａを露出させることができる。ま
た、絶縁性基板１の凹凸面１ａ及び凸状部材５ａ、１２
ａによって形成された凹凸面上方の反射板４ｂと、ＴＦ
Ｔ１１上方の反射板４ｂと、は導通している。
部を設けず、半透過型の場合は開口部４ｃを設ける。ま
た、反射板４は、コンタクトホール６を通ってソース電
極８と接続している。また、反射板（Ａｌ／Ｎｄ）４
は、ソース電極（Ｃｒ）８と材質が異なるので、選択比
の差により反射板層を選択的にエッチングすることは可
能であり、コンタクトホール１３、１７ｃ、１８ｃ、１
９ｂ、２０ｃ、２１ｃ、２２ｃからＣｒ層２ａ、８ａ、
１０ａ、１７ａ、１８ａ、１９ａ、２０ａ、２０ｄ、２
０ｅ、２１ａ、２２ａを露出させることができる。ま
た、絶縁性基板１の凹凸面１ａ及び凸状部材５ａ、１２
ａによって形成された凹凸面上方の反射板４ｂと、ＴＦ
Ｔ１１上方の反射板４ｂと、は導通している。
【０１６４】次に、図５２、図５４（ｈ）、図５６
（ｈ）、図５８（ｈ）、図６０（ｈ）及び図６２（ｈ）
を参照すると、パッシベーション膜１２を含む基板上の
全面に、ＩＴＯ等の透明電極層１４、１７ｄ、１８ｄ、
１９ｃ、２０ｇ、２３をスパッタリング等により成膜す
る。
（ｈ）、図５８（ｈ）、図６０（ｈ）及び図６２（ｈ）
を参照すると、パッシベーション膜１２を含む基板上の
全面に、ＩＴＯ等の透明電極層１４、１７ｄ、１８ｄ、
１９ｃ、２０ｇ、２３をスパッタリング等により成膜す
る。
【０１６５】最後に、図５２、図５４（ｈ）、図５６
（ｈ）、図５８（ｈ）、図６０（ｈ）及び図６２（ｈ）
を参照すると、透明電極層１４、１７ｄ、１８ｄ、１９
ｃ、２０ｇ、２３上にフォトリソグラフィ技術による第
６のマスク（図示せず）を形成し、その後ウェットエッ
チングなどにより、余分な透明電極層を除去し、その後
第６のマスクを除去する。これにより、画素電極となる
透明電極１４、ゲート端子部の端子１７ｄ、ドレイン端
子部の端子１８ｄ、共通端子部の端子１９ｃ、共通素子
部の配線２０ｇ、共通バスライン２１、２２間の配線２
３が形成される。
（ｈ）、図５８（ｈ）、図６０（ｈ）及び図６２（ｈ）
を参照すると、透明電極層１４、１７ｄ、１８ｄ、１９
ｃ、２０ｇ、２３上にフォトリソグラフィ技術による第
６のマスク（図示せず）を形成し、その後ウェットエッ
チングなどにより、余分な透明電極層を除去し、その後
第６のマスクを除去する。これにより、画素電極となる
透明電極１４、ゲート端子部の端子１７ｄ、ドレイン端
子部の端子１８ｄ、共通端子部の端子１９ｃ、共通素子
部の配線２０ｇ、共通バスライン２１、２２間の配線２
３が形成される。
【０１６６】ここで、透明電極１４は、コンタクトホー
ル１３を通ってソース電極８ａと電気的に接続する。ゲ
ート端子部の端子１７ｄ、ドレイン端子部の端子１８
ｄ、共通端子部の端子１９ｃは、各部のコンタクトホー
ル１７ｃ、１８ｃ、１９ｂを通って各部のＣｒ層１７
ａ、１８ａ、１９ａと接続する。共通素子部の配線２０
ｆは、適宜２つの組合せのコンタクトホール２０ｃを通
って、ゲートバスライン２と共通素子部のソース／ドレ
イン電極２０ａ、共通バスライン２２と共通素子部のゲ
ート電極２０ｅ、共通バスライン２１と共通素子部のソ
ース／ドレイン電極２０ａ、ドレインバスライン１０と
共通素子部のゲート電極２０ｅそれぞれの間を電気的に
接続する。共通バスライン２１、２２間の配線２３は、
コンタクトホール２１ｃ、２２ｃを通って共通バスライ
ン２１、２２間を電気的に接続する。
ル１３を通ってソース電極８ａと電気的に接続する。ゲ
ート端子部の端子１７ｄ、ドレイン端子部の端子１８
ｄ、共通端子部の端子１９ｃは、各部のコンタクトホー
ル１７ｃ、１８ｃ、１９ｂを通って各部のＣｒ層１７
ａ、１８ａ、１９ａと接続する。共通素子部の配線２０
ｆは、適宜２つの組合せのコンタクトホール２０ｃを通
って、ゲートバスライン２と共通素子部のソース／ドレ
イン電極２０ａ、共通バスライン２２と共通素子部のゲ
ート電極２０ｅ、共通バスライン２１と共通素子部のソ
ース／ドレイン電極２０ａ、ドレインバスライン１０と
共通素子部のゲート電極２０ｅそれぞれの間を電気的に
接続する。共通バスライン２１、２２間の配線２３は、
コンタクトホール２１ｃ、２２ｃを通って共通バスライ
ン２１、２２間を電気的に接続する。
【０１６７】以上の工程により、図５２に示す構造のア
クティブマトリクス基板を製造することができる。この
ように、実施例４のアクティブマトリクス基板の製造方
法によれば、６枚のマスクのみで反射板に凹凸のある良
好な表示機能を有する反射型又は半透過型のアクティブ
マトリクス基板を形成することができ、従来の製造方法
に比べて、少なくとも１ＰＲ分工程を簡略化することが
できる。
クティブマトリクス基板を製造することができる。この
ように、実施例４のアクティブマトリクス基板の製造方
法によれば、６枚のマスクのみで反射板に凹凸のある良
好な表示機能を有する反射型又は半透過型のアクティブ
マトリクス基板を形成することができ、従来の製造方法
に比べて、少なくとも１ＰＲ分工程を簡略化することが
できる。
【０１６８】［実施例５］次に、実施例５について図面
を用いて説明する。図６３〜図６８は、本発明の実施例
５に係る液晶表示装置におけるアクティブマトリクス基
板の製造工程を模式的に示した平面図である。図６９〜
図７８は、本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た断面図であり、図６９及び図７０はＡ−Ａ´間、図７
１及び図７２はＢ−Ｂ´間、図７３及び図７４はＣ−Ｃ
´間、図７５及び図７６はＤ−Ｄ´間、図７７及び図７
８はＥ−Ｅ´間である。
を用いて説明する。図６３〜図６８は、本発明の実施例
５に係る液晶表示装置におけるアクティブマトリクス基
板の製造工程を模式的に示した平面図である。図６９〜
図７８は、本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た断面図であり、図６９及び図７０はＡ−Ａ´間、図７
１及び図７２はＢ−Ｂ´間、図７３及び図７４はＣ−Ｃ
´間、図７５及び図７６はＤ−Ｄ´間、図７７及び図７
８はＥ−Ｅ´間である。
【０１６９】図６８乃至図７０を参照すると、実施例５
に係るアクティブマトリクス基板は、以下のように構成
される。アクティブマトリクス基板以外の液晶表示装置
の構成は実施例１と同様である。
に係るアクティブマトリクス基板は、以下のように構成
される。アクティブマトリクス基板以外の液晶表示装置
の構成は実施例１と同様である。
【０１７０】所定の領域に凹凸面１ａを有する絶縁性基
板１上の平坦面の領域に、複数のゲートバスライン２が
平行に配設されるとともに、ゲートバスライン２からは
ゲート電極３が分岐する。
板１上の平坦面の領域に、複数のゲートバスライン２が
平行に配設されるとともに、ゲートバスライン２からは
ゲート電極３が分岐する。
【０１７１】ゲート電極３を含む絶縁性基板１上にＳｉ
Ｎｘなどからなるゲート絶縁膜５が形成されている。絶
縁性基板１上の凹凸面１ａにおける頂部平坦面上に、ゲ
ート絶縁膜５と同一材料であるＳｉＮｘ等からなる凸状
部材５ａを有する。凸状部材５ａは、絶縁性基板１上の
凹凸面１ａとともに反射板４の凹凸面を形成する際の基
礎となる。また、絶縁性基板１上の凸状部材５ａとゲー
ト電極３との間には、反射板４とゲート電極３との間の
短絡を防止するとともに凸状部材２６及びゲート電極３
と分離した短絡防止配線２５を有する。
Ｎｘなどからなるゲート絶縁膜５が形成されている。絶
縁性基板１上の凹凸面１ａにおける頂部平坦面上に、ゲ
ート絶縁膜５と同一材料であるＳｉＮｘ等からなる凸状
部材５ａを有する。凸状部材５ａは、絶縁性基板１上の
凹凸面１ａとともに反射板４の凹凸面を形成する際の基
礎となる。また、絶縁性基板１上の凸状部材５ａとゲー
ト電極３との間には、反射板４とゲート電極３との間の
短絡を防止するとともに凸状部材２６及びゲート電極３
と分離した短絡防止配線２５を有する。
【０１７２】ゲート電極３、短絡防止配線２５を含む絶
縁性基板１上にＳｉＮｘなどからなるゲート絶縁膜５が
形成されており、ゲート絶縁膜５は、短絡防止配線２５
上の所定の位置に短絡防止配線２５を露出させるコンタ
クトホール２７、２８を有する。コンタクトホール２７
は、ソース電極８と短絡防止配線２５とを電気的に接続
させるためのホールである。コンタクトホール２８は、
透明電極１４と短絡防止配線２５とを電気的に接続させ
るためのホールである。
縁性基板１上にＳｉＮｘなどからなるゲート絶縁膜５が
形成されており、ゲート絶縁膜５は、短絡防止配線２５
上の所定の位置に短絡防止配線２５を露出させるコンタ
クトホール２７、２８を有する。コンタクトホール２７
は、ソース電極８と短絡防止配線２５とを電気的に接続
させるためのホールである。コンタクトホール２８は、
透明電極１４と短絡防止配線２５とを電気的に接続させ
るためのホールである。
【０１７３】ゲート電極３の上方のゲート絶縁膜５上に
は半導体層７ａ、コンタクト電極７の順に積層したアイ
ランド７を有する。
は半導体層７ａ、コンタクト電極７の順に積層したアイ
ランド７を有する。
【０１７４】アイランド７上の一端側にはソース電極８
（８ａ、８ｂ）が形成され、他端側にはドレイン電極９
（９ａ、９ｂ）が形成されている。ソース電極８は、コ
ンタクトホール２７を通って短絡防止配線２５と電気的
に接続する。反射板４（４ａ、４ｂ）は、ソース電極８
と同一層に分離することなく絶縁性基板１の凹凸面１ａ
及び凸状部材５ａによって形成された凹凸面上の領域に
形成されている。反射板４の表面は、絶縁性基板の凹凸
面１ａ及び凸状部材２６によって形成された凹凸面に沿
ってほぼ同様の凹凸面となっており、表面粗さの最大高
さは２〜３μｍ程度であり、凸部の頂部と頂部の間隔は
数十μｍ程度である。半透過型液晶表示装置の場合、反
射板４における凹凸面の領域の一部には、バックライト
の光を透過するための開口部４ｃを有する。反射型液晶
表示装置の場合、反射板４における凹凸面の領域には開
口部を設けない。なお、図面上の凹凸面の凸部及び凹部
は、尖ったように見えるが、実際はなだらかに丸みを帯
びている。ドレイン電極９は、ゲートバスライン２とゲ
ート絶縁膜５を介して交差するドレインバスライン１０
（１０ａ、１０ｂ）から分岐する。
（８ａ、８ｂ）が形成され、他端側にはドレイン電極９
（９ａ、９ｂ）が形成されている。ソース電極８は、コ
ンタクトホール２７を通って短絡防止配線２５と電気的
に接続する。反射板４（４ａ、４ｂ）は、ソース電極８
と同一層に分離することなく絶縁性基板１の凹凸面１ａ
及び凸状部材５ａによって形成された凹凸面上の領域に
形成されている。反射板４の表面は、絶縁性基板の凹凸
面１ａ及び凸状部材２６によって形成された凹凸面に沿
ってほぼ同様の凹凸面となっており、表面粗さの最大高
さは２〜３μｍ程度であり、凸部の頂部と頂部の間隔は
数十μｍ程度である。半透過型液晶表示装置の場合、反
射板４における凹凸面の領域の一部には、バックライト
の光を透過するための開口部４ｃを有する。反射型液晶
表示装置の場合、反射板４における凹凸面の領域には開
口部を設けない。なお、図面上の凹凸面の凸部及び凹部
は、尖ったように見えるが、実際はなだらかに丸みを帯
びている。ドレイン電極９は、ゲートバスライン２とゲ
ート絶縁膜５を介して交差するドレインバスライン１０
（１０ａ、１０ｂ）から分岐する。
【０１７５】ゲート電極３、ゲート絶縁膜５、アイラン
ド７、ソース電極８及びドレイン電極９は、薄膜トラン
ジスタ１１（ＴＦＴ）を構成し、ＴＦＴ１１は、スイッ
チング素子として機能する。
ド７、ソース電極８及びドレイン電極９は、薄膜トラン
ジスタ１１（ＴＦＴ）を構成し、ＴＦＴ１１は、スイッ
チング素子として機能する。
【０１７６】ＴＦＴ１１、反射板４を含む基板上にパッ
シベーション膜１２が形成されている。パッシベーショ
ン膜１２は、ゲート絶縁膜５のコンタクトホール２８と
対応する位置に短絡防止配線２５を露出させるコンタク
トホール２８を有する。コンタクトホール２８は、短絡
防止配線２５と透明電極１４とを電気的に接続するため
のホールである。
シベーション膜１２が形成されている。パッシベーショ
ン膜１２は、ゲート絶縁膜５のコンタクトホール２８と
対応する位置に短絡防止配線２５を露出させるコンタク
トホール２８を有する。コンタクトホール２８は、短絡
防止配線２５と透明電極１４とを電気的に接続するため
のホールである。
【０１７７】パッシベーション膜１２を含む領域には透
明電極１４を有し、透明電極１４はコンタクトホール２
８を通って短絡防止配線２５と電気的に接続する。透明
電極１４は、反射板４とともに画素電極として機能す
る。
明電極１４を有し、透明電極１４はコンタクトホール２
８を通って短絡防止配線２５と電気的に接続する。透明
電極１４は、反射板４とともに画素電極として機能す
る。
【０１７８】次に、実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程について説明す
る。
るアクティブマトリクス基板の製造工程について説明す
る。
【０１７９】まず、図６３、図６９（ａ）、図７１
（ａ）、図７３（ａ）、図７５（ａ）及び図７７（ａ）
を参照すると、表面が平坦な絶縁性基板１上の全面に下
地金属２ａ、３ａ、１７ａ、１８ａ、１９ａ、２０ｄ、
２０ｅ、２１ａ、２５となるゲート電極層（Ｃｒ層、図
示せず）を形成する。
（ａ）、図７３（ａ）、図７５（ａ）及び図７７（ａ）
を参照すると、表面が平坦な絶縁性基板１上の全面に下
地金属２ａ、３ａ、１７ａ、１８ａ、１９ａ、２０ｄ、
２０ｅ、２１ａ、２５となるゲート電極層（Ｃｒ層、図
示せず）を形成する。
【０１８０】次に、図６３、図６９（ａ）、図７１
（ａ）、図７３（ａ）、図７５（ａ）及び図７７（ａ）
を参照すると、ゲート電極層上にフォトリソグラフィ技
術による第１のマスク（図示せず）を形成し、その後ド
ライエッチングやウェットエッチングなどにより不要な
ゲート電極層を除去し、その後第１のマスクを除去す
る。これにより、ゲートバスライン２、ゲート電極３、
ゲート端子部の下地金属１７ａ、ドレイン端子部の下地
金属１８ａ、共通端子部の下地金属１９ａ、共通素子部
用のゲート電極２０ｄ、２０ｅ、ドレイン用の共通バス
ライン２１、短絡防止配線２５が形成される。
（ａ）、図７３（ａ）、図７５（ａ）及び図７７（ａ）
を参照すると、ゲート電極層上にフォトリソグラフィ技
術による第１のマスク（図示せず）を形成し、その後ド
ライエッチングやウェットエッチングなどにより不要な
ゲート電極層を除去し、その後第１のマスクを除去す
る。これにより、ゲートバスライン２、ゲート電極３、
ゲート端子部の下地金属１７ａ、ドレイン端子部の下地
金属１８ａ、共通端子部の下地金属１９ａ、共通素子部
用のゲート電極２０ｄ、２０ｅ、ドレイン用の共通バス
ライン２１、短絡防止配線２５が形成される。
【０１８１】次に、図６４、図６９（ｂ）、図７１
（ｂ）、図７３（ｂ）、図７５（ｂ）及び図７７（ｂ）
を参照すると、ゲートバスライン２、ゲート電極３、ゲ
ート端子部の下地金属１７ａ、ドレイン端子部の下地金
属１８ａ、共通端子部の下地金属１９ａ、共通素子部用
のゲート電極２０ｄ、２０ｅ、ドレイン用の共通バスラ
イン２１、短絡防止配線２５を含む基板上の全面にＳｉ
Ｎｘ等からなるゲート絶縁膜５と、半導体層となるａ−
Ｓｉ層７ａと、コンタクト電極となるｎ＋型ａ−Ｓｉ層
７ｂを順次形成する。
（ｂ）、図７３（ｂ）、図７５（ｂ）及び図７７（ｂ）
を参照すると、ゲートバスライン２、ゲート電極３、ゲ
ート端子部の下地金属１７ａ、ドレイン端子部の下地金
属１８ａ、共通端子部の下地金属１９ａ、共通素子部用
のゲート電極２０ｄ、２０ｅ、ドレイン用の共通バスラ
イン２１、短絡防止配線２５を含む基板上の全面にＳｉ
Ｎｘ等からなるゲート絶縁膜５と、半導体層となるａ−
Ｓｉ層７ａと、コンタクト電極となるｎ＋型ａ−Ｓｉ層
７ｂを順次形成する。
【０１８２】次に、図６４、図６９（ｂ）、図７１
（ｂ）、図７３（ｂ）、図７５（ｂ）及び図７７（ｂ）
を参照すると、ｎ＋型ａ−Ｓｉ層７ｂ上にフォトリソグ
ラフィ技術による第２のマスク（図示せず）を形成し、
その後ドライエッチングなどにより不要なａ−Ｓｉ層７
ａ及びｎ＋型ａ−Ｓｉ層７ｂを除去し、その後第２のマ
スクを除去する。これによりアイランド７、２０ｆがで
きる。
（ｂ）、図７３（ｂ）、図７５（ｂ）及び図７７（ｂ）
を参照すると、ｎ＋型ａ−Ｓｉ層７ｂ上にフォトリソグ
ラフィ技術による第２のマスク（図示せず）を形成し、
その後ドライエッチングなどにより不要なａ−Ｓｉ層７
ａ及びｎ＋型ａ−Ｓｉ層７ｂを除去し、その後第２のマ
スクを除去する。これによりアイランド７、２０ｆがで
きる。
【０１８３】次に、図６５、図６９（ｃ）、図７１
（ｃ）、図７３（ｃ）、図７５（ｃ）及び図７７（ｃ）
を参照すると、アイランド７、２０ｆを含むゲート絶縁
膜５上にフォトリソグラフィ技術による第３のマスク３
０を形成し、その後ドライエッチングなどにより、コン
タクトホールとなる領域及び凸状部材５ａ以外の領域の
余分なゲート絶縁膜５を、Ｃｒ層２、１８ａ、２０ｅ、
２１、２５の一部が露出するまで除去する。これによ
り、コンタクトホール１８ｅ、２０ｃ、２１ｃ、２７が
形成される。なお、この段階では、第３のマスク３０は
除去されていない。
（ｃ）、図７３（ｃ）、図７５（ｃ）及び図７７（ｃ）
を参照すると、アイランド７、２０ｆを含むゲート絶縁
膜５上にフォトリソグラフィ技術による第３のマスク３
０を形成し、その後ドライエッチングなどにより、コン
タクトホールとなる領域及び凸状部材５ａ以外の領域の
余分なゲート絶縁膜５を、Ｃｒ層２、１８ａ、２０ｅ、
２１、２５の一部が露出するまで除去する。これによ
り、コンタクトホール１８ｅ、２０ｃ、２１ｃ、２７が
形成される。なお、この段階では、第３のマスク３０は
除去されていない。
【０１８４】ここで、コンタクトホール１８ｅは、ドレ
イン素子部のＣｒ層１８ａの一部を露出させるホールで
ある。コンタクトホール２０ｃは、共通素子部のＣｒ層
２、２０ａ、２０ｅ、２１の一部を露出させるホールで
ある。コンタクトホール２１ｃは、共通バスライン２１
の一部を露出させるホールである。コンタクトホール２
７は、短絡防止配線２５の一部を露出させるホールであ
る。
イン素子部のＣｒ層１８ａの一部を露出させるホールで
ある。コンタクトホール２０ｃは、共通素子部のＣｒ層
２、２０ａ、２０ｅ、２１の一部を露出させるホールで
ある。コンタクトホール２１ｃは、共通バスライン２１
の一部を露出させるホールである。コンタクトホール２
７は、短絡防止配線２５の一部を露出させるホールであ
る。
【０１８５】次に、図６５、図６９（ｄ）、図７１
（ｄ）、図７３（ｄ）、図７５（ｄ）及び図７７（ｄ）
を参照すると、第３のマスク３０のみが溶融する程度に
リフローし、ゲート絶縁膜５、凸状部材５ａそれぞれに
ついて露出している側壁ないしその近傍の絶縁性基板１
を第３のマスク３０で覆うとともに、コンタクトホール
１８ｅ、２０ｃ、２１ｃ、２７についてはＣｒ層２、１
８ｅ、２０ｅ、２１、２５の表面を含めて第３のマスク
３０で塞ぐ。
（ｄ）、図７３（ｄ）、図７５（ｄ）及び図７７（ｄ）
を参照すると、第３のマスク３０のみが溶融する程度に
リフローし、ゲート絶縁膜５、凸状部材５ａそれぞれに
ついて露出している側壁ないしその近傍の絶縁性基板１
を第３のマスク３０で覆うとともに、コンタクトホール
１８ｅ、２０ｃ、２１ｃ、２７についてはＣｒ層２、１
８ｅ、２０ｅ、２１、２５の表面を含めて第３のマスク
３０で塞ぐ。
【０１８６】ここで、Ｃｒ層表面を含むコンタクトホー
ルの直径は数μｍ程度であり、ゲート電極３と短絡防止
配線２５との間の間隔は数μｍあり、凸状部材５ａの間
隔は数十μｍあるので、隣接する凸状部材５ａ間ではそ
の第３のマスク３０同士が繋がらないようにして、ゲー
ト電極３と短絡防止配線２５との間でそれぞれの第１の
マスク２４同士を繋がるようにすることができる。これ
により、第３のマスク３０で覆われていない露出面を各
凸状部材５ａ間の絶縁性基板１のみとすることができ
る。コンタクトホールを第３のマスク３０で塞ぐのは、
コンタクトホールから金属層が露出すると絶縁性基板
（ガラス）のエッチングに用いられるＨＦが金属層に透
過し、その下層のガラスがエッチングされるおそれがあ
るからである。
ルの直径は数μｍ程度であり、ゲート電極３と短絡防止
配線２５との間の間隔は数μｍあり、凸状部材５ａの間
隔は数十μｍあるので、隣接する凸状部材５ａ間ではそ
の第３のマスク３０同士が繋がらないようにして、ゲー
ト電極３と短絡防止配線２５との間でそれぞれの第１の
マスク２４同士を繋がるようにすることができる。これ
により、第３のマスク３０で覆われていない露出面を各
凸状部材５ａ間の絶縁性基板１のみとすることができ
る。コンタクトホールを第３のマスク３０で塞ぐのは、
コンタクトホールから金属層が露出すると絶縁性基板
（ガラス）のエッチングに用いられるＨＦが金属層に透
過し、その下層のガラスがエッチングされるおそれがあ
るからである。
【０１８７】次に、図６５、図７０（ｅ）、図７２
（ｅ）、図７４（ｅ）、図７６（ｅ）及び図７８（ｅ）
を参照すると、ＨＦ（フッ酸）を用いたウェットエッチ
ング、サンドブラスト、ＣＦ４やＯ２を用いたドライエ
ッチングなどにより絶縁性基板１の所定の領域に凹凸面
１ａを形成し、その後洗浄し、その後第３のマスクを除
去する。
（ｅ）、図７４（ｅ）、図７６（ｅ）及び図７８（ｅ）
を参照すると、ＨＦ（フッ酸）を用いたウェットエッチ
ング、サンドブラスト、ＣＦ４やＯ２を用いたドライエ
ッチングなどにより絶縁性基板１の所定の領域に凹凸面
１ａを形成し、その後洗浄し、その後第３のマスクを除
去する。
【０１８８】次に、図６６、図７０（ｆ）、図７２
（ｆ）、図７４（ｆ）、図７６（ｆ）及び図７８（ｆ）
を参照すると、ゲート絶縁膜５、凸状部材５ａ、アイラ
ンド７を含む基板上の全面にＣｒ等の下地金属４ａ、８
ａ、９ａ、１０ａ、２２ａ（以下、「Ｃｒ」とする）、
Ａｌ／Ｎｄ等の上地金属４ｂ、８ｂ、９ｂ、１０ｂ、２
２ｂ（以下、「Ａｌ／Ｎｄ」とする）の順に積層したソ
ース／ドレイン電極層（図示せず）を形成する。
（ｆ）、図７４（ｆ）、図７６（ｆ）及び図７８（ｆ）
を参照すると、ゲート絶縁膜５、凸状部材５ａ、アイラ
ンド７を含む基板上の全面にＣｒ等の下地金属４ａ、８
ａ、９ａ、１０ａ、２２ａ（以下、「Ｃｒ」とする）、
Ａｌ／Ｎｄ等の上地金属４ｂ、８ｂ、９ｂ、１０ｂ、２
２ｂ（以下、「Ａｌ／Ｎｄ」とする）の順に積層したソ
ース／ドレイン電極層（図示せず）を形成する。
【０１８９】次に、図６６、図７０（ｆ）、図７２
（ｆ）、図７４（ｆ）、図７６（ｆ）及び図７８（ｆ）
を参照すると、ソース／ドレイン電極層上にフォトリソ
グラフィ技術による第４のマスク（図示せず）を形成
し、その後ドライエッチングやウェットエッチングなど
により不要なソース／ドレイン電極層、ｎ＋型ａ−Ｓｉ
層７ｂを除去する。これにより、反射板４、ソース電極
８、ドレイン電極９、ドレインバスライン１０、共通素
子部用のソース／ドレイン電極２０ａ、２０ｂ、ゲート
用の共通バスライン２２が形成される。なお、この段階
では、第４のマスクは除去されていない。
（ｆ）、図７４（ｆ）、図７６（ｆ）及び図７８（ｆ）
を参照すると、ソース／ドレイン電極層上にフォトリソ
グラフィ技術による第４のマスク（図示せず）を形成
し、その後ドライエッチングやウェットエッチングなど
により不要なソース／ドレイン電極層、ｎ＋型ａ−Ｓｉ
層７ｂを除去する。これにより、反射板４、ソース電極
８、ドレイン電極９、ドレインバスライン１０、共通素
子部用のソース／ドレイン電極２０ａ、２０ｂ、ゲート
用の共通バスライン２２が形成される。なお、この段階
では、第４のマスクは除去されていない。
【０１９０】ここで、反射板４は、反射型の場合は開口
部を設けず、半透過型の場合は開口部４ｃを設ける。ま
た、反射板４は、ソース電極８と接続しており、ソース
電極８はコンタクトホール２７を通って短絡防止配線２
５と接続している。共通素子部用のソース／ドレイン電
極２０ａ、２０ｂは、コンタクトホール２０ｃを通っ
て、ゲートバスライン２、共通素子部のゲート電極２０
ｅ又はドレイン用の共通バスライン２１と接続してい
る。ゲート用の共通バスライン２２は、コンタクトホー
ル２１ｃを通ってドレイン用の共通バスライン２１と接
続している。
部を設けず、半透過型の場合は開口部４ｃを設ける。ま
た、反射板４は、ソース電極８と接続しており、ソース
電極８はコンタクトホール２７を通って短絡防止配線２
５と接続している。共通素子部用のソース／ドレイン電
極２０ａ、２０ｂは、コンタクトホール２０ｃを通っ
て、ゲートバスライン２、共通素子部のゲート電極２０
ｅ又はドレイン用の共通バスライン２１と接続してい
る。ゲート用の共通バスライン２２は、コンタクトホー
ル２１ｃを通ってドレイン用の共通バスライン２１と接
続している。
【０１９１】次に、ソース電極８、ドレイン電極９等の
金属層及び第４のマスクをエッチングマスクとしてｎ+
型ａ−Ｓｉ膜７ｂをエッチングし、その後、第４のマス
クを除去する。これによりオーミック接触層が形成され
る。
金属層及び第４のマスクをエッチングマスクとしてｎ+
型ａ−Ｓｉ膜７ｂをエッチングし、その後、第４のマス
クを除去する。これによりオーミック接触層が形成され
る。
【０１９２】次に、図６７、図７０（ｇ）、図７２
（ｇ）、図７４（ｇ）、図７６（ｇ）及び図７８（ｇ）
を参照すると、反射板４、ソース電極８、ドレイン電極
９、ドレインバスライン１０、共通素子部用のソース／
ドレイン電極２０ａ、２０ｂ、ゲート用の共通バスライ
ン２２を含むゲート絶縁膜５上の全面に、パッシベーシ
ョン膜１２をプラズマＣＶＤ法等により成膜する。
（ｇ）、図７４（ｇ）、図７６（ｇ）及び図７８（ｇ）
を参照すると、反射板４、ソース電極８、ドレイン電極
９、ドレインバスライン１０、共通素子部用のソース／
ドレイン電極２０ａ、２０ｂ、ゲート用の共通バスライ
ン２２を含むゲート絶縁膜５上の全面に、パッシベーシ
ョン膜１２をプラズマＣＶＤ法等により成膜する。
【０１９３】次に、図６７、図７０（ｇ）、図７２
（ｇ）、図７４（ｇ）、図７６（ｇ）及び図７８（ｇ）
を参照すると、パッシベーション膜１２上にフォトリソ
グラフィ技術による第５のマスク（図示せず）を形成
し、その後ドライエッチングなどにより、コンタクトホ
ールとなる領域の余分なパッシベーション膜１２もしく
はゲート絶縁膜５を、Ｃｒ層１７ａ、１８ａ、１９ａ、
２５の一部が露出するまで除去し、その後、第５のマス
クを除去する。これにより、コンタクトホール１７ｃ、
１８ｃ、１９ｂ、２８が形成される。
（ｇ）、図７４（ｇ）、図７６（ｇ）及び図７８（ｇ）
を参照すると、パッシベーション膜１２上にフォトリソ
グラフィ技術による第５のマスク（図示せず）を形成
し、その後ドライエッチングなどにより、コンタクトホ
ールとなる領域の余分なパッシベーション膜１２もしく
はゲート絶縁膜５を、Ｃｒ層１７ａ、１８ａ、１９ａ、
２５の一部が露出するまで除去し、その後、第５のマス
クを除去する。これにより、コンタクトホール１７ｃ、
１８ｃ、１９ｂ、２８が形成される。
【０１９４】ここで、コンタクトホール１７ｃは、ゲー
ト端子部のＣｒ層１７ａの一部を露出させるホールであ
る。コンタクトホール１８ｃは、ドレイン端子部のＣｒ
層１８ａの一部を露出させるホールである。コンタクト
ホール１９ｂは、共通端子部のＣｒ層１９ａの一部を露
出させるホールである。コンタクトホール２８は、短絡
防止配線２５の一部を露出させるホールである。
ト端子部のＣｒ層１７ａの一部を露出させるホールであ
る。コンタクトホール１８ｃは、ドレイン端子部のＣｒ
層１８ａの一部を露出させるホールである。コンタクト
ホール１９ｂは、共通端子部のＣｒ層１９ａの一部を露
出させるホールである。コンタクトホール２８は、短絡
防止配線２５の一部を露出させるホールである。
【０１９５】次に、図６８、図７０（ｈ）、図７２
（ｈ）、図７４（ｈ）、図７６（ｈ）及び図７８（ｈ）
を参照すると、パッシベーション膜１２を含む基板上の
全面に、ＩＴＯ等の透明電極層１４、１７ｄ、１８ｄ、
１９ｃ、２０ｇ、２３をスパッタリング等により成膜す
る。
（ｈ）、図７４（ｈ）、図７６（ｈ）及び図７８（ｈ）
を参照すると、パッシベーション膜１２を含む基板上の
全面に、ＩＴＯ等の透明電極層１４、１７ｄ、１８ｄ、
１９ｃ、２０ｇ、２３をスパッタリング等により成膜す
る。
【０１９６】最後に、図６８、図７０（ｈ）、図７２
（ｈ）、図７４（ｈ）、図７６（ｈ）及び図７８（ｈ）
を参照すると、透明電極層１４、１７ｄ、１８ｄ、１９
ｃ上にフォトリソグラフィ技術による第６のマスク（図
示せず）を形成し、その後ウェットエッチングなどによ
り、余分な透明電極層を除去し、その後第６のマスクを
除去する。これにより、画素電極となる透明電極１４、
ゲート端子部の端子１７ｄ、ドレイン端子部の端子１８
ｄ、共通端子部の端子１９ｃが形成される。
（ｈ）、図７４（ｈ）、図７６（ｈ）及び図７８（ｈ）
を参照すると、透明電極層１４、１７ｄ、１８ｄ、１９
ｃ上にフォトリソグラフィ技術による第６のマスク（図
示せず）を形成し、その後ウェットエッチングなどによ
り、余分な透明電極層を除去し、その後第６のマスクを
除去する。これにより、画素電極となる透明電極１４、
ゲート端子部の端子１７ｄ、ドレイン端子部の端子１８
ｄ、共通端子部の端子１９ｃが形成される。
【０１９７】ここで、透明電極１４は、コンタクトホー
ル２８を通って短絡防止配線２５と電気的に接続する。
ゲート端子部の端子１７ｄ、ドレイン端子部の端子１８
ｄ、共通端子部の端子１９ｃは、各部のコンタクトホー
ル１７ｃ、１８ｃ、１９ｂを通って各部のＣｒ層１７
ａ、１８ａ、１９ａと接続する。
ル２８を通って短絡防止配線２５と電気的に接続する。
ゲート端子部の端子１７ｄ、ドレイン端子部の端子１８
ｄ、共通端子部の端子１９ｃは、各部のコンタクトホー
ル１７ｃ、１８ｃ、１９ｂを通って各部のＣｒ層１７
ａ、１８ａ、１９ａと接続する。
【０１９８】以上の工程により、図６８に示す構造のア
クティブマトリクス基板を製造することができる。この
ように、実施例５のアクティブマトリクス基板の製造方
法によれば、６枚のマスクのみで反射板に凹凸のある良
好な表示機能を有する反射型又は半透過型のアクティブ
マトリクス基板を形成することができ、従来の製造方法
に比べて、少なくとも１ＰＲ分工程を簡略化することが
できる。
クティブマトリクス基板を製造することができる。この
ように、実施例５のアクティブマトリクス基板の製造方
法によれば、６枚のマスクのみで反射板に凹凸のある良
好な表示機能を有する反射型又は半透過型のアクティブ
マトリクス基板を形成することができ、従来の製造方法
に比べて、少なくとも１ＰＲ分工程を簡略化することが
できる。
【０１９９】［実施例６］次に、実施例６の液晶表示装
置におけるアクティブマトリクス基板の製造工程につい
て図面を用いて説明する。図７９及び図８０は、本発明
の実施例６に係る液晶表示装置におけるアクティブマト
リクス基板の製造工程を模式的に示した断面図である。
置におけるアクティブマトリクス基板の製造工程につい
て図面を用いて説明する。図７９及び図８０は、本発明
の実施例６に係る液晶表示装置におけるアクティブマト
リクス基板の製造工程を模式的に示した断面図である。
【０２００】まず、図７９（ａ）を参照すると、表面が
平坦な絶縁性基板１上の全面にＣｒ等の金属２ａ、３
ａ、２６となるゲート電極層（図示せず）を形成する。
平坦な絶縁性基板１上の全面にＣｒ等の金属２ａ、３
ａ、２６となるゲート電極層（図示せず）を形成する。
【０２０１】次に、図７９（ａ）を参照すると、ゲート
電極層上にフォトリソグラフィ技術による第１のマスク
２４を形成し、その後ドライエッチングやウェットエッ
チングなどにより不要なゲート電極層を除去する。これ
により、ゲートバスライン２ａ、ゲート電極３ａ、凸状
部材２６が形成される。この段階では、第１のマスク２
４は除去されていない。
電極層上にフォトリソグラフィ技術による第１のマスク
２４を形成し、その後ドライエッチングやウェットエッ
チングなどにより不要なゲート電極層を除去する。これ
により、ゲートバスライン２ａ、ゲート電極３ａ、凸状
部材２６が形成される。この段階では、第１のマスク２
４は除去されていない。
【０２０２】次に、図７９（ｂ）を参照すると、第１の
マスク２４のみが溶融する程度にリフローし、ゲートバ
スライン２ａ、ゲート電極３ａ、凸状部材２６それぞれ
について露出している側壁ないしその近傍の絶縁性基板
１表面を第１のマスク２４で覆う。
マスク２４のみが溶融する程度にリフローし、ゲートバ
スライン２ａ、ゲート電極３ａ、凸状部材２６それぞれ
について露出している側壁ないしその近傍の絶縁性基板
１表面を第１のマスク２４で覆う。
【０２０３】ここで、凸状部材２６の間隔を数十μｍと
すると、隣接する凸状部材２６間ではその第１のマスク
２４同士が繋がらないようにすることができる。
すると、隣接する凸状部材２６間ではその第１のマスク
２４同士が繋がらないようにすることができる。
【０２０４】次に、図７９（ｃ）を参照すると、ＨＦ
（フッ酸）を用いたウェットエッチング、サンドブラス
ト、ＣＦ４やＯ２を用いたドライエッチングなどにより
絶縁性基板１の所定の領域に凹凸面１ａを形成し、その
後洗浄し、その後第１のマスクを除去する。
（フッ酸）を用いたウェットエッチング、サンドブラス
ト、ＣＦ４やＯ２を用いたドライエッチングなどにより
絶縁性基板１の所定の領域に凹凸面１ａを形成し、その
後洗浄し、その後第１のマスクを除去する。
【０２０５】次に、図７９（ｄ）を参照すると、ゲート
バスライン２ａ、ゲート電極３ａを含む基板上の全面に
ＳｉＮｘ等のゲート絶縁膜５と、半導体層となるａ−Ｓ
ｉ層７ａと、コンタクト電極となるｎ＋型ａ−Ｓｉ層７
ｂを順次形成する。
バスライン２ａ、ゲート電極３ａを含む基板上の全面に
ＳｉＮｘ等のゲート絶縁膜５と、半導体層となるａ−Ｓ
ｉ層７ａと、コンタクト電極となるｎ＋型ａ−Ｓｉ層７
ｂを順次形成する。
【０２０６】次に、図７９（ｄ）を参照すると、ｎ＋型
ａ−Ｓｉ層７ｂ上にフォトリソグラフィ技術による第２
のマスク（図示せず）を形成し、その後ドライエッチン
グなどにより不要なａ−Ｓｉ層７ａ及びｎ＋型ａ−Ｓｉ
層７ｂを除去し、その後第２のマスクを除去する。これ
によりアイランド７ａ、７ｂができる。
ａ−Ｓｉ層７ｂ上にフォトリソグラフィ技術による第２
のマスク（図示せず）を形成し、その後ドライエッチン
グなどにより不要なａ−Ｓｉ層７ａ及びｎ＋型ａ−Ｓｉ
層７ｂを除去し、その後第２のマスクを除去する。これ
によりアイランド７ａ、７ｂができる。
【０２０７】次に、図８０（ｅ）を参照すると、ゲート
絶縁膜５、ｎ＋型ａ−Ｓｉ層７ｂ上にフォトリソグラフ
ィ技術による第３のマスク（図示せず）を形成し、その
後ドライエッチングなどにより不要なゲート絶縁膜５を
除去し、その後第３のマスクを除去する。これにより、
絶縁性基板の凹凸面１ａ及び凸状部材２６が表面露出す
る。
絶縁膜５、ｎ＋型ａ−Ｓｉ層７ｂ上にフォトリソグラフ
ィ技術による第３のマスク（図示せず）を形成し、その
後ドライエッチングなどにより不要なゲート絶縁膜５を
除去し、その後第３のマスクを除去する。これにより、
絶縁性基板の凹凸面１ａ及び凸状部材２６が表面露出す
る。
【０２０８】次に、図８０（ｆ）を参照すると、基板上
の全面にＣｒ等の下地金属４ａ、８ａ、９ａ、１０ａ
（以下、「Ｃｒ」とする）、Ａｌ／Ｎｄ等の上地金属４
ｂ、８ｂ、９ｂ、１０ｂ（以下、「Ａｌ／Ｎｄ」とす
る）の順に積層したソース／ドレイン電極層を形成す
る。ソース／ドレイン電極層は、絶縁性基板の凹凸面１
ａの表面上に配される。
の全面にＣｒ等の下地金属４ａ、８ａ、９ａ、１０ａ
（以下、「Ｃｒ」とする）、Ａｌ／Ｎｄ等の上地金属４
ｂ、８ｂ、９ｂ、１０ｂ（以下、「Ａｌ／Ｎｄ」とす
る）の順に積層したソース／ドレイン電極層を形成す
る。ソース／ドレイン電極層は、絶縁性基板の凹凸面１
ａの表面上に配される。
【０２０９】次に、図８０（ｆ）を参照すると、ソース
／ドレイン電極層上にフォトリソグラフィ技術による第
４のマスク（図示せず）を形成し、その後ドライエッチ
ングやウェットエッチングなどにより不要なソース／ド
レイン電極層を除去する。これにより、反射板４ａ、４
ｂ、ソース電極８ａ、８ｂ、ドレイン電極９ａ、９ｂ、
ドレインバスライン１０ａ、１０ｂが形成される。ここ
で、反射板４ａ、４ｂは、ソース電極８ａ、８ｂ、と同
一層で連続的に接続している。
／ドレイン電極層上にフォトリソグラフィ技術による第
４のマスク（図示せず）を形成し、その後ドライエッチ
ングやウェットエッチングなどにより不要なソース／ド
レイン電極層を除去する。これにより、反射板４ａ、４
ｂ、ソース電極８ａ、８ｂ、ドレイン電極９ａ、９ｂ、
ドレインバスライン１０ａ、１０ｂが形成される。ここ
で、反射板４ａ、４ｂは、ソース電極８ａ、８ｂ、と同
一層で連続的に接続している。
【０２１０】次に、ソース電極８、ドレイン電極９等の
金属層及び第４のマスクをエッチングマスクとしてｎ+
型ａ−Ｓｉ膜７ｂをエッチングし、その後、第４のマス
クを除去する。これによりオーミック接触層が形成され
る。
金属層及び第４のマスクをエッチングマスクとしてｎ+
型ａ−Ｓｉ膜７ｂをエッチングし、その後、第４のマス
クを除去する。これによりオーミック接触層が形成され
る。
【０２１１】次に、図８０（ｇ）を参照すると、反射板
４、ａ−Ｓｉ層７ａ、ソース電極８、ドレイン電極９、
ドレインバスライン１０を含むゲート絶縁膜５上の全面
に、パッシベーション膜１２をプラズマＣＶＤ法等によ
り成膜する。
４、ａ−Ｓｉ層７ａ、ソース電極８、ドレイン電極９、
ドレインバスライン１０を含むゲート絶縁膜５上の全面
に、パッシベーション膜１２をプラズマＣＶＤ法等によ
り成膜する。
【０２１２】次に、図８０（ｇ）を参照すると、パッシ
ベーション膜１２上にフォトリソグラフィ技術による第
５のマスク（図示せず）を形成し、その後ドライエッチ
ングなどにより、コンタクトホールとなる領域の余分な
パッシベーション膜１２及びゲート絶縁膜５を、Ｃｒ層
３ａの一部が露出するまで除去し、その後第５のマスク
を除去する。これにより、コンタクトホール６が形成さ
れる。ここで、コンタクトホール６は、反射板のＣｒ層
４ａの一部を露出させるホールである。
ベーション膜１２上にフォトリソグラフィ技術による第
５のマスク（図示せず）を形成し、その後ドライエッチ
ングなどにより、コンタクトホールとなる領域の余分な
パッシベーション膜１２及びゲート絶縁膜５を、Ｃｒ層
３ａの一部が露出するまで除去し、その後第５のマスク
を除去する。これにより、コンタクトホール６が形成さ
れる。ここで、コンタクトホール６は、反射板のＣｒ層
４ａの一部を露出させるホールである。
【０２１３】次に、図８０（ｈ）を参照すると、パッシ
ベーション膜１２を含む基板上の全面に、ＩＴＯ等の透
明電極層１４をスパッタリング等により成膜する。
ベーション膜１２を含む基板上の全面に、ＩＴＯ等の透
明電極層１４をスパッタリング等により成膜する。
【０２１４】最後に、図８０（ｈ）を参照すると、透明
電極層１４上にフォトリソグラフィ技術による第６のマ
スク（図示せず）を形成し、その後ウェットエッチング
などにより、余分な透明電極層を除去し、その後第６の
マスクを除去する。これにより、画素電極となる透明電
極１４が形成される。透明電極１４は、コンタクトホー
ル６を通って反射板４と電気的に接続する。
電極層１４上にフォトリソグラフィ技術による第６のマ
スク（図示せず）を形成し、その後ウェットエッチング
などにより、余分な透明電極層を除去し、その後第６の
マスクを除去する。これにより、画素電極となる透明電
極１４が形成される。透明電極１４は、コンタクトホー
ル６を通って反射板４と電気的に接続する。
【０２１５】以上の工程により、図８０（ｈ）に示す構
造のアクティブマトリクス基板を製造することができ
る。このように、実施例７のアクティブマトリクス基板
の製造方法によれば、６枚のマスクのみで反射板に凹凸
のある良好な表示機能を有する反射型又は半透過型のア
クティブマトリクス基板を形成することができ、従来の
製造方法に比べて、少なくとも１ＰＲ分工程を簡略化す
ることができる。
造のアクティブマトリクス基板を製造することができ
る。このように、実施例７のアクティブマトリクス基板
の製造方法によれば、６枚のマスクのみで反射板に凹凸
のある良好な表示機能を有する反射型又は半透過型のア
クティブマトリクス基板を形成することができ、従来の
製造方法に比べて、少なくとも１ＰＲ分工程を簡略化す
ることができる。
【０２１６】
【発明の効果】また、本発明によれば、５〜６枚のマス
クのみで良好な反射性能を有する反射板を備えるアクテ
ィブマトリクス基板を製造することができ、アクティブ
マトリクス基板の低価格化を実現することができる。
クのみで良好な反射性能を有する反射板を備えるアクテ
ィブマトリクス基板を製造することができ、アクティブ
マトリクス基板の低価格化を実現することができる。
【０２１７】その理由は、ゲート電極層、ゲート絶縁
膜、ａ−Ｓｉ層もしくはソース／ドレイン電極層をエッ
チングする際のマスクをリフロー等によりマスクを有効
活用して絶縁性基板に複数の陥没部を形成しているた
め、工程を削減することができるからである。また、絶
縁性基板に陥没部とともに、余分な金属層、絶縁層もし
くは半導体層を突起部とすることで、陥没部及び突起部
によって起伏の大きな凹凸面が形成でき、良好な反射特
性を示す表面粗さの最大高さが２〜３μｍ程度の反射板
が形成できるからである。さらに、ＴＦＴを形成に用い
られるＰＲのみで、陥没部及び突起部の形成とともに、
共通端子部や共通素子部などを形成することができるか
らである。
膜、ａ−Ｓｉ層もしくはソース／ドレイン電極層をエッ
チングする際のマスクをリフロー等によりマスクを有効
活用して絶縁性基板に複数の陥没部を形成しているた
め、工程を削減することができるからである。また、絶
縁性基板に陥没部とともに、余分な金属層、絶縁層もし
くは半導体層を突起部とすることで、陥没部及び突起部
によって起伏の大きな凹凸面が形成でき、良好な反射特
性を示す表面粗さの最大高さが２〜３μｍ程度の反射板
が形成できるからである。さらに、ＴＦＴを形成に用い
られるＰＲのみで、陥没部及び突起部の形成とともに、
共通端子部や共通素子部などを形成することができるか
らである。
【図１】本発明の実施例１に係る液晶表示装置の構成を
模式的に示したブロック図である。
模式的に示したブロック図である。
【図２】本発明の実施例１に係る半透過型液晶表示装置
における表示部の構成を模式的に示した部分断面図であ
る。
における表示部の構成を模式的に示した部分断面図であ
る。
【図３】本発明の実施例１に係る反射型液晶表示装置に
おける表示部の構成を模式的に示した部分断面図であ
る。
おける表示部の構成を模式的に示した部分断面図であ
る。
【図４】本発明の実施例１に係る液晶表示装置における
アクティブマトリクスの構成を模式的に示した平面図で
ある。
アクティブマトリクスの構成を模式的に示した平面図で
ある。
【図５】本発明の実施例１に係る液晶表示装置における
アクティブマトリクス基板の製造工程を模式的に示した
第１の平面図である。
アクティブマトリクス基板の製造工程を模式的に示した
第１の平面図である。
【図６】本発明の実施例１に係る液晶表示装置における
アクティブマトリクス基板の製造工程を模式的に示した
第２の平面図である。
アクティブマトリクス基板の製造工程を模式的に示した
第２の平面図である。
【図７】本発明の実施例１に係る液晶表示装置における
アクティブマトリクス基板の製造工程を模式的に示した
第３の平面図である。
アクティブマトリクス基板の製造工程を模式的に示した
第３の平面図である。
【図８】本発明の実施例１に係る液晶表示装置における
アクティブマトリクス基板の製造工程を模式的に示した
第４の平面図である。
アクティブマトリクス基板の製造工程を模式的に示した
第４の平面図である。
【図９】本発明の実施例１に係る液晶表示装置における
アクティブマトリクス基板の製造工程を模式的に示した
第５の平面図である。
アクティブマトリクス基板の製造工程を模式的に示した
第５の平面図である。
【図１０】本発明の実施例１に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第６の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第６の平面図である。
【図１１】本発明の実施例１に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の断面図である。
【図１２】本発明の実施例１に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の断面図である。
【図１３】本発明の実施例１に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＣ−Ｃ´間の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＣ−Ｃ´間の断面図である。
【図１４】本発明の実施例１に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＤ−Ｄ´間の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＤ−Ｄ´間の断面図である。
【図１５】本発明の実施例１に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＥ−Ｅ´間の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＥ−Ｅ´間の断面図である。
【図１６】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第１の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第１の平面図である。
【図１７】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第２の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第２の平面図である。
【図１８】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第３の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第３の平面図である。
【図１９】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第４の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第４の平面図である。
【図２０】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第５の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第５の平面図である。
【図２１】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第６の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第６の平面図である。
【図２２】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第７の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第７の平面図である。
【図２３】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の第１の断面図である。
【図２４】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の第２の断面図である。
【図２５】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の第１の断面図である。
【図２６】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の第２の断面図である。
【図２７】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＣ−Ｃ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＣ−Ｃ´間の第１の断面図である。
【図２８】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＣ−Ｃ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＣ−Ｃ´間の第２の断面図である。
【図２９】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＤ−Ｄ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＤ−Ｄ´間の第１の断面図である。
【図３０】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＤ−Ｄ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＤ−Ｄ´間の第２の断面図である。
【図３１】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＥ−Ｅ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＥ−Ｅ´間の第１の断面図である。
【図３２】本発明の実施例２に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＥ−Ｅ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＥ−Ｅ´間の第２の断面図である。
【図３３】本発明の実施例３に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第１の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第１の平面図である。
【図３４】本発明の実施例３に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第２の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第２の平面図である。
【図３５】本発明の実施例３に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第３の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第３の平面図である。
【図３６】本発明の実施例３に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第４の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第４の平面図である。
【図３７】本発明の実施例３に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第５の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第５の平面図である。
【図３８】本発明の実施例３に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第６の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第６の平面図である。
【図３９】本発明の実施例３に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の第１の断面図である。
【図４０】本発明の実施例３に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の第２の断面図である。
【図４１】本発明の実施例３に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の第１の断面図である。
【図４２】本発明の実施例３に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の第２の断面図である。
【図４３】本発明の実施例３に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＣ−Ｃ´間の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＣ−Ｃ´間の断面図である。
【図４４】本発明の実施例３に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＤ−Ｄ´間の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＤ−Ｄ´間の断面図である。
【図４５】本発明の実施例３に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＥ−Ｅ´間の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＥ−Ｅ´間の断面図である。
【図４６】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第１の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第１の平面図である。
【図４７】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第２の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第２の平面図である。
【図４８】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第３の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第３の平面図である。
【図４９】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第４の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第４の平面図である。
【図５０】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第５の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第５の平面図である。
【図５１】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第６の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第６の平面図である。
【図５２】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第７の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第７の平面図である。
【図５３】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の第１の断面図である。
【図５４】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の第２の断面図である。
【図５５】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の第１の断面図である。
【図５６】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の第２の断面図である。
【図５７】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＣ−Ｃ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＣ−Ｃ´間の第１の断面図である。
【図５８】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＣ−Ｃ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＣ−Ｃ´間の第２の断面図である。
【図５９】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＤ−Ｄ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＤ−Ｄ´間の第１の断面図である。
【図６０】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＤ−Ｄ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＤ−Ｄ´間の第２の断面図である。
【図６１】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＥ−Ｅ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＥ−Ｅ´間の第１の断面図である。
【図６２】本発明の実施例４に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＥ−Ｅ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＥ−Ｅ´間の第２の断面図である。
【図６３】本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第１の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第１の平面図である。
【図６４】本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第２の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第２の平面図である。
【図６５】本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第３の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第３の平面図である。
【図６６】本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第４の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第４の平面図である。
【図６７】本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第５の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第５の平面図である。
【図６８】本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第６の平面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第６の平面図である。
【図６９】本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の第１の断面図である。
【図７０】本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＡ−Ａ´間の第２の断面図である。
【図７１】本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の第１の断面図である。
【図７２】本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＢ−Ｂ´間の第２の断面図である。
【図７３】本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＣ−Ｃ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＣ−Ｃ´間の第１の断面図である。
【図７４】本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＣ−Ｃ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＣ−Ｃ´間の第２の断面図である。
【図７５】本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＤ−Ｄ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＤ−Ｄ´間の第１の断面図である。
【図７６】本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＤ−Ｄ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＤ−Ｄ´間の第２の断面図である。
【図７７】本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＥ−Ｅ´間の第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＥ−Ｅ´間の第１の断面図である。
【図７８】本発明の実施例５に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
たＥ−Ｅ´間の第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
たＥ−Ｅ´間の第２の断面図である。
【図７９】本発明の実施例６に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第１の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第１の断面図である。
【図８０】本発明の実施例６に係る液晶表示装置におけ
るアクティブマトリクス基板の製造工程を模式的に示し
た第２の断面図である。
るアクティブマトリクス基板の製造工程を模式的に示し
た第２の断面図である。
【図８１】従来の一例に係る反射型液晶表示装置用のア
クティブマトリクス基板の製造工程を模式的に示した第
１の断面図である。
クティブマトリクス基板の製造工程を模式的に示した第
１の断面図である。
【図８２】従来の一例に係る反射型液晶表示装置用のア
クティブマトリクス基板の製造工程を模式的に示した第
２の断面図である。
クティブマトリクス基板の製造工程を模式的に示した第
２の断面図である。
１、１０１ 絶縁性基板
１ａ 凹凸面
１ｂ 段部
２、１０２ ゲートバスライン（走査線）
２ａ Ｃｒ
２ｂ Ａｌ／Ｎｄ
３、１０３ ゲート電極
３ａ Ｃｒ
３ｂ Ａｌ／Ｎｄ
４、１０４ 反射板（画素電極）
４ａ Ｃｒ
４ｂ、１０４ｂ Ａｌ／Ｎｄ
４ｃ 開口部
５、１０５ ゲート絶縁膜
５ａ 凸状部材（ＳｉＮｘ）
６ 第１のコンタクトホール
７、１０７ アイランド
７ａ、１０７ａ ａ−Ｓｉ（半導体層）
７ｂ、１０７ｂ ｎ＋型ａ−Ｓｉ（コンタクト電極）
８、１０８ ソース電極
８ａ Ｃｒ
８ｂ Ａｌ／Ｎｄ
９、１０９ ドレイン電極
９ａ Ｃｒ
９ｂ Ａｌ／Ｎｄ
１０、１１０ ドレインバスライン（信号線）
１０ａ Ｃｒ
１０ｂ Ａｌ／Ｎｄ
１１ ＴＦＴ
１２、１１２ パッシベーション膜
１２ａ 凸状部材（ＳｉＮｘ）
１１２ｂ 凹凸部
１３、１１３ コンタクトホール
１４ 透明電極（画素電極）
１５ アクティブマトリクス基板
１６ 配向膜
１７ ゲート端子部
１７ａ Ｃｒ
１７ｂ Ａｌ／Ｎｄ
１７ｃ、１１７ｃ コンタクトホール
１７ｄ、１１７ｄ 端子
１８ ドレイン端子部
１８ａ Ｃｒ（下地金属）
１８ｂ Ａｌ／Ｎｄ
１８ｃ、１８ｅ コンタクトホール
１８ｄ 端子（ＩＴＯ）
１９ 共通端子部
１９ａ 下地金属（ＣｒもしくはＡｌ／Ｎｄ）
１９ｂ コンタクトホール
１９ｃ 端子（ＩＴＯ）
２０ 共通素子部
２０ａ Ｃｒ（ソース／ドレイン電極）
２０ｂ Ａｌ／Ｎｄ（ソース／ドレイン電極）
２０ｃ コンタクトホール
２０ｄ、２０ｅ ゲート電極
２０ｆ アイランド
２０ｇ 配線（ＩＴＯ）
２１ 共通バスライン（ドレイン用）
２１ａ Ｃｒ
２１ｂ Ａｌ／Ｎｄ
２１ｃ コンタクトホール
２２ 共通バスライン（ゲート用）
２２ａ Ｃｒ
２２ｂ Ａｌ／Ｎｄ
２２ｃ コンタクトホール
２３ 配線（ＩＴＯ）
２４ 第１のマスク
２５ 短絡防止配線
２６ 凸状部材（Ｃｒ）
２７、２８ コンタクトホール
２９ 第４のマスク
３０ 第３のマスク
３１ 位相差板
３２ 偏光板
３３ バックライト
３４ フロントライト
４０ 対向基板
４１ 配向膜
４２ 対向透明共通電極
４３ 樹脂保護膜
４４ カラーフィルタ
４５ 対向透明絶縁性基板
４６ 位相差板
４７ 偏光板
５０ 液晶層
５１ 配線（ＩＴＯ）
５２、１５２ ヒロック防止膜（ＩＴＯ）
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/28 ３０１ Ｈ０１Ｌ 21/28 ３０１Ｒ ５Ｇ４３５
21/336 29/78 ６１２Ｄ
29/786 ６２６Ｃ
Ｆターム(参考） 2H091 FA14Y FB08 FC26 GA07
GA13 GA16 HA06 HA07 HA08
HA10 JA02 LA12
2H092 GA50 HA05 HA06 JA24 JA46
KA05 KA12 KB24 MA08 MA13
MA17 NA27 NA29 PA12 QA06
QA07 QA08 QA10 QA15
4M104 AA09 BB13 BB14 BB16 BB36
CC01 CC05 DD08 DD17 DD37
GG20
5C094 AA43 AA44 BA03 BA43 CA19
DA15 EA04 EA05 EA07 EB02
FB04 FB05
5F110 AA16 BB01 CC07 DD01 DD02
DD21 DD25 EE02 EE03 EE04
EE14 EE15 EE44 FF02 FF03
FF30 GG02 GG13 GG15 GG24
GG45 HK03 HK04 HK09 HK16
HK21 HK22 HK25 HK33 HK35
HL02 HL03 HL07 HL11 HL23
HM18 NN04 NN23 NN24 NN35
NN72 NN73 QQ02
5G435 AA17 BB12 BB15 CC09 HH13
HH14 KK05 KK09 KK10
Claims (13)
- 【請求項１】絶縁性基板上に薄膜トランジスタ及び反射
板を有する第１の基板と、 透明電極を有するとともに前記第１の基板に対向する第
２の基板と、 前記第１の基板と前記第２の基板との間に収容された液
晶層と、を有する液晶表示装置の製造方法において、 前記絶縁性基板上に形成された金属層、絶縁層もしくは
半導体層のうち少なくとも１つの層の上に所定形状にパ
ターニングされたエッチングマスクを形成する第１の工
程と、 前記エッチングマスクを用いて前記金属層、絶縁層もし
くは半導体層のうち少なくとも１つ以上の層をエッチン
グすることにより、前記薄膜トランジスタの構成部分及
びこれと分離する複数の突起部を形成しつつ前記絶縁性
基板の一部を露出させる第２の工程と、 前記エッチングマスクのみをリフローすることにより、
前記薄膜トランジスタの構成部分の露出面ないしその近
傍の前記絶縁性基板の表面を前記エッチングマスクで覆
うとともに、隣接する前記突起部の間の前記絶縁性基板
の表面の一部を露出させつつ前記突起部の露出面ないし
その近傍の前記絶縁性基板の表面を前記エッチングマス
クで覆う第３の工程と、 前記第３の工程の後、前記エッチングマスクを用いて前
記絶縁性基板をエッチングすることにより前記絶縁性基
板の露出する領域に１又は２以上の陥没部を形成する第
４の工程と、 少なくとも前記突起部及び前記陥没部によって形成され
る凹凸面に沿って表面に凹凸面を有する反射板を選択的
に形成する第５の工程と、を含むことを特徴とする液晶
表示装置の製造方法。 - 【請求項２】前記絶縁性基板上に金属層及び絶縁層がこ
の順に形成されている場合、 前記第２の工程において前記エッチングマスクを用いて
前記絶縁層をエッチングすることにより前記金属層の一
部を露出させるコンタクトホールを形成し、 前記第３の工程における前記エッチングマスクのリフロ
ーにより前記コンタクトホールを前記エッチングマスク
で塞ぐことを特徴とする請求項１記載の液晶表示装置の
製造方法。 - 【請求項３】前記第４の工程の後、前記第５の工程の前
に、少なくとも前記突起部及び前記陥没部によって形成
される凹凸面に沿って表面に凹凸面を有する他の絶縁層
を形成する第６の工程を含むことを特徴とする請求項１
又は２記載の液晶表示装置の製造方法。 - 【請求項４】絶縁性基板上に薄膜トランジスタ及び反射
板を有する第１の基板と、 透明電極を有するとともに前記第１の基板に対向する第
２の基板と、 前記第１の基板と前記第２の基板との間に収容された液
晶層と、を有する液晶表示装置の製造方法において、 前記絶縁性基板上に金属層を形成した後、第１のエッチ
ングマスクを用いて前記金属層をエッチングすることに
よりゲート電極を形成しつつ前記絶縁性基板の一部を露
出させる第１の工程と、 前記ゲート電極を含む前記絶縁性基板上に絶縁層を形成
した後、第２のエッチングマスクを用いて前記絶縁層を
エッチングすることによりゲート絶縁膜及びこれと分離
する複数の突起部を形成しつつ前記絶縁性基板の一部を
露出させる第２の工程と、 前記第２のエッチングマスクのみをリフローすることに
より、前記ゲート絶縁膜の露出面ないしその近傍の絶縁
性基板の表面を前記第２のエッチングマスクで覆うとと
もに、隣接する前記突起部の間の前記絶縁性基板の表面
の一部を露出させつつ前記突起部の露出面ないしその近
傍の前記絶縁性基板の表面を前記第２のエッチングマス
クで覆う第３の工程と、 前記第３の工程の後、前記第２のエッチングマスクを用
いて前記絶縁性基板をエッチングすることにより前記絶
縁性基板の露出する領域に１又は２以上の陥没部を形成
する第４の工程と、 少なくとも前記突起部及び前記陥没部によって形成され
る凹凸面に沿って表面に凹凸面を有する反射板を選択的
に形成する第５の工程と、を含むことを特徴とする液晶
表示装置の製造方法。 - 【請求項５】前記第２の工程において、前記絶縁層を形
成した後、前記第２のエッチングマスクを用いる前に、
前記絶縁層上に半導体層を形成し、その後、第３のエッ
チングマスクを用いて前記半導体層をエッチングするこ
とにより前記ゲート電極の上方にアイランドを形成する
第６の工程を含むことを特徴とする請求項４記載の液晶
表示装置の製造方法。 - 【請求項６】前記第５の工程で形成される前記反射板
は、前記突起部及び前記陥没部によって形成される凹凸
面上に直接配設されることを特徴とする請求項４又は５
記載の液晶表示装置の製造方法。 - 【請求項７】前記反射板は、下層にＣｒ層、上層にＡｌ
／Ｎｄ層の積層構造からなり、 前記第５の工程において、前記反射板を形成する際に前
記積層構造のソース電極及びドレイン電極も選択的に形
成し、 前記反射板、前記ソース電極及び前記ドレイン電極を含
む前記絶縁層上に他の絶縁層を形成した後、前記他の絶
縁層及び前記Ａｌ／Ｎｄ層に前記ソース電極の前記Ｃｒ
層の一部を露出させるコンタクトホールを形成し、 前記他の絶縁層上に前記コンタクトホールを通って前記
ソース電極と電気的に接続する透明電極層を選択的に形
成することを特徴とする請求項５記載の液晶表示装置の
製造方法。 - 【請求項８】絶縁性基板上に薄膜トランジスタ及び反射
板を有する第１の基板と、 透明電極を有するとともに前記第１の基板に対向する第
２の基板と、 前記第１の基板と前記第２の基板との間に収容された液
晶層と、を有する液晶表示装置の製造方法において、 前記絶縁性基板上に第１の金属層を形成した後、第１の
エッチングマスクを用いて第１の金属層をエッチングす
ることによりゲート電極を形成しつつ前記絶縁性基板の
一部を露出させる第１の工程と、 前記ゲート電極を含む前記絶縁性基板上に第１の絶縁層
及び半導体層の順に形成した後、第２のエッチングマス
クを用いて前記半導体層をエッチングすることにより前
記ゲート電極の上方にアイランドを形成する第２の工程
と、 前記アイランドを含む前記第１の絶縁層上に第２の金属
層を形成した後、第３のエッチングマスクを用いて前記
第２の金属層をエッチングすることにより前記ソース電
極及びドレイン電極を形成する第３の工程と、 前記ソース電極及び前記ドレイン電極を含む前記第１の
絶縁層上に第２の絶縁層を形成した後、第４のエッチン
グマスクを用いて前記第２の絶縁層及び前記第１の絶縁
層をエッチングすることにより複数の突起部を形成しつ
つ前記絶縁性基板の一部を露出させる第４工程と、 前記第４の工程の後、前記第４のエッチングマスクのみ
をリフローすることにより、前記第１の絶縁層及び前記
第２の絶縁層の露出面ないしその近傍の絶縁性基板の表
面を前記第４のエッチングマスクで覆うとともに、隣接
する前記突起部の間の前記絶縁性基板の表面の一部を露
出させつつ前記突起部の露出面ないしその近傍の絶縁性
基板の表面を前記第４のエッチングマスクで覆う第５の
工程と、 前記第５の工程の後、前記第４のエッチングマスクを用
いて前記絶縁性基板をエッチングすることにより前記絶
縁性基板の露出する領域に１又は２以上の陥没部を選択
的に形成する第６の工程と、 少なくとも前記突起部及び前記陥没部によって形成され
る凹凸面に沿って表面に凹凸面を有する反射板を選択的
に形成する第７の工程と、を含むことを特徴とする液晶
表示装置の製造方法。 - 【請求項９】絶縁性基板上に薄膜トランジスタ及び反射
板を有する第１の基板と、 透明電極を有するとともに前記第１の基板に対向する第
２の基板と、 前記第１の基板と前記第２の基板との間に収容された液
晶層と、を有する液晶表示装置の製造方法において、 第１のエッチングマスクを用いて平坦な前記絶縁性基板
をエッチングすることにより前記絶縁性基板の所定の領
域に凹凸面を選択的に形成する第１の工程と、 前記絶縁性基板上に金属層を形成した後、第２のエッチ
ングマスクを用いて前記金属層をエッチングすることに
より前記絶縁性基板の平坦な領域の上にゲート電極を選
択的に形成するとともに、前記絶縁性基板の凹凸面を含
む領域の上に前記ゲート電極と分離し、かつ、前記絶縁
性基板の凹凸面に沿って表面に凹凸面を有する反射板を
選択的に形成する第２の工程と、を含むことを特徴とす
る液晶表示装置の製造方法。 - 【請求項１０】絶縁性基板上に薄膜トランジスタ及び反
射板を有する第１の基板と、 透明電極を有するとともに前記第１の基板に対向する第
２の基板と、 前記第１の基板と前記第２の基板との間に収容された液
晶層と、を有する液晶表示装置の製造方法において、 前記絶縁性基板上に第１の金属層を形成した後、第１の
エッチングマスクを用いて前記第１の金属層をエッチン
グすることによりゲート電極、これと分離する複数の突
起部、及び、前記ゲート電極及び前記突起部と分離する
配線部をそれぞれ形成しつつ前記絶縁性基板の一部を露
出させる第１の工程と、 前記第１のエッチングマスクのみをリフローすることに
より、前記ゲート電極及び前記配線部それぞれの露出面
ないしその近傍の前記絶縁性基板の表面を前記第１のエ
ッチングマスクで覆うとともに、隣接する前記突起部の
間の前記絶縁性基板の表面の一部を露出させつつ前記突
起部の露出面ないしその近傍の前記絶縁性基板の表面を
前記第１のエッチングマスクで覆う第２の工程と、 前記第２の工程の後、前記第１のエッチングマスクを用
いて前記絶縁性基板をエッチングすることにより前記絶
縁性基板の露出する領域に１又は２以上の陥没部を形成
する第３の工程と、 前記ゲート電極、前記突起部及び前記配線を含む前記絶
縁性基板上に第１の絶縁層及び半導体層の順に形成した
後、第２のエッチングマスクを用いて前記半導体層をエ
ッチングすることにより前記ゲート電極の上方にアイラ
ンドを形成する第４の工程と、 第３のエッチングマスクを用いて前記第１の絶縁層をエ
ッチングすることにより前記配線部の一部を露出させる
第１のコンタクトホールを形成する第５の工程と、 前記アイランドを含む前記第１の絶縁層上に第２の金属
層を形成した後、第４のエッチングマスクを用いて前記
第２の金属層をエッチングすることによりソース電極、
ドレイン電極及び反射板を形成し、前記ソース電極を前
記第１のコンタクトホールを通して前記配線部と電気的
に接続させる第６の工程と、 前記ソース電極、前記ドレイン電極及び前記反射板を含
む前記第１の絶縁層上に第２の絶縁層を形成した後、第
５のエッチングマスクを用いて前記第２の絶縁層及び前
記第１の絶縁層に前記配線部の一部を露出させる第２の
コンタクトホールを形成する第７の工程と、 前記第２の絶縁層上に前記第２のコンタクトホールを通
って前記配線と電気的に接続する透明電極層を選択的に
形成するする第８の工程と、を含むことを特徴とする液
晶表示装置の製造方法。 - 【請求項１１】絶縁性基板上に薄膜トランジスタ及び反
射板を有する第１の基板と、透明電極を有するとともに
前記第１の基板に対向する第２の基板と、前記第１の基
板と前記第２の基板との間に収容された液晶層と、を有
する液晶表示装置の製造方法において、 前記絶縁性基板上に第１の金属層を形成した後、第１の
エッチングマスクを用いて前記第１の金属層をエッチン
グすることによりゲート電極、及び、前記ゲート電極と
分離する配線部をそれぞれ形成しつつ前記絶縁性基板の
一部を露出させる第１の工程と、 前記ゲート電極及び前記配線部を含む前記絶縁性基板上
に第１の絶縁層及び半導体層の順に形成した後、第２の
エッチングマスクを用いて前記半導体層をエッチングす
ることにより前記ゲート電極の上方にアイランドを形成
する第２の工程と、 第３のエッチングマスクを用いて前記第１の絶縁層をエ
ッチングすることにより前記配線部の一部を露出させる
第１のコンタクトホールを形成するとともに、複数の突
起部を形成しつつ前記絶縁性基板の一部を露出させる第
３の工程と、 前記第３のエッチングマスクのみをリフローすることに
より、前記第１の絶縁層の露出面ないしその近傍の前記
絶縁性基板の表面を前記第３のエッチングマスクで覆う
とともに、前記第１のコンタクトホールを前記第３のエ
ッチングマスクで塞ぎ、隣接する前記突起部の間の前記
絶縁性基板の表面の一部を露出させつつ前記突起部の露
出面ないしその近傍の前記絶縁性基板の表面を前記第３
のエッチングマスクで覆う第４の工程と、 前記第４の工程の後、前記第３のエッチングマスクを用
いて前記絶縁性基板をエッチングすることにより前記絶
縁性基板の露出する領域に１又は２以上の陥没部を形成
する第５の工程と、 前記アイランドを含む前記第１の絶縁層、前記突起部及
び前記陥没部上に第２の金属層を形成した後、第４のエ
ッチングマスクを用いて前記第２の金属層をエッチング
することによりソース電極、ドレイン電極及び反射板を
形成し、前記ソース電極を前記第１のコンタクトホール
を通して前記配線部と電気的に接続させる第６の工程
と、 前記ソース電極、前記ドレイン電極及び前記反射板を含
む前記第１の絶縁層上に第２の絶縁層を形成した後、第
５のエッチングマスクを用いて前記第２の絶縁層及び前
記第１の絶縁層に前記配線部の一部を露出させる第２の
コンタクトホールを形成する第７の工程と、 前記第２の絶縁層上に前記第２のコンタクトホールを通
って前記配線と電気的に接続する透明電極層を選択的に
形成するする第８の工程と、を含むことを特徴とする液
晶表示装置の製造方法。 - 【請求項１２】前記エッチングマスクは、フォトレジス
トであることを特徴とする請求項１乃至１１のいずれか
一に記載の液晶表示装置の製造方法。 - 【請求項１３】前記反射板は、凹凸面の所定の領域に開
口部を有することを特徴とする請求項１乃至１２のいず
れか一に記載の液晶表示装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001201850A JP4718725B2 (ja) | 2001-07-03 | 2001-07-03 | 液晶表示装置の製造方法 |
| US10/173,923 US6881535B2 (en) | 2001-07-03 | 2002-06-19 | Method for producing liquid crystal display apparatus |
| EP02090225A EP1273961A3 (en) | 2001-07-03 | 2002-06-26 | Method for producing a liquid-crystal display apparatus |
| KR10-2002-0037036A KR100442556B1 (ko) | 2001-07-03 | 2002-06-28 | 액정표시장치의 제조방법 |
| TW091114312A TW557399B (en) | 2001-07-03 | 2002-06-28 | Manufacturing method for liquid crystal display device |
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| US11/058,671 US7138220B2 (en) | 2001-07-03 | 2005-02-16 | Method for producing liquid crystal display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001201850A JP4718725B2 (ja) | 2001-07-03 | 2001-07-03 | 液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003015158A true JP2003015158A (ja) | 2003-01-15 |
| JP4718725B2 JP4718725B2 (ja) | 2011-07-06 |
Family
ID=19038749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001201850A Expired - Fee Related JP4718725B2 (ja) | 2001-07-03 | 2001-07-03 | 液晶表示装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6881535B2 (ja) |
| EP (1) | EP1273961A3 (ja) |
| JP (1) | JP4718725B2 (ja) |
| KR (1) | KR100442556B1 (ja) |
| NO (1) | NO20023196L (ja) |
| TW (1) | TW557399B (ja) |
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- 2002-06-26 EP EP02090225A patent/EP1273961A3/en not_active Withdrawn
- 2002-06-28 KR KR10-2002-0037036A patent/KR100442556B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4718725B2 (ja) | 2011-07-06 |
| US20030017422A1 (en) | 2003-01-23 |
| NO20023196L (no) | 2003-01-06 |
| EP1273961A3 (en) | 2004-01-21 |
| TW557399B (en) | 2003-10-11 |
| US20050158639A1 (en) | 2005-07-21 |
| EP1273961A2 (en) | 2003-01-08 |
| US6881535B2 (en) | 2005-04-19 |
| KR100442556B1 (ko) | 2004-07-30 |
| KR20030004093A (ko) | 2003-01-14 |
| NO20023196D0 (no) | 2002-07-01 |
| US7138220B2 (en) | 2006-11-21 |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110120 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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