JP2002520841A - パッシベーションを有する半導体素子 - Google Patents
パッシベーションを有する半導体素子Info
- Publication number
- JP2002520841A JP2002520841A JP2000559522A JP2000559522A JP2002520841A JP 2002520841 A JP2002520841 A JP 2002520841A JP 2000559522 A JP2000559522 A JP 2000559522A JP 2000559522 A JP2000559522 A JP 2000559522A JP 2002520841 A JP2002520841 A JP 2002520841A
- Authority
- JP
- Japan
- Prior art keywords
- passivation
- layer
- bilayer
- bilayers
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002161 passivation Methods 0.000 title claims abstract description 73
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000003989 dielectric material Substances 0.000 claims abstract description 5
- 238000001465 metallisation Methods 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000013067 intermediate product Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3192—Multilayer coating
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
- G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
- G06V40/12—Fingerprints or palmprints
- G06V40/13—Sensors therefor
- G06V40/1306—Sensors therefor non-optical, e.g. ultrasonic or capacitive sensing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
- H01L21/3145—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers formed by deposition from a gas or vapour
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Multimedia (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Formation Of Insulating Films (AREA)
- Measurement Of The Respiration, Hearing Ability, Form, And Blood Characteristics Of Living Organisms (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Image Input (AREA)
- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
- Investigating Or Analyzing Materials By The Use Of Fluid Adsorption Or Reactions (AREA)
Abstract
(57)【要約】
ここで提案されているのは少なくとも２つのパッシベーション２重層からなるパッシベーションを有する素子であり、これらのパッシベーション２重層のうち最上部の層は、その下にある層の平坦な表面に被着されている。これらのパッシベーション２重層は、相異なる誘電体材料、例えば酸化シリコンと窒化シリコンの２つの層からなる。個々のパッシベーション層のそれぞれの厚さは、パッシベーションが被着される層の構造体の寸法に適合させることが可能である。これによって殊に、容量式に測定される指紋センサに有利な信頼性の高いパッシベーションが得られる。
Description
【０００１】 本発明は、一方の面に抵抗力のある平坦なパッシベーションが設けられた半導
体素子に関し、このパッシベーションは、例えば、平坦な載置層を有する厚さが
一定のカバー層として、容量式に測定する指紋センサに有利である。
体素子に関し、このパッシベーションは、例えば、平坦な載置層を有する厚さが
一定のカバー層として、容量式に測定する指紋センサに有利である。
【０００２】 半導体素子の一方の面が周囲の雰囲気にさらされ、指紋センサの場合のように
機械的な摩耗にさらされる場合、この面をパッシベーションして、この素子の機
能が維持されるようにしなければならない。このようなパッシベーションが問題
であるのは、例えば容量式に測定するマイクロマシニングの指紋センサの場合で
あり、ここでは摩擦にさらされる外側の面は、この素子に組み込まれる導体面と
一定の間隔を維持しなければならない。例えば、この外側の面が指先に対する載
置面を形成する指紋センサでは、この載置面が完全に平坦であること、および長
期に使用されても載置される指先と、測定のために設けられた導体面との固定の
間隔を保証することが重要である。マイクロ電子素子を、例えばシリコン製の材
料系に作製する際には、酸化シリコン層および窒化シリコン層は通例のパッシベ
ーションである。この半導体素子の面には通例、電気的結線のための端子コンタ
クトと導体路とが設けられている。ここでは種々のメタライゼーション面を設け
ることができ、これらはそれぞれ、構造化された金属層からなり、かつ相互に誘
電性材料（中間酸化物）によって分離されている。最上部のメタライゼーション
面の表面には通例、酸化層が被着される。これは例えば、プラズマから、約４０
０℃のＳｉＨ４／Ｎ２Ｏ雰囲気からなるＣＶＤ（chemical vapor deposition）
によって、通例約３００ｎｍの厚さでデポジットされる。この上に窒化シリコン
（Ｓｉ３Ｎ４）からなる別のパッシベーション層を、プラズマから、同様に約４
００℃のＳｉＨ４／ＮＨ３／Ｎ２雰囲気下のＣＶＤによって、通例約５５０ｎｍ
の厚さでデポジットする。メタライゼーション面は構造化されているため、面全
体にデポジットされるパッシベーションは平坦な面を含まず、メタライゼーショ
ンのエッジで平坦ではない。
機械的な摩耗にさらされる場合、この面をパッシベーションして、この素子の機
能が維持されるようにしなければならない。このようなパッシベーションが問題
であるのは、例えば容量式に測定するマイクロマシニングの指紋センサの場合で
あり、ここでは摩擦にさらされる外側の面は、この素子に組み込まれる導体面と
一定の間隔を維持しなければならない。例えば、この外側の面が指先に対する載
置面を形成する指紋センサでは、この載置面が完全に平坦であること、および長
期に使用されても載置される指先と、測定のために設けられた導体面との固定の
間隔を保証することが重要である。マイクロ電子素子を、例えばシリコン製の材
料系に作製する際には、酸化シリコン層および窒化シリコン層は通例のパッシベ
ーションである。この半導体素子の面には通例、電気的結線のための端子コンタ
クトと導体路とが設けられている。ここでは種々のメタライゼーション面を設け
ることができ、これらはそれぞれ、構造化された金属層からなり、かつ相互に誘
電性材料（中間酸化物）によって分離されている。最上部のメタライゼーション
面の表面には通例、酸化層が被着される。これは例えば、プラズマから、約４０
０℃のＳｉＨ４／Ｎ２Ｏ雰囲気からなるＣＶＤ（chemical vapor deposition）
によって、通例約３００ｎｍの厚さでデポジットされる。この上に窒化シリコン
（Ｓｉ３Ｎ４）からなる別のパッシベーション層を、プラズマから、同様に約４
００℃のＳｉＨ４／ＮＨ３／Ｎ２雰囲気下のＣＶＤによって、通例約５５０ｎｍ
の厚さでデポジットする。メタライゼーション面は構造化されているため、面全
体にデポジットされるパッシベーションは平坦な面を含まず、メタライゼーショ
ンのエッジで平坦ではない。
【０００３】 殊に指紋センサでは、ナトリウムの注入拡散がセンサの接触によって発生し得
ることが分かった。この原因と考えられるのはパッシベーションが欠陥を有する
ことであり、これらの欠陥によりいわゆるピンホールの発生によってランクが下
がってしまう。またその一方で十分にコンフォーマルにデポジットされた層であ
っても、垂直なエッジと、層面に平行な表面との間に成長裂け目（Wachstumfuge
）が発生する。これはエッチング速度の上昇によって生じ、この成長裂け目にお
いてパッシベーションのバリア効果が格段に弱まってしまうことがある。このバ
リア効果は、比較的厚い層を被着することによっても十分には改善されない。そ
れは容量式に測定する素子の感度が、パッシベーション層の厚さを増すことによ
って格段に下がってしまうからである。
ることが分かった。この原因と考えられるのはパッシベーションが欠陥を有する
ことであり、これらの欠陥によりいわゆるピンホールの発生によってランクが下
がってしまう。またその一方で十分にコンフォーマルにデポジットされた層であ
っても、垂直なエッジと、層面に平行な表面との間に成長裂け目（Wachstumfuge
）が発生する。これはエッチング速度の上昇によって生じ、この成長裂け目にお
いてパッシベーションのバリア効果が格段に弱まってしまうことがある。このバ
リア効果は、比較的厚い層を被着することによっても十分には改善されない。そ
れは容量式に測定する素子の感度が、パッシベーション層の厚さを増すことによ
って格段に下がってしまうからである。
【０００４】 本発明の課題は、表面が平坦でありかつこの表面と、組み込まれたメタライゼ
ーション層との間隔が維持されるようにパッシベーションされた半導体素子を提
供することである。本発明の実施形態は従属請求項に記載されている。
ーション層との間隔が維持されるようにパッシベーションされた半導体素子を提
供することである。本発明の実施形態は従属請求項に記載されている。
【０００５】 この課題は、請求項１の特徴部分に記載された特徴的構成を有する素子によっ
て解決される。
て解決される。
【０００６】 本発明の半導体素子では、複数の箇所にパッシベーションが設けられており、
これらは少なくとも２つのパッシベーション２重層からなり、それらの最上部の
パッシベーション２重層は、その下にあるパッシベーション２重層の平坦な表面
に被着されている。これらのパッシベーション２重層はそれぞれ、有利にはシリ
コン酸化物である酸化物からなるパッシベーション層と、有利にはシリコン窒化
物である窒化物からなるパッシベーション層とによって形成することができる。
このような２つのパッシベーション２重層によってすでに、予想しなかったほど
にパッシベーションのパッシベーション特性を改善可能である。しかし２つ以上
のパッシベーション２重層を設けることもできる。これらのパッシベーション２
重層は、相異なる誘電性材料からなる２つの層から組み合わされており、ここで
パッシベーション２重層が異なれば、これらは別個の材料の組からなることが可
能である。素子の個々のパッシベーション層の厚さはそれぞれ、素子の個々の寸
法、例えば、パッシベーションが被着される、層の構造体の寸法に適合させるこ
とができる。
これらは少なくとも２つのパッシベーション２重層からなり、それらの最上部の
パッシベーション２重層は、その下にあるパッシベーション２重層の平坦な表面
に被着されている。これらのパッシベーション２重層はそれぞれ、有利にはシリ
コン酸化物である酸化物からなるパッシベーション層と、有利にはシリコン窒化
物である窒化物からなるパッシベーション層とによって形成することができる。
このような２つのパッシベーション２重層によってすでに、予想しなかったほど
にパッシベーションのパッシベーション特性を改善可能である。しかし２つ以上
のパッシベーション２重層を設けることもできる。これらのパッシベーション２
重層は、相異なる誘電性材料からなる２つの層から組み合わされており、ここで
パッシベーション２重層が異なれば、これらは別個の材料の組からなることが可
能である。素子の個々のパッシベーション層の厚さはそれぞれ、素子の個々の寸
法、例えば、パッシベーションが被着される、層の構造体の寸法に適合させるこ
とができる。
【０００７】 以下では図１および２に基づき、本発明の素子をより詳しく説明する。これら
の図は断面図で上記のような典型な素子の例を作製する際の中間形成物を示して
いる。図１には断面図で半導体基体１が示されており、これは例えば基板とする
ことができ、この基板はこの上に成長された複数の半導体層を有する。これらの
半導体層は、中間金属酸化物としての、または例えばＢＰＳＧ（ボロフォスフォ
シリケートガラス）からなる半導体材料の最下部のパッシベーションとしての誘
電体層２、例として示した構造化された下部のメタライゼーション面４、メタラ
イゼーション面４とつぎのメタライゼーション面５とを電気的に絶縁する別の誘
電体層３、この実施例では最上部のメタライゼーション面を形成する別のメタラ
イゼーション面５、および以下に詳しく説明するパッシベーションである。ここ
でメタライゼーション４および５は所定の箇所で垂直なコンタクトにより相互に
接続することができる。
の図は断面図で上記のような典型な素子の例を作製する際の中間形成物を示して
いる。図１には断面図で半導体基体１が示されており、これは例えば基板とする
ことができ、この基板はこの上に成長された複数の半導体層を有する。これらの
半導体層は、中間金属酸化物としての、または例えばＢＰＳＧ（ボロフォスフォ
シリケートガラス）からなる半導体材料の最下部のパッシベーションとしての誘
電体層２、例として示した構造化された下部のメタライゼーション面４、メタラ
イゼーション面４とつぎのメタライゼーション面５とを電気的に絶縁する別の誘
電体層３、この実施例では最上部のメタライゼーション面を形成する別のメタラ
イゼーション面５、および以下に詳しく説明するパッシベーションである。ここ
でメタライゼーション４および５は所定の箇所で垂直なコンタクトにより相互に
接続することができる。
【０００８】 図１にはまずこのパッシベーションの３つの層が示されている。第１パッシベ
ーション２重層は層６および７からなり、このうちの下側のパッシベーション層
６は、例えば、冒頭に説明したやり方でデポジット可能な従来公知の酸化物とす
ることができる。この第１パッシベーション２重層の第２パッシベーション層７
は、別の誘電体材料であり、第１パッシベーション層６が酸化物の場合には、第
２パッシベーション層７は有利には窒化物である。これも同様に冒頭に説明した
ようにデポジット可能である。この第１パッシベーション２重層には作製時に、
別のパッシベーション２重層の、例えば同様に酸化物の第１パッシベーション層
がいくらか厚めにデポジットされる。最後の層８がわずかに平坦に除去される。
これは例えばＣＭＰ（Chemical Mechanical Polishing）によって行うことが可
能である。これと選択的にまたは補足的にエッチングプロセスを使用することが
可能である。これによって層８の極めて平坦な表面が得られる。
ーション２重層は層６および７からなり、このうちの下側のパッシベーション層
６は、例えば、冒頭に説明したやり方でデポジット可能な従来公知の酸化物とす
ることができる。この第１パッシベーション２重層の第２パッシベーション層７
は、別の誘電体材料であり、第１パッシベーション層６が酸化物の場合には、第
２パッシベーション層７は有利には窒化物である。これも同様に冒頭に説明した
ようにデポジット可能である。この第１パッシベーション２重層には作製時に、
別のパッシベーション２重層の、例えば同様に酸化物の第１パッシベーション層
がいくらか厚めにデポジットされる。最後の層８がわずかに平坦に除去される。
これは例えばＣＭＰ（Chemical Mechanical Polishing）によって行うことが可
能である。これと選択的にまたは補足的にエッチングプロセスを使用することが
可能である。これによって層８の極めて平坦な表面が得られる。
【０００９】 図２には、図１に示した層構造の他に、第２パッシベーション２重層のポリッ
シュバックされた第１パッシベーション層８が示されており、これは平坦な表面
を有する。層８には第２パッシベーション２重層の第２パッシベーション層９が
全体の面で極めて平坦にデポジットされている。有利には層９も窒化物である。
したがって本発明のパッシベーションの有利な実施形態において、酸化物−窒化
物−酸化物−窒化物の層の列が得られる。
シュバックされた第１パッシベーション層８が示されており、これは平坦な表面
を有する。層８には第２パッシベーション２重層の第２パッシベーション層９が
全体の面で極めて平坦にデポジットされている。有利には層９も窒化物である。
したがって本発明のパッシベーションの有利な実施形態において、酸化物−窒化
物−酸化物−窒化物の層の列が得られる。
【００１０】 ２つのだけからなるパッシベーション２重層の代わりに、複数のパッシベーシ
ョン２重層を設けることも可能である。どの箇所においてこのようなパッシベー
ション２重層の表面を平坦化するかは、それぞれ適用事例に依存し、例えば上部
のメタライゼーション面５における構造の寸法と、層厚とに依存する。場合に応
じてこの表面に別の層を、専用のカバーとして被着することが可能である。これ
は上部のパッシベーション層が十分に硬度を有せず、機械的摩耗に対して十分な
抵抗力がない場合に殊に有利である。
ョン２重層を設けることも可能である。どの箇所においてこのようなパッシベー
ション２重層の表面を平坦化するかは、それぞれ適用事例に依存し、例えば上部
のメタライゼーション面５における構造の寸法と、層厚とに依存する。場合に応
じてこの表面に別の層を、専用のカバーとして被着することが可能である。これ
は上部のパッシベーション層が十分に硬度を有せず、機械的摩耗に対して十分な
抵抗力がない場合に殊に有利である。
【００１１】 この素子において上下に重なって被着された少なくとも２つのパッシベーショ
ン２重層が設けられていることにより、またアモルフォスの拡散バリアとして作
用する、少なくとも最上部のパッシベーション２重層を、十分に平坦な表面にデ
ポジットし、これによって最上部のパッシベーション２重層が、縁部によって制
限される拡散経路を有さないことにより、本発明の素子では殊に良好なパッシベ
ーションが達成される。複数の層を組み合わせることによって、完全には回避で
きないピンホールによって発生し得る拡散経路の発生を阻止する。
ン２重層が設けられていることにより、またアモルフォスの拡散バリアとして作
用する、少なくとも最上部のパッシベーション２重層を、十分に平坦な表面にデ
ポジットし、これによって最上部のパッシベーション２重層が、縁部によって制
限される拡散経路を有さないことにより、本発明の素子では殊に良好なパッシベ
ーションが達成される。複数の層を組み合わせることによって、完全には回避で
きないピンホールによって発生し得る拡散経路の発生を阻止する。
【００１２】 作製時には表面に平坦化のために設けられるパッシベーション層を、別個の２
つの方法ステップで作製することもできる。この場合にこの層のエッチバックま
たはポリッシュバックは、このパッシベーション層のために設けられた厚さがこ
の層に残っているか否かに依存せずに、極めて平坦な表面が達成されるまで行わ
れる。層が例えばその下にあるパッシベーション層の表面にまで過剰にポリッシ
ュバックされてしまった場合には、このポリッシュバックされた層の材料からな
る層が新たに被着される。ここではこの新たに被着された層は極めて平坦な表面
を有する。１つの作製方法の特徴は、例えば、典型的には３００ｎｍの酸化物と
５５０ｎｍの窒化物からなる第１パッシベーション２重層をデポジットすること
と、約５００ｎｍの厚さの酸化物層をデポジットすることと、前にデポジットし
た窒化物層で停止する選択的なＣＭＰステップと、典型的には３００ｎｍの酸化
物と５５０ｎｍの窒化物とからなる第２パッシベーション２重層を完全にデポジ
ットすることである。側方領域でパッシベーションを構造化し、さらに必要な電
気端子を作製する別の方法ステップが続くことも可能である。
つの方法ステップで作製することもできる。この場合にこの層のエッチバックま
たはポリッシュバックは、このパッシベーション層のために設けられた厚さがこ
の層に残っているか否かに依存せずに、極めて平坦な表面が達成されるまで行わ
れる。層が例えばその下にあるパッシベーション層の表面にまで過剰にポリッシ
ュバックされてしまった場合には、このポリッシュバックされた層の材料からな
る層が新たに被着される。ここではこの新たに被着された層は極めて平坦な表面
を有する。１つの作製方法の特徴は、例えば、典型的には３００ｎｍの酸化物と
５５０ｎｍの窒化物からなる第１パッシベーション２重層をデポジットすること
と、約５００ｎｍの厚さの酸化物層をデポジットすることと、前にデポジットし
た窒化物層で停止する選択的なＣＭＰステップと、典型的には３００ｎｍの酸化
物と５５０ｎｍの窒化物とからなる第２パッシベーション２重層を完全にデポジ
ットすることである。側方領域でパッシベーションを構造化し、さらに必要な電
気端子を作製する別の方法ステップが続くことも可能である。
【図１】 本発明による半導体素子の中間形成物の断面図である。
【図２】 本発明による半導体素子の中間形成物の別の断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス シャイター ドイツ連邦共和国 オーバーハッヒング フレーサーヴェーク 13 Ｆターム(参考） 4C038 FF01 FG00 5B047 AA25 BA02 BB10 BC30 5F058 BA05 BA09 BD02 BD04 BD10 BF07 BF23 BF29 BF30 BH20 BJ03
Claims (4)
- 【請求項１】 中間空間によって構造化された層（５）を支持する半導体基
体（１）を有する半導体素子において、 パッシベーションは、上下に重なり合って被着された少なくとも２つのパッシ
ベーション２重層（６，７；８，９）から設けられており、 該パッシベーション２重層は、前記の構造化された層（５）を半導体基体（１
）とは反対側で覆っており、かつ前記の構造化された層（５）の中間空間を満た
しており、 各パッシベーション２重層は、相異なる誘電体材料の２つのパッシベーション
層から形成されており、 半導体基体から最も離れているパッシベーション２重層（８，９）は少なくと
も、先行して設けられたパッシベーション２重層（６，７）の平坦化された表面
に均一の厚さで被着されていることを特徴とする、 半導体基体（１）を有する半導体素子。 - 【請求項２】 前記パッシベーション２重層（６，７）は、酸化物（６）か
らなるパッシベーション層と、窒化物（７）からなるパッシベーション層とを含
む 請求項１に記載の素子。 - 【請求項３】 前記の構造化された層（５）は、メタライゼーション層であ
り、かつ半導体基体（１）の表面の、誘電体からなる少なくとも１つの層に被着
されている 請求項１または２に記載の素子。 - 【請求項４】 前記メタライゼーション層は、容量式に測定される指紋セン
サの導体面を形成し、 前記メタライゼーション層から最も離れたパッシベーション２重層（８，９）
は、指先に対する載置面を形成する表面を有する 請求項３に記載の素子。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19830832.9 | 1998-07-09 | ||
| DE19830832 | 1998-07-09 | ||
| PCT/DE1999/001982 WO2000003345A1 (de) | 1998-07-09 | 1999-07-01 | Halbleiterbauelement mit passivierung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002520841A true JP2002520841A (ja) | 2002-07-09 |
| JP3527708B2 JP3527708B2 (ja) | 2004-05-17 |
Family
ID=7873546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000559522A Expired - Fee Related JP3527708B2 (ja) | 1998-07-09 | 1999-07-01 | パッシベーションを有する半導体素子 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US6664612B2 (ja) |
| EP (1) | EP1103031A1 (ja) |
| JP (1) | JP3527708B2 (ja) |
| KR (1) | KR100413860B1 (ja) |
| CN (1) | CN1135493C (ja) |
| BR (1) | BR9911980A (ja) |
| RU (1) | RU2195048C2 (ja) |
| UA (1) | UA46173C2 (ja) |
| WO (1) | WO2000003345A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000196026A (ja) * | 1998-12-30 | 2000-07-14 | Stmicroelectronics Inc | センサ用静電放電保護 |
| JP2008091415A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| JP2008116366A (ja) * | 2006-11-06 | 2008-05-22 | Fujitsu Ltd | 表面形状センサとその製造方法 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8421158B2 (en) | 1998-12-21 | 2013-04-16 | Megica Corporation | Chip structure with a passive device and method for forming the same |
| US8178435B2 (en) | 1998-12-21 | 2012-05-15 | Megica Corporation | High performance system-on-chip inductor using post passivation process |
| US6303423B1 (en) * | 1998-12-21 | 2001-10-16 | Megic Corporation | Method for forming high performance system-on-chip using post passivation process |
| US6965165B2 (en) | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US6603192B2 (en) * | 1999-07-30 | 2003-08-05 | Stmicroelectronics, Inc. | Scratch resistance improvement by filling metal gaps |
| DE50011685D1 (de) | 2000-04-14 | 2005-12-29 | Infineon Technologies Ag | Kapazitiver biometrischer Sensor |
| US6759275B1 (en) | 2001-09-04 | 2004-07-06 | Megic Corporation | Method for making high-performance RF integrated circuits |
| KR100449249B1 (ko) * | 2001-12-26 | 2004-09-18 | 주식회사 하이닉스반도체 | 지문 인식 소자의 제조 방법 |
| KR20040012294A (ko) * | 2002-08-02 | 2004-02-11 | 삼성에스디아이 주식회사 | 지문 인식 센서를 구비한 터치 패널 장치 |
| US8008775B2 (en) | 2004-09-09 | 2011-08-30 | Megica Corporation | Post passivation interconnection structures |
| US7355282B2 (en) | 2004-09-09 | 2008-04-08 | Megica Corporation | Post passivation interconnection process and structures |
| US8384189B2 (en) | 2005-03-29 | 2013-02-26 | Megica Corporation | High performance system-on-chip using post passivation process |
| CN1901163B (zh) | 2005-07-22 | 2011-04-13 | 米辑电子股份有限公司 | 连续电镀制作线路组件的方法及线路组件结构 |
| US8749021B2 (en) | 2006-12-26 | 2014-06-10 | Megit Acquisition Corp. | Voltage regulator integrated with semiconductor chip |
| KR101113145B1 (ko) * | 2007-04-05 | 2012-03-13 | 후지쯔 세미컨덕터 가부시키가이샤 | 표면 형상 센서와 그 제조 방법 |
| CN100594591C (zh) * | 2007-10-17 | 2010-03-17 | 中国科学院微电子研究所 | 一种提高氮化镓基场效应晶体管性能的方法 |
| WO2010075447A1 (en) * | 2008-12-26 | 2010-07-01 | Megica Corporation | Chip packages with power management integrated circuits and related techniques |
| US9812338B2 (en) * | 2013-03-14 | 2017-11-07 | Cree, Inc. | Encapsulation of advanced devices using novel PECVD and ALD schemes |
| US9991399B2 (en) | 2012-10-04 | 2018-06-05 | Cree, Inc. | Passivation structure for semiconductor devices |
| US8994073B2 (en) | 2012-10-04 | 2015-03-31 | Cree, Inc. | Hydrogen mitigation schemes in the passivation of advanced devices |
| CN104201115A (zh) * | 2014-09-12 | 2014-12-10 | 苏州晶方半导体科技股份有限公司 | 晶圆级指纹识别芯片封装结构及封装方法 |
| CN106904568B (zh) * | 2015-12-23 | 2019-06-28 | 中芯国际集成电路制造(上海)有限公司 | 一种mems器件及其制备方法、电子装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6471172A (en) * | 1987-09-11 | 1989-03-16 | Oki Electric Ind Co Ltd | Complete contact type image sensor |
| JPH01207932A (ja) | 1988-02-16 | 1989-08-21 | Fuji Electric Co Ltd | 半導体装置 |
| JPH04109623A (ja) * | 1990-08-29 | 1992-04-10 | Nec Corp | ｐｎ接合を有する半導体装置 |
| JPH04184932A (ja) * | 1990-11-20 | 1992-07-01 | Sony Corp | パッシベーション膜の形成方法 |
| JPH0590255A (ja) * | 1991-09-30 | 1993-04-09 | Sanyo Electric Co Ltd | 半導体装置 |
| DE4236133C1 (de) * | 1992-10-26 | 1994-03-10 | Siemens Ag | Sensoranordnung zur Erfassung von Fingerabdrücken und Verfahren zu deren Herstellung |
| JPH08148485A (ja) * | 1994-11-15 | 1996-06-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| FR2739977B1 (fr) * | 1995-10-17 | 1998-01-23 | France Telecom | Capteur monolithique d'empreintes digitales |
| US5851603A (en) * | 1997-07-14 | 1998-12-22 | Vanguard International Semiconductor Corporation | Method for making a plasma-enhanced chemical vapor deposited SiO2 Si3 N4 multilayer passivation layer for semiconductor applications |
| US6240199B1 (en) * | 1997-07-24 | 2001-05-29 | Agere Systems Guardian Corp. | Electronic apparatus having improved scratch and mechanical resistance |
| US6028773A (en) * | 1997-11-14 | 2000-02-22 | Stmicroelectronics, Inc. | Packaging for silicon sensors |
| US6091132A (en) * | 1997-12-19 | 2000-07-18 | Stmicroelectronics, Inc. | Passivation for integrated circuit sensors |
| US6091082A (en) * | 1998-02-17 | 2000-07-18 | Stmicroelectronics, Inc. | Electrostatic discharge protection for integrated circuit sensor passivation |
| US6097195A (en) * | 1998-06-02 | 2000-08-01 | Lucent Technologies Inc. | Methods and apparatus for increasing metal density in an integrated circuit while also reducing parasitic capacitance |
-
1999
- 1999-07-01 WO PCT/DE1999/001982 patent/WO2000003345A1/de not_active Application Discontinuation
- 1999-07-01 JP JP2000559522A patent/JP3527708B2/ja not_active Expired - Fee Related
- 1999-07-01 RU RU2001103636/28A patent/RU2195048C2/ru not_active IP Right Cessation
- 1999-07-01 CN CNB998084131A patent/CN1135493C/zh not_active Expired - Fee Related
- 1999-07-01 BR BR9911980-3A patent/BR9911980A/pt not_active IP Right Cessation
- 1999-07-01 UA UA2001010171A patent/UA46173C2/uk unknown
- 1999-07-01 EP EP99945847A patent/EP1103031A1/de not_active Withdrawn
- 1999-07-01 KR KR10-2001-7000350A patent/KR100413860B1/ko not_active IP Right Cessation
-
2001
- 2001-01-09 US US09/757,328 patent/US6664612B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000196026A (ja) * | 1998-12-30 | 2000-07-14 | Stmicroelectronics Inc | センサ用静電放電保護 |
| JP2008091415A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| JP2008116366A (ja) * | 2006-11-06 | 2008-05-22 | Fujitsu Ltd | 表面形状センサとその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6664612B2 (en) | 2003-12-16 |
| BR9911980A (pt) | 2001-03-27 |
| EP1103031A1 (de) | 2001-05-30 |
| CN1135493C (zh) | 2004-01-21 |
| JP3527708B2 (ja) | 2004-05-17 |
| RU2195048C2 (ru) | 2002-12-20 |
| KR20010071808A (ko) | 2001-07-31 |
| WO2000003345A1 (de) | 2000-01-20 |
| UA46173C2 (uk) | 2002-05-15 |
| CN1308751A (zh) | 2001-08-15 |
| KR100413860B1 (ko) | 2004-01-07 |
| US20010019168A1 (en) | 2001-09-06 |
| RU2001103636A (ru) | 2004-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002520841A (ja) | パッシベーションを有する半導体素子 | |
| JP3980387B2 (ja) | 容量検出型センサ及びその製造方法 | |
| JP3927771B2 (ja) | マイクロ電子構造体を形成させる方法 | |
| JP5005702B2 (ja) | 湿度センサー | |
| TW569389B (en) | Semiconductor device | |
| US7594435B2 (en) | Humidity sensor and semiconductor device including the same | |
| JP4386680B2 (ja) | 半導体素子のためのキャパシタおよびその製造方法 | |
| WO2006003760A1 (ja) | 半導体装置及びその製造方法 | |
| CN102203935A (zh) | 生物兼容电极 | |
| JP4629970B2 (ja) | 集積回路用の平板形キャパシタ及びその製造方法 | |
| US7745280B2 (en) | Metal-insulator-metal capacitor structure | |
| JPWO2019220266A5 (ja) | ||
| US6873047B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6201291B1 (en) | Semiconductor device and method of manufacturing such a device | |
| CN104934411A (zh) | 金属内连线结构及其制造方法 | |
| CN1354887A (zh) | 半导体存储元件的制法 | |
| US20070212866A1 (en) | Method of manufacturing semiconductor device | |
| JP2001110809A (ja) | 半導体装置 | |
| JPH0316220A (ja) | 半導体装置の製造方法 | |
| US7566972B2 (en) | Semiconductor device and method for manufacturing the semiconductor device | |
| JP3094945B2 (ja) | 半導体装置及びその製造方法 | |
| JP3249071B2 (ja) | 半導体装置の製造方法 | |
| CN104752606B (zh) | 电阻式存储器的形成方法 | |
| MXPA01000171A (en) | Semiconductor component having a passivation | |
| JP2002110730A (ja) | ボンディングパッド及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040116 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040206 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040220 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |