KR100449249B1 - 지문 인식 소자의 제조 방법 - Google Patents

Abstract

본 발명은 지문 인식에 스캐닝 윈도우 부분을 개선하여 보호막의 특성을 확보하고 보호막과의 박리 현상을 억제하여 신뢰성을 높인 지문 인식 소자의 제조 방법에 관한 것으로, 하부의 트랜지스터 및 트랜지스터의 전극에 연결되는 배선층들이 형성되고, 배선층들에 연결되는 다층의 배선의 하나로 금속 배선 및 그 금속 배선을 포함하는 전면에 제 1 TEOS층을 형성하는 단계; 상기 제 1 TEOS층상에 HSG층을 형성하고 평탄화한후, 전면에 제 2 TEOS층을 형성하는 단계; 상기 제 2 TEOS층 상에 평탄화층과 보호막층이 연속적으로 증착되는 ESD 절연막을 형성하는 공정에서, 평탄화층과 보호막층을 서로 다른 물질로 형성하고, 평탄화층을 보호막층보다 정전용량이 더 큰 물질을 사용하여 형성하는 단계; 상기 보호막층을 선택적으로 식각하여 트렌치를 형성하고 트렌치내에 베리어층 및 지문 인식을 위한 스캐닝 윈도우층으로 ESD층을 형성하는 단계를 포함한다.

Description

지문 인식 소자의 제조 방법{Method for fabricating of fingerprint sensing device}

본 발명은 MOSFET에 관한 것으로, 구체적으로는 지문 인식에 스캐닝 윈도우 부분을 개선하여 보호막의 특성을 확보하고 보호막과의 박리 현상을 억제하여 신뢰성을 높인 지문 인식 소자의 제조 방법에 관한 것이다.

지문은 개개인마다 다른 모양과 특징을 가지고 있기 때문에 전통적으로 개개인의 신분을 확인 및 입증하는데 널리 사용되었다.

근래에 들어서는 이러한 지문을 전기적으로 감지하여 저장함으로써 빠른 시간 내에 신분확인을 처리할 수 있게끔 하고 있다.

이러한 지문감지센서는 이제 특수한 보안장치에만 응용되는 데서 벗어나 저가의 센서들이 등장함에 따라 키보드, 마우스,등 PC의 주변장치에 사용되는 등 점차 사용범위가 증가하는 추세이다.

따라서 이러한 시장에 참여하기 위해서는 사용하기 편리하고 소규모, 저전력, 저가의 지문감지센서 기술을 확보하는 것이 필수적이다.

이러한 이유로 지문을 감지하기 위해서 많은 방법이 연구되어 왔는데, 현재까지 연구된 지문감지 방식은 대체적으로 광학식(optical type), 정전용량식 (capacitive type), 그리고 열감지식(thermal type) 등의 기술로 크게 구분할 수 있다.

정전용량식 방식은 CMOS 공정만으로 부가적 장치 없이 센서를 구현할 수 있으나, 접촉되는 손가락의 표면 피부가 건조한 경우(dry finger), 전도도가 떨어지게 되어 지문영상의 검출이 잘 되지 않을 가능성이 있다.

또한 손가락의 압력과 자연세계에서 발생하는 전기장에 매우 민감하여 손가락 표면과 센서의 접촉표면에서의 정전기방전으로 인해 센서가 파괴될 수 있다.

이하에서 종래 기술의 지문 인식 소자의 제조 공정에 관하여 설명한다.

도 1은 종래 기술의 지문 인식 소자의 구조 단면도이다.

제조 공정은 먼저, 하부의 트랜지스터 및 트랜지스터의 전극에 연결되는 배선층들이 형성되고, 배선층들에 연결되는 다층의 배선의 하나로 금속 배선(M2)(11)을 형성한다.

그리고 상기 금속 배선(11)을 포함하는 전면에 제 1 TEOS(Tetra-Ethyl-Ortho-Silicate)층(12)을 형성한다.

이어, 상기 제 1 TEOS층(12)상에 HSG(HemiSpherical Grain)층(13)을 형성하고 평탄화한후, 전면에 제 2 TEOS층(14)을 형성한다.

그리고 ESD(Electro Static Discharge) 절연막을 형성한다. ESD 절연막은 평탄화층과 보호막으로 나누어 형성하는데, 평탄화층으로 제 1 ESD 질화막(P-SiN)(15)을 13000Å의 두께로 형성하고 CMP(Chemical Mechanical Polishing) 공정으로 평탄화한다.

이어, 상기 평탄화된 제 1 ESD 질화막(15)상에 보호막으로 제 2 ESD 질화막(P-SiN)(16)을 8000Å의 두께로 형성한다.

여기서, 상기 CMP 공정에 의해 제 1 ESD 질화막(15)이 5000Å 정도의 두께가 제거되어 전체적인 ESD 절연막의 두께는 16000Å이다.

그리고 상기 제 2 ESD 질화막(16)을 포토리소그래피 공정으로 선택적으로 일정 깊이 식각하여 트렌치를 6000Å의 깊이로 형성하고 트렌치를 포함하는 전면에 베리어층(17)으로 TiN을 330Å의 두께로 증착한다.

이어, 다마신 공정을 이용하여 상기 트렌치를 포함하는 전면에 텅스텐을 증착하고 CMP 공정으로 평탄화하여 트렌치를 매립하는 지문 인식을 위한 스캐닝 윈도우층으로 ESD층(18)을 형성한다.

최종적으로 P-SiN 필름의 두께가 14250Å 정도 남도록 제어된다.

이런 지문 인식 소자의 경우 항상 칩의 표면이 노출되는 어플리케이션에 적용되므로 고수준의 환경 신뢰성을 요구한다.

그러나 이와 같은 종래 기술의 지문 인식 소자에 있어서는 다음과 같은 문제가 있다.

나이트라이드 필름 설계가 적용된 제품에서 신뢰성 시험 결과 나이트라이드가 지나치게 두껍게 증착되는 경우에는 리프팅(lifting)현상이 발생되어 양산 및 상용화가 지연되는 문제가 있다.(신뢰성 시험 항목 : A.H.T : Active Himidity Test, 85℃, 85% 상대습도 방치 시험)

이는 패시베이션(passivation)층에 나이트라이드 필름이 두껍게 적용될 때 발생되는 과도한 스트레스로 인하여 발생되는 것이다.

본 발명은 이와 같은 종래 기술의 지문 인식 소자의 문제를 해결하기 위한 것으로, 지문 인식에 스캐닝 윈도우 부분을 개선하여 보호막의 특성을 확보하고 보호막과의 박리 현상을 억제하여 신뢰성을 높인 지문 인식 소자의 제조 방법을 제공하기 위한 것이다.

도 1은 종래 기술의 지문 인식 소자의 구조 단면도

도 2는 본 발명에 따른 지문 인식 소자의 구조 단면도

-도면의 주요 부분에 대한 부호의 설명-

21. 금속 배선 22. 제 1 TEOS층

23. HSG층 24. 제 2 TEOS층

25. ESD 산화막 26. ESD 질화막

27. 베리어층 28. ESD층

이와 같은 목적을 달성하기 위한 본 발명에 따른 지문 인식 소자의 제조 방법은 하부의 트랜지스터 및 트랜지스터의 전극에 연결되는 배선층들이 형성되고, 배선층들에 연결되는 다층의 배선의 하나로 금속 배선 및 그 금속 배선을 포함하는 전면에 제 1 TEOS층을 형성하는 단계; 상기 제 1 TEOS층상에 HSG층을 형성하고 평탄화한후, 전면에 제 2 TEOS층을 형성하는 단계; 상기 제 2 TEOS층 상에 평탄화층과 보호막층이 연속적으로 증착되는 ESD 절연막을 형성하는 공정에서, 평탄화층과 보호막층을 서로 다른 물질로 형성하고, 평탄화층을 보호막층보다 정전용량이 더 큰 물질을 사용하여 형성하는 단계; 상기 보호막층을 선택적으로 식각하여 트렌치를 형성하고 트렌치내에 베리어층 및 지문 인식을 위한 스캐닝 윈도우층으로 ESD층을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하에서 본 발명에 따른 지문 인식 소자의 제조 공정에 관하여 설명한다.

도 2는 본 발명에 따른 지문 인식 소자의 구조 단면도이다.

지문 인식 소자의 신뢰성 시험 중 P-SiN 필름의 들뜸과 떨어짐 현상의 원인은 P-SiN 필름이 너무 두꺼워 과도한 스트레스를 유발하고 이 스트레스가 A.H.T시 유발되는 팩터와 결합하여 나이트라이드 필름이나 하지의 IMD(TEOS층)의 리프팅을 유발하는 것으로 추정된다.

따라서 본 발명은 2차례에 걸친 P-SiN 필름 증착 대신에 하나의 층을 산화 필름으로 대체하여 과도한 스트레스 발생을 억제, 감소시켜 신뢰성 시험시의 불량을 개선하기 위한 것이다.

표면 보호막은 그대로 P-SiN을 사용하여 산화+라이트라이드 조합으로 패시베이션 필름 고유의 기능인 보호막 역할을 하도록 하고, 변화되는 커패시터값을 확인하여 산화 필름으로 대체시에도 커패시터값이 유지되도록 보상한다.

제조 공정은 먼저, 하부의 트랜지스터 및 트랜지스터의 전극에 연결되는 배선층들이 형성되고, 배선층들에 연결되는 다층의 배선의 하나로 금속 배선(M2)(21)을 형성한다.

그리고 상기 금속 배선(21)을 포함하는 전면에 제 1 TEOS(Tetra-Ethyl-Ortho-Silicate)층(22)을 형성한다.

이어, 상기 제 1 TEOS층(22)상에 HSG(HemiSpherical Grain)층(23)을 형성하고 평탄화한후, 전면에 제 2 TEOS층(24)을 형성한다.

그리고 ESD(Electro Static Discharge) 절연막을 형성한다.

ESD 절연막은 평탄화층과 보호막으로 나누어 형성하는데, 평탄화층으로 TEOS 또는 HLD(High Temperature Low pressure) 산화막등과 같이 P-SiN보다 정전 용량이 큰 물질을 사용하여 ESD 산화막(25)을 10000Å두께로 형성하고 CMP(Chemical Mechanical Polishing) 공정으로 평탄화한다.

이어, 상기 평탄화된 ESD 산화막(25)상에 보호막으로 ESD 질화막(P-SiN)(26)을 8000Å의 두께로 형성한다.

여기서, 상기 CMP 공정에 의해 ESD 산화막(25)이 4200Å 정도의 두께가 제거된다.

최종적으로 ESD 산화막(25)의 두께는 2000 ~ 8000Å을 유지시킨다.

그리고 상기 ESD 질화막(26)을 포토리소그래피 공정으로 선택적으로 일정 깊이 식각하여 트렌치를 6000Å의 깊이로 형성하고 트렌치를 포함하는 전면에 베리어층(27)으로 TiN을 330Å의 두께로 증착한다.

이어, 다마신 공정을 이용하여 상기 트렌치를 포함하는 전면에 텅스텐을 9000Å의 두께로 증착하고 CMP 공정으로 평탄화하여 트렌치를 매립하는 지문 인식을 위한 스캐닝 윈도우층으로 ESD층(28)을 형성한다.

이와 같은 공정으로 본 발명에서는 최종 패시베이션층(보호막 역할을 하는 ESD 질화막(26))의 두께는 11500Å정도 남는다.

결론적으로 패시베이션층의 두께 감소와 함께 상대적으로 소프트한 산화층을 사이에 추가함으로써 과도한 나이트라이드 필름 두께에 기인한 스트레스의 감소를 시키는 효과를 얻을 수 있다.

평탄화층 역할을 하는 ESD 절연막을 TEOS로 본 발명에서와 같이 변경할 경우에는 재료 자체가 가지고 있는 커패시터 값도 반드시 고려하여야 한다.

지문 인식 소자의 이미지 센싱의 기초 설계가 금속 배선(21) 위에 존재하는 IMD층과 패시베이션층이 갖는 커패시터값과 그 차이의 분석에 있으므로 스트레스의 감소를 위하여 메탈을 변경하더라도 반드시 커패시터 값은 보정하여야 한다.

본 발명에서 평탄화층으로 TEOS 필름을 증착할 때 두께를 13000Å을 10000Å으로 변경한 것은 커패시터값을 보정을 위한 것이다.

P-SiN을 사용하는 경우 CMP후에 8000Å의 두께가 남는다. 이 경우 커패시터 값이 0.0000642 pF/㎛²정도로 계산된다. 이를 TEOS 필름으로 역환산하면 약 5800Å정도이다.

이 값의 만족을 위하여 본 발명에서는 TEOS 필름의 최종 두께 목표를 5800Å으로 한 것이다.

보통 P-SiN 1000Å의 커패시터 값은 0.000514pF/㎛²이고, TEOS 1000Å의 커패시터 값은 0.000677pF/㎛²이다.

지문 인식 칩에서 가장 중요한 프로세스는 손가락 지문 부위와 콘택되는 센싱 윈도우이다. 이 부분은 효과적으로 이미지를 인식하여야 하며 추가적으로 패시베이션층 역할도 다른 MOSFET 소자보다 더욱 완벽한 것이 요구된다.

이와 같은 본 발명에 따른 지문 인식 소자의 제조 방법은 다음과 같은 효과가 있다.

지문 인식 소자에서 발생되는 AHT 신뢰성 시험 불량의 중요한 원인으로 추정되는 과도한 P-SiN 필름 두께에서 기인되는 스트레스를 효과적으로 감소시켜서 ESD층을 구성하는 텅스텐층의 박리(peeling)나 리프팅(lifting) 불량의 감소 효과를 얻을 수 있다.

Claims (5)

1. 하부의 트랜지스터 및 트랜지스터의 전극에 연결되는 배선층들이 형성되고, 배선층들에 연결되는 다층의 배선의 하나로 금속 배선 및 그 금속 배선을 포함하는 전면에 제 1 TEOS층을 형성하는 단계;

   상기 제 1 TEOS층상에 HSG층을 형성하고 평탄화한후, 전면에 제 2 TEOS층을 형성하는 단계;

   상기 제 2 TEOS층 상에 평탄화층과 보호막층이 연속적으로 증착되는 ESD 절연막을 형성하는 공정에서,

   평탄화층과 보호막층을 서로 다른 물질로 형성하고, 평탄화층을 보호막층보다 정전용량이 더 큰 물질을 사용하여 형성하는 단계;

   상기 보호막층을 선택적으로 식각하여 트렌치를 형성하고 트렌치내에 베리어층 및 지문 인식을 위한 스캐닝 윈도우층으로 ESD층을 형성하는 단계를 포함하는 것을 특징으로 하는 지문 인식 소자의 제조 방법.
2. 삭제
3. 제 1 항에 있어서, ESD(Electro Static Discharge) 절연막을,

   평탄화층으로 TEOS 또는 HLD 산화막을 사용하여 ESD 산화막을 10000Å두께로 형성하고 CMP 공정으로 평탄화한후, 보호막으로 ESD 질화막을 8000Å의 두께로 형성하는 것을 특징으로 하는 지문 인식 소자의 제조 방법.
4. 제 1 항에 있어서, ESD 산화막은 CMP 공정으로 평탄화된후 2000 ~ 8000Å의 두께를 유지하는 것을 특징으로 하는 지문 인식 소자의 제조 방법.
5. 제 1 항에 있어서, ESD층을 트렌치를 6000Å의 깊이로 형성하고 트렌치를 포함하는 전면에 베리어층으로 TiN을 330Å의 두께로 증착한후, 전면에 텅스텐을 9000Å의 두께로 증착하고 CMP 공정으로 평탄화하여 형성하는 것을 특징으로 하는 지문 인식 소자의 제조 방법.