JP2002341382A - 液晶用マトリクス基板およびその製造方法 - Google Patents
液晶用マトリクス基板およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ＴＦＴアクティブマトリクス基板などの製造
工程で用いるフォトマスク使用数を低減することができ
る液晶用マトリクス基板の製造方法を提供する。 【解決手段】 ガラス基板１上に２枚のフォトマスクを
用いてＴＦＴアクティブマトリクス回路を形成し、その
上に表面が平坦な電気絶縁膜であるアクリル系樹脂膜１
０を形成する。その上にレジスト層１１を形成し、露光
量を調整したマスクでハーフトーン露光を施し、エッチ
ングによりコンタクトホール領域にマトリクス回路に達
する貫通孔を形成し、アッシングして貫通孔を除く画素
電極形成領域に凹所１０ａを形成する。その表面を覆う
ように透明導電膜１２を形成し、その上に平坦化膜１３
を形成し、貫通孔および凹所以外の領域のアクリル系樹
脂膜１０が露出するまで全面エッチングすることで画素
電極１２ａをパターニングし、コンタクトホール加工と
画素電極パターニングを１枚のフォトマスクで行う。
工程で用いるフォトマスク使用数を低減することができ
る液晶用マトリクス基板の製造方法を提供する。 【解決手段】 ガラス基板１上に２枚のフォトマスクを
用いてＴＦＴアクティブマトリクス回路を形成し、その
上に表面が平坦な電気絶縁膜であるアクリル系樹脂膜１
０を形成する。その上にレジスト層１１を形成し、露光
量を調整したマスクでハーフトーン露光を施し、エッチ
ングによりコンタクトホール領域にマトリクス回路に達
する貫通孔を形成し、アッシングして貫通孔を除く画素
電極形成領域に凹所１０ａを形成する。その表面を覆う
ように透明導電膜１２を形成し、その上に平坦化膜１３
を形成し、貫通孔および凹所以外の領域のアクリル系樹
脂膜１０が露出するまで全面エッチングすることで画素
電極１２ａをパターニングし、コンタクトホール加工と
画素電極パターニングを１枚のフォトマスクで行う。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置を形
成するための液晶用マトリクス基板の製造方法に関す
る。
成するための液晶用マトリクス基板の製造方法に関す
る。
【０００２】
【従来の技術】従来から液晶表示装置としては、薄膜ト
ランジスタ（ＴＦＴ：Thin FilmTransistor）をスイッ
チング素子に用いる、アクティブマトリクス型液晶表示
装置が広く用いられている。ＴＦＴをスイッチング素子
とするアクティブマトリクス型液晶表示装置において
は、透明なガラス基板の表面にＴＦＴアクティブマトリ
クス回路を形成したＴＦＴアレイ基板を使用する。ＴＦ
Ｔアクティブマトリクス型液晶表示装置の低消費電力化
および高輝度化を図る上で、液晶セルの光透過率を改善
する必要がある。そのためにはＴＦＴアレイ基板の開口
率を向上することが必要である。開口率向上の手段とし
ては、液晶セルに電界を与えるための画素電極を平坦な
保護膜上に形成し、ゲート電極と画素電極とを立体的に
オーバーラップさせる方式が知られている。この方式で
は８０％を超える高開口率が実現されている。
ランジスタ（ＴＦＴ：Thin FilmTransistor）をスイッ
チング素子に用いる、アクティブマトリクス型液晶表示
装置が広く用いられている。ＴＦＴをスイッチング素子
とするアクティブマトリクス型液晶表示装置において
は、透明なガラス基板の表面にＴＦＴアクティブマトリ
クス回路を形成したＴＦＴアレイ基板を使用する。ＴＦ
Ｔアクティブマトリクス型液晶表示装置の低消費電力化
および高輝度化を図る上で、液晶セルの光透過率を改善
する必要がある。そのためにはＴＦＴアレイ基板の開口
率を向上することが必要である。開口率向上の手段とし
ては、液晶セルに電界を与えるための画素電極を平坦な
保護膜上に形成し、ゲート電極と画素電極とを立体的に
オーバーラップさせる方式が知られている。この方式で
は８０％を超える高開口率が実現されている。
【０００３】図９〜図１４の（ａ）から（ｐ）に、この
ような高開口率アクティブマトリクス基板の製造プロセ
スを模式的な断面構成として示す。図９〜図１４は、走
査用のゲート電極配線とデータ用のソース電極配線とが
交差するＧ−Ｓ交差部、スイッチング素子であるＴＦＴ
素子部、画素部および周辺回路に設けられる端子部を製
造する過程を、断面構成で表している。
ような高開口率アクティブマトリクス基板の製造プロセ
スを模式的な断面構成として示す。図９〜図１４は、走
査用のゲート電極配線とデータ用のソース電極配線とが
交差するＧ−Ｓ交差部、スイッチング素子であるＴＦＴ
素子部、画素部および周辺回路に設けられる端子部を製
造する過程を、断面構成で表している。
【０００４】図９（ａ）は、ガラス基板２１の表面全体
にゲート電極膜２２を成膜した状態を示す断面図であ
る。ゲート電極膜２２は、スパッタリング法などによっ
て、クロム（Ｃｒ），アルミニウム（Ａｌ），タンタル
（Ｔａ）などの金属膜として形成する。
にゲート電極膜２２を成膜した状態を示す断面図であ
る。ゲート電極膜２２は、スパッタリング法などによっ
て、クロム（Ｃｒ），アルミニウム（Ａｌ），タンタル
（Ｔａ）などの金属膜として形成する。
【０００５】図９（ｂ）は、ゲート電極膜２２の上にフ
ォトレジストを均一に塗布した後、１枚目のフォトマス
クを用いてレジストパターン２３を形成した状態を示
す。
ォトレジストを均一に塗布した後、１枚目のフォトマス
クを用いてレジストパターン２３を形成した状態を示
す。
【０００６】図９（ｃ）は、レジストパターン２３を利
用してエッチングを行い、ゲート電極膜２２をパターニ
ングした状態を示す。
用してエッチングを行い、ゲート電極膜２２をパターニ
ングした状態を示す。
【０００７】図１０（ｄ）は、レジストパターン２３を
除去した後、ゲート絶縁膜２４，第１半導体層２５およ
び第２半導体層２６の３層をプラズマＣＶＤ法やスパッ
タリング法などで連続積層成膜した状態を示す。ゲート
絶縁膜２４は、たとえば窒化シリコン（ＳｉＮx）膜な
どで形成する。第１半導体層２５は、アモルファスシリ
コン（ａ−Ｓｉ）膜で形成する。第２半導体層２６は、
ｎ型不純物を高濃度にドープしたシリコン（ｎ+−Ｓ
ｉ）膜で形成する。
除去した後、ゲート絶縁膜２４，第１半導体層２５およ
び第２半導体層２６の３層をプラズマＣＶＤ法やスパッ
タリング法などで連続積層成膜した状態を示す。ゲート
絶縁膜２４は、たとえば窒化シリコン（ＳｉＮx）膜な
どで形成する。第１半導体層２５は、アモルファスシリ
コン（ａ−Ｓｉ）膜で形成する。第２半導体層２６は、
ｎ型不純物を高濃度にドープしたシリコン（ｎ+−Ｓ
ｉ）膜で形成する。
【０００８】図１０（ｅ）は、一旦全面にフォトレジス
トを塗布した後、２枚目のフォトマスクを用いてレジス
トパターン２７を形成した状態を示す。レジストパター
ン２７を形成するのはＴＦＴ素子部のみであり、Ｇ−Ｓ
交差部、画素部および端子部には形成しない。
トを塗布した後、２枚目のフォトマスクを用いてレジス
トパターン２７を形成した状態を示す。レジストパター
ン２７を形成するのはＴＦＴ素子部のみであり、Ｇ−Ｓ
交差部、画素部および端子部には形成しない。
【０００９】図１０（ｆ）は、レジストパターン２７を
用いてエッチングを行い、第１半導体層２５および第２
半導体層２６の２層を島状にパターニングした状態を示
す。なお、本従来例ではＧ−Ｓ交差部に第１半導体層２
５および第２半導体層２６の２層積層膜が存在しないよ
うに島状パターニングを行っているが、素子特性上はＧ
−Ｓ交差部に第１半導体層２５および第２半導体層２６
の２層積層膜が存在しても差し支えはない。
用いてエッチングを行い、第１半導体層２５および第２
半導体層２６の２層を島状にパターニングした状態を示
す。なお、本従来例ではＧ−Ｓ交差部に第１半導体層２
５および第２半導体層２６の２層積層膜が存在しないよ
うに島状パターニングを行っているが、素子特性上はＧ
−Ｓ交差部に第１半導体層２５および第２半導体層２６
の２層積層膜が存在しても差し支えはない。
【００１０】図１１（ｇ）は、レジストパターン２７を
除去した後、全面にソース・ドレイン電極膜２８を成膜
した状態を示す。ソース・ドレイン電極膜２８は、スパ
ッタリング法などによって、クロム，アルミニウム，タ
ンタルなどの金属膜として形成する。
除去した後、全面にソース・ドレイン電極膜２８を成膜
した状態を示す。ソース・ドレイン電極膜２８は、スパ
ッタリング法などによって、クロム，アルミニウム，タ
ンタルなどの金属膜として形成する。
【００１１】図１１（ｈ）は、一旦全面にフォトレジス
トを塗布した後、３枚目のフォトマスクを用いてレジス
トパターン２９を形成した状態を示す。レジストパター
ン２９は、Ｇ−Ｓ交差部とＴＦＴ素子部とに形成する
が、ＴＦＴ素子部のチャネル部分には形成しない。
トを塗布した後、３枚目のフォトマスクを用いてレジス
トパターン２９を形成した状態を示す。レジストパター
ン２９は、Ｇ−Ｓ交差部とＴＦＴ素子部とに形成する
が、ＴＦＴ素子部のチャネル部分には形成しない。
【００１２】図１１（ｉ）は、レジストパターン２９を
用いてエッチングを行った状態を示す。チャネル部分に
はレジストパターン２９が形成されていないので、ソー
ス・ドレイン電極膜２８および第２半導体層２６が除去
され、ソース・ドレイン電極分離パターニングが行われ
る。さらに第１半導体層２５も部分的にエッチングさ
れ、チャネル部の厚みを調整するチャネルエッチング加
工が行われる。
用いてエッチングを行った状態を示す。チャネル部分に
はレジストパターン２９が形成されていないので、ソー
ス・ドレイン電極膜２８および第２半導体層２６が除去
され、ソース・ドレイン電極分離パターニングが行われ
る。さらに第１半導体層２５も部分的にエッチングさ
れ、チャネル部の厚みを調整するチャネルエッチング加
工が行われる。
【００１３】図１２（ｊ）は、図１１（ｉ）でソース・
ドレイン電極分離パターニングおよびチャネルエッチン
グ加工が行われた後、レジストパターン２９を除去した
状態を示す。
ドレイン電極分離パターニングおよびチャネルエッチン
グ加工が行われた後、レジストパターン２９を除去した
状態を示す。
【００１４】図１２（ｋ）は、パッシベーション膜３０
をスパッタリング法などによって全面に形成した状態を
示す。パッシベーション膜３０は、たとえば窒化シリコ
ン（ＳｉＮx）などで形成された保護膜である。
をスパッタリング法などによって全面に形成した状態を
示す。パッシベーション膜３０は、たとえば窒化シリコ
ン（ＳｉＮx）などで形成された保護膜である。
【００１５】図１２（ｌ）は、感光性アクリル系樹脂膜
３１を平坦化のために塗布した状態を示す。
３１を平坦化のために塗布した状態を示す。
【００１６】図１３（ｍ）は、４枚目のフォトマスクを
用いて、感光性アクリル系樹脂膜３１をパターニングし
た状態を示す。このパターニングでは、感光性アクリル
系樹脂膜３１に、部分的にパッシベーション膜３０に達
する貫通孔を形成する。
用いて、感光性アクリル系樹脂膜３１をパターニングし
た状態を示す。このパターニングでは、感光性アクリル
系樹脂膜３１に、部分的にパッシベーション膜３０に達
する貫通孔を形成する。
【００１７】図１３（ｎ）は、パターニングした感光性
アクリル系樹脂膜３１をマスクとしてパッシベーション
膜３０をエッチングし、感光性アクリル系樹脂膜３１の
表面から、ソース・ドレイン電極膜２８のうちでソース
電極と分離したドレイン電極に到達するコンタクトホー
ルを形成した状態を示す。このとき同時に、端子部にお
いても、感光性アクリル系樹脂膜３１の表面から、ゲー
ト配線に到達する端子取出し孔が形成される。また、図
には示していないが、ソース端子部においても同様に、
感光性アクリル系樹脂膜３１の表面から、ソース配線に
到達する端子取出し孔が形成される。
アクリル系樹脂膜３１をマスクとしてパッシベーション
膜３０をエッチングし、感光性アクリル系樹脂膜３１の
表面から、ソース・ドレイン電極膜２８のうちでソース
電極と分離したドレイン電極に到達するコンタクトホー
ルを形成した状態を示す。このとき同時に、端子部にお
いても、感光性アクリル系樹脂膜３１の表面から、ゲー
ト配線に到達する端子取出し孔が形成される。また、図
には示していないが、ソース端子部においても同様に、
感光性アクリル系樹脂膜３１の表面から、ソース配線に
到達する端子取出し孔が形成される。
【００１８】図１３（ｏ）は、全面に透明導電膜３２を
スパッタリング法などによって形成し、コンタクトホー
ルおよび各端子部に透明導電材を充填した状態を示す。
なお、透明導電膜３２には酸化インジウム錫（ＩＴＯ：
Indium Tin Oxide）や酸化錫（ＳｎＯ2）が用いられ
る。
スパッタリング法などによって形成し、コンタクトホー
ルおよび各端子部に透明導電材を充填した状態を示す。
なお、透明導電膜３２には酸化インジウム錫（ＩＴＯ：
Indium Tin Oxide）や酸化錫（ＳｎＯ2）が用いられ
る。
【００１９】図１４（ｐ）は、図１３（ｏ）で感光性ア
クリル系樹脂膜３１の表面全体に形成した透明導電膜３
２を、５枚目のフォトマスクを用いてパターニングし、
画素電極を形成した状態を示す。ＴＦＴ素子部において
画素電極は、感光性アクリル系樹脂膜３１によってゲー
ト電極膜２２と立体的にオーバーラップして形成させる
ことができるので、高開口率アクティブマトリクス基板
３４が形成される。
クリル系樹脂膜３１の表面全体に形成した透明導電膜３
２を、５枚目のフォトマスクを用いてパターニングし、
画素電極を形成した状態を示す。ＴＦＴ素子部において
画素電極は、感光性アクリル系樹脂膜３１によってゲー
ト電極膜２２と立体的にオーバーラップして形成させる
ことができるので、高開口率アクティブマトリクス基板
３４が形成される。
【００２０】以上述べた高開口率アクティブマトリクス
基板３４の製造工程では、（ｂ），（ｅ），（ｈ），
（ｍ）および（ｐ）の各工程で合計５枚のフォトマスク
を使用する。このように、ＴＦＴアクティブマトリクス
基板は、何枚ものフォトマスクを用い、フォトリソグラ
フィのプロセスによる微細パターニングを繰り返して製
造されている。このため、プロセス時間の長時間化や製
造歩留まりの低下の要因となっている。
基板３４の製造工程では、（ｂ），（ｅ），（ｈ），
（ｍ）および（ｐ）の各工程で合計５枚のフォトマスク
を使用する。このように、ＴＦＴアクティブマトリクス
基板は、何枚ものフォトマスクを用い、フォトリソグラ
フィのプロセスによる微細パターニングを繰り返して製
造されている。このため、プロセス時間の長時間化や製
造歩留まりの低下の要因となっている。
【００２１】このような問題を解消して、液晶表示装置
の生産性、製造歩留まりの向上およびコストダウンを図
る観点から、フォトマスクの使用数の削減、すなわちフ
ォトリソグラフィプロセスの削減が検討されている。
の生産性、製造歩留まりの向上およびコストダウンを図
る観点から、フォトマスクの使用数の削減、すなわちフ
ォトリソグラフィプロセスの削減が検討されている。
【００２２】ＴＦＴアクティブマトリクス基板の製造工
程で、フォトマスクの使用数を減少させることに関する
先行技術としては、たとえば特開平５−３０３１１１号
公報を挙げることができる。この先行技術では、ゲート
電極を、画素電極用と同時に成膜するＩＴＯ透明電極膜
を下地として電解メッキで形成し、フォトプロセスを用
いることなくゲート電極膜のパターニングを行い、ＴＦ
Ｔアレイ基板製造工程に用いられるフォトマスクの数を
低減している。しかしながら、それでも５枚のフォトマ
スクが必要であり、プロセス時間の長時間化や製造歩留
まりの低下の要因となっている。さらに、ＴＦＴアレイ
基板上への電解メッキによるゲート電極形成の下地膜と
して、同時に画素電極用として成膜するＩＴＯ透明電極
膜を用いているので、ゲート電極と画素電極とをオーバ
ーラップさせることができず、開口率が低下してしま
う。また、電解メッキによるゲート電極の作製時には、
電位降下による膜厚の不均一性が非常に大きくなりやす
く、特に大型基板では膜厚の均一性を保つことが難しく
なる。
程で、フォトマスクの使用数を減少させることに関する
先行技術としては、たとえば特開平５−３０３１１１号
公報を挙げることができる。この先行技術では、ゲート
電極を、画素電極用と同時に成膜するＩＴＯ透明電極膜
を下地として電解メッキで形成し、フォトプロセスを用
いることなくゲート電極膜のパターニングを行い、ＴＦ
Ｔアレイ基板製造工程に用いられるフォトマスクの数を
低減している。しかしながら、それでも５枚のフォトマ
スクが必要であり、プロセス時間の長時間化や製造歩留
まりの低下の要因となっている。さらに、ＴＦＴアレイ
基板上への電解メッキによるゲート電極形成の下地膜と
して、同時に画素電極用として成膜するＩＴＯ透明電極
膜を用いているので、ゲート電極と画素電極とをオーバ
ーラップさせることができず、開口率が低下してしま
う。また、電解メッキによるゲート電極の作製時には、
電位降下による膜厚の不均一性が非常に大きくなりやす
く、特に大型基板では膜厚の均一性を保つことが難しく
なる。
【００２３】電解メッキによってゲート電極を作製する
ことなく、ＴＦＴアクティブマトリクス基板の製造工程
において、フォトマスクの使用数を減少させることに関
する先行技術としては、たとえば特開２０００−２０６
５７１号公報を挙げることができる。この公報では、厚
さが異なるレジストパターンを形成して、図１０（ｅ）
から図１１（ｉ）に示す工程を、１枚のフォトマスクを
利用して行う考え方が示されている。厚さが異なるレジ
ストパターンは、露光量を変えることによりレジストの
反応度合いにコントラストをつけることによって形成す
る。すなわち、厚みが異なる部分を利用して２段階のエ
ッチングを行い、フォトマスクの使用数を１枚減少させ
ることを可能にしている。同様の考え方は、C.W.Kimら
によるSid2000 Digest 第１００６頁〜第１００９頁に
「A Novel Four-Mask-CountProcess Architecture for
TFT-LCDs」や、月刊 FPD intelligenceの１９９５年５
月号の第３１頁〜第３５頁に記載されている「三国電子
ＩＰＳ ＴＦＴ−ＬＣＤを２ＰＥＰで製造するプロセ
スを考案−ＴＦＴチャネル部分をハーフトーン露光」と
いう技術報告にも示されている。
ことなく、ＴＦＴアクティブマトリクス基板の製造工程
において、フォトマスクの使用数を減少させることに関
する先行技術としては、たとえば特開２０００−２０６
５７１号公報を挙げることができる。この公報では、厚
さが異なるレジストパターンを形成して、図１０（ｅ）
から図１１（ｉ）に示す工程を、１枚のフォトマスクを
利用して行う考え方が示されている。厚さが異なるレジ
ストパターンは、露光量を変えることによりレジストの
反応度合いにコントラストをつけることによって形成す
る。すなわち、厚みが異なる部分を利用して２段階のエ
ッチングを行い、フォトマスクの使用数を１枚減少させ
ることを可能にしている。同様の考え方は、C.W.Kimら
によるSid2000 Digest 第１００６頁〜第１００９頁に
「A Novel Four-Mask-CountProcess Architecture for
TFT-LCDs」や、月刊 FPD intelligenceの１９９５年５
月号の第３１頁〜第３５頁に記載されている「三国電子
ＩＰＳ ＴＦＴ−ＬＣＤを２ＰＥＰで製造するプロセ
スを考案−ＴＦＴチャネル部分をハーフトーン露光」と
いう技術報告にも示されている。
【００２４】
【発明が解決しようとする課題】前述の特開２０００−
２０６５７１号公報に開示されている、厚さを変えたレ
ジストパターンを用いる方法では、ＴＦＴ素子部を形成
する際に１枚のフォトマスクを低減することが可能とな
るだけであり、しかもＩＰＳ（In Pla neSwitching）モ
ードのＴＦＴアクティブマトリクス型液晶表示装置につ
いて主として説明されているだけである。ゲート電極と
画素電極とを立体的にオーバーラップさせ、開口率を高
めたＴＦＴ基板の製造工程において、ＴＦＴ素子部を形
成する工程以外でさらにフォトマスクの使用数を低減す
る可能性については示されていない。
２０６５７１号公報に開示されている、厚さを変えたレ
ジストパターンを用いる方法では、ＴＦＴ素子部を形成
する際に１枚のフォトマスクを低減することが可能とな
るだけであり、しかもＩＰＳ（In Pla neSwitching）モ
ードのＴＦＴアクティブマトリクス型液晶表示装置につ
いて主として説明されているだけである。ゲート電極と
画素電極とを立体的にオーバーラップさせ、開口率を高
めたＴＦＴ基板の製造工程において、ＴＦＴ素子部を形
成する工程以外でさらにフォトマスクの使用数を低減す
る可能性については示されていない。
【００２５】本発明の目的は、ＴＦＴアクティブマトリ
クス基板などの製造工程で用いるフォトマスクの使用数
を低減することができる液晶用マトリクス基板の製造方
法を提供することである。
クス基板などの製造工程で用いるフォトマスクの使用数
を低減することができる液晶用マトリクス基板の製造方
法を提供することである。
【００２６】
【課題を解決するための手段】本発明は、複数の液晶セ
ルを形成するためのマトリクス回路が電気絶縁性基板上
に形成される液晶用マトリクス基板において、マトリク
ス回路上を平坦に覆う電気絶縁性合成樹脂膜であって、
画素電極形成領域の一部の領域にマトリクス回路まで貫
通して形成されたコンタクトホールと、該コンタクトホ
ール領域を除く画素電極形成領域に形成された凹所とを
有する電気絶縁膜と、前記凹所およびコンタクトホール
内表面部分を覆う導電膜と、前記導電膜で覆われた凹所
およびコンタクトホールを埋めて平坦化する平坦化膜と
を含んで構成されることを特徴とする液晶用マトリクス
基板である。
ルを形成するためのマトリクス回路が電気絶縁性基板上
に形成される液晶用マトリクス基板において、マトリク
ス回路上を平坦に覆う電気絶縁性合成樹脂膜であって、
画素電極形成領域の一部の領域にマトリクス回路まで貫
通して形成されたコンタクトホールと、該コンタクトホ
ール領域を除く画素電極形成領域に形成された凹所とを
有する電気絶縁膜と、前記凹所およびコンタクトホール
内表面部分を覆う導電膜と、前記導電膜で覆われた凹所
およびコンタクトホールを埋めて平坦化する平坦化膜と
を含んで構成されることを特徴とする液晶用マトリクス
基板である。
【００２７】本発明に従えば、液晶用マトリクス基板
は、複数の液晶セルを形成するためのマトリクス回路が
電気絶縁性基板上に形成され、マトリクス回路上を平坦
に覆う電気絶縁膜に、画素電極形成領域の凹所と、その
凹所の一部の領域にマトリクス回路まで貫通するコンタ
クトホールとを有し、凹所およびコンタクトホールの内
表面部分を画素電極となる導電膜が覆っているので、画
素電極とマトリクス回路とが電気絶縁膜で立体的に分離
して、マトリクス回路と画素電極とがオーバーラップし
た開口率の高い液晶用マトリクス基板を得ることができ
る。また、電気絶縁膜の画素電極形成領域に形成された
凹所およびコンタクトホールは、画素電極である導電膜
で覆われ、平坦化膜によって平坦化されているので、そ
の画素電極の形成に際しては、電気絶縁膜の凸部領域が
露出するまで全面エッチングすることによって、フォト
マスクを用いることなく、フォトマスクの使用数を低減
することができる。
は、複数の液晶セルを形成するためのマトリクス回路が
電気絶縁性基板上に形成され、マトリクス回路上を平坦
に覆う電気絶縁膜に、画素電極形成領域の凹所と、その
凹所の一部の領域にマトリクス回路まで貫通するコンタ
クトホールとを有し、凹所およびコンタクトホールの内
表面部分を画素電極となる導電膜が覆っているので、画
素電極とマトリクス回路とが電気絶縁膜で立体的に分離
して、マトリクス回路と画素電極とがオーバーラップし
た開口率の高い液晶用マトリクス基板を得ることができ
る。また、電気絶縁膜の画素電極形成領域に形成された
凹所およびコンタクトホールは、画素電極である導電膜
で覆われ、平坦化膜によって平坦化されているので、そ
の画素電極の形成に際しては、電気絶縁膜の凸部領域が
露出するまで全面エッチングすることによって、フォト
マスクを用いることなく、フォトマスクの使用数を低減
することができる。
【００２８】また本発明は、複数の液晶セルを形成する
ためのマトリクス回路が電気絶縁性基板上に形成される
液晶用マトリクス基板の製造方法において、電気絶縁性
基板上にマトリクス回路を形成する工程と、マトリクス
回路上に電気絶縁性合成樹脂材料を塗布して表面が平坦
な電気絶縁膜を形成する工程と、電気絶縁膜の表面にレ
ジスト層を形成し、レジスト層に、予め定めるコンタク
トホール領域は残らず、該コンタクトホール領域を除く
画素電極形成領域は薄く残り、これら以外の領域は厚く
残るように、露光量を調整したマスクでハーフトーン露
光を施す工程と、エッチングによりコンタクトホール領
域にマトリクス回路に達する貫通孔を形成する工程と、
該貫通孔の領域を除く画素電極形成領域の電気絶縁膜が
露出するまでアッシングする工程と、電気絶縁膜の表面
を覆う透明導電膜を形成する工程と、透明導電膜上に平
坦化膜を形成する工程と、画素電極形成領域以外の凸部
領域の電気絶縁膜が露出するまで全面エッチングする工
程とを含むことを特徴とする液晶用マトリクス基板の製
造方法である。
ためのマトリクス回路が電気絶縁性基板上に形成される
液晶用マトリクス基板の製造方法において、電気絶縁性
基板上にマトリクス回路を形成する工程と、マトリクス
回路上に電気絶縁性合成樹脂材料を塗布して表面が平坦
な電気絶縁膜を形成する工程と、電気絶縁膜の表面にレ
ジスト層を形成し、レジスト層に、予め定めるコンタク
トホール領域は残らず、該コンタクトホール領域を除く
画素電極形成領域は薄く残り、これら以外の領域は厚く
残るように、露光量を調整したマスクでハーフトーン露
光を施す工程と、エッチングによりコンタクトホール領
域にマトリクス回路に達する貫通孔を形成する工程と、
該貫通孔の領域を除く画素電極形成領域の電気絶縁膜が
露出するまでアッシングする工程と、電気絶縁膜の表面
を覆う透明導電膜を形成する工程と、透明導電膜上に平
坦化膜を形成する工程と、画素電極形成領域以外の凸部
領域の電気絶縁膜が露出するまで全面エッチングする工
程とを含むことを特徴とする液晶用マトリクス基板の製
造方法である。
【００２９】本発明に従えば、複数の液晶セルを形成す
るためのマトリクス回路が電気絶縁性基板上に形成され
る液晶用マトリクス基板は、電気絶縁性基板上へのマト
リクス回路の形成、電気絶縁膜の形成、ハーフトーン露
光を用いたコンタクトホールおよび画素電極領域（凹
所）の形成、透明導電膜の形成、平坦化膜の形成および
エッチバック処理を順次行って製造する。コンタクトホ
ールおよび画素電極領域（凹所）の形成は、露光量を調
整したマスクを使用したハーフトーン露光を用いてレジ
スト層の硬化度合いを変えることにより、1回の露光／
現像工程によって層厚の異なるレジストパターンを形成
して行う。コンタクトホール領域でレジスト層が除去さ
れている第１のレジストパターンを用いて電気絶縁膜を
パターニングすることにより、コンタクトホール領域の
電気絶縁膜にマトリクス回路に達する貫通孔を形成す
る。アッシングにより第１のレジストパターンの層厚を
全体的に減少させることで画素電極形成領域からレジス
ト層を除去して第２のレジストパターンを形成し、その
第２のレジストパターンを用いて電気絶縁膜をパターニ
ングすることにより、画素電極領域（凹所）を形成す
る。残存するレジスト層を全て除去し、画素電極領域
(凹所)およびコンタクトホール内表面部分を透明導電材
で覆うように透明導電膜を形成し、その上に平坦化膜を
積層した後、電気絶縁膜の凸部領域が表面に露出するま
でエッチバック処理を行うことにより、電気絶縁膜の表
面からコンタクトホールを介してマトリクス回路に導通
する画素電極を形成する。
るためのマトリクス回路が電気絶縁性基板上に形成され
る液晶用マトリクス基板は、電気絶縁性基板上へのマト
リクス回路の形成、電気絶縁膜の形成、ハーフトーン露
光を用いたコンタクトホールおよび画素電極領域（凹
所）の形成、透明導電膜の形成、平坦化膜の形成および
エッチバック処理を順次行って製造する。コンタクトホ
ールおよび画素電極領域（凹所）の形成は、露光量を調
整したマスクを使用したハーフトーン露光を用いてレジ
スト層の硬化度合いを変えることにより、1回の露光／
現像工程によって層厚の異なるレジストパターンを形成
して行う。コンタクトホール領域でレジスト層が除去さ
れている第１のレジストパターンを用いて電気絶縁膜を
パターニングすることにより、コンタクトホール領域の
電気絶縁膜にマトリクス回路に達する貫通孔を形成す
る。アッシングにより第１のレジストパターンの層厚を
全体的に減少させることで画素電極形成領域からレジス
ト層を除去して第２のレジストパターンを形成し、その
第２のレジストパターンを用いて電気絶縁膜をパターニ
ングすることにより、画素電極領域（凹所）を形成す
る。残存するレジスト層を全て除去し、画素電極領域
(凹所)およびコンタクトホール内表面部分を透明導電材
で覆うように透明導電膜を形成し、その上に平坦化膜を
積層した後、電気絶縁膜の凸部領域が表面に露出するま
でエッチバック処理を行うことにより、電気絶縁膜の表
面からコンタクトホールを介してマトリクス回路に導通
する画素電極を形成する。
【００３０】このようにして、ハーフトーン露光を利用
することにより、電気絶縁膜に１回の露光／現像工程で
コンタクトホールおよび画素電極領域（凹所）を形成す
ることができる。また、コンタクトホールおよび画素電
極領域（凹所）を形成した電気絶縁膜に、画素電極領域
(凹所)およびコンタクトホール内表面部分を透明導電材
で覆うように透明導電膜を形成し、その上に平坦化膜を
積層した後、電気絶縁膜の凸部領域が表面に露出するま
でエッチバック処理を行うことにより、画素電極をパタ
ーニングすることができる。したがって、コンタクトホ
ール加工と画素電極パターニングとを１枚のフォトマス
クで行うことが可能となるため、フォトマスクの使用数
を削減することができる。
することにより、電気絶縁膜に１回の露光／現像工程で
コンタクトホールおよび画素電極領域（凹所）を形成す
ることができる。また、コンタクトホールおよび画素電
極領域（凹所）を形成した電気絶縁膜に、画素電極領域
(凹所)およびコンタクトホール内表面部分を透明導電材
で覆うように透明導電膜を形成し、その上に平坦化膜を
積層した後、電気絶縁膜の凸部領域が表面に露出するま
でエッチバック処理を行うことにより、画素電極をパタ
ーニングすることができる。したがって、コンタクトホ
ール加工と画素電極パターニングとを１枚のフォトマス
クで行うことが可能となるため、フォトマスクの使用数
を削減することができる。
【００３１】また本発明は、前記マトリクス回路が、複
数の薄膜トランジスタを含むＴＦＴアクティブマトリク
ス回路であり、該ＴＦＴアクティブマトリクス回路の製
造工程は、前記電気絶縁性基板上にゲート電極材料を成
膜する工程と、ゲート電極膜をパターニングする工程
と、ゲート絶縁膜、第１の半導体層、第２の半導体層、
金属層を順次積層する工程と、金属層の表面にレジスト
層を形成し、レジスト層に露光量を調整したマスクでハ
ーフトーン露光を施す工程と、第１の半導体層および第
２の半導体層を島状に形成する工程と、金属層をソース
・ドレイン電極に分離パターニングし、チャネルエッチ
ングを行う工程と、ソース・ドレイン電極およびチャネ
ルを覆うパッシベーション膜を形成する工程とを含むこ
とを特徴とする。
数の薄膜トランジスタを含むＴＦＴアクティブマトリク
ス回路であり、該ＴＦＴアクティブマトリクス回路の製
造工程は、前記電気絶縁性基板上にゲート電極材料を成
膜する工程と、ゲート電極膜をパターニングする工程
と、ゲート絶縁膜、第１の半導体層、第２の半導体層、
金属層を順次積層する工程と、金属層の表面にレジスト
層を形成し、レジスト層に露光量を調整したマスクでハ
ーフトーン露光を施す工程と、第１の半導体層および第
２の半導体層を島状に形成する工程と、金属層をソース
・ドレイン電極に分離パターニングし、チャネルエッチ
ングを行う工程と、ソース・ドレイン電極およびチャネ
ルを覆うパッシベーション膜を形成する工程とを含むこ
とを特徴とする。
【００３２】本発明に従えば、複数の薄膜トランジスタ
を含むＴＦＴアクティブマトリクス回路は、ゲート電極
膜のパターニング、絶縁膜、２つの半導体層および金属
層の積層、ハーフトーン露光、島状パターニング、分離
エッチングおよびパッシベーション膜の形成を順次行っ
て製造する。ゲート電極膜のパターニングでは、電気絶
縁性基板上にゲート電極材料で成膜し、パターニングす
る。その上に、ゲート絶縁膜、第１の半導体層、第２の
半導体層、ソース・ドレイン電極となる金属層を順次積
層する。金属層の表面にレジスト層を形成し、露光量を
調整したマスクでハーフトーン露光を施し、第１の半導
体層および第２の半導体層を島状に形成し、ソース・ド
レイン電極の分離パターニングおよびチャネルエッチン
グを行い、これらをパッシベーション膜で成膜して覆
う。このように、ＴＦＴアクティブマトリクス回路の製
造の際には、ゲート電極膜をパターニングする工程と、
ハーフトーン露光により島状形成して分離エッチングす
る工程の２つの工程でそれぞれフォトマスクを使用し、
ゲート電極とオーバーラップさせる画素電極の形成の際
にさらに１枚のフォトマスクを使用する。したがって、
全部で３枚のフォトマスクを使用するだけで、画素電極
とゲート電極とを立体的にオーバーラップさせて高開口
率を得ることができるＴＦＴアクティブマトリクス基板
を製造することができる。
を含むＴＦＴアクティブマトリクス回路は、ゲート電極
膜のパターニング、絶縁膜、２つの半導体層および金属
層の積層、ハーフトーン露光、島状パターニング、分離
エッチングおよびパッシベーション膜の形成を順次行っ
て製造する。ゲート電極膜のパターニングでは、電気絶
縁性基板上にゲート電極材料で成膜し、パターニングす
る。その上に、ゲート絶縁膜、第１の半導体層、第２の
半導体層、ソース・ドレイン電極となる金属層を順次積
層する。金属層の表面にレジスト層を形成し、露光量を
調整したマスクでハーフトーン露光を施し、第１の半導
体層および第２の半導体層を島状に形成し、ソース・ド
レイン電極の分離パターニングおよびチャネルエッチン
グを行い、これらをパッシベーション膜で成膜して覆
う。このように、ＴＦＴアクティブマトリクス回路の製
造の際には、ゲート電極膜をパターニングする工程と、
ハーフトーン露光により島状形成して分離エッチングす
る工程の２つの工程でそれぞれフォトマスクを使用し、
ゲート電極とオーバーラップさせる画素電極の形成の際
にさらに１枚のフォトマスクを使用する。したがって、
全部で３枚のフォトマスクを使用するだけで、画素電極
とゲート電極とを立体的にオーバーラップさせて高開口
率を得ることができるＴＦＴアクティブマトリクス基板
を製造することができる。
【００３３】また本発明は、前記第１の半導体層にチャ
ネル領域が形成され、第２の半導体層がオーミックコン
タクト層として形成されることを特徴とする。
ネル領域が形成され、第２の半導体層がオーミックコン
タクト層として形成されることを特徴とする。
【００３４】本発明に従えば、第１の半導体層にチャネ
ル領域が形成され、金属膜に接触する側の第２の半導体
層が、たとえばｎ+−Ｓｉ膜で構成されてオーミックコ
ンタクト層として形成されるので、良好なオーミックコ
ンタクトを得ることができる。
ル領域が形成され、金属膜に接触する側の第２の半導体
層が、たとえばｎ+−Ｓｉ膜で構成されてオーミックコ
ンタクト層として形成されるので、良好なオーミックコ
ンタクトを得ることができる。
【００３５】また本発明は、前記電気絶縁性合成樹脂材
料として、感光性アクリル系樹脂を使用することを特徴
とする。
料として、感光性アクリル系樹脂を使用することを特徴
とする。
【００３６】本発明に従えば、電気絶縁性合成樹脂材料
として感光性アクリル系樹脂を用いてマトリクス基板の
表面に平坦な電気絶縁膜を形成し、レジスト層を用いる
ことなく直接感光性アクリル系樹脂をハーフトーン露光
することにより、電気絶縁膜にコンタクトホールおよび
画素電極領域（凹所）を形成することができる。したが
って、アクティブマトリクス基板の製造プロセスをより
簡素化することができる。
として感光性アクリル系樹脂を用いてマトリクス基板の
表面に平坦な電気絶縁膜を形成し、レジスト層を用いる
ことなく直接感光性アクリル系樹脂をハーフトーン露光
することにより、電気絶縁膜にコンタクトホールおよび
画素電極領域（凹所）を形成することができる。したが
って、アクティブマトリクス基板の製造プロセスをより
簡素化することができる。
【００３７】
【発明の実施の形態】図１〜図６の（ａ）から（ｓ）
に、本発明の実施の一形態としての高開口率アクティブ
マトリクス基板の概略的な構成とその製造方法の概要を
示す。本実施形態においても、図９〜図１４と同様に、
ゲート電極とソース電極とが交差するＧ−Ｓ交差部、Ｔ
ＦＴ素子部、画素部および端子部を並べた模式的な断面
構成で示す。
に、本発明の実施の一形態としての高開口率アクティブ
マトリクス基板の概略的な構成とその製造方法の概要を
示す。本実施形態においても、図９〜図１４と同様に、
ゲート電極とソース電極とが交差するＧ−Ｓ交差部、Ｔ
ＦＴ素子部、画素部および端子部を並べた模式的な断面
構成で示す。
【００３８】図１（ａ）は、ガラス基板１上にゲート電
極膜２を成膜した状態を示す断面図である。ゲート電極
膜２は、一例として、スパッタリング法などによって、
クロム，アルミニウム，タンタルなどの金属膜として形
成する。
極膜２を成膜した状態を示す断面図である。ゲート電極
膜２は、一例として、スパッタリング法などによって、
クロム，アルミニウム，タンタルなどの金属膜として形
成する。
【００３９】図１（ｂ）は、ゲート電極膜２上にフォト
レジストを塗布した後、１枚目のフォトマスクを用い
て、レジストパターン３を形成した状態を示す。
レジストを塗布した後、１枚目のフォトマスクを用い
て、レジストパターン３を形成した状態を示す。
【００４０】図１（ｃ）は、レジストパターン３を用い
たエッチングにより、ゲート電極膜２をパターニングし
た状態を示す。
たエッチングにより、ゲート電極膜２をパターニングし
た状態を示す。
【００４１】図２（ｄ）は、ゲート絶縁膜４，第１半導
体層５および第２半導体層６の３層を連続積層成膜した
後、さらにソース・ドレイン電極膜７をプラズマＣＶＤ
法やスパッタリング法などで連続して積層成膜した状態
を示す。ゲート絶縁膜４は、たとえば窒化シリコン（Ｓ
ｉＮx）膜などで形成する。第１半導体層５は、アモル
ファスシリコン（ａ−Ｓｉ）膜で形成する。第１半導体
層５はチャネル領域となる。第２半導体層６は、ｎ型不
純物を高濃度にドープしたシリコン（ｎ+−Ｓｉ）膜で
形成する。金属膜に接触する側の第２半導体層６をｎ+
−Ｓｉ膜で形成することで、第２半導体層６はオーミッ
クコンタクト層となる。したがって、第２半導体層６と
ソース・ドレイン電極膜７は良好なオーミックコンタク
トを得ることができる。ソース・ドレイン電極膜７は、
クロム，アルミニウム，タンタルなどの金属膜で形成す
る。
体層５および第２半導体層６の３層を連続積層成膜した
後、さらにソース・ドレイン電極膜７をプラズマＣＶＤ
法やスパッタリング法などで連続して積層成膜した状態
を示す。ゲート絶縁膜４は、たとえば窒化シリコン（Ｓ
ｉＮx）膜などで形成する。第１半導体層５は、アモル
ファスシリコン（ａ−Ｓｉ）膜で形成する。第１半導体
層５はチャネル領域となる。第２半導体層６は、ｎ型不
純物を高濃度にドープしたシリコン（ｎ+−Ｓｉ）膜で
形成する。金属膜に接触する側の第２半導体層６をｎ+
−Ｓｉ膜で形成することで、第２半導体層６はオーミッ
クコンタクト層となる。したがって、第２半導体層６と
ソース・ドレイン電極膜７は良好なオーミックコンタク
トを得ることができる。ソース・ドレイン電極膜７は、
クロム，アルミニウム，タンタルなどの金属膜で形成す
る。
【００４２】図２（ｅ）は、全面にフォトレジストを塗
布した後、２枚目のフォトマスクとしてスリットマスク
などを用いて露光量を調整し、ハーフトーン露光を行
い、１回のレジスト塗布で複数段階の厚さを有するレジ
ストパターン８を形成した状態を示す。レジストパター
ン８は、画素部および端子部には形成しない。ＴＦＴ素
子部のチャネル部５ａに相当する部分は薄肉部８ａとし
て形成する。その他の部分は厚く形成する。すなわち、
その他の部分は所定の厚みである第１の厚み以上で形成
し、薄肉部８ａは第１の厚みより薄い第２の厚みとして
形成する。
布した後、２枚目のフォトマスクとしてスリットマスク
などを用いて露光量を調整し、ハーフトーン露光を行
い、１回のレジスト塗布で複数段階の厚さを有するレジ
ストパターン８を形成した状態を示す。レジストパター
ン８は、画素部および端子部には形成しない。ＴＦＴ素
子部のチャネル部５ａに相当する部分は薄肉部８ａとし
て形成する。その他の部分は厚く形成する。すなわち、
その他の部分は所定の厚みである第１の厚み以上で形成
し、薄肉部８ａは第１の厚みより薄い第２の厚みとして
形成する。
【００４３】図２（ｆ）は、レジストパターン８に覆わ
れていない部分の第１半導体層５および第２半導体層６
の２層と、ソース・ドレイン電極膜７とをエッチングに
より全て除去した状態を示す。
れていない部分の第１半導体層５および第２半導体層６
の２層と、ソース・ドレイン電極膜７とをエッチングに
より全て除去した状態を示す。
【００４４】図３（ｇ）は、図２（ｆ）において残存し
ているレジストパターン８の全体の厚みをアッシングに
より減少させることで、薄肉部８ａに対応するチャネル
部５ａの位置でソース・ドレイン電極膜７の表面を露出
させた状態を示す。
ているレジストパターン８の全体の厚みをアッシングに
より減少させることで、薄肉部８ａに対応するチャネル
部５ａの位置でソース・ドレイン電極膜７の表面を露出
させた状態を示す。
【００４５】図３（ｈ）は、残存するレジストパターン
８を利用して、ソース・ドレイン電極分離およびチャネ
ルエッチングを行った状態を示す。チャネル部５ａで
は、第１半導体層５の厚みが調整され、第２半導体層６
およびソース・ドレイン電極膜７は消失する。
８を利用して、ソース・ドレイン電極分離およびチャネ
ルエッチングを行った状態を示す。チャネル部５ａで
は、第１半導体層５の厚みが調整され、第２半導体層６
およびソース・ドレイン電極膜７は消失する。
【００４６】図３（ｉ）は、レジストパターン８を除去
した状態を示す。図４（ｊ）は、基板の全面にパッシベ
ーション膜９を形成した状態を示す。パッシベーション
膜９は、窒化シリコン（ＳｉＮx）などによる保護膜で
あり、スパッタリング法などによって形成する。
した状態を示す。図４（ｊ）は、基板の全面にパッシベ
ーション膜９を形成した状態を示す。パッシベーション
膜９は、窒化シリコン（ＳｉＮx）などによる保護膜で
あり、スパッタリング法などによって形成する。
【００４７】図４（ｋ）は、パッシベーション膜９の上
にアクリル系樹脂を塗布した後、表面を平坦化し、電気
絶縁膜であるアクリル系樹脂膜１０を形成した状態を示
す。
にアクリル系樹脂を塗布した後、表面を平坦化し、電気
絶縁膜であるアクリル系樹脂膜１０を形成した状態を示
す。
【００４８】図４（ｌ）は、アクリル系樹脂膜１０を、
８０〜１００℃の温度でプリベークした後、さらにその
上部全面にフォトレジストを塗布して、フォトレジスト
層１１を形成した状態を示す。
８０〜１００℃の温度でプリベークした後、さらにその
上部全面にフォトレジストを塗布して、フォトレジスト
層１１を形成した状態を示す。
【００４９】図５（ｍ）は、３枚目のフォトマスクとし
てスリットマスクなどを用いて露光量を調整し、フォト
レジスト層１１のハーフトーン露光を行い、１回のレジ
スト塗布で２種類の厚さを有する第１のレジストパター
ンを形成した状態を示す。フォトレジスト層１１は、多
段階の露光によって、画素電極が形成される領域に対応
する凹所１１ａで部分的に硬化し、コンタクトホール位
置１１ｂで未硬化となり、残余の部分で硬化する。フォ
トレジスト層１１を現像すると、コンタクトホール位置
１１ｂではフォトレジスト層１１が消失し、凹所１１ａ
では厚みが残余の部分よりも薄くなる。
てスリットマスクなどを用いて露光量を調整し、フォト
レジスト層１１のハーフトーン露光を行い、１回のレジ
スト塗布で２種類の厚さを有する第１のレジストパター
ンを形成した状態を示す。フォトレジスト層１１は、多
段階の露光によって、画素電極が形成される領域に対応
する凹所１１ａで部分的に硬化し、コンタクトホール位
置１１ｂで未硬化となり、残余の部分で硬化する。フォ
トレジスト層１１を現像すると、コンタクトホール位置
１１ｂではフォトレジスト層１１が消失し、凹所１１ａ
では厚みが残余の部分よりも薄くなる。
【００５０】図５（ｎ）は、フォトレジスト層１１の第
１のレジストパターンをマスクとしてアクリル系樹脂膜
１０をエッチングし、アクリル系樹脂膜１０の表面から
ドレイン電極部分までの貫通孔であるコンタクトホール
１０ｂを形成した状態を示す。このとき同時に、端子部
ではゲート配線および図示しないソース配線に到達する
端子取出し孔であるコンタクトホール１０ｃが形成され
る。
１のレジストパターンをマスクとしてアクリル系樹脂膜
１０をエッチングし、アクリル系樹脂膜１０の表面から
ドレイン電極部分までの貫通孔であるコンタクトホール
１０ｂを形成した状態を示す。このとき同時に、端子部
ではゲート配線および図示しないソース配線に到達する
端子取出し孔であるコンタクトホール１０ｃが形成され
る。
【００５１】図５（ｏ）は、アクリル系樹脂膜１０をマ
スクとしてエッチングを行い、パッシベーション膜９を
除去し、コンタクトホール１０ｂの位置において、ソー
ス・ドレイン電極膜７を露出させた状態を示す。このと
き同時に、端子部ではパッシベーション膜９およびゲー
ト絶縁膜４などが除去され、ゲート電極膜２および図示
しないソース電極膜が露出する。
スクとしてエッチングを行い、パッシベーション膜９を
除去し、コンタクトホール１０ｂの位置において、ソー
ス・ドレイン電極膜７を露出させた状態を示す。このと
き同時に、端子部ではパッシベーション膜９およびゲー
ト絶縁膜４などが除去され、ゲート電極膜２および図示
しないソース電極膜が露出する。
【００５２】図６（ｐ）は、アッシングにより、図５
（ｏ）に示すフォトレジスト層１１の全体的な厚さを減
少させた状態を示す。凹所１１ａでもフォトレジスト層
１１が消失する。この段階でフォトレジスト層１１は、
画素電極形成領域以外に残存する第２のレジストパター
ンに変化する。
（ｏ）に示すフォトレジスト層１１の全体的な厚さを減
少させた状態を示す。凹所１１ａでもフォトレジスト層
１１が消失する。この段階でフォトレジスト層１１は、
画素電極形成領域以外に残存する第２のレジストパター
ンに変化する。
【００５３】図６（ｑ）は、該第２のレジストパターン
をマスクとしてアクリル系樹脂膜１０をエッチングした
後、残存するフォトレジスト層１１を除去した状態を示
す。画素電極形成領域では凹所１０ａと、ドレイン電極
部分まで貫通するコンタクトホール１０ｂが形成され、
端子部ではゲート配線および図示しないソース配線に到
達するコンタクトホール１０ｃが形成されたアクリル系
樹脂膜１０が得られる。
をマスクとしてアクリル系樹脂膜１０をエッチングした
後、残存するフォトレジスト層１１を除去した状態を示
す。画素電極形成領域では凹所１０ａと、ドレイン電極
部分まで貫通するコンタクトホール１０ｂが形成され、
端子部ではゲート配線および図示しないソース配線に到
達するコンタクトホール１０ｃが形成されたアクリル系
樹脂膜１０が得られる。
【００５４】図６（ｒ）は、凹凸部が形成されたアクリ
ル系樹脂膜１０の全面にスパッタリング法などにより透
明導電膜１２を形成した後、その上に平坦化膜１３を積
層した状態を示す。
ル系樹脂膜１０の全面にスパッタリング法などにより透
明導電膜１２を形成した後、その上に平坦化膜１３を積
層した状態を示す。
【００５５】図６（ｓ）は、平坦化膜１３をアクリル系
樹脂膜１０の凸部が表面に露出するまでエッチバック加
工した状態を示す。各端子部と各画素電極とが分断さ
れ、画素電極１２ａ、および画素電極１２ａとドレイン
電極とを電気的に接続するコンタクトホール通電部１２
ｂが形成される。なお、画素電極１２ａおよびコンタク
トホール通電部１２ｂなどを形成する透明導電膜１２
は、酸化インジウム錫（ＩＴＯ）や酸化錫（ＳｎＯ2）
などによって形成することができる。
樹脂膜１０の凸部が表面に露出するまでエッチバック加
工した状態を示す。各端子部と各画素電極とが分断さ
れ、画素電極１２ａ、および画素電極１２ａとドレイン
電極とを電気的に接続するコンタクトホール通電部１２
ｂが形成される。なお、画素電極１２ａおよびコンタク
トホール通電部１２ｂなどを形成する透明導電膜１２
は、酸化インジウム錫（ＩＴＯ）や酸化錫（ＳｎＯ2）
などによって形成することができる。
【００５６】以上のように、本実施形態の高開口率アク
ティブマトリクス基板１４の製造工程では、（ｂ），
（ｅ）および（ｍ）の３つの工程でフォトマスクを使用
しているので、合計３枚のフォトマスクでＴＦＴアレイ
基板を製造することが可能となる。すなわち、ゲート電
極膜２と、画素電極１２ａとなる透明導電膜１２とを立
体的にオーバーラップさせる構造を有し、高開口率で高
輝度を実現することができるＴＦＴアレイ基板を、従来
の製造プロセスに比べて非常に少ないマスク枚数である
３枚のフォトマスクで製造することが可能となる。
ティブマトリクス基板１４の製造工程では、（ｂ），
（ｅ）および（ｍ）の３つの工程でフォトマスクを使用
しているので、合計３枚のフォトマスクでＴＦＴアレイ
基板を製造することが可能となる。すなわち、ゲート電
極膜２と、画素電極１２ａとなる透明導電膜１２とを立
体的にオーバーラップさせる構造を有し、高開口率で高
輝度を実現することができるＴＦＴアレイ基板を、従来
の製造プロセスに比べて非常に少ないマスク枚数である
３枚のフォトマスクで製造することが可能となる。
【００５７】なお、本実施形態ではパッシベーション膜
９上の電気絶縁性合成樹脂材料としてアクリル系樹脂を
用いたが、アクリル系樹脂の代わりに感光性アクリル系
樹脂を用いることができる。感光性アクリル系樹脂を用
いた場合、フォトレジストを用いることなく直接ハーフ
トーン露光することによりアクリル系樹脂膜１０の凹凸
パターニング加工を行うことが可能である。すなわち、
前記図４（ｌ）から図６（ｐ）に示した工程を省略する
ことができる。したがって、高開口率アクティブマトリ
クス基板１４の製造プロセスをさらに簡素化することが
できる。
９上の電気絶縁性合成樹脂材料としてアクリル系樹脂を
用いたが、アクリル系樹脂の代わりに感光性アクリル系
樹脂を用いることができる。感光性アクリル系樹脂を用
いた場合、フォトレジストを用いることなく直接ハーフ
トーン露光することによりアクリル系樹脂膜１０の凹凸
パターニング加工を行うことが可能である。すなわち、
前記図４（ｌ）から図６（ｐ）に示した工程を省略する
ことができる。したがって、高開口率アクティブマトリ
クス基板１４の製造プロセスをさらに簡素化することが
できる。
【００５８】図７は、本実施形態で高開口率アクティブ
マトリクス基板１４を製造する際に、２枚目および３枚
目のフォトマスクとして用いるハーフトーン露光が可能
なマスク１５の基本的な構成を示す断面図である。マス
ク１５は、透過部１５Ａ、遮光部１５Ｂおよびメッシュ
部１５Ｃを備える。一般のフォトマスクでは、透過部１
５Ａのように、光の透過量が１００％を目標に形成する
部分と、遮光部１５Ｂのように、光の透過量が０％を目
標に形成する部分とを備える。本実施形態に用いるマス
ク１５ではさらに、光の透過量が透過部１５Ａと遮光部
１５Ｂとの中間となるメッシュ部１５Ｃを形成する。た
とえばメッシュ部１５Ｃは、使用する光の分解能よりも
間隔が小さいメッシュパターンやスリットパターンを用
いて形成する。マスク１５を用いて露光すると、マスク
１５の各部分の透過光量の違いによって、レジスト厚み
が変化する。たとえばポジ型のレジストを使用すると、
透過部１５Ａに対応する部分ではレジスト厚みが零で、
遮光部１５Ｂに対応する部分ではレジスト厚みが最大
で、メッシュ部１５Ｃに対応する部分では透過光量に比
例したレジスト厚みとなるレジストパターン１６を得る
ことができる。
マトリクス基板１４を製造する際に、２枚目および３枚
目のフォトマスクとして用いるハーフトーン露光が可能
なマスク１５の基本的な構成を示す断面図である。マス
ク１５は、透過部１５Ａ、遮光部１５Ｂおよびメッシュ
部１５Ｃを備える。一般のフォトマスクでは、透過部１
５Ａのように、光の透過量が１００％を目標に形成する
部分と、遮光部１５Ｂのように、光の透過量が０％を目
標に形成する部分とを備える。本実施形態に用いるマス
ク１５ではさらに、光の透過量が透過部１５Ａと遮光部
１５Ｂとの中間となるメッシュ部１５Ｃを形成する。た
とえばメッシュ部１５Ｃは、使用する光の分解能よりも
間隔が小さいメッシュパターンやスリットパターンを用
いて形成する。マスク１５を用いて露光すると、マスク
１５の各部分の透過光量の違いによって、レジスト厚み
が変化する。たとえばポジ型のレジストを使用すると、
透過部１５Ａに対応する部分ではレジスト厚みが零で、
遮光部１５Ｂに対応する部分ではレジスト厚みが最大
で、メッシュ部１５Ｃに対応する部分では透過光量に比
例したレジスト厚みとなるレジストパターン１６を得る
ことができる。
【００５９】本実施形態に示す高開口率アクティブマト
リクス基板１４の製造においては、図７に示すようなフ
ォトマスク１５を、図２（ｅ）および図５（ｍ）に示
す、レジストパターン８およびフォトレジスト層１１の
厚さをそれぞれ２段階に変えて硬化させる、２段階のパ
ターニングを行う際に用いる。このハーフトーン露光を
用いることでより簡単に画素電極を形成することができ
る。このような画素電極形成の考え方は、単純マトリク
ス型液晶表示装置用のマトリクス基板の製造にも適用す
ることができる。
リクス基板１４の製造においては、図７に示すようなフ
ォトマスク１５を、図２（ｅ）および図５（ｍ）に示
す、レジストパターン８およびフォトレジスト層１１の
厚さをそれぞれ２段階に変えて硬化させる、２段階のパ
ターニングを行う際に用いる。このハーフトーン露光を
用いることでより簡単に画素電極を形成することができ
る。このような画素電極形成の考え方は、単純マトリク
ス型液晶表示装置用のマトリクス基板の製造にも適用す
ることができる。
【００６０】図８は、図９〜図１４で示した従来の高開
口率アクティブマトリクス基板３４の製造工程において
用いる５枚のフォトマスクの使用状態と、本実施形態に
よる高開口率アクティブマトリクス基板１４の製造工程
において用いる３枚のフォトマスクの使用状態とを対比
して示す図である。本実施形態においても、ゲート電極
膜パターニングの際には、従来と同様の１枚目のフォト
マスクを使用する。従来方式における２枚目のフォトマ
スクによるＴＦＴ素子部の島状パターニングと、３枚目
のフォトマスクによるソース・ドレイン電極分離および
チャネルエッチングとは、本実施形態では、ハーフトー
ン露光を利用して２枚目のフォトマスク１枚で行う。ま
た、画素電極領域を形成する際には、従来方式では、４
枚目のフォトマスクによってコンタクトホール形成のた
めの感光性アクリル系樹脂膜３１のパターニングを行
い、５枚目のフォトマスクによって画素電極膜パターニ
ングを行う。一方、本実施形態では、ハーフトーン露光
を利用して３枚目のフォトマスク1枚でアクリル系樹脂
膜１０のパターニングを行うだけでよい。また本実施形
態では、図５（ｍ）から図６（ｑ）に示すように、３枚
目のフォトマスクを用いてパターニングしたフォトレジ
スト層１１を用いてアクリル系樹脂膜１０をパターニン
グすることで、ドレイン電極に到達するコンタクトホー
ルを形成すると同時に、端子部においてもコンタクトホ
ールを形成することができる。
口率アクティブマトリクス基板３４の製造工程において
用いる５枚のフォトマスクの使用状態と、本実施形態に
よる高開口率アクティブマトリクス基板１４の製造工程
において用いる３枚のフォトマスクの使用状態とを対比
して示す図である。本実施形態においても、ゲート電極
膜パターニングの際には、従来と同様の１枚目のフォト
マスクを使用する。従来方式における２枚目のフォトマ
スクによるＴＦＴ素子部の島状パターニングと、３枚目
のフォトマスクによるソース・ドレイン電極分離および
チャネルエッチングとは、本実施形態では、ハーフトー
ン露光を利用して２枚目のフォトマスク１枚で行う。ま
た、画素電極領域を形成する際には、従来方式では、４
枚目のフォトマスクによってコンタクトホール形成のた
めの感光性アクリル系樹脂膜３１のパターニングを行
い、５枚目のフォトマスクによって画素電極膜パターニ
ングを行う。一方、本実施形態では、ハーフトーン露光
を利用して３枚目のフォトマスク1枚でアクリル系樹脂
膜１０のパターニングを行うだけでよい。また本実施形
態では、図５（ｍ）から図６（ｑ）に示すように、３枚
目のフォトマスクを用いてパターニングしたフォトレジ
スト層１１を用いてアクリル系樹脂膜１０をパターニン
グすることで、ドレイン電極に到達するコンタクトホー
ルを形成すると同時に、端子部においてもコンタクトホ
ールを形成することができる。
【００６１】
【発明の効果】以上のように本発明によれば、露光量を
調整したハーフトーン露光を利用することにより、電気
絶縁膜に１回の露光／現像工程でコンタクトホールおよ
び画素電極領域（凹所）を形成することができる。ま
た、コンタクトホールおよび画素電極領域（凹所）を形
成した電気絶縁膜に、画素電極領域(凹所)およびコンタ
クトホール内表面部分を透明導電材で覆うように透明導
電膜を形成し、その上に平坦化膜を積層した後、電気絶
縁膜の凸部領域が表面に露出するまでエッチバック処理
を行うことにより、画素電極をパターニングすることが
できる。これによって、コンタクトホール加工と画素電
極パターニングとを１枚のフォトマスクで行うことが可
能となるため、フォトマスクの使用数を削減することが
できる。また、ハーフトーン露光を用いることで、ＴＦ
Ｔアクティブマトリクス回路を２枚のフォトマスクで製
造することができるので、画素電極の形成の際を含め
て、全部で３枚のフォトマスクを使用するだけで、画素
電極とゲート電極とを立体的にオーバーラップさせた高
開口率ＴＦＴアクティブマトリクス基板を得ることがで
きる。したがって、液晶表示装置の生産性、製造歩留ま
りの向上およびコストダウンが可能となる液晶用マトリ
クス基板およびその製造方法を提供することができる。
調整したハーフトーン露光を利用することにより、電気
絶縁膜に１回の露光／現像工程でコンタクトホールおよ
び画素電極領域（凹所）を形成することができる。ま
た、コンタクトホールおよび画素電極領域（凹所）を形
成した電気絶縁膜に、画素電極領域(凹所)およびコンタ
クトホール内表面部分を透明導電材で覆うように透明導
電膜を形成し、その上に平坦化膜を積層した後、電気絶
縁膜の凸部領域が表面に露出するまでエッチバック処理
を行うことにより、画素電極をパターニングすることが
できる。これによって、コンタクトホール加工と画素電
極パターニングとを１枚のフォトマスクで行うことが可
能となるため、フォトマスクの使用数を削減することが
できる。また、ハーフトーン露光を用いることで、ＴＦ
Ｔアクティブマトリクス回路を２枚のフォトマスクで製
造することができるので、画素電極の形成の際を含め
て、全部で３枚のフォトマスクを使用するだけで、画素
電極とゲート電極とを立体的にオーバーラップさせた高
開口率ＴＦＴアクティブマトリクス基板を得ることがで
きる。したがって、液晶表示装置の生産性、製造歩留ま
りの向上およびコストダウンが可能となる液晶用マトリ
クス基板およびその製造方法を提供することができる。
【００６２】また本発明によれば、電気絶縁膜として感
光性アクリル系樹脂膜を用いて直接ハーフトーン露光す
ることによって、アクティブマトリクス基板の製造プロ
セスをより簡素化することができる。
光性アクリル系樹脂膜を用いて直接ハーフトーン露光す
ることによって、アクティブマトリクス基板の製造プロ
セスをより簡素化することができる。
【図１】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
【図２】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
【図３】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
【図４】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
【図５】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
【図６】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
【図７】本発明の実施の一形態で用いるハーフトーン露
光用のマスク１５の簡略化した断面形状と、対応する透
過光量および生成されるレジストパターン形状を示す図
である。
光用のマスク１５の簡略化した断面形状と、対応する透
過光量および生成されるレジストパターン形状を示す図
である。
【図８】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造工程で用いるフォトマス
クの使用状態と、従来の高開口率アクティブマトリクス
基板３４の製造工程で用いるフォトマスクの使用状態と
を対比して示す図である。
ィブマトリクス基板１４の製造工程で用いるフォトマス
クの使用状態と、従来の高開口率アクティブマトリクス
基板３４の製造工程で用いるフォトマスクの使用状態と
を対比して示す図である。
【図９】従来の高開口率アクティブマトリクス基板３４
の製造過程を示す簡略化した断面図である。
の製造過程を示す簡略化した断面図である。
【図１０】従来の高開口率アクティブマトリクス基板３
４の製造過程を示す簡略化した断面図である。
４の製造過程を示す簡略化した断面図である。
【図１１】従来の高開口率アクティブマトリクス基板３
４の製造過程を示す簡略化した断面図である。
４の製造過程を示す簡略化した断面図である。
【図１２】従来の高開口率アクティブマトリクス基板３
４の製造過程を示す簡略化した断面図である。
４の製造過程を示す簡略化した断面図である。
【図１３】従来の高開口率アクティブマトリクス基板３
４の製造過程を示す簡略化した断面図である。
４の製造過程を示す簡略化した断面図である。
【図１４】従来の高開口率アクティブマトリクス基板３
４の製造過程を示す簡略化した断面図である。
４の製造過程を示す簡略化した断面図である。
１，２１ ガラス基板 ２，２２ ゲート電極膜 ３，８，１６，２３，２７，２９ レジストパターン ４，２４ ゲート絶縁膜 ５，２５ 第１半導体層 ５ａ チャネル部 ６，２６ 第２半導体層 ７，２８ ソース・ドレイン電極膜 ８ａ 薄肉部 ９，３０ パッシベーション膜 １０ アクリル系樹脂膜 １０ａ，１１ａ 凹所 １０ｂ，１０ｃ コンタクトホール １１ フォトレジスト層 １１ｂ コンタクトホール位置 １２，３２ 透明導電膜 １２ａ 画素電極 １２ｂ コンタクトホール通電部 １３ 平坦化膜 １４，３４ 高開口率アクティブマトリクス基板 １５ マスク １５Ａ 透過部 １５Ｂ 遮光部 １５Ｃ メッシュ部 ３１ 感光性アクリル系樹脂膜
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１２Ｄ 29/786 ６１９Ａ (72)発明者 山本 達志 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 吉良 徹 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2H092 GA17 JA26 JA46 JA47 JB58 MA05 MA08 MA15 MA16 MA17 MA19 MA37 NA19 NA27 2H097 GB00 LA12 5C094 AA42 AA43 AA44 BA03 BA43 CA19 DA14 DA15 DB01 DB04 EA04 EA05 EA07 EB02 FB12 FB15 5F110 AA16 BB01 CC07 DD02 EE03 EE04 EE44 FF03 FF28 FF30 GG02 GG15 GG43 GG45 HK03 HK04 HK09 HK21 HK25 HK33 HK35 HL07 HL14 HL23 NN03 NN24 NN27 NN34 QQ01 QQ19
Claims (5)
- 【請求項１】 複数の液晶セルを形成するためのマトリ
クス回路が電気絶縁性基板上に形成される液晶用マトリ
クス基板において、 マトリクス回路上を平坦に覆う電気絶縁性合成樹脂膜で
あって、画素電極形成領域の一部の領域にマトリクス回
路まで貫通して形成されたコンタクトホールと、該コン
タクトホール領域を除く画素電極形成領域に形成された
凹所とを有する電気絶縁膜と、 前記凹所およびコンタクトホール内表面部分を覆う導電
膜と、 前記導電膜で覆われた凹所およびコンタクトホールを埋
めて平坦化する平坦化膜とを含んで構成されることを特
徴とする液晶用マトリクス基板。 - 【請求項２】 複数の液晶セルを形成するためのマトリ
クス回路が電気絶縁性基板上に形成される液晶用マトリ
クス基板の製造方法において、 電気絶縁性基板上にマトリクス回路を形成する工程と、 マトリクス回路上に電気絶縁性合成樹脂材料を塗布して
表面が平坦な電気絶縁膜を形成する工程と、 電気絶縁膜の表面にレジスト層を形成し、レジスト層
に、予め定めるコンタクトホール領域は残らず、該コン
タクトホール領域を除く画素電極形成領域は薄く残り、
これら以外の領域は厚く残るように、露光量を調整した
マスクでハーフトーン露光を施す工程と、 エッチングによりコンタクトホール領域にマトリクス回
路に達する貫通孔を形成する工程と、 該貫通孔の領域を除く画素電極形成領域の電気絶縁膜が
露出するまでアッシングする工程と、 電気絶縁膜の表面を覆う透明導電膜を形成する工程と、 透明導電膜上に平坦化膜を形成する工程と、 画素電極形成領域以外の凸部領域の電気絶縁膜が露出す
るまで全面エッチングする工程とを含むことを特徴とす
る液晶用マトリクス基板の製造方法。 - 【請求項３】 前記マトリクス回路は、複数の薄膜トラ
ンジスタを含むＴＦＴアクティブマトリクス回路であ
り、 該ＴＦＴアクティブマトリクス回路の製造工程は、 前記電気絶縁性基板上にゲート電極材料を成膜する工程
と、 ゲート電極膜をパターニングする工程と、 ゲート絶縁膜、第１の半導体層、第２の半導体層、金属
層を順次積層する工程と、 金属層の表面にレジスト層を形成し、レジスト層に露光
量を調整したマスクでハーフトーン露光を施す工程と、 第１の半導体層および第２の半導体層を島状に形成する
工程と、 金属層をソース・ドレイン電極に分離パターニングし、
チャネルエッチングを行う工程と、 ソース・ドレイン電極およびチャネルを覆うパッシベー
ション膜を形成する工程とを含むことを特徴とする請求
項２記載の液晶用マトリクス基板の製造方法。 - 【請求項４】 前記第１の半導体層にチャネル領域が形
成され、第２の半導体層がオーミックコンタクト層とし
て形成されることを特徴とする請求項３記載の液晶用マ
トリクス基板の製造方法。 - 【請求項５】 前記電気絶縁性合成樹脂材料として、感
光性アクリル系樹脂を使用することを特徴とする請求項
２〜４のうちのいずれか１つに記載の液晶用マトリクス
基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001151126A JP3696127B2 (ja) | 2001-05-21 | 2001-05-21 | 液晶用マトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001151126A JP3696127B2 (ja) | 2001-05-21 | 2001-05-21 | 液晶用マトリクス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002341382A true JP2002341382A (ja) | 2002-11-27 |
| JP3696127B2 JP3696127B2 (ja) | 2005-09-14 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001151126A Expired - Fee Related JP3696127B2 (ja) | 2001-05-21 | 2001-05-21 | 液晶用マトリクス基板の製造方法 |
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|---|---|
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- 2001-05-21 JP JP2001151126A patent/JP3696127B2/ja not_active Expired - Fee Related
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