JP2002328751A - プロセッサおよびそのリセット制御方法 - Google Patents
プロセッサおよびそのリセット制御方法Info
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Abstract
(57)【要約】
【課題】 停止状態からプロセッサを高速に再起動させ
ること。 【解決手段】 ＰＲＳＴ信号によって第１〜第３の初期
設定領域に対して初期設定処理をおこない、ＨＲＳＴ信
号によって第２および第３の初期設定領域の初期設定処
理をおこない、ＳＲＳＴ信号によって第３の初期設定領
域の初期設定処理をおこなう構成とし、第２のリセット
信号が発生した場合には第１の初期設定領域の初期設定
を省略し、第３のリセット信号が発生した場合には第
１、第２の初期設定領域の初期設定を省略する。初期設
定処理の実行時に、ＰＣビット３１、ＨＣビット３２お
よびＳＣビット３３の各フラグの値を参照し、その値が
リセットされているフラグに対応する初期設定領域に対
して初期設定処理をおこなう。
ること。 【解決手段】 ＰＲＳＴ信号によって第１〜第３の初期
設定領域に対して初期設定処理をおこない、ＨＲＳＴ信
号によって第２および第３の初期設定領域の初期設定処
理をおこない、ＳＲＳＴ信号によって第３の初期設定領
域の初期設定処理をおこなう構成とし、第２のリセット
信号が発生した場合には第１の初期設定領域の初期設定
を省略し、第３のリセット信号が発生した場合には第
１、第２の初期設定領域の初期設定を省略する。初期設
定処理の実行時に、ＰＣビット３１、ＨＣビット３２お
よびＳＣビット３３の各フラグの値を参照し、その値が
リセットされているフラグに対応する初期設定領域に対
して初期設定処理をおこなう。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサおよび
そのリセット制御方法に関し、特に携帯端末、携帯電話
またはデジタルカメラなどに使用されるプロセッサに適
用して好適な技術に関する。
そのリセット制御方法に関し、特に携帯端末、携帯電話
またはデジタルカメラなどに使用されるプロセッサに適
用して好適な技術に関する。
【０００２】
【従来の技術】一般に、プロセッサの中には、リセット
信号によりリセット割り込みを発生し、システムの初期
化プログラムを実行することにより、プロセッサおよび
そのプロセッサにより構成されるシステムの状態を適切
に設定する機構を備えたものがある。
信号によりリセット割り込みを発生し、システムの初期
化プログラムを実行することにより、プロセッサおよび
そのプロセッサにより構成されるシステムの状態を適切
に設定する機構を備えたものがある。
【０００３】上述した機構を備えたプロセッサでは、電
源投入やリセットボタンの押下などに起因して外部から
リセット信号が入力されると、まずプロセッサ内部の記
憶素子を初期化する起動リセット動作が実行される。つ
づいて、プロセッサの内部でリセット割り込みが発生
し、リセットベクタと呼ばれる初期化処理用のプログラ
ムが、プロセッサの外部にバスを介して接続されたＲＯ
Ｍ（リード・オンリー・メモリ）から読み込まれる。こ
の初期化処理用のプログラムの実行によって、プロセッ
サ内部あるいはシステム上に存在する各デバイスの各設
定用レジスタが設定される。このようにして、種々のア
プリケーションプログラムを実行可能な状態に環境が整
えられる。
源投入やリセットボタンの押下などに起因して外部から
リセット信号が入力されると、まずプロセッサ内部の記
憶素子を初期化する起動リセット動作が実行される。つ
づいて、プロセッサの内部でリセット割り込みが発生
し、リセットベクタと呼ばれる初期化処理用のプログラ
ムが、プロセッサの外部にバスを介して接続されたＲＯ
Ｍ（リード・オンリー・メモリ）から読み込まれる。こ
の初期化処理用のプログラムの実行によって、プロセッ
サ内部あるいはシステム上に存在する各デバイスの各設
定用レジスタが設定される。このようにして、種々のア
プリケーションプログラムを実行可能な状態に環境が整
えられる。
【０００４】ところで、プロセッサの低消費電力化を図
るため、一定時間の間、何らかの必要とされる処理がプ
ロセッサに発行されない場合に、プロセッサに供給する
クロックを停止させる機能がある。このような機能を有
するプロセッサでは、クロック停止後にプロセッサの動
作を回復させるため、リセット信号を再度入力するよう
になっているのが一般的である。
るため、一定時間の間、何らかの必要とされる処理がプ
ロセッサに発行されない場合に、プロセッサに供給する
クロックを停止させる機能がある。このような機能を有
するプロセッサでは、クロック停止後にプロセッサの動
作を回復させるため、リセット信号を再度入力するよう
になっているのが一般的である。
【０００５】
【発明が解決しようとする課題】しかしながら、ＲＯＭ
は低速なメモリデバイスであるため、クロックの停止等
によるプロセッサの停止状態からプロセッサを再起動さ
せてすべての初期設定処理を終えるまでに時間がかかる
という問題点がある。特に、頻繁にプロセッサの停止と
リセット信号による再起動がおこなわれるシステムで
は、再起動時にＲＯＭへのアクセスが毎回実行されるこ
とによるシステムの起動待ち時間が増大するという問題
点がある。
は低速なメモリデバイスであるため、クロックの停止等
によるプロセッサの停止状態からプロセッサを再起動さ
せてすべての初期設定処理を終えるまでに時間がかかる
という問題点がある。特に、頻繁にプロセッサの停止と
リセット信号による再起動がおこなわれるシステムで
は、再起動時にＲＯＭへのアクセスが毎回実行されるこ
とによるシステムの起動待ち時間が増大するという問題
点がある。
【０００６】本発明は、上記問題点に鑑みてなされたも
のであって、停止状態からの再起動が高速におこなえる
プロセッサを提供することを目的とする。また、本発明
の他の目的は、停止状態からプロセッサを高速に再起動
させることができるリセット制御方法を提供することで
ある。
のであって、停止状態からの再起動が高速におこなえる
プロセッサを提供することを目的とする。また、本発明
の他の目的は、停止状態からプロセッサを高速に再起動
させることができるリセット制御方法を提供することで
ある。
【０００７】
【課題を解決するための手段】リセット信号によって初
期設定される領域を、たとえばプロセッサとプロセッサ
の外部とのコミュニケーションをおこなうために必須と
なるレジスタ群よりなる第１の初期設定領域と、第１の
初期設定領域のレジスタ群およびプロセッサの内部の命
令の実行に関するレジスタ群の両方を除く第２の初期設
定領域と、プロセッサの内部の命令の実行に関するレジ
スタ群よりなる第３の初期設定領域とに分ける。第１の
初期設定領域は、第１のリセット信号に基づいて初期設
定される領域とする。第２の初期設定領域は、第１のリ
セット信号と第２のリセット信号のどちらかに基づいて
初期設定される領域とする。第３の初期設定領域は、第
１のリセット信号、第２のリセット信号、第３のリセッ
ト信号のどれか一つに基づいて初期設定される領域とす
る。
期設定される領域を、たとえばプロセッサとプロセッサ
の外部とのコミュニケーションをおこなうために必須と
なるレジスタ群よりなる第１の初期設定領域と、第１の
初期設定領域のレジスタ群およびプロセッサの内部の命
令の実行に関するレジスタ群の両方を除く第２の初期設
定領域と、プロセッサの内部の命令の実行に関するレジ
スタ群よりなる第３の初期設定領域とに分ける。第１の
初期設定領域は、第１のリセット信号に基づいて初期設
定される領域とする。第２の初期設定領域は、第１のリ
セット信号と第２のリセット信号のどちらかに基づいて
初期設定される領域とする。第３の初期設定領域は、第
１のリセット信号、第２のリセット信号、第３のリセッ
ト信号のどれか一つに基づいて初期設定される領域とす
る。
【０００８】そして、第１、第２および第３の各初期設
定領域にそれぞれ対応する第１、第２および第３のフラ
グをさらに設ける。第１のリセット信号によってすべて
のフラグがクリアとなる。第２のリセット信号によって
第１のフラグを除く残りのフラグがクリアされる。第３
のリセット信号によって第３のフラグのみがクリアとな
る。第１のフラグは、第１の初期設定領域の初期設定処
理が完了すると、セットされる。第２のフラグおよび第
３のフラグは、それぞれ第２の初期設定領域および第３
の初期設定領域の初期設定処理が完了すると、セットさ
れる。
定領域にそれぞれ対応する第１、第２および第３のフラ
グをさらに設ける。第１のリセット信号によってすべて
のフラグがクリアとなる。第２のリセット信号によって
第１のフラグを除く残りのフラグがクリアされる。第３
のリセット信号によって第３のフラグのみがクリアとな
る。第１のフラグは、第１の初期設定領域の初期設定処
理が完了すると、セットされる。第２のフラグおよび第
３のフラグは、それぞれ第２の初期設定領域および第３
の初期設定領域の初期設定処理が完了すると、セットさ
れる。
【０００９】この発明によれば、第１のリセット信号に
よってプロセッサ全体が初期設定されるが、第２のリセ
ット信号によっては、プロセッサとプロセッサの外部と
のコミュニケーションをおこなうために必須となるレジ
スタ群を除く領域が初期設定される。また、第３のリセ
ット信号によっては、プロセッサの内部の命令の実行に
関するレジスタ群のみが初期設定される。
よってプロセッサ全体が初期設定されるが、第２のリセ
ット信号によっては、プロセッサとプロセッサの外部と
のコミュニケーションをおこなうために必須となるレジ
スタ群を除く領域が初期設定される。また、第３のリセ
ット信号によっては、プロセッサの内部の命令の実行に
関するレジスタ群のみが初期設定される。
【００１０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。図１は、本発明
の実施の形態にかかるプロセッサの要部の構成を示すブ
ロック図である。このプロセッサ１は、命令フェッチ制
御部１１、命令実行部１２、キャッシュメモリおよびキ
ャッシュ制御部よりなるキャッシュユニット１３、バス
制御部１４、クロック制御部１５、第１のレジスタ群１
６、リセットレジスタ（ＲＳＴＲ）２および設定完了表
示レジスタ（ＲＳＴＣＲ）３を備えている。
いて図面を参照しつつ詳細に説明する。図１は、本発明
の実施の形態にかかるプロセッサの要部の構成を示すブ
ロック図である。このプロセッサ１は、命令フェッチ制
御部１１、命令実行部１２、キャッシュメモリおよびキ
ャッシュ制御部よりなるキャッシュユニット１３、バス
制御部１４、クロック制御部１５、第１のレジスタ群１
６、リセットレジスタ（ＲＳＴＲ）２および設定完了表
示レジスタ（ＲＳＴＣＲ）３を備えている。
【００１１】命令フェッチ制御部１１、命令実行部１２
およびキャッシュユニット１３には、それぞれ１または
２以上のレジスタよりなる第２、第３および第４のレジ
スタ群４１，４２，４３が設けられている。キャッシュ
ユニット１３内の第４のレジスタ群４３には、たとえば
論理アドレスを物理アドレスに変換するためのレジスタ
対（ＬＰＦＲおよびＰＰＦＲ）４４が設けられている。
およびキャッシュユニット１３には、それぞれ１または
２以上のレジスタよりなる第２、第３および第４のレジ
スタ群４１，４２，４３が設けられている。キャッシュ
ユニット１３内の第４のレジスタ群４３には、たとえば
論理アドレスを物理アドレスに変換するためのレジスタ
対（ＬＰＦＲおよびＰＰＦＲ）４４が設けられている。
【００１２】また、バス制御部１４には、プロセッサ１
に対してローカルメモリとなるＲＡＭ５のアドレス範囲
の開始アドレスおよび比較禁止ビットを設定するレジス
タ対（ＡＳＲおよびＡＭＲ）４５が設けられている。プ
ロセッサ１は、バス制御部１４により制御されるデータ
バスおよびアドレスバスを介して図示しないＲＯＭに接
続される。なお、図１においては、本発明に関係のない
構成については図示省略されている。
に対してローカルメモリとなるＲＡＭ５のアドレス範囲
の開始アドレスおよび比較禁止ビットを設定するレジス
タ対（ＡＳＲおよびＡＭＲ）４５が設けられている。プ
ロセッサ１は、バス制御部１４により制御されるデータ
バスおよびアドレスバスを介して図示しないＲＯＭに接
続される。なお、図１においては、本発明に関係のない
構成については図示省略されている。
【００１３】この実施の形態では、第１のレジスタ群１
６と、ＡＳＲおよびＡＭＲで表される、ＲＡＭ５（ロー
カルメモリ）に対するアドレス設定レジスタ４５は、第
１のリセット信号であるＰＲＳＴ信号が発生した場合に
初期設定処理の対象となる。バス制御部１４に設けられ
た他のレジスタは、ＰＲＳＴ信号または第２のリセット
信号であるＨＲＳＴ信号が発生した場合に初期設定処理
の対象となる。第２、第３および第４のレジスタ群４
１，４２，４３は、ＰＲＳＴ信号、ＨＲＳＴ信号または
第３のリセット信号であるＳＲＳＴ信号が発生した場合
に初期設定処理の対象となる。
６と、ＡＳＲおよびＡＭＲで表される、ＲＡＭ５（ロー
カルメモリ）に対するアドレス設定レジスタ４５は、第
１のリセット信号であるＰＲＳＴ信号が発生した場合に
初期設定処理の対象となる。バス制御部１４に設けられ
た他のレジスタは、ＰＲＳＴ信号または第２のリセット
信号であるＨＲＳＴ信号が発生した場合に初期設定処理
の対象となる。第２、第３および第４のレジスタ群４
１，４２，４３は、ＰＲＳＴ信号、ＨＲＳＴ信号または
第３のリセット信号であるＳＲＳＴ信号が発生した場合
に初期設定処理の対象となる。
【００１４】つまり、ＰＲＳＴ信号が発生すると、第１
のレジスタ群１６、ＡＳＲおよびＡＭＲで表されるアド
レス設定レジスタ４５、バス制御部１４に設けられたレ
ジスタのうち、ＡＳＲおよびＡＭＲで表されるアドレス
設定レジスタ４５を除くレジスタ、第２、第３および第
４のレジスタ群４１，４２，４３が初期設定処理の対象
となる。ＨＲＳＴ信号が発生すると、バス制御部１４に
設けられたレジスタのうち、ＡＳＲおよびＡＭＲで表さ
れるアドレス設定レジスタ４５を除くレジスタ、第２、
第３および第４のレジスタ群４１，４２，４３が初期設
定処理の対象となる。
のレジスタ群１６、ＡＳＲおよびＡＭＲで表されるアド
レス設定レジスタ４５、バス制御部１４に設けられたレ
ジスタのうち、ＡＳＲおよびＡＭＲで表されるアドレス
設定レジスタ４５を除くレジスタ、第２、第３および第
４のレジスタ群４１，４２，４３が初期設定処理の対象
となる。ＨＲＳＴ信号が発生すると、バス制御部１４に
設けられたレジスタのうち、ＡＳＲおよびＡＭＲで表さ
れるアドレス設定レジスタ４５を除くレジスタ、第２、
第３および第４のレジスタ群４１，４２，４３が初期設
定処理の対象となる。
【００１５】また、ＨＲＳＴ信号の発生により、クロッ
ク制御部１５内の、プロセッサ内部へのクロックの供給
を停止させているレジスタ（図示せず）がリセットされ
る。それによって、クロック制御部１５は、外部から供
給されたクロックの、プロセッサ各部への供給を再開す
る。ＳＲＳＴ信号が発生すると、第２、第３および第４
のレジスタ群４１，４２，４３が初期設定処理の対象と
なる。
ク制御部１５内の、プロセッサ内部へのクロックの供給
を停止させているレジスタ（図示せず）がリセットされ
る。それによって、クロック制御部１５は、外部から供
給されたクロックの、プロセッサ各部への供給を再開す
る。ＳＲＳＴ信号が発生すると、第２、第３および第４
のレジスタ群４１，４２，４３が初期設定処理の対象と
なる。
【００１６】したがって、この実施の形態では、第１の
レジスタ群１６と、ＡＳＲおよびＡＭＲで表されるアド
レス設定レジスタ４５は、第１の初期設定領域に相当す
る。また、バス制御部１４に設けられたレジスタのう
ち、ＡＳＲおよびＡＭＲで表されるアドレス設定レジス
タ４５を除くレジスタは、第２の初期設定領域に相当す
る。
レジスタ群１６と、ＡＳＲおよびＡＭＲで表されるアド
レス設定レジスタ４５は、第１の初期設定領域に相当す
る。また、バス制御部１４に設けられたレジスタのう
ち、ＡＳＲおよびＡＭＲで表されるアドレス設定レジス
タ４５を除くレジスタは、第２の初期設定領域に相当す
る。
【００１７】また、第２、第３および第４のレジスタ群
４１，４２，４３は第３の初期設定領域に相当する。図
１において、符号１７は、外部からＰＲＳＴ信号が入力
される端子（ＰＲＳＴ端子）であり、符号１８は、外部
からＨＲＳＴ信号が入力される端子（ＨＲＳＴ端子）で
あり、符号１９は、外部からＳＲＳＴ信号が入力される
端子（ＳＲＳＴ端子）である。また、符号１０は、外部
からクロックが入力される端子（ＣＬＯＣＫ端子）であ
る。
４１，４２，４３は第３の初期設定領域に相当する。図
１において、符号１７は、外部からＰＲＳＴ信号が入力
される端子（ＰＲＳＴ端子）であり、符号１８は、外部
からＨＲＳＴ信号が入力される端子（ＨＲＳＴ端子）で
あり、符号１９は、外部からＳＲＳＴ信号が入力される
端子（ＳＲＳＴ端子）である。また、符号１０は、外部
からクロックが入力される端子（ＣＬＯＣＫ端子）であ
る。
【００１８】図２は、第１の初期設定領域に含まれるレ
ジスタの一例を示す図表である。この一覧表において、
ＡＲＳ０〜ＡＲＳ３はＤＲＡＭのアドレス領域設定レジ
スタである。ＡＭＫ０〜ＡＭＫ３はＤＲＡＭのアドレス
マスクレジスタである。ＤＣＴＬは、ＤＲＡＭ品種ごと
に異なるＤＲＡＭのオペレーション間の最小サイクル数
の設定をおこなうＤＲＡＭコントロールレジスタであ
る。ＤＡＭＣは、ＤＲＡＭに対するアクセスのモードを
選択するためのＤＲＡＭアクセスモード制御レジスタで
ある。
ジスタの一例を示す図表である。この一覧表において、
ＡＲＳ０〜ＡＲＳ３はＤＲＡＭのアドレス領域設定レジ
スタである。ＡＭＫ０〜ＡＭＫ３はＤＲＡＭのアドレス
マスクレジスタである。ＤＣＴＬは、ＤＲＡＭ品種ごと
に異なるＤＲＡＭのオペレーション間の最小サイクル数
の設定をおこなうＤＲＡＭコントロールレジスタであ
る。ＤＡＭＣは、ＤＲＡＭに対するアクセスのモードを
選択するためのＤＲＡＭアクセスモード制御レジスタで
ある。
【００１９】ＤＣＦＧは、ＤＲＡＭタイプ、ＤＲＡＭバ
スのバス幅、ＤＲＡＭ直結／ＤＩＭＭ使用などの表示お
よび設定をおこなうＤＲＡＭコンフィギュレーションレ
ジスタである。ＤＡＮは、４本のＤＣＳに接続するＤＲ
ＡＭのＲＡＳアドレスビット数、ＣＡＳアドレスビット
数、およびバンクアドレスビット数を設定するためのＤ
ＲＡＭアドレスナンバレジスタである。
スのバス幅、ＤＲＡＭ直結／ＤＩＭＭ使用などの表示お
よび設定をおこなうＤＲＡＭコンフィギュレーションレ
ジスタである。ＤＡＮは、４本のＤＣＳに接続するＤＲ
ＡＭのＲＡＳアドレスビット数、ＣＡＳアドレスビット
数、およびバンクアドレスビット数を設定するためのＤ
ＲＡＭアドレスナンバレジスタである。
【００２０】ＤＳＴＳは、ＳＤＲＡＭコントローラの状
態を表すＤＲＡＭステータスレジスタである。ＤＲＣＮ
は、ＳＤＲＡＭのリフレッシュとして、オートリフレッ
シュおよびセルフリフレッシュをサポートするＤＲＡＭ
リフレッシュコントロールレジスタである。ＤＡＲＴ
は、オートリフレッシュ時のリフレッシュ間隔を規定す
るためのＤＲＡＭオートリフレッシュタイマレジスタで
ある。その他、図２の表には記載されていないが、第１
のレジスタ群１６には、ＤＲＡＭのメモリ領域のアドレ
ス範囲を設定するためのＤＲＡＭアドレス領域設定レジ
スタ（ＤＡＲＳ）、およびＤＲＡＭのアドレス範囲を設
定するためのＤＲＡＭアドレスマスクレジスタ（ＤＡＭ
Ｋ）などが含まれる。ここでは、ＤＲＡＭはプロセッサ
１のローカルなメモリであるＲＡＭ５である。
態を表すＤＲＡＭステータスレジスタである。ＤＲＣＮ
は、ＳＤＲＡＭのリフレッシュとして、オートリフレッ
シュおよびセルフリフレッシュをサポートするＤＲＡＭ
リフレッシュコントロールレジスタである。ＤＡＲＴ
は、オートリフレッシュ時のリフレッシュ間隔を規定す
るためのＤＲＡＭオートリフレッシュタイマレジスタで
ある。その他、図２の表には記載されていないが、第１
のレジスタ群１６には、ＤＲＡＭのメモリ領域のアドレ
ス範囲を設定するためのＤＲＡＭアドレス領域設定レジ
スタ（ＤＡＲＳ）、およびＤＲＡＭのアドレス範囲を設
定するためのＤＲＡＭアドレスマスクレジスタ（ＤＡＭ
Ｋ）などが含まれる。ここでは、ＤＲＡＭはプロセッサ
１のローカルなメモリであるＲＡＭ５である。
【００２１】図３は、リセットレジスタ２の構成を示す
概略図である。リセットレジスタ２はＨＳビット２１と
ＳＳビット２２を有する。ＨＳビット２１に書き込みを
おこなうことによって、ＨＲＳＴ端子１８から入力され
るリセット信号であるＨＲＳＴ信号と同等の信号がプロ
セッサ１の内部でアサートされる。また、ＳＳビット２
２に書き込みをおこなうことによって、ＳＲＳＴ端子１
９から入力されるリセット信号であるＳＲＳＴ信号と同
等の信号がプロセッサ１の内部でアサートされる。
概略図である。リセットレジスタ２はＨＳビット２１と
ＳＳビット２２を有する。ＨＳビット２１に書き込みを
おこなうことによって、ＨＲＳＴ端子１８から入力され
るリセット信号であるＨＲＳＴ信号と同等の信号がプロ
セッサ１の内部でアサートされる。また、ＳＳビット２
２に書き込みをおこなうことによって、ＳＲＳＴ端子１
９から入力されるリセット信号であるＳＲＳＴ信号と同
等の信号がプロセッサ１の内部でアサートされる。
【００２２】図４は、プロセッサ１の初期化制御部の構
成を示す回路図である。なお、この初期化制御部は図１
では省略されている。ＰＲＳＴ端子１７を介して外部か
ら入力されたＰＲＳＴ信号はそのままプロセッサ１内に
供給される。
成を示す回路図である。なお、この初期化制御部は図１
では省略されている。ＰＲＳＴ端子１７を介して外部か
ら入力されたＰＲＳＴ信号はそのままプロセッサ１内に
供給される。
【００２３】ＨＲＳＴ端子１８を介して外部から入力さ
れたＨＲＳＴ信号（以下、外部ＨＲＳＴ信号とする）
は、オア回路６１の一方の入力端子に入力される。ま
た、リセットレジスタ２のＨＳビット２１への書き込み
信号はフリップフロップ６２に入力され、このフリップ
フロップ６２の出力信号がオア回路６１のもう一方の入
力端子に入力される。すなわち、外部ＨＲＳＴ信号の入
力またはＨＳビット２１への書き込みによって、ＨＲＳ
Ｔ信号またはそれと同等の信号（以下、内部ＨＲＳＴ信
号とする）がアサートされる。ＨＳビット２１への書き
込み信号は複数のフリップフロップ６３，６４，６５，
・・・からなるシフトレジスタに供給される。
れたＨＲＳＴ信号（以下、外部ＨＲＳＴ信号とする）
は、オア回路６１の一方の入力端子に入力される。ま
た、リセットレジスタ２のＨＳビット２１への書き込み
信号はフリップフロップ６２に入力され、このフリップ
フロップ６２の出力信号がオア回路６１のもう一方の入
力端子に入力される。すなわち、外部ＨＲＳＴ信号の入
力またはＨＳビット２１への書き込みによって、ＨＲＳ
Ｔ信号またはそれと同等の信号（以下、内部ＨＲＳＴ信
号とする）がアサートされる。ＨＳビット２１への書き
込み信号は複数のフリップフロップ６３，６４，６５，
・・・からなるシフトレジスタに供給される。
【００２４】このシフトレジスタを構成する複数のフリ
ップフロップ６３，６４，６５，・・・の各出力信号は
ノア回路６６に入力される。ノア回路６６の出力信号
は、ＨＳビット２１への書き込み信号が入力されるフリ
ップフロップ６２のイネーブル端子（ＥＮ）に入力され
る。これによって、ＨＳビット２１への書き込み信号が
シフトレジスタにおいてシフトされている間は、内部Ｈ
ＲＳＴ信号が発生し続けることになる。
ップフロップ６３，６４，６５，・・・の各出力信号は
ノア回路６６に入力される。ノア回路６６の出力信号
は、ＨＳビット２１への書き込み信号が入力されるフリ
ップフロップ６２のイネーブル端子（ＥＮ）に入力され
る。これによって、ＨＳビット２１への書き込み信号が
シフトレジスタにおいてシフトされている間は、内部Ｈ
ＲＳＴ信号が発生し続けることになる。
【００２５】ＳＲＳＴ端子１９を介して外部から入力さ
れたＳＲＳＴ信号（以下、外部ＳＲＳＴ信号とする）、
およびリセットレジスタ２のＳＳビット２２への書き込
みによって発生する、外部ＳＲＳＴ信号と同等の信号
（以下、内部ＳＲＳＴ信号とする）についても同様であ
る。すなわち、ＳＳビット２２への書き込み信号は複数
のフリップフロップ７３，７４，７５，・・・からなる
シフトレジスタに供給される。このシフトレジスタの各
段の出力信号は、ノア回路７６を介して、ＳＳビット２
２への書き込み信号が入力されるフリップフロップ７２
のイネーブル端子（ＥＮ）に供給される。それによっ
て、シフトレジスタにおいてＳＳビット２２への書き込
み信号のシフトが終了するまで、内部ＳＲＳＴ信号が発
生し続ける。この内部ＳＲＳＴ信号および外部ＳＲＳＴ
信号はオア回路７１に入力され、アサートされる。
れたＳＲＳＴ信号（以下、外部ＳＲＳＴ信号とする）、
およびリセットレジスタ２のＳＳビット２２への書き込
みによって発生する、外部ＳＲＳＴ信号と同等の信号
（以下、内部ＳＲＳＴ信号とする）についても同様であ
る。すなわち、ＳＳビット２２への書き込み信号は複数
のフリップフロップ７３，７４，７５，・・・からなる
シフトレジスタに供給される。このシフトレジスタの各
段の出力信号は、ノア回路７６を介して、ＳＳビット２
２への書き込み信号が入力されるフリップフロップ７２
のイネーブル端子（ＥＮ）に供給される。それによっ
て、シフトレジスタにおいてＳＳビット２２への書き込
み信号のシフトが終了するまで、内部ＳＲＳＴ信号が発
生し続ける。この内部ＳＲＳＴ信号および外部ＳＲＳＴ
信号はオア回路７１に入力され、アサートされる。
【００２６】図５は、設定完了表示レジスタ３の構成を
示す概略図である。設定完了表示レジスタ３はＰＣビッ
ト３１とＨＣビット３２とＳＣビット３３を有する。Ｐ
Ｃビット３１は第１のフラグを格納する。第１のフラグ
は、第１の初期設定領域の初期設定処理が済んでいるか
否かを表す。ＨＣビット３２は第２のフラグを格納す
る。第２のフラグは、第２の初期設定領域の初期設定処
理が済んでいるか否かを表す。ＳＣビット３３は第３の
フラグを格納する。第３のフラグは、第３の初期設定領
域の初期設定処理が済んでいるか否かを表す。
示す概略図である。設定完了表示レジスタ３はＰＣビッ
ト３１とＨＣビット３２とＳＣビット３３を有する。Ｐ
Ｃビット３１は第１のフラグを格納する。第１のフラグ
は、第１の初期設定領域の初期設定処理が済んでいるか
否かを表す。ＨＣビット３２は第２のフラグを格納す
る。第２のフラグは、第２の初期設定領域の初期設定処
理が済んでいるか否かを表す。ＳＣビット３３は第３の
フラグを格納する。第３のフラグは、第３の初期設定領
域の初期設定処理が済んでいるか否かを表す。
【００２７】図６は、設定完了表示レジスタ３の要部の
構成を示す回路図である。設定完了表示レジスタ３は、
ＰＣビット３１、ＨＣビット３２およびＳＣビット３３
にそれぞれ対応するフリップフロップ８１，８２，８３
を有する。ＰＣビット３１のフリップフロップ８１のリ
セット端子にはＰＲＳＴ信号が入力される。フリップフ
ロップ８１の入力端子には、第１の初期設定領域の初期
設定処理の完了によって発生する信号、すなわちＰＣビ
ット３１の第１のフラグをセットするための信号（以
下、ＰＣセット信号とする）がオア回路８４を介して入
力される。このオア回路８４には、フリップフロップ８
１の出力信号も入力される。つまり、ＰＣビット３１
は、ＰＲＳＴ信号がアサートされるとリセットされ、Ｐ
Ｃセット信号が入力されると、つぎにＰＲＳＴ信号がア
サートされるまでフラグをセットした状態を保持する。
構成を示す回路図である。設定完了表示レジスタ３は、
ＰＣビット３１、ＨＣビット３２およびＳＣビット３３
にそれぞれ対応するフリップフロップ８１，８２，８３
を有する。ＰＣビット３１のフリップフロップ８１のリ
セット端子にはＰＲＳＴ信号が入力される。フリップフ
ロップ８１の入力端子には、第１の初期設定領域の初期
設定処理の完了によって発生する信号、すなわちＰＣビ
ット３１の第１のフラグをセットするための信号（以
下、ＰＣセット信号とする）がオア回路８４を介して入
力される。このオア回路８４には、フリップフロップ８
１の出力信号も入力される。つまり、ＰＣビット３１
は、ＰＲＳＴ信号がアサートされるとリセットされ、Ｐ
Ｃセット信号が入力されると、つぎにＰＲＳＴ信号がア
サートされるまでフラグをセットした状態を保持する。
【００２８】ＨＣビット３２のフリップフロップ８２の
リセット端子には、ＰＲＳＴ信号、および内部もしくは
外部のＨＲＳＴ信号を入力とするオア回路８５の出力信
号が入力される。フリップフロップ８２の入力端子に
は、第２の初期設定領域の初期設定処理の完了によって
発生する信号、すなわちＨＣビット３２の第２のフラグ
をセットするための信号（以下、ＨＣセット信号とす
る）がオア回路８６を介して入力される。このオア回路
８６には、フリップフロップ８２の出力信号も入力され
る。したがって、ＨＣビット３２は、ＰＲＳＴ信号、ま
たは内部もしくは外部のＨＲＳＴ信号がアサートされる
とリセットされ、ＨＣセット信号が入力されると、つぎ
にＰＲＳＴ信号、または内部もしくは外部のＨＲＳＴ信
号がアサートされるまでフラグをセットした状態を保持
する。
リセット端子には、ＰＲＳＴ信号、および内部もしくは
外部のＨＲＳＴ信号を入力とするオア回路８５の出力信
号が入力される。フリップフロップ８２の入力端子に
は、第２の初期設定領域の初期設定処理の完了によって
発生する信号、すなわちＨＣビット３２の第２のフラグ
をセットするための信号（以下、ＨＣセット信号とす
る）がオア回路８６を介して入力される。このオア回路
８６には、フリップフロップ８２の出力信号も入力され
る。したがって、ＨＣビット３２は、ＰＲＳＴ信号、ま
たは内部もしくは外部のＨＲＳＴ信号がアサートされる
とリセットされ、ＨＣセット信号が入力されると、つぎ
にＰＲＳＴ信号、または内部もしくは外部のＨＲＳＴ信
号がアサートされるまでフラグをセットした状態を保持
する。
【００２９】ＳＣビット３３のフリップフロップ８３の
リセット端子には、ＰＲＳＴ信号、内部もしくは外部の
ＨＲＳＴ信号、および内部もしくは外部のＳＲＳＴ信号
を入力とするオア回路８７の出力信号が入力される。フ
リップフロップ８３の入力端子には、第３の初期設定領
域の初期設定処理の完了によって発生する信号、すなわ
ちＳＣビット３３の第３のフラグをセットするための信
号（以下、ＳＣセット信号とする）がオア回路８８を介
して入力される。このオア回路８８には、フリップフロ
ップ８３の出力信号も入力される。したがって、ＳＣビ
ット３３は、ＰＲＳＴ信号、内部もしくは外部のＨＲＳ
Ｔ信号、または内部もしくは外部のＳＲＳＴ信号がアサ
ートされるとリセットされる。
リセット端子には、ＰＲＳＴ信号、内部もしくは外部の
ＨＲＳＴ信号、および内部もしくは外部のＳＲＳＴ信号
を入力とするオア回路８７の出力信号が入力される。フ
リップフロップ８３の入力端子には、第３の初期設定領
域の初期設定処理の完了によって発生する信号、すなわ
ちＳＣビット３３の第３のフラグをセットするための信
号（以下、ＳＣセット信号とする）がオア回路８８を介
して入力される。このオア回路８８には、フリップフロ
ップ８３の出力信号も入力される。したがって、ＳＣビ
ット３３は、ＰＲＳＴ信号、内部もしくは外部のＨＲＳ
Ｔ信号、または内部もしくは外部のＳＲＳＴ信号がアサ
ートされるとリセットされる。
【００３０】そして、ＳＣビット３３は、ＳＣセット信
号が入力されると、つぎにＰＲＳＴ信号、内部もしくは
外部のＨＲＳＴ信号、または内部もしくは外部のＳＲＳ
Ｔ信号がアサートされるまでフラグをセットした状態を
保持する。なお、プロセッサ１のハードウェアが自動的
に初期化シーケンスを発生させる機構を有している場合
には、ＰＣビット３１、ＨＣビット３２およびＳＣビッ
ト３３は、その設定シーケンスの完了をもって自動的に
セットされる。そして、ＰＣビット３１、ＨＣビット３
２およびＳＣビット３３は、対応するシーケンサ部分の
初期化をおこなうリセット信号によりリセットされる。
号が入力されると、つぎにＰＲＳＴ信号、内部もしくは
外部のＨＲＳＴ信号、または内部もしくは外部のＳＲＳ
Ｔ信号がアサートされるまでフラグをセットした状態を
保持する。なお、プロセッサ１のハードウェアが自動的
に初期化シーケンスを発生させる機構を有している場合
には、ＰＣビット３１、ＨＣビット３２およびＳＣビッ
ト３３は、その設定シーケンスの完了をもって自動的に
セットされる。そして、ＰＣビット３１、ＨＣビット３
２およびＳＣビット３３は、対応するシーケンサ部分の
初期化をおこなうリセット信号によりリセットされる。
【００３１】図７および図８は、プロセッサ１に対して
ローカルなメモリであるＲＡＭ５のアドレス範囲の開始
アドレスおよび比較禁止ビットを設定するレジスタ対
（ＡＳＲおよびＡＭＲ）４５の、それぞれ開始アドレス
を設定するレジスタ（ＡＳＲ）４６および比較禁止ビッ
トを設定するレジスタ（ＡＭＲ）４７の構成を示す概略
図である。また、図９は、開始アドレスを設定するレジ
スタ（ＡＳＲ）４６および比較禁止ビットを設定するレ
ジスタ（ＡＭＲ）４７に基づいてＲＡＭ５にアサインさ
れる番地の概略を示すメモリマップ図である。開始アド
レスを設定するレジスタ（ＡＳＲ）４６により設定され
るアドレスのうち、比較禁止ビットを設定するレジスタ
（ＡＭＲ）４７によりマスクされない上位ビットで表さ
れるアドレスがＲＡＭ５の領域のアドレスとなる。
ローカルなメモリであるＲＡＭ５のアドレス範囲の開始
アドレスおよび比較禁止ビットを設定するレジスタ対
（ＡＳＲおよびＡＭＲ）４５の、それぞれ開始アドレス
を設定するレジスタ（ＡＳＲ）４６および比較禁止ビッ
トを設定するレジスタ（ＡＭＲ）４７の構成を示す概略
図である。また、図９は、開始アドレスを設定するレジ
スタ（ＡＳＲ）４６および比較禁止ビットを設定するレ
ジスタ（ＡＭＲ）４７に基づいてＲＡＭ５にアサインさ
れる番地の概略を示すメモリマップ図である。開始アド
レスを設定するレジスタ（ＡＳＲ）４６により設定され
るアドレスのうち、比較禁止ビットを設定するレジスタ
（ＡＭＲ）４７によりマスクされない上位ビットで表さ
れるアドレスがＲＡＭ５の領域のアドレスとなる。
【００３２】つぎに、上述したプロセッサ１の起動シー
ケンスの実施例について説明する。まず、電源投入時に
ＰＲＳＴ信号がアサートされた場合の初期化シーケンス
について図１０に示すフローチャートを参照しながら説
明する。図１０のフローチャートにおいて、まず、ＰＲ
ＳＴ信号がアサートされると（ステップＳ１００１）、
設定完了表示レジスタ（ＲＳＴＣＲ）３のＰＣビット３
１、ＨＣビット３２およびＳＣビット３３がたとえば
「０」にリセットされる（ステップＳ１００２）。その
後、ＰＲＳＴ信号がネゲートされると（ステップＳ１０
０３）、たとえば「０ｘＦＦ００＿００００」の初期ア
ドレスからの命令フェッチ要求が発行される。ここで、
電源投入直後はＲＡＭ５に有効なデータが保持されてい
ないため、プロセッサ１は外部バス上のＲＯＭにアクセ
スする。
ケンスの実施例について説明する。まず、電源投入時に
ＰＲＳＴ信号がアサートされた場合の初期化シーケンス
について図１０に示すフローチャートを参照しながら説
明する。図１０のフローチャートにおいて、まず、ＰＲ
ＳＴ信号がアサートされると（ステップＳ１００１）、
設定完了表示レジスタ（ＲＳＴＣＲ）３のＰＣビット３
１、ＨＣビット３２およびＳＣビット３３がたとえば
「０」にリセットされる（ステップＳ１００２）。その
後、ＰＲＳＴ信号がネゲートされると（ステップＳ１０
０３）、たとえば「０ｘＦＦ００＿００００」の初期ア
ドレスからの命令フェッチ要求が発行される。ここで、
電源投入直後はＲＡＭ５に有効なデータが保持されてい
ないため、プロセッサ１は外部バス上のＲＯＭにアクセ
スする。
【００３３】このＲＯＭに格納されている初期化プログ
ラムはＰＣビット３１の値を参照し（ステップＳ１００
４）、その値がたとえば「０」であることを認識する
（ステップＳ１００４：Ｙｅｓ）。それによって、ＰＲ
ＳＴ信号がアサートされた場合に必要な処理を含むルー
チンが実行される。プロセッサ１が起動した後、ＲＡＭ
５をアクセスするためのアドレス情報が、たとえばアド
レス範囲の開始アドレスを設定するレジスタ（ＡＳＲ）
４６およびアドレス範囲の比較禁止ビットを設定するレ
ジスタ（ＡＭＲ）４７に設定される。
ラムはＰＣビット３１の値を参照し（ステップＳ１００
４）、その値がたとえば「０」であることを認識する
（ステップＳ１００４：Ｙｅｓ）。それによって、ＰＲ
ＳＴ信号がアサートされた場合に必要な処理を含むルー
チンが実行される。プロセッサ１が起動した後、ＲＡＭ
５をアクセスするためのアドレス情報が、たとえばアド
レス範囲の開始アドレスを設定するレジスタ（ＡＳＲ）
４６およびアドレス範囲の比較禁止ビットを設定するレ
ジスタ（ＡＭＲ）４７に設定される。
【００３４】たとえば、開始アドレスを設定するレジス
タ（ＡＳＲ）４６に「０ｘ００００＿００００」が設定
され、比較禁止ビットを設定するレジスタ（ＡＭＲ）４
７に「０ｘ０１ＦＦ＿ＦＦＦＦ」が設定されることによ
って、「０ｘ００００＿００００」番地から「０ｘ０１
ＦＦ＿ＦＦＦＦ」番地までがＲＡＭ５にアサインされ
る。また、第１のレジスタ群１６も設定され、第１の初
期設定領域に含まれるレジスタのセットが完了する（ス
テップＳ１００５）。この時点で初期化プログラムはＰ
Ｃビット３１に書き込みをおこない、このビットをたと
えば「１」にセットする（ステップＳ１００６）。
タ（ＡＳＲ）４６に「０ｘ００００＿００００」が設定
され、比較禁止ビットを設定するレジスタ（ＡＭＲ）４
７に「０ｘ０１ＦＦ＿ＦＦＦＦ」が設定されることによ
って、「０ｘ００００＿００００」番地から「０ｘ０１
ＦＦ＿ＦＦＦＦ」番地までがＲＡＭ５にアサインされ
る。また、第１のレジスタ群１６も設定され、第１の初
期設定領域に含まれるレジスタのセットが完了する（ス
テップＳ１００５）。この時点で初期化プログラムはＰ
Ｃビット３１に書き込みをおこない、このビットをたと
えば「１」にセットする（ステップＳ１００６）。
【００３５】しかる後、初期化プログラムはＨＣビット
３２の値を参照する（ステップＳ１００７）。ここで
は、ステップＳ１００２でＨＣビット３２をリセットし
ているため、当然のことながらＨＣビット３２の値は
「０」である（ステップＳ１００７：Ｙｅｓ）。したが
って、外部または内部のＨＲＳＴ信号がアサートされた
場合に必要な処理を含むルーチンが実行され、第２の初
期設定領域に含まれるレジスタのセットが完了する（ス
テップＳ１００８）。そして、初期化プログラムはＨＣ
ビット３２に書き込みをおこない、このビットをたとえ
ば「１」にセットする（ステップＳ１００９）。
３２の値を参照する（ステップＳ１００７）。ここで
は、ステップＳ１００２でＨＣビット３２をリセットし
ているため、当然のことながらＨＣビット３２の値は
「０」である（ステップＳ１００７：Ｙｅｓ）。したが
って、外部または内部のＨＲＳＴ信号がアサートされた
場合に必要な処理を含むルーチンが実行され、第２の初
期設定領域に含まれるレジスタのセットが完了する（ス
テップＳ１００８）。そして、初期化プログラムはＨＣ
ビット３２に書き込みをおこない、このビットをたとえ
ば「１」にセットする（ステップＳ１００９）。
【００３６】つづいて、初期化プログラムはＳＣビット
３３の値を参照する（ステップＳ１０１０）。ＨＣビッ
ト３２と同様に、ここでも当然のことながらＳＣビット
３３の値は「０」である（ステップＳ１０１０：Ｙｅ
ｓ）。したがって、外部または内部のＳＲＳＴ信号がア
サートされた場合に必要な処理を含むルーチンが実行さ
れ、第３の初期設定領域に含まれるレジスタのセットが
完了する（ステップＳ１０１１）。そして、初期化プロ
グラムはＳＣビット３３に書き込みをおこない、このビ
ットをたとえば「１」にセットする（ステップＳ１０１
２）。以上の処理によって、アプリケーションを開始す
る準備が完了する（ステップＳ１０１３）。
３３の値を参照する（ステップＳ１０１０）。ＨＣビッ
ト３２と同様に、ここでも当然のことながらＳＣビット
３３の値は「０」である（ステップＳ１０１０：Ｙｅ
ｓ）。したがって、外部または内部のＳＲＳＴ信号がア
サートされた場合に必要な処理を含むルーチンが実行さ
れ、第３の初期設定領域に含まれるレジスタのセットが
完了する（ステップＳ１０１１）。そして、初期化プロ
グラムはＳＣビット３３に書き込みをおこない、このビ
ットをたとえば「１」にセットする（ステップＳ１０１
２）。以上の処理によって、アプリケーションを開始す
る準備が完了する（ステップＳ１０１３）。
【００３７】つぎに、プロセッサ１の起動後、一定時間
必要とされる処理がプロセッサ１に発行されなかったこ
とを契機としてプロセッサ１が自らクロック制御部１５
に対してすべてのクロックを停止させた状態において、
必要性が発生した時点で外部ＨＲＳＴ信号により再起動
がおこなわれる場合の再起動シーケンスについて図１１
に示すフローチャートを参照しながら説明する。図１１
のフローチャートにおいて、まず外部よりＨＲＳＴ信号
がアサートされる（ステップＳ１１０１）。
必要とされる処理がプロセッサ１に発行されなかったこ
とを契機としてプロセッサ１が自らクロック制御部１５
に対してすべてのクロックを停止させた状態において、
必要性が発生した時点で外部ＨＲＳＴ信号により再起動
がおこなわれる場合の再起動シーケンスについて図１１
に示すフローチャートを参照しながら説明する。図１１
のフローチャートにおいて、まず外部よりＨＲＳＴ信号
がアサートされる（ステップＳ１１０１）。
【００３８】それによって、クロック制御部１５でクロ
ックを停止させているレジスタがリセットされ、プロセ
ッサ１の内部へのクロックの供給が開始される。また、
設定完了表示レジスタ（ＲＳＴＣＲ）３のＨＣビット３
２およびＳＣビット３３がたとえば「０」にリセットさ
れる（ステップＳ１１０２）。その際、ＰＣビット３１
に対するリセット動作はおこなわれない。したがって、
ＲＡＭ５には有効なデータが保持されたままである。
ックを停止させているレジスタがリセットされ、プロセ
ッサ１の内部へのクロックの供給が開始される。また、
設定完了表示レジスタ（ＲＳＴＣＲ）３のＨＣビット３
２およびＳＣビット３３がたとえば「０」にリセットさ
れる（ステップＳ１１０２）。その際、ＰＣビット３１
に対するリセット動作はおこなわれない。したがって、
ＲＡＭ５には有効なデータが保持されたままである。
【００３９】つぎに、外部ＨＲＳＴ信号がネゲートされ
ると（ステップＳ１１０３）、ＲＡＭ５に格納されてい
る初期化プログラムはＰＣビット３１の値を参照する
（ステップＳ１１０４）。ＰＣビット３１の値が「１」
であれば（ステップＳ１１０４：Ｎｏ）、第１の初期設
定領域に含まれるレジスタはすべてセットされた状態で
あるため、第１の初期設定領域に対する初期設定処理
（ステップＳ１１０５、ステップＳ１１０６）は省略さ
れる。
ると（ステップＳ１１０３）、ＲＡＭ５に格納されてい
る初期化プログラムはＰＣビット３１の値を参照する
（ステップＳ１１０４）。ＰＣビット３１の値が「１」
であれば（ステップＳ１１０４：Ｎｏ）、第１の初期設
定領域に含まれるレジスタはすべてセットされた状態で
あるため、第１の初期設定領域に対する初期設定処理
（ステップＳ１１０５、ステップＳ１１０６）は省略さ
れる。
【００４０】そして、初期化プログラムはＨＣビット３
２の値を参照する（ステップＳ１１０７）。ここでは、
ＨＣビット３２の値は当然のことながら「０」であるた
め（ステップＳ１１０７：Ｙｅｓ）、第２の初期設定領
域に含まれるレジスタがセットされ（ステップＳ１１０
８）、ＨＣビット３２の値が「１」にセットされる（ス
テップＳ１１０９）。
２の値を参照する（ステップＳ１１０７）。ここでは、
ＨＣビット３２の値は当然のことながら「０」であるた
め（ステップＳ１１０７：Ｙｅｓ）、第２の初期設定領
域に含まれるレジスタがセットされ（ステップＳ１１０
８）、ＨＣビット３２の値が「１」にセットされる（ス
テップＳ１１０９）。
【００４１】つづいて、初期化プログラムはＳＣビット
３３の値を参照する（ステップＳ１１１０）が、ＳＣビ
ット３３の値も当然のことながら「０」であるため（ス
テップＳ１１１０：Ｙｅｓ）、第３の初期設定領域に含
まれるレジスタがセットされ（ステップＳ１１１１）、
その後にＳＣビット３３の値が「１」にセットされる
（ステップＳ１１１２）。以上の処理によって、アプリ
ケーションを開始する準備が完了する（ステップＳ１１
１３）。なお、図１１に示す再起動シーケンスは、内部
ＨＲＳＴ信号がアサートされた場合も同様である。
３３の値を参照する（ステップＳ１１１０）が、ＳＣビ
ット３３の値も当然のことながら「０」であるため（ス
テップＳ１１１０：Ｙｅｓ）、第３の初期設定領域に含
まれるレジスタがセットされ（ステップＳ１１１１）、
その後にＳＣビット３３の値が「１」にセットされる
（ステップＳ１１１２）。以上の処理によって、アプリ
ケーションを開始する準備が完了する（ステップＳ１１
１３）。なお、図１１に示す再起動シーケンスは、内部
ＨＲＳＴ信号がアサートされた場合も同様である。
【００４２】ここで、ステップＳ１１０２において設定
完了表示レジスタ（ＲＳＴＣＲ）３のＰＣビット３１を
リセットしていないにもかかわらず、ステップＳ１１０
４においてＰＣビット３１の値を参照する理由は、たと
えばＰＲＳＴ信号のアサートによって図１０に示す初期
化シーケンスの実行中で、第１の初期設定領域の初期設
定処理が完了していないときに、外部ＨＲＳＴ信号また
は内部ＨＲＳＴ信号がアサートされた場合に、第１の初
期設定領域の初期設定処理を完了させる必要があるから
である。これは、本実施の形態のプロセッサ１が設定完
了表示レジスタ（ＲＳＴＣＲ）３を備えており、このレ
ジスタを参照すれば各初期設定領域の初期設定処理が完
了しているか否かを知ることができる構成となっている
ことにより実現される。
完了表示レジスタ（ＲＳＴＣＲ）３のＰＣビット３１を
リセットしていないにもかかわらず、ステップＳ１１０
４においてＰＣビット３１の値を参照する理由は、たと
えばＰＲＳＴ信号のアサートによって図１０に示す初期
化シーケンスの実行中で、第１の初期設定領域の初期設
定処理が完了していないときに、外部ＨＲＳＴ信号また
は内部ＨＲＳＴ信号がアサートされた場合に、第１の初
期設定領域の初期設定処理を完了させる必要があるから
である。これは、本実施の形態のプロセッサ１が設定完
了表示レジスタ（ＲＳＴＣＲ）３を備えており、このレ
ジスタを参照すれば各初期設定領域の初期設定処理が完
了しているか否かを知ることができる構成となっている
ことにより実現される。
【００４３】したがって、設定完了表示レジスタ（ＲＳ
ＴＣＲ）３を設けずに、複数のリセット信号と各リセッ
ト信号に対応する複数の初期設定領域を設け、アサート
されたリセット信号に対応する領域の初期設定処理をお
こなう構成とした場合には、ＰＲＳＴ信号のアサートに
よる初期化シーケンスの実行中に外部ＨＲＳＴ信号また
は内部ＨＲＳＴ信号がアサートされると、第１の初期設
定領域の初期設定が完全におこなわれないまま、第２お
よび第３の初期設定領域の初期設定処理が完了してしま
う場合がある。つまりプロセッサ１が完全な起動状態に
ならないという不具合が発生してしまう。
ＴＣＲ）３を設けずに、複数のリセット信号と各リセッ
ト信号に対応する複数の初期設定領域を設け、アサート
されたリセット信号に対応する領域の初期設定処理をお
こなう構成とした場合には、ＰＲＳＴ信号のアサートに
よる初期化シーケンスの実行中に外部ＨＲＳＴ信号また
は内部ＨＲＳＴ信号がアサートされると、第１の初期設
定領域の初期設定が完全におこなわれないまま、第２お
よび第３の初期設定領域の初期設定処理が完了してしま
う場合がある。つまりプロセッサ１が完全な起動状態に
ならないという不具合が発生してしまう。
【００４４】このような不具合の発生を防ぐために、ス
テップＳ１１０４でＰＣビット３１の値を参照する。そ
して、その値がリセットされた値であれば、第１の初期
設定領域の初期設定処理をおこなう（ステップＳ１１０
５）。その後、ＰＣビット３１の値をセットし（ステッ
プＳ１１０６）、ステップＳ１１０７へ進む。
テップＳ１１０４でＰＣビット３１の値を参照する。そ
して、その値がリセットされた値であれば、第１の初期
設定領域の初期設定処理をおこなう（ステップＳ１１０
５）。その後、ＰＣビット３１の値をセットし（ステッ
プＳ１１０６）、ステップＳ１１０７へ進む。
【００４５】つぎに、外部ＳＲＳＴ信号または内部ＳＲ
ＳＴ信号による起動処理シーケンスについて図１２に示
すフローチャートを参照しながら説明する。図１２のフ
ローチャートにおいて、まず外部または内部のＳＲＳＴ
信号がアサートされると（ステップＳ１２０１）、命令
フェッチ制御部１１、命令実行部１２およびキャッシュ
ユニット１３内のすべてのレジスタが初期化される。ま
た、設定完了表示レジスタ（ＲＳＴＣＲ）３のＳＣビッ
ト３３がたとえば「０」にリセットされる（ステップＳ
１２０２）。その際、ＰＣビット３１とＨＣビット３２
に対するリセット動作はおこなわれない。
ＳＴ信号による起動処理シーケンスについて図１２に示
すフローチャートを参照しながら説明する。図１２のフ
ローチャートにおいて、まず外部または内部のＳＲＳＴ
信号がアサートされると（ステップＳ１２０１）、命令
フェッチ制御部１１、命令実行部１２およびキャッシュ
ユニット１３内のすべてのレジスタが初期化される。ま
た、設定完了表示レジスタ（ＲＳＴＣＲ）３のＳＣビッ
ト３３がたとえば「０」にリセットされる（ステップＳ
１２０２）。その際、ＰＣビット３１とＨＣビット３２
に対するリセット動作はおこなわれない。
【００４６】内部または外部のＳＲＳＴ信号がネゲート
されると（ステップＳ１２０３）、「０ｘＦＦ００＿０
０００」の初期アドレスからの命令フェッチ要求が発行
される。ＲＡＭ５に格納されている初期化プログラムは
ＰＣビット３１の値を参照し（ステップＳ１２０４）、
その値が「１」であれば（ステップＳ１２０４：Ｎ
ｏ）、第１の初期設定領域に含まれるレジスタはすべて
セットされた状態であるため、第１の初期設定領域に対
する初期設定処理（ステップＳ１２０５、ステップＳ１
２０６）は省略される。
されると（ステップＳ１２０３）、「０ｘＦＦ００＿０
０００」の初期アドレスからの命令フェッチ要求が発行
される。ＲＡＭ５に格納されている初期化プログラムは
ＰＣビット３１の値を参照し（ステップＳ１２０４）、
その値が「１」であれば（ステップＳ１２０４：Ｎ
ｏ）、第１の初期設定領域に含まれるレジスタはすべて
セットされた状態であるため、第１の初期設定領域に対
する初期設定処理（ステップＳ１２０５、ステップＳ１
２０６）は省略される。
【００４７】そして、初期化プログラムはＨＣビット３
２の値を参照し（ステップＳ１２０７）、その値が
「１」であれば（ステップＳ１２０７：Ｎｏ）、第２の
初期設定領域に含まれるレジスタはすべてセットされた
状態であるため、第２の初期設定領域に対する初期設定
処理（ステップＳ１２０８、ステップＳ１２０９）が省
略される。
２の値を参照し（ステップＳ１２０７）、その値が
「１」であれば（ステップＳ１２０７：Ｎｏ）、第２の
初期設定領域に含まれるレジスタはすべてセットされた
状態であるため、第２の初期設定領域に対する初期設定
処理（ステップＳ１２０８、ステップＳ１２０９）が省
略される。
【００４８】つづいて、初期化プログラムはＳＣビット
３３の値を参照する（ステップＳ１２１０）が、ＳＣビ
ット３３の値は当然のことながら「０」である（ステッ
プＳ１２１０：Ｙｅｓ）。したがって、第３の初期設定
領域に含まれるレジスタがセットされ（ステップＳ１２
１１）、その後にＳＣビット３３の値が「１」にセット
される（ステップＳ１２１２）。以上の処理によって、
アプリケーションを開始する準備が完了する（ステップ
Ｓ１２１３）。
３３の値を参照する（ステップＳ１２１０）が、ＳＣビ
ット３３の値は当然のことながら「０」である（ステッ
プＳ１２１０：Ｙｅｓ）。したがって、第３の初期設定
領域に含まれるレジスタがセットされ（ステップＳ１２
１１）、その後にＳＣビット３３の値が「１」にセット
される（ステップＳ１２１２）。以上の処理によって、
アプリケーションを開始する準備が完了する（ステップ
Ｓ１２１３）。
【００４９】ここで、ステップＳ１２０２において設定
完了表示レジスタ（ＲＳＴＣＲ）３のＰＣビット３１と
ＨＣビット３２をリセットしていないにもかかわらず、
ステップＳ１２０４においてＰＣビット３１の値を参照
し、またステップＳ１２０７においてＨＣビット３２の
値を参照する理由は、上述したＰＲＳＴ信号による初期
化シーケンスの実行中に外部ＨＲＳＴ信号または内部Ｈ
ＲＳＴ信号がアサートされた場合に発生する不具合を防
ぐのと同じ理由である。
完了表示レジスタ（ＲＳＴＣＲ）３のＰＣビット３１と
ＨＣビット３２をリセットしていないにもかかわらず、
ステップＳ１２０４においてＰＣビット３１の値を参照
し、またステップＳ１２０７においてＨＣビット３２の
値を参照する理由は、上述したＰＲＳＴ信号による初期
化シーケンスの実行中に外部ＨＲＳＴ信号または内部Ｈ
ＲＳＴ信号がアサートされた場合に発生する不具合を防
ぐのと同じ理由である。
【００５０】したがって、ステップＳ１２０４でＰＣビ
ット３１の値を参照した結果、その値がリセットされた
値であれば（ステップＳ１２０４：Ｙｅｓ）、第１の初
期設定領域の初期設定処理をおこない（ステップＳ１２
０５）、ＰＣビット３１の値をセットした後（ステップ
Ｓ１２０６）、ステップＳ１２０７へ進む。また、ステ
ップＳ１２０７でＨＣビット３２の値を参照し、その値
がリセットされた値であれば（ステップＳ１２０７：Ｙ
ｅｓ）、第２の初期設定領域の初期設定処理をおこない
（ステップＳ１２０８）、ＨＣビット３２の値をセット
した後（ステップＳ１２０９）、ステップＳ１２１０へ
進む。
ット３１の値を参照した結果、その値がリセットされた
値であれば（ステップＳ１２０４：Ｙｅｓ）、第１の初
期設定領域の初期設定処理をおこない（ステップＳ１２
０５）、ＰＣビット３１の値をセットした後（ステップ
Ｓ１２０６）、ステップＳ１２０７へ進む。また、ステ
ップＳ１２０７でＨＣビット３２の値を参照し、その値
がリセットされた値であれば（ステップＳ１２０７：Ｙ
ｅｓ）、第２の初期設定領域の初期設定処理をおこない
（ステップＳ１２０８）、ＨＣビット３２の値をセット
した後（ステップＳ１２０９）、ステップＳ１２１０へ
進む。
【００５１】上述した実施の形態によれば、ＰＲＳＴ信
号によって第１の初期設定領域、第２の初期設定領域お
よび第３の初期設定領域が初期設定され、外部ＨＲＳＴ
信号または内部ＨＲＳＴ信号によって第２の初期設定領
域および第３の初期設定領域が初期設定され、外部ＳＲ
ＳＴ信号または内部ＳＲＳＴ信号によって第３の初期設
定領域が初期設定されるので、第２のリセット信号が発
生した場合には第１の初期設定領域の初期設定を省略す
ることができ、また第３のリセット信号が発生した場合
には第１の初期設定領域と第２の初期設定領域の初期設
定を省略することができる。
号によって第１の初期設定領域、第２の初期設定領域お
よび第３の初期設定領域が初期設定され、外部ＨＲＳＴ
信号または内部ＨＲＳＴ信号によって第２の初期設定領
域および第３の初期設定領域が初期設定され、外部ＳＲ
ＳＴ信号または内部ＳＲＳＴ信号によって第３の初期設
定領域が初期設定されるので、第２のリセット信号が発
生した場合には第１の初期設定領域の初期設定を省略す
ることができ、また第３のリセット信号が発生した場合
には第１の初期設定領域と第２の初期設定領域の初期設
定を省略することができる。
【００５２】したがって、外部ＨＲＳＴ信号もしくは内
部ＨＲＳＴ信号、または外部ＳＲＳＴ信号もしくは内部
ＳＲＳＴ信号が発生した場合に、停止状態からプロセッ
サを高速に復帰させることが可能となる。なお、上述し
た実施の形態では、説明を簡素化するため、一部のレジ
スタだけを挙げて説明したが、実際のプロセッサでは各
初期設定領域に含まれるレジスタの数が非常に多いた
め、初期化範囲の差がより大きくなるので、停止状態か
ら復帰が高速になる。
部ＨＲＳＴ信号、または外部ＳＲＳＴ信号もしくは内部
ＳＲＳＴ信号が発生した場合に、停止状態からプロセッ
サを高速に復帰させることが可能となる。なお、上述し
た実施の形態では、説明を簡素化するため、一部のレジ
スタだけを挙げて説明したが、実際のプロセッサでは各
初期設定領域に含まれるレジスタの数が非常に多いた
め、初期化範囲の差がより大きくなるので、停止状態か
ら復帰が高速になる。
【００５３】また、上述した実施の形態によれば、ＰＣ
ビット３１に格納された第１のフラグ、ＨＣビット３２
に格納された第２のフラグ、およびＳＣビット３３に格
納された第３のフラグを参照することによって、各初期
設定領域の初期設定処理が完了したか否かを知ることが
できるので、ＰＲＳＴ信号による初期化シーケンスの実
行中にさらに別のリセット信号がアサートされた場合
に、第１の初期設定領域の初期設定が完全におこなわれ
ないまま、第２および第３の初期設定領域の初期設定処
理が完了してしまうという不具合の発生を防ぐことがで
きる。
ビット３１に格納された第１のフラグ、ＨＣビット３２
に格納された第２のフラグ、およびＳＣビット３３に格
納された第３のフラグを参照することによって、各初期
設定領域の初期設定処理が完了したか否かを知ることが
できるので、ＰＲＳＴ信号による初期化シーケンスの実
行中にさらに別のリセット信号がアサートされた場合
に、第１の初期設定領域の初期設定が完全におこなわれ
ないまま、第２および第３の初期設定領域の初期設定処
理が完了してしまうという不具合の発生を防ぐことがで
きる。
【００５４】以上において本発明は、上述した実施の形
態に限らず、種々変更可能である。たとえば、初期設定
領域の数は３つに限らず、２つでもよいし、４つ以上で
もよい。また、どの初期設定領域にどのレジスタが含ま
れるかということに関しても任意である。
態に限らず、種々変更可能である。たとえば、初期設定
領域の数は３つに限らず、２つでもよいし、４つ以上で
もよい。また、どの初期設定領域にどのレジスタが含ま
れるかということに関しても任意である。
【００５５】
【発明の効果】本発明によれば、たとえば第１のリセッ
ト信号によってプロセッサ全体が初期設定され、第２の
リセット信号によっては、プロセッサとプロセッサの外
部とのコミュニケーションをおこなうために必須となる
レジスタ群を除く領域が初期設定され、第３のリセット
信号によっては、プロセッサの内部の命令の実行に関す
るレジスタ群のみが初期設定されるので、第２のリセッ
ト信号が発生した場合には、プロセッサとプロセッサの
外部とのコミュニケーションをおこなうために必須とな
るレジスタ群の初期設定を省略することができ、また第
３のリセット信号が発生した場合には、プロセッサの内
部の命令の実行に関するレジスタ群以外の領域の初期設
定を省略することができる。したがって、第２または第
３のリセット信号が発生した場合に、停止状態からプロ
セッサを高速に復帰させることが可能となる。
ト信号によってプロセッサ全体が初期設定され、第２の
リセット信号によっては、プロセッサとプロセッサの外
部とのコミュニケーションをおこなうために必須となる
レジスタ群を除く領域が初期設定され、第３のリセット
信号によっては、プロセッサの内部の命令の実行に関す
るレジスタ群のみが初期設定されるので、第２のリセッ
ト信号が発生した場合には、プロセッサとプロセッサの
外部とのコミュニケーションをおこなうために必須とな
るレジスタ群の初期設定を省略することができ、また第
３のリセット信号が発生した場合には、プロセッサの内
部の命令の実行に関するレジスタ群以外の領域の初期設
定を省略することができる。したがって、第２または第
３のリセット信号が発生した場合に、停止状態からプロ
セッサを高速に復帰させることが可能となる。
【図１】本発明の実施の形態にかかるプロセッサの要部
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本発明の実施の形態にかかるプロセッサにおい
てＰＲＳＴ信号により初期化され、かつＨＲＳＴ信号お
よびＳＲＳＴ信号によっては初期化されないレジスタの
一例を示す図表である。
てＰＲＳＴ信号により初期化され、かつＨＲＳＴ信号お
よびＳＲＳＴ信号によっては初期化されないレジスタの
一例を示す図表である。
【図３】本発明の実施の形態にかかるプロセッサのリセ
ットレジスタの構成を示す概略図である。
ットレジスタの構成を示す概略図である。
【図４】本発明の実施の形態にかかるプロセッサの初期
化制御部の構成を示す回路図である。
化制御部の構成を示す回路図である。
【図５】本発明の実施の形態にかかるプロセッサの設定
完了表示レジスタの構成を示す概略図である。
完了表示レジスタの構成を示す概略図である。
【図６】本発明の実施の形態にかかるプロセッサの設定
完了表示レジスタの要部の構成を示す回路図である。
完了表示レジスタの要部の構成を示す回路図である。
【図７】本発明の実施の形態にかかるプロセッサに対し
てローカルなメモリの開始アドレスを設定するレジスタ
の構成を示す概略図である。
てローカルなメモリの開始アドレスを設定するレジスタ
の構成を示す概略図である。
【図８】本発明の実施の形態にかかるプロセッサに対し
てローカルなメモリの比較禁止ビットを設定するレジス
タの構成を示す概略図である。
てローカルなメモリの比較禁止ビットを設定するレジス
タの構成を示す概略図である。
【図９】本発明の実施の形態にかかるプロセッサに対し
てローカルなメモリにアサインされる番地について説明
するためのメモリマップ図である。
てローカルなメモリにアサインされる番地について説明
するためのメモリマップ図である。
【図１０】本発明の実施の形態にかかるプロセッサにお
いてＰＲＳＴ信号によって実行される初期化処理の一例
を示すフローチャートである。
いてＰＲＳＴ信号によって実行される初期化処理の一例
を示すフローチャートである。
【図１１】本発明の実施の形態にかかるプロセッサにお
いてＨＲＳＴ信号によって実行される初期化処理の一例
を示すフローチャートである。
いてＨＲＳＴ信号によって実行される初期化処理の一例
を示すフローチャートである。
【図１２】本発明の実施の形態にかかるプロセッサにお
いてＳＲＳＴ信号によって実行される初期化処理の一例
を示すフローチャートである。
いてＳＲＳＴ信号によって実行される初期化処理の一例
を示すフローチャートである。
１ プロセッサ １６ 第１のレジスタ群（第１の初期設定領域） １７ ＰＲＳＴ端子（外部入力端子） １８ ＨＲＳＴ端子（外部入力端子） １９ ＳＲＳＴ端子（外部入力端子） ３１ ＰＣビット（第１のフラグ） ３２ ＨＣビット（第２のフラグ） ３３ ＳＣビット（第３のフラグ） ４１ 第２のレジスタ群（第３の初期設定領域） ４２ 第３のレジスタ群（第３の初期設定領域） ４３ 第４のレジスタ群（第３の初期設定領域） ４５ ローカルメモリのアドレス範囲の開始アドレス
および比較禁止ビットを設定するレジスタ対（第１の初
期設定領域）
および比較禁止ビットを設定するレジスタ対（第１の初
期設定領域）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B054 AA08 AA13 BB08 CC01 CC02 CC07 EE05
Claims (7)
- 【請求項１】 第１のリセット信号の入力に基づいて初
期設定される第１の初期設定領域と、 前記第１のリセット信号の入力に基づいて初期設定され
るとともに、前記第１のリセット信号とは異なる第２の
リセット信号の入力に基づいて初期設定される、前記第
１の初期設定領域と異なる領域の第２の初期設定領域
と、 前記第１のリセット信号の入力によってクリアされ、か
つ前記第１の初期設定領域の初期設定処理の完了によっ
てセットされる第１のフラグと、 前記第１のリセット信号または前記第２のリセット信号
のいずれかの入力によってクリアされ、かつ前記第２の
初期設定領域の初期設定処理の完了によってセットされ
る第２のフラグと、 を具備し、 前記第１または第２のリセット信号のうちのいずれかの
リセット信号が入力されたときに、前記第１および第２
の初期設定領域のうち、クリアされているフラグに対応
する初期設定領域に対して初期設定処理をおこなうこと
を特徴とするプロセッサ。 - 【請求項２】 前記第１のリセット信号の入力に基づい
て初期設定され、かつ前記第２のリセット信号の入力に
基づいて初期設定されるとともに、前記第１のリセット
信号および前記第２のリセット信号のいずれとも異なる
第３のリセット信号の入力に基づいて初期設定される、
前記第１の初期設定領域および前記第２の初期設定領域
のいずれとも異なる領域の第３の初期設定領域と、 前記第１のリセット信号、前記第２のリセット信号また
は前記第３のリセット信号のいずれかの入力によってク
リアされ、かつ前記第３の初期設定領域の初期設定処理
の完了によってセットされる第３のフラグと、 をさらに具備し、 前記第１乃至第３のリセット信号のうちのいずれかのリ
セット信号が入力されたときに、前記第１乃至第３の初
期設定領域のうち、クリアされているフラグに対応する
初期設定領域に対して初期設定処理をおこなうことを特
徴とする請求項１に記載のプロセッサ。 - 【請求項３】 前記第１の初期設定領域は、プロセッサ
とプロセッサの外部とのコミュニケーションをおこなう
ための第１のレジスタ群であり、 前記第３の初期設定領域は、プロセッサの内部の命令の
実行に関する第２のレジスタ群であり、 前記第２の初期設定領域は、前記第１のレジスタ群と前
記第２のレジスタ群の両方を除く領域であることを特徴
とする請求項２に記載のプロセッサ。 - 【請求項４】 ４以上の整数のそれぞれよりなるｎに対
して、前記第１乃至第（ｎ−１）の各リセット信号の入
力に基づいて初期設定されるとともに、前記第１乃至第
（ｎ−１）の各リセット信号のいずれとも異なる第ｎの
リセット信号の入力に基づいて初期設定される、前記第
１乃至第（ｎ−１）の各初期設定領域のいずれとも異な
る領域の第ｎの初期設定領域と、 前記第１乃至第ｎの各リセット信号のいずれかの入力に
よってクリアされ、かつ前記第ｎの初期設定領域の初期
設定処理の完了によってセットされる第ｎのフラグと、 をさらに具備し、 前記第１乃至第ｎの各リセット信号のうちのいずれかの
リセット信号が入力されたときに、前記第１乃至第ｎの
初期設定領域のうち、クリアされているフラグに対応す
る初期設定領域に対して初期設定処理をおこなうことを
特徴とする請求項２に記載のプロセッサ。 - 【請求項５】 前記各リセット信号を外部から受け取る
外部入力端子を有することを特徴とする請求項１乃至４
のいずれか一つに記載のプロセッサ。 - 【請求項６】 前記各リセット信号はプロセッサ内部で
生成されることを特徴とする請求項１乃至４のいずれか
一つに記載のプロセッサ。 - 【請求項７】 上記請求項１乃至６のいずれか一つに記
載のプロセッサのリセット処理を制御するリセット制御
方法であって、 前記各リセット信号の種類に対応するフラグをクリアす
る工程と、 前記各フラグの状態を確認し、クリアされているフラグ
に対応する初期設定領域に対して初期設定処理をおこな
い、その初期設定処理の完了後に、対応するフラグをセ
ットする処理を、すべてのフラグがセットされた状態に
なるまで繰り返しおこなう工程と、 を含むことを特徴とするプロセッサのリセット制御方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001129781A JP4443067B2 (ja) | 2001-04-26 | 2001-04-26 | プロセッサおよびそのリセット制御方法 |
| US09/985,766 US6963969B2 (en) | 2001-04-26 | 2001-11-06 | Method and processor for initializing a plurality of non-overlapping areas with associated flags and signals |
| DE60137912T DE60137912D1 (de) | 2001-04-26 | 2001-11-21 | Prozessor und Verfahren zum Steuern der Rückstellungssequenz des Prozessors |
| EP01309804A EP1253507B1 (en) | 2001-04-26 | 2001-11-21 | Processor and reset control method for the processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001129781A JP4443067B2 (ja) | 2001-04-26 | 2001-04-26 | プロセッサおよびそのリセット制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002328751A true JP2002328751A (ja) | 2002-11-15 |
| JP4443067B2 JP4443067B2 (ja) | 2010-03-31 |
Family
ID=18978261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001129781A Expired - Fee Related JP4443067B2 (ja) | 2001-04-26 | 2001-04-26 | プロセッサおよびそのリセット制御方法 |
Country Status (4)
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| EP (1) | EP1253507B1 (ja) |
| JP (1) | JP4443067B2 (ja) |
| DE (1) | DE60137912D1 (ja) |
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|---|---|---|---|---|
| DE10161295A1 (de) * | 2001-12-13 | 2003-07-03 | Siemens Ag | Verfahren zum Vermeiden eines Totalausfalls einer Verarbeitungseinheit für Protokollinformationen |
| US8214592B2 (en) * | 2009-04-15 | 2012-07-03 | International Business Machines Corporation | Dynamic runtime modification of array layout for offset |
| WO2012014603A1 (ja) * | 2010-07-29 | 2012-02-02 | ルネサスエレクトロニクス株式会社 | 半導体装置及びデータ処理システム |
| US11074960B2 (en) * | 2019-06-17 | 2021-07-27 | Micron Technology, Inc. | Interrupt-driven content protection of a memory device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4688212A (en) * | 1985-01-31 | 1987-08-18 | Harris Corporation | Centralized image responsive telephone time slot interchange system |
| DE3886529T2 (de) * | 1988-08-27 | 1994-06-30 | Ibm | Einrichtung in einem Datenverarbeitungssystem zur System-Initialisierung und -Rückstellung. |
| DE69128391T2 (de) * | 1990-04-13 | 1998-04-02 | Fujitsu Ltd | Rückstellverfahren für die umsetzerschnittstelle bei störfällen und rechnersystem, welches dieses verfahren anwendet |
| GB9024488D0 (en) * | 1990-11-10 | 1991-01-02 | Lucas Ind Plc | Improvements in and relating to microprocessor based systems |
| US5315184A (en) * | 1992-05-04 | 1994-05-24 | Zilog, Inc. | Self arbitrating auto resettable flag circuit |
| US5860125A (en) | 1995-11-08 | 1999-01-12 | Advanced Micro Devices, Inc. | Integrated circuit including a real time clock, configuration RAM, and memory controller in a core section which receives an asynchronous partial reset and an asynchronous master reset |
| DE19612440C1 (de) * | 1996-03-28 | 1997-05-07 | Siemens Ag | Schaltungsanordnung mit einer Anzahl von elektronischen Schaltungskomponenten |
| US6400715B1 (en) * | 1996-09-18 | 2002-06-04 | Texas Instruments Incorporated | Network address matching circuit and method |
| KR100209762B1 (ko) * | 1996-10-28 | 1999-07-15 | 구본준 | 리셋 장치 및 그를 이용한 동작 모드 설정 방법 |
| US6314501B1 (en) * | 1998-07-23 | 2001-11-06 | Unisys Corporation | Computer system and method for operating multiple operating systems in different partitions of the computer system and for allowing the different partitions to communicate with one another through shared memory |
-
2001
- 2001-04-26 JP JP2001129781A patent/JP4443067B2/ja not_active Expired - Fee Related
- 2001-11-06 US US09/985,766 patent/US6963969B2/en not_active Expired - Lifetime
- 2001-11-21 EP EP01309804A patent/EP1253507B1/en not_active Expired - Lifetime
- 2001-11-21 DE DE60137912T patent/DE60137912D1/de not_active Expired - Lifetime
Also Published As
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|---|---|
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| EP1253507B1 (en) | 2009-03-11 |
| DE60137912D1 (de) | 2009-04-23 |
| US20020161992A1 (en) | 2002-10-31 |
| EP1253507A3 (en) | 2004-06-16 |
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