JPH03138713A - 制御用マイクロコンピュータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、プロセッサがランダムにリード／ライトアク
セスするデータメモリ素子を有する制御用マイクロコン
ピュータシステムに関する。

（従来の技術） 従来から使用されている制御用マイクロコンピュータシ
ステムにおいては、常にプロセッサがランダムにリード
／ライトアクセス可能なデータメモリ素子が使用されて
おり、このデータメモリ素子には、システムにおける動
作の信頼性向上の為に、メモリ空間の診断回路としてパ
リティ診断回路等が付加されている。

このような制御用マイクロコンピュータシステムにおい
て、電源投入時等システム起動時にはデータメモリ素子
の内容は不特定な値であり、プロセッサはこのデータメ
モリ素子のメモリ空間を使用する際は、まず当該データ
メモリ素子のメモリ空間に、制御に使用するデータとし
て意味無しを示す０クリアデータ等の書き込みをプロセ
ッサを用いてソフトウェアにより実行し、同時に前記バ
リティデータ等を作成する初期化処理を実行した後に、
前記ソフトウェアにより制御に必要なデータ加工処理等
を実行している。

（発明が解決しようとする課題） しかしながら、このような従来技術では、近年プロセッ
サがアクセスするデータメモリ素子容量が増大するにつ
れデータメモリ素子のメモリ領域の初期化処理に多くの
時間を費やさざるを得なくなり、結果的にシステムの起
動に膨大な時間を要することになった。特にシステムに
一過的な故障が発生し、システムの再起動処理を実行す
るときには、この処理によるシステムの機能停止がシス
テム全体の性能低下に大きく起因することになる。

そこで、本発明は、かかる従来技術の課題を解消し、プ
ロセッサがアクセスするデータメモリ空間が大量になっ
ても、データメモリ素子の初期化処理に費やす時間を最
小限にとどめ、システム起動時間の短縮を図るメモリ初
期化回路を有した制御用マイクロコンピュータシステム
を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明は、プロセッサがアクセスするデータメモリ素子
領域を、プロセッサからハードウェア的に切り離し、プ
ロセッサを占有する事なく当該データメモリ素子領域の
（複数のデータメモリ素子を同時に）初期化を実行する
。

（作　用） したがって、ハードウェアによるデータメモリ素子領域
の初期化が実行されている間は、プロセッサは、ソフト
ウェアによる別の処理を実行することが可能となり、シ
ステム起動時間の大幅な短縮が図れる。

（実施例） 以下、添付図面を参照しながら、本発明の実施例を詳細
に説明する。

第３図は、本発明にかかる制御用マイクロコンピュータ
システムの一例を示したものである。第３図における制
御用マイクロコンピュータシステムは、プロセッサユニ
ット１が、オペレーティングシステム（以下Ｏ８と略す
）を格納したランダムアクセスリードオンリメモリであ
るプログラムメモリ素子１３と、Ｏ８により使用される
ランダムアクセスリード／ライトメモリであるデータメ
モリ素子８を、メモリアクセス制御信号Ｐ及びＰ１＋ｐ
２を用いて必要なデータを読み書きするとともに。

データ入出力装置１４に対し、データ入出力制御信号ｑ
を入出力することにより、データ入力装置１４が、フレ
キシブルディスク装置１５及びプロセス入出力制御基板
１６に対して、データ入出力制御信号ｑ１＋　９２を入
出力することにより、システムに必要な制御を実行して
いる。

第１図は１本発明の一実施例にかかわる、第３図に示す
制御用マイクロコンピュータシステムのうち、プロセッ
サユニット１とデータメモリ素子８に関連するデータメ
モリ素子の初期化回路を示したものである。

従来の制御用マイクロコンピュータシステムにおいては
、第１図に示す様な、回路はなく、データメモリ素子８
及びプロセッサユニット１のみの回路であり、データメ
モリ素子８のメモリ初期化処理は、プロセッサユニット
１がデータメモリ素子８をＩ　Ｂｙｔｅづつ直接アクセ
スすることにより実行していた。

なお、第１図においてはデータメモリ素子８は一個しか
示されていないが、実際には複数のデータメモリ素子が
併設されており、アドレス信号ｉ及びデータ信号ｍを介
してプロセッサよりアクセスされている。

以下、第１図に示したメモリ初期化回路について詳細を
記す。

第１図において、通常プロセッサユニット１は、アドレ
ス信号１２を単方向ゲートバッファ６ｂ−１を介してア
ドレス信号ｉとして出方、データ信号ｍ２を双方向ゲー
トバッファ７−２を介してデータ信号ｍとして出力する
と共に、同時に、メモリセレクト信号ｆ２及び、メモリ
ライト信号ｇ２を単方向ゲートバッファ６ｂ−１を介し
て、メモリセクト信号ｆ及び、メモリライト信号ｇとし
て出方することによりデータメモリ素子８とのデータリ
ード／ライトを実行している。

単方向ゲートバッファ６ａ−１，６ａ−２，６ａ−３，
６ａ−４は、ハイインピーダンス状態であり、データメ
モリ素子８及びパリティデータメモリ素子９とは、切り
離された状態である。

同図において、電源投入時等メモリの初期化処理が必要
な時は、プロセッサユニット１は、データメモリ素子８
に初期設定するデータをデータ信号ｍ２に出力後、初期
化データセット信号ｎをアクティブにする。初期化デー
タフリップフロップ１２は、双方向データバッファ７−
２を介してデータ信号ｍ２をデータ信号ｍとして入力し
、初期化データセット信号ｎのアクティブを検出した時
点にて前記データ信号ｍをデータメモリ素子８の初期化
データとして保持する。

プロセッサユニット１は続いて、パリティメモリ素子９
に初期設定するデータをデータ信号ｍ２に出力後、パリ
ティ初期化データセット信号０をアクティブにする。

パリティデータフリップフロップ１１は、双方向データ
バッファ７−２を介してデータ信号ｍ２をデータ信号ｍ
−２として入力し、パリティ初期化データセット信号０
のアクティブを検出した時点にて前記データ信号ｍ−２
をパリティデータメモリ素子９の初期化データとして保
持する。

この状態にて、プロセッサユニット１は、メモリ初期化
トリガ信号ａをアクティブとする。フリップフロップ２
は、前記メモリ初期化トリガ信号ａをラッチし、メモリ
初期化タイミング制御回路３に対してメモリ初期化信号
すを出力する。

メモリ初期化タイミング制御回路３は、メモリ初期化信
号すを検出するとゲートバッファ切り替え信号ｅ１をア
クティブにし単方向ゲートバッファ６ａ−１および６ａ
−２，６ａ−３，６ａ−４をハイインピーダンス状態か
ら有効状態に切り替える。同時に、ゲートバッファ切り
替え信号ｅ２は、否定素子４を介して非アクティブとな
り、この信号を入力して単方向ゲートバッファ６ｂ−１
，６ｂ−２及び双方向ゲートバッファ７−１．７−２は
ハイインピーダンス状態となり、プロセッサユニット１
からデータメモリ素子８及び、パリティデータメモリ素
子９を切り離し、データメモリ素子８およびパリティデ
ータメモリ素子９を用いないプロセッサユニット１単体
で動作を可能とする。

この結果、データメモリ素子８へのデータ信号ｍへは、
初期化データフリップフロップ１２の出力信号ｍ１−１
となり、パリティデータメモリ素子９へのデータ信号１
には、パリティデータフリップフロップ１１の出力信号
１１−１が常に出力されることになる。

この状態にて、メモリ初期化タイミング制御回路３は、
アドレスカウンタ回路５に対して、アドレスカウンタク
リア信号Ｃをアクティブにする。

であり、アドレスカウンタクリア信号Ｃアクティブを検
出すると、自身が出力するアドレス信号１１を全てロウ
レベルとする。

続いて、メモリ初期化タイミング制御回路３は、メモリ
セレクト信号ｆ１をアクティブにし、更に、メモリライ
ト信号ｇ１をアクティブにする。

データメモリ素子８は、単方向ゲートバッファ６ａ−１
を介して出力されたメモリセレクト信号ｆがアクティブ
になったことにて、自身のメモリが選択されたことを検
出し、更に、単方向ゲートバッファ６ａ−１を介して出
力されたメモリライト信号ｇがアクティブになったこと
を検出してアドレス信号ｉにて示されたアドレスに、初
期化データフリップフロップ１２の出方であるデータ信
号ｍ１−１を書き込む。

一方、パリティメモリ素子９も、メモリ初期化タイミン
グ制御回路３からの出方信号であるメモリセレクト信号
ｆ１及びメモリライト信号ｇ１を、単方向ゲートバッフ
ァ６ａ−１，６ａ−２を介し、パリティメモリセレクト
信号ｊ、パリティメモリライト信号にとして入力し、パ
リティメモリセレクト信号ｊがアクティブになったこと
にて自身のメモリが選択されたことを検出し更に、パリ
ティメモリライト信号ｋがアクティブになったことを検
出してアドレス信号ｉにて示されたアドレスに、パリテ
ィデータフリップフロップ１１の出力であるデータ信号
１１−１を書き込む。

前記データメモリ素子８及びパリティデータメモリ素子
９のデータ書き込み処理が完了すると、メモリ初期化タ
イミング回路３は、メモリセレクト信号ｆ１及びメモリ
ライト信号ｇ１を非アクテイブ状態にし、アドレスカウ
ンタクロック信号ｄをアドレスカウンタ回路５に出力す
る。

アドレスカウンタクロック信号ｄアクティブを検出した
アドレスカウンタ回路５は、自身の出力信号であるアド
レス信号１１を１進めた値として出力する。

この状態にて、メモリ初期化タイミング回路３は、前記
同様メモリセレクト信号ｆ１及びメモリライト信号ｇ１
をアクティブにし、前記データメモリ８及びパリティデ
ータメモリ９に、前記初期化データフリップフロップ１
２の出力データ信号ｍ１−１及びパリティデータフリッ
プフロップ１１の出力データ信号１１−１を書き込む。

タメモリ素子８及び、パリティデータメモリ素子９の全
メモリ空間に初期化データが書き込まれる。

前記データメモリ素子８に、複数のデータメモリ素子が
併設されている場合、併設されているデータメモリ素子
には、第１図における前記データメモリ素子８と同様、
メモリ初期化タイミング制御回路３からの出力信号であ
るメモリセクト信号ｆ１、メモリライト信号ｇ１及びア
ドレスカウンタ回路５からの出力信号であるアドレス信
号１１が、単方向ゲートバッファ６ａ−１及び６ａ−２
を介して接続されており、また、初期化データフリップ
フロップ１２の出力信号であるデータ信号ｍ１−１が単
方向ゲートバッファ６ａ−３を介して接続されている。

この為、前記データメモリ素子８に併設されているデー
タメモリ素子は、前記データメモリ素子８に初期データ
が書き込まれるタイミングと同じタイミングで、初期化
データが書き込まれ、全てのメモリ空間が初期化される
。

以上の状態で、メモリ初期化タイミング制御回路３は、
アドレスカウンタ回路５に対し、アドレスカウンタクロ
ック信号ｄを出力する。

これにより、アドレスカウンタ回路５より、メモリ初期
化終了信号りが出力され、フリップフロップ２は、前記
メモリ初期化トリガ信号ａにてラッチしたメモリ初期化
信号すを非アクテイブ状態にする。

メモリ初期化信号す非アクテイブ状態を検出したメモリ
初期化タイミング制御回路３は、ゲートバッファ切り替
え信号ｅ１を非アクテイブ状態とし、単方向ゲートバッ
ファ６ｂ−１，６ｂ−２，６ｂ−３，６ｂ−４をハイイ
ンピーダンス状態とすると共に、否定素子４を介してア
クティブ状態としたゲートバッファ切り替え信号ｅ２に
て、単方向ゲートバッファ６ｂ−１，６ｂ−２及び双方
向ゲートバッファ？−１，７−２を有効状態とし、デー
タメモリ素子８及びパリティデータメモリ素子９をプロ
セッサユニット１に接続する。これにより、プロセッサ
ユニット１からのデータメモリ素子８へのアクセスが再
び可能となる。

以上の一連の動作により、データメモリ素子８及びパリ
ティデータメモリ素子９全ての初期化処理が完了し、プ
ロセッサユニット１は、前記初期化されたデータメモリ
素子８を使用して必要な制御を開始することが出来る。

以上のように、この実施例によれば、プロセッサがラン
ダムにアクセスするデータメモリ素子をＮ個有していた
場合、前記データメモリ素子全ての初期化を、プロセッ
サを占有される事なしに。

従来に比べ１／Ｎ以下の時間にて完了させることが可能
となる。

前記実施例では、データメモリ素子及びパリティデータ
メモリ素子への初期化データを、プロセッサより設定可
能としたが、ハードウェア的に固定のデータパターンと
する事も可能である。

また、プロセッサに入力されるリセット信号がアクティ
ブになったことにて、前記プロセッサからのメモリ初期
化開始信号を用いることなく、前記ハードウェア的に設
定された固定パターンのデータにてデータメモリ素子及
びパリティデータメモリ素子の初期化を実行することも
可能である。

〔発明の効果〕

以上のように、本発明によれば、プロセッサがランダム
にアクセスする複数のメモリ素子に対し、プロセッサが
データメモリ素子の初期化処理だけの為に占有されるこ
となく、且つ、複数のデータメモリ素子に対して同時初
期化が可能となり、メモリ初期化処理に費やす時間の大
幅な短縮が図れる。

さらに本発明によるメモリ初期化回路が動作中、プロセ
ッサは、当該メモリよりハードウェア的に切り離されて
いるため、プロセッサ独自による別の処理を並行して実
施する事が可能であり制御用マイクロコンピュータシス
テムの起動時間の短縮が図れる。

【図面の簡単な説明】

第１図は本発明の一実施例にかかる制御用マイクロコン
ピュータシステム内のメモリ初期化回路を示す概略図、
第２図はメモリ初期化回路における各種信号のタイミン
グ図、第３図は、本発明にかかる制御用マイクロコンピ
ュータシステムの一例を示したブロック図である。 １・・・プロセッサユニット ２・・・フリップフロップ ３・・・メモリ初期化タイミング制御回路４・・・否定
素子 ５・・・アドレスカウンタ回路 ６ａ−１，６ａ−２，６ａ−３，６ａ−４６ｂ−１，６
ｂ−２−単方向ゲートバッファ７−１．７−２・・・双
方向ゲートバッファ８・・・データメモリ素子 ９・・・パリティデータメモリ素子 １０・・・パリティ制御回路 １１・・・パリティデータフリップフロップ１２・・・
初期化データフリップフロップ１３・・・プログラムメ
モリ素子 １４・・・データ入出力制御装置 １５・・・フレキプルディスク装置 １６・・・プロセス入出力基板 ａ・・・メモリ初期化トリガ信号 ｂ・・・メモリ初期化信号 Ｃ・・・アドレスカウンタクリア信号 ｄ・・・アドレスカウンタクロック信号ｅｌ、ｅ２・・
・ゲートバッファ切り替え信号ｆ、ｆｌ、ｆ２・・・メ
モリライト信号ｇ４Ｌｇ２・・・メモリセレクト信号 ｈ・・・メモリ初期化終了信号 ｉ、ｉｌ、ｉ２・・・アドレス信号 Ｊ、ｊ２・・・パリティメモリセレクト信号に、に２・
・・パリティメモリライト信号１．１１．１１−１．１
２．１２−１・・・パリティデータ信号ｍ、ｍ−１，＋
ａ−２，ｍｌ、ｍｌ−１，ｏ＋２−データ信号ｎ・・・
初期化データセット信号

Claims (1)

【特許請求の範囲】
1. プロセッサがランダムにリード／ライトアクセスするデ
   ータメモリ素子を有している制御用マイクロコンピュー
   タシステムにおいて、前記プロセッサが前記データメモ
   リ素子を初期化するデータパターンを設定する回路と、
   前記プロセッサを介在せず前記データメモリ素子を初期
   化するための制御回路と、前記プロセッサにより前記デ
   ータメモリ素子を初期化するための制御回路を起動する
   回路を有し、プロセッサを占有することなしにハードウ
   ェアのみにより複数の前記データメモリ素子を、前記デ
   ータメモリ素子を初期化するデータパターンにて、同時
   に初期化する機能を備えた事を特徴とする制御用マイク
   ロコンピュータシステム。