JP2002319565A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体基板上に膜厚の異なった膜を容易に形
成できるようにすると共に、所望の膜の残膜厚をコント
ロールできるようにした半導体装置の製造方法の提供を
目的とする。 【解決手段】 半導体基板１上にエッチング可能なゲー
ト酸化膜２１を形成する工程と、ゲート酸化膜２１上に
レジストパターン２３を形成する工程と、レジストパタ
ーン２３下のゲート酸化膜２１の厚みとレジストパター
ン２３で覆っていない部分のゲート酸化膜２１の厚みを
異ならせるために、ゲート酸化膜２１のエッチング速度
に対応する加熱温度で、レジストパターン２３を含む半
導体基板１を加熱する工程と、加熱したレジストパター
ン２３をマスクにして、加熱温度に対応するエッチング
速度でゲート酸化膜２１をエッチングする工程とを含む
ものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スプリットゲート
酸化膜を備えて、しきい値電圧（Ｖｔｈ）の異なる複数
の電界効果トランジスタを有する半導体ＩＣに適用して
好適な半導体装置の製造方法に関するものである。詳し
くは、半導体基板上に形成されたエッチング可能な所望
の膜上にレジスト部材を形成し、膜のエッチング速度に
対応した加熱温度で、レジスト部材を含む半導体基板を
加熱し、レジスト部材で覆われていない部分の膜を加熱
温度に対応したエッチング速度でエッチングするように
したものである。

【０００２】

【従来の技術】近年、ますます電気製品の高性能化は進
みつつあり、これに伴って、電気製品に搭載される半導
体装置の素子数も増えてきている。さらに、半導体装置
内でのトランジスタ素子数の増加に伴って、例えば電界
効果トランジスタの動作を制御するＶｔｈも複雑化しつ
つある。それゆえ、このＶｔｈをコントロールするゲー
ト酸化膜の膜厚は、ますます多様化かつ高精度化が要求
されている。

【０００３】スプリットゲート酸化膜を備えた半導体装
置は、例えば半導体基板上に高Ｖｔｈ用の第１の電界効
果トランジスタと、低Ｖｔｈ用の第２の電界効果トラン
ジスタを有している。第１の電界効果トランジスタと第
２の電界効果トランジスタのＶｔｈを異ならしめる為
に、第１の電界効果トランジスタと第２の電界効果トラ
ンジスタの備えるゲート酸化膜の膜厚はそれぞれが異な
るようになされている。

【０００４】図９〜図１１は従来例に係るこの種の半導
体装置９０の製造方法（その１〜３）を示す工程図であ
る。図９Ａに示すように、まずＰ型シリコンから成る半
導体基板９１を用意する。この半導体基板９１を熱酸化
して、当該半導体基板９１の表面を汚染から保護する酸
化シリコン膜８９を形成する。次に、半導体基板９１に
リンイオンを注入して、Ｎウェル層８８を形成する。Ｎ
ウェル層８８を形成した後、図９Ｂに示すように、ＬＯ
ＣＯＳ(Local Oxidation of Silicon)法によって素子分
離用のフィールド酸化膜９４を半導体基板９１に形成す
る。

【０００５】このフィールド酸化膜９４を除くＮウェル
層８８の所定位置にホウ素イオンを注入して拡散し、図
９Ｂにおいて、フィールド酸化膜９４を挟んで左側に第
１のＰウェル層９６を、右側に第２のＰウェル層９７を
形成する。次に、図９Ｃに示すように、この半導体基板
９１を熱酸化して、Ｐウェル層９６及びＰウェル層９７
上にゲート酸化膜９５を形成する。形成したゲート酸化
膜９５の膜厚は、例えば１９ｎｍである。

【０００６】ゲート酸化膜９５を形成した後、図１０Ａ
に示すように、Ｐウェル層９６にある高Ｖｔｈ用の第１
のトランジスタの形成領域８４を覆い、Ｐウェル層９７
にある低Ｖｔｈ用の第２のトランジスタの形成領域８６
を露出するようにして、ゲート酸化膜９５上にレジスト
パターン９８を形成する。次に、図１０Ｂに示すよう
に、トランジスタ形成領域８６にあるゲート酸化膜９５
のみをフッ酸水溶液でウエットエッチングして除去す
る。このフッ酸水溶液は、４９ｗｔ％のフッ酸水溶液１
ｍｌを純水２０ｍｌの割合で希釈したものである。

【０００７】ゲート酸化膜９５を選択的にウェットエッ
チングした後、図１０Ｃに示すように、レジストパター
ンを除去する。そして、図１１Ａに示すように、半導体
基板９１を熱酸化して、低Ｖｔｈ用のトランジスタ形成
領域８６に９ｎｍのゲート酸化膜を８０を形成する。ま
た、この熱酸化によって、高Ｖｔｈ用のトランジスタ形
成領域８４にあるゲート酸化膜９５の膜厚も成長する。
成長後のゲート酸化膜９５は１９ｎｍから２５ｎｍの膜
厚となる。

【０００８】ゲート酸化膜８０を９ｎｍの厚さに形成し
た後、図１１Ｂに示すように、半導体基板９１の全面に
電極用のポリシリコン８２とタングステンシリサイド８
３を形成する。そして、このタングステンシリサイド８
３上に電極形成用のレジストパターンを形成する。この
レジストパターンをマスクにしてタングステンシリサイ
ド８３及びポリシリコン８２をエッチングする。これに
より、図１０Ｃに示すように、膜厚２５ｎｍのゲート酸
化膜９５上に電極９２を有し、膜厚９ｎｍのゲート酸化
膜８０上に電極９３を有した半導体装置９０を完成す
る。

【０００９】

【発明が解決しようとする課題】ところで、従来方式に
係る半導体装置９０の製造方法によれば、半導体基板１
上に高Ｖｔｈ用のゲート酸化膜９５を形成した後、この
ゲート酸化膜９５上に選択的にレジストパターン９８を
形成し、このレジストパターン９８をマスクにして低Ｖ
ｔｈ用のトランジスタ形成領域８６のゲート酸化膜９５
を全て除去し、その後、所定温度で加熱処理して、当該
領域８６上に低Ｖｔｈ用のゲート酸化膜８０を形成する
ようなされる。

【００１０】それゆえ、ゲート酸化膜８０の形成時に使
用する酸化炉のプロセスのバラツキの影響を受けて、ゲ
ート酸化膜８０の膜厚を再現性良く膜厚コントロールす
ることができず、所望の膜厚のゲート酸化膜８０を得る
ことができないという問題がある。

【００１１】そこで、この発明はこのような問題を解決
したものであって、半導体基板上に膜厚の異なった膜を
容易に形成できるようにすると共に、所望の膜の残膜厚
をコントロールできるようにした半導体装置の製造方法
の提供を目的とする。

【００１２】

【課題を解決するための手段】上述した課題を解決する
ために、本発明に係る半導体装置の製造方法は、半導体
基板上にエッチング可能な所望の膜を形成する工程と、
この膜上にレジスト部材を選択的に形成する工程と、レ
ジスト部材下の膜の厚みとレジスト部材で覆っていない
部分の膜の厚みを異ならせるために、膜のエッチング速
度に対応した加熱温度で、レジスト部材を含む半導体基
板を加熱する工程と、加熱したレジスト部材をマスクに
して、加熱温度に対応するエッチング速度で膜をエッチ
ングする工程とを含むものである。

【００１３】本発明に係る半導体装置の製造方法によれ
ば、レジスト部材と半導体基板上の膜との密着性を維持
しつつ、レジスト部材の形状を損なうことなく、レジス
ト部材で覆われていない部分の膜を再現性良くエッチン
グできるので、半導体基板上に膜厚の異なった膜を容易
に形成することができる。

【００１４】しかも、レジスト部材の崩壊に係る時間を
長くできるので、エッチング速度の遅いエッチング用の
薬液を長時間に渡って使用でき、所望の膜の残膜厚をコ
ントロールできる。

【００１５】

【発明の実施の形態】以下、図面を参照しながら、この
発明の実施形態に係る半導体装置の製造方法について詳
しく説明する。図１〜図３は本発明の実施形態に係る半
導体装置１００の構成例を示す図であり、図４〜図８は
その製造方法（その１〜５）を示す工程図である。

【００１６】この実施形態では、半導体基板上に形成さ
れたエッチング可能な所望の膜上にレジスト部材を形成
し、膜のエッチング速度に対応する加熱温度でレジスト
部材を含む半導体基板を加熱し、レジスト部材で覆われ
ていない部分の膜を加熱温度に対応するエッチング速度
でエッチングして、半導体基板上に膜厚の異なった膜を
容易に形成できるようにすると共に、所望の膜の残膜厚
をコントロールできるようにしたものである。

【００１７】図１に示す半導体装置１００は、スプリッ
トゲート酸化膜を備えた半導体ＩＣである。例えば、半
導体基板１には高Ｖｔｈ用の電界効果トランジスタ及び
低Ｖｔｈ用の電界効果トランジスタがそれぞれ設けられ
ている。高Ｖｔｈ用の電界効果トランジスタはトランジ
スタ形成領域２５に形成され、低Ｖｔｈ用の電界効果ト
ランジスタはトランジスタ形成領域２７に形成されてい
る。この第１のトランジスタ形成領域２５及び第２のト
ランジスタ形成領域２７には、エッチング可能な所望の
膜の一例となるゲート酸化膜２１が形成されている。

【００１８】このゲート酸化膜２１は酸化シリコンから
なり、トランジスタ形成領域２５とトランジスタ形成領
域２７とでは、その膜厚が異なるようになされる。ゲー
ト酸化膜２１の膜厚を異ならしめるのは、２つの電界効
果トランジスタの閾値電圧をＶｔｈ１、Ｖｔｈ２とした
とき、Ｖｔｈ１＞Ｖｔｈ２とする為である。

【００１９】そこで、トランジスタ形成領域２５とトラ
ンジスタ形成領域２７とで、膜厚の異なるゲート酸化膜
２１を形成するために、本発明者らは、まずはじめに、
ゲート酸化膜２１上に有機系のレジスト部材を選択的に
形成された半導体基板１の加熱（以下、ポストベイクと
もいう）温度とゲート酸化膜２１のエッチング速度との
関係を調査することを行った。

【００２０】即ち、トランジスタ形成領域２７のゲート
酸化膜２１のみをウエットエッチングして、その膜厚を
２５ｎｍから９ｎｍまで薄膜化する場合を想定し、この
ときのレジスト部材とゲート酸化膜２１との密着性と、
エッチング所要時間との関係を調査した。

【００２１】これによれば、まず、低Ｖｔｈ用のトラン
ジスタをトランジスタ形成領域２７に形成するために、
当該領域２７のゲート酸化膜２１を残膜厚９ｎｍなるよ
うに均一にエッチングする必要がある。これには、ゲー
ト酸化膜２１に対するエッチング速度が緩やかな薬液を
使用する必要がある。そこで、４９ｗｔ％のフッ酸水溶
液１ｍｌを純水２００ｍｌの割合で希釈した希フッ酸水
溶液（以下で、ＤＨＦ（１：２００）ともいう）を作成
し、このＤＨＦ（１：２００）を用いてゲート酸化膜２
１をウエットエッチングすることを前提とする。

【００２２】ＤＨＦ（１：２００）のゲート酸化膜２１
に対するエッチング速度は室温で約１．３ｎｍである。
つまり、トランジスタ形成領域２７のゲート酸化膜２１
のみをウエットエッチングして、その膜厚を２５ｎｍか
ら９ｎｍまで薄膜化する場合、所要時間は約１３分であ
る。

【００２３】図２Ａは、ポストベイク温度とＤＨＦ
（１：２００）中におけるレジスト部材の形状変化との
相関、並びにポストベイク温度とレジスト部材のゲート
酸化膜２１に対する密着性との相関を調査した結果を示
す表図である。

【００２４】この調査結果は、図２Ｂに示すように、レ
ジスト部材の一例となる有機系のレジスト部材４５を複
数の半導体基板１上のゲート酸化膜２１上に形成し、こ
のレジスト部材４５を細、中、大の３種類のパターン長
Ｌを有するようにパターニングし、レジスト部材４５を
パターニングされた複数の半導体基板１を、１００℃〜
１３０℃のそれぞれ異なる温度で加熱して得たものであ
る。

【００２５】レジスト部材４５の形状変化は、図２Ｂに
示すゲート酸化膜２１とレジスト部材４５の側壁との成
すダレ角度θで表すことができる。レジスト部材４５が
形成された半導体基板１を１００〜１３０℃のポストベ
イク温度で加熱すると、ポストベイク温度の上昇ととも
にレジスト部材４５の側壁は形状ダレし、角度θは０°
に近づく。

【００２６】また、レジスト部材４５の崩壊は、ゲート
酸化膜２１からの当該レジスト部材４５の剥がれの有無
で表すことができる。図２Ａおいて、剥がれ×はレジス
ト部材４５がＤＨＦ（１：２００）中で剥がれること
を、△はレジスト部材４５の一部が剥がれることを、○
はレジスト部材４５の剥がれが無いことを意味する。

【００２７】図３は、ポストベイク温度と、レジスト部
材４５のダレ角度θとの関係を示す図である。図３のＸ
軸はポストベイク温度［℃］を示す等分目盛りであり、
Ｙ軸はレジスト部材４５のダレ角度θ［°］を示す等分
目盛りである。図３の丸形の点は、パターン長Ｌが細い
レジスト部材４５を１００〜１３０℃のポストベイク温
度で加熱した後の、当該レジスト部材４５のダレ角度θ
を示すものである。同様に、四角形の点はパターン長Ｌ
が中のレジスト部材４５のダレ角度θを、三角形の点は
パターン長Ｌが大のレジスト部材４５のダレ角度θを、
それぞれ示すものである。

【００２８】図３より、ポストベイク温度が１００℃〜
１１０℃の範囲で角度θは高い値を示し、レジスト部材
４５はその形状が良好に維持されることがわかる。しか
しながら、この温度範囲ではレジスト部材４５とゲート
酸化膜２１との密着性が弱く、ゲート酸化膜２１からの
レジスト部材４５の剥がれが生じる。

【００２９】一方、ポストベイク温度が１１５℃から１
２５℃の範囲では、１００℃〜１１０℃のポストベイク
温度に比べて角度θの値はやや低いが、レジスト部材４
５の剥がれは生じないことがわかった。従って、ポスト
ベイクの温度を１１５℃〜１２５℃の範囲内とすれば、
レジスト部材４５はＤＨＦ（１：２００）による３０分
のウエットエッチングに耐えることが確認できた。

【００３０】この結果をゲート酸化膜２１に適用する
と、２５ｎｍから９ｎｍまでＤＨＦ（１：２００）を用
いてエッチングする場合の所要時間は約１３分である。
この間、ゲート酸化膜２１上を選択的に覆うレジスト部
材４５に剥がれが生じてしまうと、レジスト部材４５下
のゲート酸化膜２１もエッチングされてしまう。それゆ
え、ポストベイク温度の最適条件は、レジスト部材４５
の剥がれが生じない１１５℃〜１２５℃である。そこ
で、本発明者らは、ポストベイク温度を例えば１２０℃
に設定した。

【００３１】次に、半導体装置１００の製造方法につい
て説明する。上述したポストベイク温度の最適条件を調
査して、ポストベイク温度を１２０℃に設定したことを
前提とする。まず、図４Ａに示すように半導体基板１を
用意する。半導体基板１は、例えば抵抗率が１Ω・ｃｍ
のＰ型シリコンから成り、その大きさは直径１５０ｍ
ｍ、厚さ５４０μｍ程度である。

【００３２】次に、半導体基板１上に酸化シリコン膜３
を形成する。酸化シリコン膜３は半導体基板１への汚染
物の付着を阻止するものである。また、酸化シリコン膜
３は、半導体基板１への不純物導入時には、当該半導体
基板１の結晶損傷を阻止するものでもある。酸化シリコ
ン膜３は、半導体基板１を熱酸化して形成する。使用す
る反応ガスはＨＣｌ及びＯ_２の混合ガスであり、反応温
度は約９００℃である。また、酸化シリコン膜３の膜厚
は、約１０ｎｍ程度にする。

【００３３】そして、酸化シリコン膜３上からリンイオ
ンを注入して拡散し、図４Ｂに示すように、半導体基板
１内にＮウェル層５を形成する。リンイオンのドーズ量
は、例えば４・１０^１２cm^−２程度である。

【００３４】半導体基板１内にＮウェル層５を形成した
後、図４Ｃに示すように、酸化シリコン膜３上に窒化シ
リコン膜７を形成する。この窒化シリコン膜７は、後工
程で素子分離用のフィールド酸化膜を形成するためのガ
イド膜である。窒化シリコン膜７はＬＰＣＶＤ装置を用
いて形成する。使用する反応ガスはＳｉＨ_２Ｃｌ_２及び
ＮＨ_３の混合ガスであり、反応温度は約８００℃であ
る。窒化シリコン膜７の膜厚は約２００ｎｍ程度にす
る。

【００３５】次に、図５Ａに示すように、フォトリソグ
ラフィによって窒化シリコン膜７上にレジストパターン
９を形成する。レジストパターン９は、素子分離領域１
１上の窒化シリコン膜７を露出するようにして形成す
る。フォトリソグラフィによるレジストパターン９の形
成方法は以下の通りである。

【００３６】まず、窒化シリコン膜７の上に有機系のレ
ジスト部材を塗布する。レジスト部材にはポジ型、或い
はネガ型のいずれを使用しても良いが、微細加工の点で
優れているポジ型のレジスト部材を使用する。レジスト
部材の塗布装置には、半導体製造工程で一般的に使用さ
れているレジストスピンコータを用いる。

【００３７】次に、素子分離領域１１のレジスト部材を
露光する。この露光は、塗布したレジスト部材の上方
に、素子分離領域１１に光線を透過せしめるレチクルを
設け、このレチクルの上方から紫外線等を照射して行
う。使用する装置は縮小投影露光装置である。

【００３８】そして、コータデベロッパを用いて、露光
したレジスト部材に現像液を施して、現像する。このよ
うにして、素子分離領域１１上の窒化シリコン膜７を露
出するようなレジストパターン９を形成する。レジスト
パターン９の膜厚は、例えば５μｍ程度にする。

【００３９】次に、図５Ｂに示すように、レジストパタ
ーン９をマスクにして、素子分離領域１１の窒化シリコ
ン膜７及び酸化シリコン膜３をエッチングして除去す
る。これにより、素子分離領域１１では、半導体基板１
の表面が露出するようなされる。窒化シリコン膜７及び
酸化シリコン膜３のエッチングは、例えばＣＦ_４及びＨ
_２の混合ガスを用いたドライエッチングにより行う。

【００４０】素子分離領域１１の窒化シリコン膜７及び
酸化シリコン膜３を除去した後、図５Ｃに示すように、
ＬＯＣＯＳ法によって素子分離領域のみにフィールド酸
化膜１３を形成する。フィールド酸化膜１３は、パイロ
ジェニック酸化炉を用いて約７００ｎｍの厚さに形成す
る。フィールド酸化膜１３を形成した後、図６Ａに示す
ように窒化シリコン膜を除去する。窒化シリコン膜の除
去は、約８０℃に熱したＨ_３ＰＯ_４水溶液を用いて行
う。

【００４１】次に、図６Ｂに示すように、フォトリソグ
ラフィによって、フィールド酸化膜１３上にレジストパ
ターン１９を形成する。そして、このレジストパターン
１９をマスクにして、半導体基板１にホウ素イオンを注
入する。そして、レジストパターン１９を除去し、半導
体基板１を熱処理してホウ素イオンを拡散する。

【００４２】これにより、図６Ｂにおいてフィールド酸
化膜１３を挟んで、左側に第１のＰウェル層１５を、右
側に第２のＰウェル層１７をそれぞれ形成できる。Ｂイ
オンのドーズ量は、約５×１０^１３ｃｍ^−２である。ま
た、所望のＶｔｈにＰウェル層１５及びＰウェル層１７
を合わせる為に、これら両層を形成した後にさらにホウ
素イオンを追加注入してもよい。

【００４３】Ｐウェル層１５及びＰウェル層１７を形成
した後、図６Ｃに示すように、Ｐウェル層１５及びＰウ
ェル層１７上の酸化シリコン膜を除去する。この酸化シ
リコン膜の除去は希フッ酸水溶液を用いて行う。

【００４４】次に、図７Ａに示すように、Ｐウェル層１
５及びＰウェル層１７上にゲート酸化膜２１を形成す
る。このゲート酸化膜２１は半導体基板１を熱酸化して
形成する。使用する反応ガスはＯ_２であり、反応温度は
約９００℃である。また、ゲート酸化膜２１の膜厚は、
約２５ｎｍ程度にする。

【００４５】ゲート酸化膜２１を形成した後、図７Ｂに
示すように、半導体基板１上にレジスト部材の一例とな
る有機系のレジストパターン２３を選択的に形成する。
Ｐウェル層１５にあるトランジスタ形成領域２５はレジ
ストパターン２３によって覆われ、Ｐウェル層１７にあ
るトランジスタ形成領域２７はレジストパターン２３か
ら露出するようになされる。レジストパターン２３の厚
さは、例えば約５μｍである。

【００４６】次に、上述したポストベイク温度と有機系
のレジスト部材との密着性の調査結果（図２及び図３を
参照）に基づいて設定された加熱温度で、レジストパタ
ーン２３を含む半導体基板１を加熱する。加熱温度は、
１２０℃である。この加熱は、窒素雰囲気下の反応室を
有するオーブン装置を用いて行う。

【００４７】レジストパターン２３を形成した半導体基
板１を１２０℃で加熱したのち、図７Ｃに示すように、
このレジストパターン２３をマスクにして、低Ｖｔｈ用
のトランジスタ形成領域２７のゲート酸化膜２１をエッ
チングし、その残膜厚を９ｎｍにする。使用する薬液
は、１２０℃の加熱温度に対応するＤＨＦ（１：２０
０）である。上述した通り、ＤＨＦ（１：２００）のゲ
ート酸化膜２１に対するエッチング速度は約１．３ｎｍ
と緩やかなので、ゲート酸化膜２１の残膜厚を９ｎｍに
できる。また、エッチングの所要時間は約１３分なの
で、レジストパターン２３が剥がれることはない。

【００４８】そして、トランジスタ形成領域２７にある
ゲート酸化膜２１を残膜厚約９ｎｍまでエッチングした
後、図８Ａに示すようにレジストパターン２３（図７Ｃ
参照）を除去する。このレジストパターン２３は、８０
℃に加熱した硫酸及びＨ_２Ｏ _２の混合溶液で除去でき
る。レジストパターン２３をプラズマＯ２雰囲気下でア
ッシングして除去する場合と比べて、下地膜の結晶構造
に損傷を与える可能性を確実に低減できる。

【００４９】レジストパターン２３を除去した後、図８
Ｂに示すように、ゲート酸化膜２１及びフィールド酸化
膜１３上に電極用のポリシリコン膜２９を形成する。こ
のポリシリコン膜２９はＣＶＤ装置を用いて、約３００
ｎｍの厚さに形成する。使用する反応ガスはＳｉＨ_４で
あり、反応温度は約６００℃である。

【００５０】さらに、スパッタ装置を用いて、ポリシリ
コン２９膜上にタングステンを形成する。タングステン
の膜厚は、例えば１００ｎｍ程度である。その後、タン
グステンを形成した半導体基板１を窒素雰囲気下、約４
００℃加熱して、タングステンシリサイド３１を形成す
る。

【００５１】そして、トランジスタ形成領域２５及びト
ランジスタ形成領域２７のゲート酸化膜２１上に電極を
形成するために、タングステンシリサイド３１上に電極
形成用のレジストパターンをフォトリソグラフィによっ
て形成する。そして、このレジストパターンをマスクに
して、タングステンシリサイド膜３１及びポリシリコン
膜２９をドライエッチングする。

【００５２】これにより、図１に示したような、トラン
ジスタ形成領域２５に第１の電極３３を、トランジスタ
形成領域２７に第２の電極３５をそれぞれ形成できる。
電極３３下のゲート酸化膜２１の膜厚は２５ｎｍであ
り、電極３５下のゲート酸化膜２１の膜厚は９ｎｍであ
る。それゆえ、トランジスタ形成領域２５には高Ｖｔｈ
用の電界効果トランジスタを、トランジスタ形成領域２
７には低Ｖｔｈ用の電界効果トランジスタをそれぞれ設
けることができる。このようにして、半導体装置１００
を完成する。

【００５３】このように、本発明に係る半導体装置１０
０の製造方法によれば、予め、レジストパターン２３下
のゲート酸化膜２１の厚みとレジストパターン２３で覆
っていない部分のゲート酸化膜２１の厚みを異ならせる
ために、ゲート酸化膜２１のエッチング速度に対応する
レジストパターン２３の加熱温度を設定し、このレジス
トパターン２３を形成された半導体基板１を設定された
１２０℃で加熱し、その後、この加熱されたレジストパ
ターン２３をマスクにして、低Ｖｔｈ用のトランジスタ
形成領域２７上のゲート酸化膜２１を１２０℃の加熱温
度に対応するエッチング速度でエッチングするようにな
される。

【００５４】従って、レジストパターン２３と半導体基
板１上のゲート酸化膜２１との密着性を維持しつつ、レ
ジストパターン２３の形状を損なうことなく、レジスト
パターン２３で覆われていない部分のゲート酸化膜２１
を再現性良くエッチングできるので、半導体基板１上に
膜厚の異なったゲート酸化膜２１を容易に形成すること
ができる。

【００５５】しかも、レジストパターン２３の崩壊に係
る時間を長くできるので、エッチング速度の遅いＤＨＦ
（１：２００）を長時間に渡って使用でき、ゲート酸化
膜２１の残膜厚をコントロールできる。これにより、従
来方法に比べて、ゲート酸化膜２１を精度良くエッチン
グでき、歩留まりや信頼性をより一層向上した半導体装
置を製造することができる。

【００５６】

【発明の効果】本発明に係る半導体装置の製造方法によ
れば、半導体基板上にエッチング可能な所望の膜を形成
し、この膜上にレジスト部材を選択的に形成し、レジス
ト部材下の膜の厚みとこのレジスト部材で覆っていない
部分の膜の厚みを異ならせるために、膜のエッチング速
度に対応する加熱温度で、レジスト部材を含む半導体基
板を加熱し、その後、この加熱されたレジスト部材をマ
スクにして、半導体基板上の膜を加熱温度に対応するエ
ッチング速度でエッチングするようになされる。

【００５７】この構成によって、レジスト部材と半導体
基板上の膜との密着性を維持しつつ、レジスト部材の形
状を損なうことなく、レジスト部材で覆われていない部
分の膜を再現性良くエッチングできるので、半導体基板
上に膜厚の異なった膜を容易に形成することができる。

【００５８】しかも、レジスト部材の崩壊に係る時間を
長くできるので、エッチング速度の遅いエッチング用の
薬液を長時間に渡って使用でき、所望の膜の残膜厚をコ
ントロールできる。従って、従来方法に比べて、所望の
膜を精度良くエッチングでき、歩留まりや信頼性をより
一層向上した半導体装置を製造することができる。膜厚
の異なる所望の膜を形成する工程数を確実に削減でき、
製造コストを低減できる。本発明は、スプリットゲート
酸化膜を備えて、Ｖｔｈの異なる複数の電界効果トラン
ジスタを有する半導体ＩＣに適用して極めて好適であ
る。

【図面の簡単な説明】

【図１】半導体装置１００の構成例を示す断面図であ
る。

【図２】Ａはポストベイク温度と、パターン長Ｌと、だ
れ角度θとの関係を示す表図であり、Ｂはその調査時の
レジスト部材４５の構成例を示す概念図である。

【図３】ポストベイク温度とダレ角度θとの関係を示す
図である。

【図４】Ａ〜Ｃは本発明に係る半導体装置１００の製造
方法（その１）を示す工程図である。

【図５】Ａ〜Ｃは半導体装置１００の製造方法（その
２）を示す工程図である。

【図６】Ａ〜Ｃは半導体装置１００の製造方法（その
３）を示す工程図である。

【図７】Ａ〜Ｃは半導体装置１００の製造方法（その
４）を示す工程図である。

【図８】Ａ及びＢは半導体装置１００の製造方法（その
５）を示す工程図である。

【図９】Ａ〜Ｃは従来例に係る半導体装置９０の製造方
法（その１）を示す工程図である。

【図１０】Ａ〜Ｃは半導体装置９０の製造方法（その
２）を示す工程図である。

【図１１】Ａ〜Ｃは半導体装置９０の製造方法（その
３）を示す工程図である。

【符号の説明】

１・・・半導体基板、５・・・Ｎウェル層、１３・・・
フィールド酸化膜、１５，１７・・・Ｐウェル層、２１
・・・ゲート酸化膜、２３・・・レジストパターン、２
５，２７・・・トランジスタ形成領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山岸 弘明 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 高林 幸作 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 4M104 AA01 BB01 CC05 DD37 DD43 DD65 DD84 EE03 GG08 GG09 GG10 GG14 HH20 5F004 BD01 DA26 DB26 5F043 AA31 BB22 CC11 5F048 AC01 BA01 BB05 BB08 BB16 BE02 BG01 BG12

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にエッチング可能な所望の
   膜を形成する工程と、 前記膜上にレジスト部材を選択的に形成する工程と、 前記レジスト部材下の膜の厚みと当該レジスト部材で覆
   っていない部分の前記膜の厚みを異ならせるために、前
   記膜のエッチング速度に対応した加熱温度で、前記レジ
   スト部材を含む半導体基板を加熱する工程と、 加熱した前記レジスト部材をマスクにして、前記加熱温
   度に対応するエッチング速度で前記膜をエッチングする
   工程とを含むことを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記レジスト部材に有機系を使用したと
   き、 前記加熱温度は１１５℃〜１２５℃の温度範囲内に設定
   することを特徴とする請求項１に記載の半導体装置の製
   造方法。
3. 【請求項３】 前記レジスト部材で覆われていない部分
   の膜を、４９ｗｔ％のフッ酸水溶液１ｍｌを純水２００
   ｍｌの割合で希釈した希フッ酸水溶液でエッチングする
   ことを特徴とする請求項１に記載の半導体装置の製造方
   法。
4. 【請求項４】 前記膜に酸化シリコンを使用して、膜厚
   の異なるゲート酸化膜を形成することを特徴とする請求
   項１に記載の半導体装置の製造方法。
5. 【請求項５】 前記膜をエッチングした後に、 前記レジスト部材を硫酸と過酸化水素水との混合溶液を
   使用して除去することを特徴とする請求項１に記載の半
   導体装置の製造方法。