JP2570493B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2570493B2 JP2570493B2 JP2335335A JP33533590A JP2570493B2 JP 2570493 B2 JP2570493 B2 JP 2570493B2 JP 2335335 A JP2335335 A JP 2335335A JP 33533590 A JP33533590 A JP 33533590A JP 2570493 B2 JP2570493 B2 JP 2570493B2
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- resist pattern
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関するものである。
〔従来の技術〕 近年、半導体集積回路の高集積化、微細化に伴い半導
体基板（以下、単にウエハと称す）上に形成される回路
パターンも微細化され、その構造も複雑になってきてい
る。特に、コンタクトホール形成においては、開口寸法
が小さく、深さ寸法の大きいホールパターン形成技術が
重要な技術のひとつになっており、種々の改良がなされ
てきている。
体基板（以下、単にウエハと称す）上に形成される回路
パターンも微細化され、その構造も複雑になってきてい
る。特に、コンタクトホール形成においては、開口寸法
が小さく、深さ寸法の大きいホールパターン形成技術が
重要な技術のひとつになっており、種々の改良がなされ
てきている。
第３図は従来の半導体装置におけるコンタクトホール
部のパターン形成方法を模式的に示した断面図である。
部のパターン形成方法を模式的に示した断面図である。
まず、ウエハ（１）上に化学気相成長法（以下、CVD
法と称す）によってシリコン酸化膜（２）を形成した
後、感光性レジストを全面に塗布し、所定パターンが形
成されたフォトマスク（図示省略）を介してパターン転
写を行う。これを現像処理することによってレジストパ
ターン（３）を形成する（第３図（ａ））。
法と称す）によってシリコン酸化膜（２）を形成した
後、感光性レジストを全面に塗布し、所定パターンが形
成されたフォトマスク（図示省略）を介してパターン転
写を行う。これを現像処理することによってレジストパ
ターン（３）を形成する（第３図（ａ））。
次に、複数のウエハ（１）が並立収納されたカセット
を対流式オーブン内に収納し、その中で150℃、60分間
程度のポストベークを行う。このとき、熱によってレジ
ストパターン（３）が収縮し、レジストの断面形状は現
象後の形状（31）が丸みを帯びたものとなる。また、熱
収縮をおこし第４図に示すようにウエハ（１）の周辺部
から内部方向へのストレスがかかり、パターン全体の形
状がウエハ（１）に対して垂直状とならず、傾斜した状
態のものとなる。さらに、このポストベークは一般に、
レジストパターン（３）とその下地膜との密着性を高め
るために行われるが、第５図に示すように、レジスト
（３）とシリコン酸化膜（２）との密着性は必ずしも充
分とはいえず、特にレジストパターン（３）の端部界面
で、レジストのはがれ（５）を生ずることがある（第３
図（ｂ））。
を対流式オーブン内に収納し、その中で150℃、60分間
程度のポストベークを行う。このとき、熱によってレジ
ストパターン（３）が収縮し、レジストの断面形状は現
象後の形状（31）が丸みを帯びたものとなる。また、熱
収縮をおこし第４図に示すようにウエハ（１）の周辺部
から内部方向へのストレスがかかり、パターン全体の形
状がウエハ（１）に対して垂直状とならず、傾斜した状
態のものとなる。さらに、このポストベークは一般に、
レジストパターン（３）とその下地膜との密着性を高め
るために行われるが、第５図に示すように、レジスト
（３）とシリコン酸化膜（２）との密着性は必ずしも充
分とはいえず、特にレジストパターン（３）の端部界面
で、レジストのはがれ（５）を生ずることがある（第３
図（ｂ））。
次に、レジストパターン（３）をマスクとして、フッ
酸溶液を用いて酸化膜（２）のウエットエッチングを基
板（１）が露出しない深さに行う。このとき、第６図に
示すようにレジストのはがれ（５）より、エッチング液
のしみ込みがおこり、サイドエッチ（４）が増大する。
酸溶液を用いて酸化膜（２）のウエットエッチングを基
板（１）が露出しない深さに行う。このとき、第６図に
示すようにレジストのはがれ（５）より、エッチング液
のしみ込みがおこり、サイドエッチ（４）が増大する。
次に、レジスト（３）の耐ドライエッチング性を強め
るために再度、対流式オーブン内で150℃、60分間程度
のポストベークを行う。これによってレジスト（３）の
端部コーナー部が、さらに丸みをもったものとなる。
（第３図（ｄ））。
るために再度、対流式オーブン内で150℃、60分間程度
のポストベークを行う。これによってレジスト（３）の
端部コーナー部が、さらに丸みをもったものとなる。
（第３図（ｄ））。
次に、このレジスト（３）をマスクとして、シリコン
酸化膜（２）を、ウエハ（１）面の横方向に対して垂直
方向のエッチング速度が大きくなる特性の異方性のドラ
イエッチングを行う。これによりレジスト（３）に覆わ
れていないシリコン酸化膜（２）の残部が除去されて、
基板（１）が露出されることになる（第３図（ｅ））。
酸化膜（２）を、ウエハ（１）面の横方向に対して垂直
方向のエッチング速度が大きくなる特性の異方性のドラ
イエッチングを行う。これによりレジスト（３）に覆わ
れていないシリコン酸化膜（２）の残部が除去されて、
基板（１）が露出されることになる（第３図（ｅ））。
この後、レジスト（３）をアッシング法により除去す
ることにより、テーパー状のコンタクトホールが形成さ
れる。
ることにより、テーパー状のコンタクトホールが形成さ
れる。
従来の半導体装置におけるコンタクトホール部の形成
方法は以上のようであり、ウエットエッチングを行う前
にポストベークを行うことにより、第３図（ｂ）で示す
ようにレジスト（３）は熱収縮をおこしその形状は丸み
を帯びたものとなり、また、第４図で示すようにレジス
ト（３）にストレスがかかり、パターン形状にひずみが
生じて高精度のパターン形成が行なえなかった。さら
に、第５図で示すように、レジストのはがれ（５）によ
ってウエットエッチングすることでサイドエッチが増大
してしまい、高精度なパターン形成が行なうことが難し
いという問題点があった。
方法は以上のようであり、ウエットエッチングを行う前
にポストベークを行うことにより、第３図（ｂ）で示す
ようにレジスト（３）は熱収縮をおこしその形状は丸み
を帯びたものとなり、また、第４図で示すようにレジス
ト（３）にストレスがかかり、パターン形状にひずみが
生じて高精度のパターン形成が行なえなかった。さら
に、第５図で示すように、レジストのはがれ（５）によ
ってウエットエッチングすることでサイドエッチが増大
してしまい、高精度なパターン形成が行なうことが難し
いという問題点があった。
また、一般に、ポストベーク処理は一度に多量を手作
業で行なうために、発塵が多くなって、その影響が大き
いという副次的な問題点があった。
業で行なうために、発塵が多くなって、その影響が大き
いという副次的な問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、高精度なパターン形成ができ、好適なコン
タクトホールが得られて信頼性の高い半導体装置が形成
される製造方法を得ることを目的とする。
れたもので、高精度なパターン形成ができ、好適なコン
タクトホールが得られて信頼性の高い半導体装置が形成
される製造方法を得ることを目的とする。
本発明に係る半導体装置の製造方法は、基板上に形成
された被エッチング膜上にレジストパターンを形成する
第１の工程と、上記レジストパターンをマスクに上記被
エッチング膜を、ウエットエッチング処理して所定深さ
までエッチング除去する第２の工程と、この第２の工程
の後に上記レジストパターンを遠紫外線照射処理する第
３の工程と、上記レジストパターンに覆われていない上
記被エッチング膜の残部を異方性のドライエッチング処
理して上記基板が露出するようにエッチング除去する第
４の工程とを備えたものである。
された被エッチング膜上にレジストパターンを形成する
第１の工程と、上記レジストパターンをマスクに上記被
エッチング膜を、ウエットエッチング処理して所定深さ
までエッチング除去する第２の工程と、この第２の工程
の後に上記レジストパターンを遠紫外線照射処理する第
３の工程と、上記レジストパターンに覆われていない上
記被エッチング膜の残部を異方性のドライエッチング処
理して上記基板が露出するようにエッチング除去する第
４の工程とを備えたものである。
本発明における半導体装置の製造方法においては、コ
ンタクトホール形成時に、レジストパターンを遠紫外線
照射処理を行うことにより耐エッチング性を高めエッチ
ング後のパターン制御性を良くし、高精度の形成が行な
える作用を有する。
ンタクトホール形成時に、レジストパターンを遠紫外線
照射処理を行うことにより耐エッチング性を高めエッチ
ング後のパターン制御性を良くし、高精度の形成が行な
える作用を有する。
以下、本発明の実施例を図について説明する。第１図
は本発明の一実施例の半導体装置のコンタクトホール部
のパターン形成方法を模式的に示した断面図である。
は本発明の一実施例の半導体装置のコンタクトホール部
のパターン形成方法を模式的に示した断面図である。
まず、ウエハ（１）上にCVD法によってシリコン酸化
膜（２）を11,000Å程度の厚さに成膜する。続いて、そ
の上に感光性レジストを全面に塗布し、所定パターンが
形成されたフォトマスクを介してパターン転写し、その
後、現像を行ってコンタクトホール部が形成されるべき
レジストパターン（３）を形成する（第１図（ａ））。
膜（２）を11,000Å程度の厚さに成膜する。続いて、そ
の上に感光性レジストを全面に塗布し、所定パターンが
形成されたフォトマスクを介してパターン転写し、その
後、現像を行ってコンタクトホール部が形成されるべき
レジストパターン（３）を形成する（第１図（ａ））。
次に、このレジストパターン（３）をマスクとしてフ
ッ酸溶液を用いてシリコン酸化膜（２）を、ウエットエ
ッチング法により6,000Å程度の深さにエッチングす
る。このとき、レジストパターン（３）はポストベーク
処理をしていないので、従来例のもののようにレジスト
パターン（３）全体の形状変化や断面の形状変化はなく
所望のパターン寸法およびパターン形状が保持されてい
る（第１図（ｂ））。
ッ酸溶液を用いてシリコン酸化膜（２）を、ウエットエ
ッチング法により6,000Å程度の深さにエッチングす
る。このとき、レジストパターン（３）はポストベーク
処理をしていないので、従来例のもののようにレジスト
パターン（３）全体の形状変化や断面の形状変化はなく
所望のパターン寸法およびパターン形状が保持されてい
る（第１図（ｂ））。
次に室温から140℃まで昇温しながら約100秒間程、遠
紫外線によるキュア（以下、DeepUVキュアと称す）を行
う。これによりレジストを表面から硬化させているので
熱ダレを防止すると共に、溶媒をとばし樹脂を重合させ
ているので耐エッチング性が向上する。またこの処理で
は、わずか収縮が生ずるレジストパターン（３）の端部
コーナーが丸くなることもなく、また、ウエハ（１）は
枚葉処理されており、自動搬送等の処理が可能であり、
手作業を排除できることから、発塵を低減させることが
できる（第１図（ｃ））。
紫外線によるキュア（以下、DeepUVキュアと称す）を行
う。これによりレジストを表面から硬化させているので
熱ダレを防止すると共に、溶媒をとばし樹脂を重合させ
ているので耐エッチング性が向上する。またこの処理で
は、わずか収縮が生ずるレジストパターン（３）の端部
コーナーが丸くなることもなく、また、ウエハ（１）は
枚葉処理されており、自動搬送等の処理が可能であり、
手作業を排除できることから、発塵を低減させることが
できる（第１図（ｃ））。
次に、このDeep−UVキュアを施したレジストパターン
（３）をマスクにして異方性のドライエッチングにより
シリコン酸化膜（２）の、レジストパターン（３）に覆
われていない部分を基板（１）が露出するように除去す
る（第１図（ｄ））。
（３）をマスクにして異方性のドライエッチングにより
シリコン酸化膜（２）の、レジストパターン（３）に覆
われていない部分を基板（１）が露出するように除去す
る（第１図（ｄ））。
その後、レジストパターン（３）をアッシングにより
除去し、テーパー状のコンタクトホールが形成される。
除去し、テーパー状のコンタクトホールが形成される。
このようにしてウエハ（１）上にパターン形成を行う
ことにより、高信頼度の半導体装置が得られる。
ことにより、高信頼度の半導体装置が得られる。
ところで、第２図は本発明の製造方法を適用した半導
体装置を示す断面図である。
体装置を示す断面図である。
図において、（１）はウエハ、（６）は不純物層のソ
ース・ドレイン、（７）はドープトポリシリコンよりな
るゲート、（８）はシリコン酸化膜よりなるゲート絶縁
膜、（９）はゲート（７）を覆う絶縁膜である。（10）
はポリシリコンよりなるストレージノード、（11）はス
トレージノード（10）の上のキャパシタ絶縁膜、（12）
はドープトポリシリコンよりなるセルプレート、（13）
はTEOSよりなる層間絶縁膜、（14）は層間絶縁膜（13）
に設けられたコンタクトホールを介してドレイン（６）
と接続されるビット線である。
ース・ドレイン、（７）はドープトポリシリコンよりな
るゲート、（８）はシリコン酸化膜よりなるゲート絶縁
膜、（９）はゲート（７）を覆う絶縁膜である。（10）
はポリシリコンよりなるストレージノード、（11）はス
トレージノード（10）の上のキャパシタ絶縁膜、（12）
はドープトポリシリコンよりなるセルプレート、（13）
はTEOSよりなる層間絶縁膜、（14）は層間絶縁膜（13）
に設けられたコンタクトホールを介してドレイン（６）
と接続されるビット線である。
このような構造のコンタクトホールに適用することに
より、高信頼の半導体装置が得られることになる。
より、高信頼の半導体装置が得られることになる。
なお、上記一実施例ではコンタクトホール部について
説明したがこれに限定されず、ウエットエッチングとド
ライエッチングとが併用される部分であればどの工程に
も適用出来ることは言うまでもない。
説明したがこれに限定されず、ウエットエッチングとド
ライエッチングとが併用される部分であればどの工程に
も適用出来ることは言うまでもない。
以上のように本発明によれば、レジストパターンをマ
スクに所定深さまで下地膜をウエットエッチング処理し
た後、Deep−UVキュアを行い、その後、異方性のドライ
エッチング処理してレジストパターンに覆われていない
部分の下地膜を除去するようにしたので、高精度のパタ
ーン形成が行われて高信頼度の半導体装置が得られる効
果を有する。
スクに所定深さまで下地膜をウエットエッチング処理し
た後、Deep−UVキュアを行い、その後、異方性のドライ
エッチング処理してレジストパターンに覆われていない
部分の下地膜を除去するようにしたので、高精度のパタ
ーン形成が行われて高信頼度の半導体装置が得られる効
果を有する。
また従来行われていたポストベーク工程を省略するこ
とが出来たので、レジストパターン全体の形状変化も起
きず、工程数が減り、プロセスが簡易となる効果が得ら
れ、さらにまたポストベーク時のオーブン内での発塵を
被ることがなくなる効果が得られる。
とが出来たので、レジストパターン全体の形状変化も起
きず、工程数が減り、プロセスが簡易となる効果が得ら
れ、さらにまたポストベーク時のオーブン内での発塵を
被ることがなくなる効果が得られる。
また、ウエットエッチング後にUVキュアを行ってレジ
ストを表面から硬化させているので、レジストの熱ダレ
を防止することができ、CDロス（Critical dimension l
oss）が少なくなりエッチング特性が向上する効果が得
られる。またさらに、ウエットエッチング後にUVキュア
をおこなうことにより、レジスト中の溶媒をとばすとと
もに、ウエットエッチング時のエッチング液・水等の溶
媒をとばすことができ、耐エッチング性が向上するとと
もに乾燥工程が省略できる効果が得られる。
ストを表面から硬化させているので、レジストの熱ダレ
を防止することができ、CDロス（Critical dimension l
oss）が少なくなりエッチング特性が向上する効果が得
られる。またさらに、ウエットエッチング後にUVキュア
をおこなうことにより、レジスト中の溶媒をとばすとと
もに、ウエットエッチング時のエッチング液・水等の溶
媒をとばすことができ、耐エッチング性が向上するとと
もに乾燥工程が省略できる効果が得られる。
第１図（ａ）〜（ｄ）は本発明の一実施例の半導体装置
のパターン形成方法を示す断面図、第２図は本発明の形
成方法を適用した半導体装置を示す断面図、第３図
（ａ）〜（ｅ）は従来の半導体装置のパターン形成方法
を示す断面図、第４図は従来のパターン形成方法におけ
るポストベーク後のレジスト形状のひずみの発生を模式
的に説明する断面図、第５図は従来のパターン形成方法
におけるポストベーク後のレジストのはがれを模式的に
示す断面図、第６図は第５図に示すものをウエットエッ
チングすることによって生じたサイドエッチを示す断面
図である。 図において、（１）はウエハ、（２）はシリコン酸化
膜、（３）はレジストパターン、（13）は層間絶縁膜で
ある。 なお、各図中、同一符号は同一、又は相当部分を示す。
のパターン形成方法を示す断面図、第２図は本発明の形
成方法を適用した半導体装置を示す断面図、第３図
（ａ）〜（ｅ）は従来の半導体装置のパターン形成方法
を示す断面図、第４図は従来のパターン形成方法におけ
るポストベーク後のレジスト形状のひずみの発生を模式
的に説明する断面図、第５図は従来のパターン形成方法
におけるポストベーク後のレジストのはがれを模式的に
示す断面図、第６図は第５図に示すものをウエットエッ
チングすることによって生じたサイドエッチを示す断面
図である。 図において、（１）はウエハ、（２）はシリコン酸化
膜、（３）はレジストパターン、（13）は層間絶縁膜で
ある。 なお、各図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】半導体基板上に形成された被エッチング膜
上にレジストパターンを形成する第１の工程と、上記レ
ジストパターンをマスクに上記被エッチング膜を、ウエ
ットエッチング処理して所定深さまでエッチング除去す
る第２の工程と、この第２の工程の後に上記レジストパ
ターンを遠紫外線照射処理する第３の工程と、上記レジ
ストパターンに覆われていない上記被エッチング膜の残
部を異方性のドライエッチング処理して上記基板が露出
するようにエッチング除去する第４の工程とを備えた半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335335A JP2570493B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335335A JP2570493B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04199515A JPH04199515A (ja) | 1992-07-20 |
| JP2570493B2 true JP2570493B2 (ja) | 1997-01-08 |
Family
ID=18287364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2335335A Expired - Fee Related JP2570493B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570493B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS599923A (ja) * | 1982-07-07 | 1984-01-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS63237418A (ja) * | 1987-03-26 | 1988-10-03 | Fujitsu Ltd | レジストハ−ドニング方法 |
-
1990
- 1990-11-28 JP JP2335335A patent/JP2570493B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04199515A (ja) | 1992-07-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |