JP2002151730A - 半導体受光素子 - Google Patents

半導体受光素子

Info

Publication number
JP2002151730A
JP2002151730A JP2000346869A JP2000346869A JP2002151730A JP 2002151730 A JP2002151730 A JP 2002151730A JP 2000346869 A JP2000346869 A JP 2000346869A JP 2000346869 A JP2000346869 A JP 2000346869A JP 2002151730 A JP2002151730 A JP 2002151730A
Authority
JP
Japan
Prior art keywords
layer
electrode
type
inp
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000346869A
Other languages
English (en)
Other versions
JP3994655B2 (ja
Inventor
Yasuhiro Inoguchi
康博 猪口
Miki Kuhara
美樹 工原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2000346869A priority Critical patent/JP3994655B2/ja
Priority to CA002361311A priority patent/CA2361311A1/en
Priority to US09/986,366 priority patent/US6683326B2/en
Priority to EP01127053A priority patent/EP1205983A1/en
Publication of JP2002151730A publication Critical patent/JP2002151730A/ja
Application granted granted Critical
Publication of JP3994655B2 publication Critical patent/JP3994655B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/103—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PN homojunction type
    • H01L31/1035—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PN homojunction type the devices comprising active layers formed only by AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Light Receiving Elements (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

(57)【要約】 【課題】 より高感度の上面電極型のＰＤを与えるこ
と。 【解決手段】 半絶縁性基板の上に、第１の導電型の低
抵抗（高濃度）バッファ層、第１の導電型の受光層を設
け、受光層に第２の導電型の導電領域を形成し、受光層
の周囲を一部除去してバッファ層を露呈し、第２導電領
域に一つの電極を設け、露呈したバッファ層にもう一つ
の電極を形成する。半絶縁性基板は光吸収が少ないから
基板吸収による感度低下を防ぐことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は主に光通信に用いる
受光素子にかかるものである。特に小型・低価格の表面
実装型に最適な裏面入射型の受光素子を提供するもので
ある。受光素子（ＰＤ）には、光線の入射方向によって
分類すると、上面入射型、裏面入射型、端面入射型など
に分けられる。上面というのはｐｎ接合のある面を言
う。簡単のためｎ型基板にｎ型層をエピ成長させ、上方
中心部分にｐ型領域を作ることによってｐｎ接合を形成
するようにしたＰＤを例にとる。上方というのはｐ型領
域のある方で、下方とか裏面というのはｎ型基板の方を
指す。
【０００２】上面入射型というと、ｐ型領域から光が入
るようにしたＰＤである。ｐ電極はリング状になってお
り、リングの開口部から信号光が入る。端面入射型はさ
らに幾つかの種類に分けることができる。面に平行な導
波路型の受光部を有するＰＤであって側方から受光部に
めがけて信号光が入るようにしたものが一つである（導
波路型ＰＤとも言う）。これはＰＤ構造自体が特殊なも
のである。ｎ型基板・ｎ型層の上方中央部にｐ型領域を
形成したＰＤの側面を斜めに削り、ここから光を入れ屈
折させて上方受光部に導くようにしたものもある。裏面
入射型というのはｎ型基板・ｎ型層の上方中央部にｐ型
領域を作るのであるが、ｎ側電極をリング状としてｎ型
基板の方から光を導入するようにしたものである。
【０００３】上面入射型、導波路型ＰＤの場合、入射光
は基板を通過しない。しかし裏面入射型の場合、入射光
は基板を透過して初めて受光部（ｐ型領域との境界）に
至る。だから基板の透明性、あるいは吸収損失というも
のが問題になる。
【０００４】
【従来の技術】裏面入射型ＰＤ（フォトダイオード）
は、例えば図１のような構成で、表面実装型の小型・低
価格の受光素子を提供できるものである。裏面入射型Ｐ
Ｄ１は、広いｎ型部分２と狭いｐ型領域３を含む。境界
がｐｎ接合４である。ｎ型部分２というのはｎ型基板と
ｎ型エピ層を含む。ｐ型領域３の上に穴のないｐ電極が
形成される。底面にはリング状のｎ電極が設けられる。
【０００５】Ｓｉベンチ５は表面実装型の素子にするた
めに用いられる矩形状の板である。中央軸線にそってＶ
溝６が形成してある。これは異方性エッチングによって
形成できる。Ｖ溝６に光ファイバ７を載せて固定する。
先ほどの裏面入射型ＰＤの底面のリング状ｎ電極をＳｉ
ベンチ５に取り付ける。上面のｐ電極はワイヤボンディ
ングによって（図示しない）前置増幅器（図示しない）
に接続される。
【０００６】光ファイバ７からの受信光（入射光）８は
Ｖ溝６を進行して突き当たりのミラー面１１に反射して
リング状ｎ電極を通りｎ型部分２からｐｎ接合４へと進
み、ここで光電流を発生する。
【０００７】このタイプのＰＤは裏面１０から光が入る
ことによる利点を持つ。受光径を狭くしても、ｐ側電極
をその上の表面９に直接形成できる。ｐ電極をリング状
にしなくてよく盲板にできるからである。ｐ型領域を狭
く、つまりｐｎ接合の面積を狭くできる。つまり光を受
光する充分な面積を保ちつつ、ｐｎ接合の接合容量を小
さくできる。接合容量が小さいので高感度で、かつ高速
で応答できる。また、裏面から光を入れるので表面実装
には最適である。つまり、このようなＶ溝の終端部の上
に上向きにＰＤを固定し底面から光を導入するような構
造にできる。
【０００８】図２に最近の光通信で最もよく用いられる
ＩｎＧａＡｓを受光層としたｐ−ｉ−ｎ−ＰＤの断面図
を示す。ｎ−ＩｎＰ基板１２の上にｎ−ＩｎＰバッファ
層１３、ｎ−ＩｎＧａＡｓ受光層１４、ｎ−ＩｎＰ窓層
１５をエピ成長させる。窓層１５の方から中央部と周辺
部にｐ型不純物を拡散してｐ型領域３と拡散遮蔽層１６
を作る。ｐ型領域とｎ型領域の境界がｐｎ接合４であ
る。ｐｎ接合４を保護するため上面にはパッシベーショ
ン膜１７が設けられる。中央のｐ型領域３の上には穴の
ないｐ電極１９が形成される。裏面のｎ−ＩｎＰ基板１
２の底面にはリング状のｎ電極１８が形成される。裏面
入射のため、ｎ電極１８の中央は入射光８が入る開口部
となっている。開口部には反射防止膜２０が被覆してあ
る。
【０００９】この構造は、表面が平坦（ｐｌａｎａｒ；
プレーナ構造）で特性が安定しており、最もよく使われ
るＰＤ構造である。
【００１０】
【発明が解決しようとする課題】しかるに、光通信が発
展するにつれて、より高感度で、より使いやすい受光素
子が必要とされるようになってきた。特に図１の表面実
装タイプの受光素子は有用で、その高感度化、高速化、
低コスト化が望まれている。裏面入射型のものは基板を
光が透過するという事情がある。ｎ型ＩｎＰの透過率は
必ずしも良くない。
【００１１】基板の光透過率の低さがＰＤの感度を制限
している。そのようなことは本発明者が初め気付いたこ
とである。これまで感度と基板透過率を関連付けて論じ
た文献は、本発明者の知る限り存在しない。
【００１２】本発明者は裏面入射型ＰＤをより高感度化
するためには、ｎ−ＩｎＰ基板の透過率を少しでも高く
する必要がある、と考える。ｎ型の基板としては、錫
（Ｓｎ）や硫黄（Ｓ）を３×１０１８ｃｍ−３〜１０×
１０１８ｃｍ−３添加したＩｎＰ基板がよく用いられ
る。しかし、これらの基板は１０％〜２０％の光を吸収
する。ｎ型基板は抵抗が高くてはいけないので、これら
のｎ型不純物をかなりの濃度でドープしなければならな
い。するとｎ型不純物による吸収が顕著になって基板の
吸収が増大するのである。１×１０１８ｃｍ−３以下ま
でＳ濃度を下げると透過率がかなり良くなるが、基板の
抵抗値が上がるとか、結晶欠陥が増える傾向になるとい
うような欠点がある。
【００１３】図３に３５０μｍ厚さのｎ−ＩｎＰ基板
の、波長１０００ｎｍ〜１６００ｎｍの光に対する透過
率を示す。横軸は光の波長（ｎｍ）、縦軸は透過率（Tr
ansmittance）である。ｎ型ドーパントとして硫黄
（Ｓ）の場合を示す。不純物濃度が多いほど吸収が大き
い。これは光の吸収が主に不純物によって起こっている
からである。波長が長いほど吸収は減少する傾向にあ
る。しかし不純物濃度（硫黄濃度）が下がると、１．３
μｍ付近に吸収の極小が移動する。
【００１４】例えば６．５×１０１８ｃｍ−３の高濃度
ドープの場合、１．３μｍ光に対して０．７５程度の透
過率である。３．３×１０１８ｃｍ−３の濃度の場合、
１．３μｍに対して透過率は０．８７程度である。ドー
プ量が１．０×１０１８ｃｍ −３の場合で、透過率は
０．９６になる。つまり０．０４の吸収が存在する。こ
れらに反して、鉄ドープの場合は１．３μｍ光に対し
て、吸収は０．０２程度であり極めて小さい。
【００１５】Ｓｉ系のＰＤでもＧａＡｓ系、ＩｎＰ系の
ＰＤでも基板は通常低抵抗ｎ型あるいは低抵抗ｐ型結晶
であった。基板の底面に一方の電極を付けるから基板を
光電流が通り抜ける。基板が高抵抗だと光電流が流れに
くく応答速度も遅くなる。だから基板はｎ型、ｐ型の低
抵抗結晶でなければならなかった。
【００１６】これは疑いようもないことである。Ｓｉ、
ＧａＡｓ、ＩｎＰいずれも低抵抗のｎ型結晶を簡単に作
れるから、多くの場合、ｎ型基板を使ってＰＤを作ると
いうことが行われる。目的によっては低抵抗ｐ型基板を
使ってＰＤを作るということもなされた。
【００１７】ところがＦｅはＩｎＰ結晶において浅い順
位を作るｎ型不純物でない。浅い順位を作るｐ型不純物
でもない。端的に言えば、Ｆｅはｎ型、ｐ型不純物でな
いということである。
【００１８】ＦｅはＩｎＰ結晶において禁制帯の中に深
い順位を作る。この深い順位が電子を捕獲し自由に運動
できる電子の密度を減少させる。だからＦｅをドープし
たＩｎＰ結晶は逆に抵抗率が高くなる。つまりＦｅドー
プ基板は半絶縁性である。だから基板底面に電極を設け
ることができない、という問題がある。だから、これま
で鉄ドープ基板がＰＤの基板としては殆ど利用されなか
ったのである。 例えば、M.Makiuchi, H.Hamaguchi, O.
Wada, and T.Mikawa, "Monolithic GaInAs Quad-p-i-n
Photodiodes for Polarization-Diversity Optical Rec
eivers", IEEEPHOTONICS TECHNOLOGY LETTERS, VOL.3,
NO.6, JUNE 1991, p535-536 があるが、４つの素子よ
りなり、単独のものでない。このタイプは単独のものと
しては実用化されていない。
【００１９】本発明者はＦｅの透明性に着目し裏面入射
型ＰＤにおいてＦｅドープ基板を使ってＰＤを作製した
いと考える。しかし、これまでそのようなＰＤが殆ど製
作されなかったというのは困難な問題があるからであ
る。もしも鉄ドープ結晶を基板とすれば光の吸収が減り
透過は良くなるという利点があるが、それ以上に基板が
高抵抗となることによる不利益が現れる。
【００２０】基板が半絶縁性（ＳＩ；semi-insulatin
g）であるから、基板を通して光電流を流すことはでき
ない。つまり通常のＰＤのように基板の底面にｎ電極を
形成するというようなことが不可能である。そこでＦｅ
基板の上にｎ型、ｐ型エピ層を設け、Ｆｅ基板の上にｎ
電極を設けるということが考えられよう。
【００２１】Ｆｅドープ基板のＰＤの場合やむをえず上
面に電極を設ける必要がある。ｐ電極とｎ電極の両方を
上面に設けるということになる。
【００２２】これを従来の上下面電極型のＰＤと明確に
区別するため「上面電極型」ＰＤと呼ぶことにしよう。
上面電極にするといってもどのような電極構造とするの
か？これが問題である。ｐ電極は従来通りでよいとして
もｎ電極をどうするのか？図２のような上下電極型のｎ
型基板ＰＤを上面電極型に改変したとすると例えば図
４、図５のようなものになろうか？これらは矩形形状の
ものにできるという利点がある。
【００２３】［仮想例１（図４：裏面入射型；上面電
極；ｎ＋−ＩｎＰ基板）］図４は仮想例であって実際に
このような素子が存在するのではない。しかし本発明を
説明するに先だって、このような仮想例を述べることに
よって問題点がより明白に浮かび上がるであろう。
【００２４】高濃度ｎ−ＩｎＰ基板１２の上に、高濃度
ｎ−ＩｎＰバッファ層１３、低濃度ｎ−ＩｎＧａＡｓ受
光層１４、低濃度ｎ−ＩｎＰキャップ層（窓層）１５を
エピ成長させる。このエピウエハに、Ｚｎ拡散などによ
って中央にｐ型領域３を形成する。ｐ型領域３の上にｐ
電極１９を形成する。ｐｎ接合４をＳｉＮパッシベーシ
ョン膜１７によって保護する。ｎ−ＩｎＰ基板１２の底
面には、リング状のメタライズ層２１を付ける。中央の
開口部にはＡＲコ−ティング層（反射防止膜）２０を形
成する。ここまでは図２のものとよく似ている。それに
加えて図４では低濃度ｎ−ＩｎＰキャップ層１５の上方
周辺部にｎ電極２２を形成している。
【００２５】底面のメタライズ層２１は配線パターンに
半田付けするためのものでｎ電極ではない。ｎ電極は上
方周辺部のリング状の電極２２である。これはｎ−Ｉｎ
Ｐ基板を使っており裏面入射型ＰＤであるから、底面に
ｎ電極を形成でき、図４のようにする必要はさらさらな
い。しかし、ここでは仮想のｎ電極を考えている。図４
の場合でもｐｎ接合に逆バイアスがかかるように見える
が、これは良くない。ｎ電極というものは高濃度ｎ−Ｉ
ｎＰに付けて初めて低接触抵抗の良い電極になる。キャ
ップ層１５はｎ型であるが不純物濃度が低い。純度の高
いキャップ層の上に設けたｎ電極は接触抵抗が高く劣悪
な電極になってしまう。とても高速伝送系の受光素子に
は使えない。
【００２６】［仮想例２（図５：裏面入射型；上面電
極；ｎ＋−ＩｎＰ基板；拡散遮蔽層）］図５はｎ型Ｉｎ
Ｐキャップ層（窓層）１５の周辺部にｐ型拡散遮蔽層１
６を形成し、その上にｎ電極２２を付けたものである。
拡散遮蔽層１６は図２の上下電極型ＰＤにもあって、周
辺部に入射した光によって信号歪、信号遅れが引き起こ
されるのを防止するものである。
【００２７】図４との違いはｐ型拡散遮蔽層の上にｎ電
極を作ったということである。それはよりいっそうの困
難がある。ｐ型領域の上にｎ電極を作ったのであるか
ら、ｐ電極、ｎ電極間の半導体層構造は、ｐ−ｎ−ｎ−
ｐという関係になってしまう。ｐ電極をマイナスに、ｎ
電極をプラスにするよう電圧をかけ（逆バイアス）てＰ
Ｄを作動させるが、拡散遮蔽（ｐ型領域）層１６とｎ−
ＩｎＧａＡｓ受光層１４の間が順方向になり順方向の電
圧下降０．６Ｖ〜０．８Ｖがここで生ずる。電源電圧の
大部分が順方向電圧降下で食われるので、低電圧動作が
できない。高速動作にも不適である。低電圧、高速動作
を必須とする光通信の受光素子としては不適格である。
【００２８】図４、図５は従来通りの高濃度ｎ−ＩｎＰ
基板を使うＰＤだから、ことさら上面にｎ電極を設ける
必要はない。単に思考実験として図４、図５の上面電極
ＰＤを想定したのである。これによって上面電極、特に
ｎ電極形成の困難が理解できよう。つまり上面に電極を
作るとして、ｎ電極をどのようにするのか？これが問題
である。
【００２９】以上のように高感度の裏面入射型ＰＤを実
現するには、ｎ側電極を最適化しないといけないという
大きな技術的課題が存在する。
【００３０】
【課題を解決するための手段】本発明の半導体受光素子
は、Ｆｅドープ単結晶を基板として用い、半絶縁性基板
の上に高濃度のｎ型バッファ層、低濃度受光層を積層
し、上方中央にｐ型領域を設け、ｐ型領域上にｐ電極を
設け、ｎ型バッファ層の一部を露呈するようにエッチン
グし、ｎ型バッファ層にｎ電極を作製したものである。
【００３１】つまり端的に言えばバッファ層の一部を露
呈しバッファ層にｎ電極を付けたというところに本発明
の特徴がある。バッファ層というのは従来例の図２、仮
想例の図４、図５でも現れるものである。また、高濃度
ｎ−ＩｎＰ基板のすぐ上に結晶性を改善するために設け
られる高濃度ｎ−ＩｎＰ薄膜である。受光層との結晶整
合性を高めるために基板と受光層の間に介在する層であ
る。光電流が流れるので低抵抗（高濃度ドープ）であ
る。通常はそれだけのものである。しかし本発明では目
立たないこのバッファ層というものを有効に利用する。
ｎ電極をバッファ層に付けるのである。そのままでは付
けられないから、バッファ層の一部を露呈するように、
受光層、窓層など上方の層の一部を除去する。本発明の
特徴はだから、
【００３２】１．半絶縁性のＦｅドープ結晶を基板とす
る。 ２．バッファ層が一部露呈するように上層（受光層な
ど）を除去する。 ３．バッファ層にｎ電極を製作する。 という点にある。
【００３３】Ｆｅドープ基板を使うから光の吸収が少な
い。裏面入射型ＰＤの場合基板を信号光が通過するので
基板による光の吸収がほとんどないということは有利で
ある。感度を向上することができる。本発明の利点はこ
こにある。Ｆｅドープ基板を使うためにｎ電極の困難が
発生する。ｎ電極の困難をどう解決するか？という問題
に対してはバッファ層にｎ電極を設けるということで応
えている。斬新な技術である。これまでバッファ層に電
極を付けるというような受光素子は存在しなかった。
【００３４】
【発明の実施の形態】
【実施例】［実施例１（メサ型；Ｆｅドープ基板；裏面
入射型；上面電極；図６、図７）］図６、図７に第１の
実施例を示す。図６の平面図でハッチンが入っているが
これは断面を示すものではない。リング状ｎ電極と周辺
の拡散遮蔽層を区別するためにハッチンを付けたのであ
る。
【００３５】両面研磨されたＦｅ（１０１８ｃｍ−３）
添加ＩｎＰ基板（ＳＩ−ＩｎＰ基板；ｄ＝３００μｍ）
３２の上にクロライドＶＰＥ法により低抵抗のバッファ
層としてｎ＋−ＩｎＰ層（Ｓ添加；１０１８ｃｍ−３）
３３を厚さ４μｍに成長させ、次に受光層としてｎ−Ｉ
ｎＧａＡｓ層（１０１５ｃｍ−３）３４を厚さ４μｍに
成長させ、さらにその上にｎ−ＩｎＰ（１０１５ｃｍ
−３）のキャップ層３５（窓層とも言う）を２μｍ成長
させた。
【００３６】このキャップ層３５は、バンドギャップの
広い層でｐｎ接合をパッシベーションすることによって
暗電流の低い、信頼性の高い受光素子を提供することが
できる。キャップ層（窓層）によって受光層を被覆した
ＰＤの構造は公知である。
【００３７】しかし必ずしも低い暗電流が必要でない場
合は、図９のような形態（実施例２）でもよい。図９は
図７のＰＤと類似した構造を有するがｎ型−ＩｎＰキャ
ップ層３５を省いている。実施例２については後に説明
する。
【００３８】次に直径１００μｍの開口を有するＳｉＮ
パターン膜（マスク）を通して受光部にＺｎを３〜１０
×１０１８ｃｍ−３添加して拡散させｐ型領域３６を形
成する。ｎ型領域（キャップ層３５と受光層３４）との
間にｐｎ接合４が形成される。ｐ型領域は中央部だけに
形成してもよい。しかしＺｎ拡散を中央部と周辺部の両
方に同時に行っても良い。中央部のｐ型領域３６と区別
するため、周辺部のｐ型領域を拡散遮蔽層３７と呼ぶ。
この時周辺部の拡散遮蔽層（ｐ型領域）３７は受信信号
の遅れによる裾引き防止という作用がある。
【００３９】次に、拡散遮蔽部３７の周辺部もしくはそ
の一部を高濃度のｎ＋−ＩｎＰバッファ層３３が表面に
露出するまでの深さに、エッチングにより削除する。同
心の隆起部と周辺の低地からなるメサ型の素子になる。
上層をエッチング除去して得られたｎ＋−ＩｎＰバッフ
ァ層３３の表面にｎ型の電極材料を蒸着若しくはスパッ
タリングしてｎ電極３８を形成する。
【００４０】一方中央の受光部分（ｐ型領域３６）の表
面には、ｐ型の電極材料として、Ａｕ／Ｔｉを蒸着す
る。これによってｐ電極３９を形成する。ｎ電極３８は
高濃度（低抵抗）のｎ型バッファ層に接触し、ｐ電極３
９は上頂部のｐ型領域３６に接触する。ｐｎ接合４は中
央のｐ型領域３６、拡散遮蔽層３７と、ｎ型領域の間に
生ずる。ｎ−ＩｎＰバッファ層３３は低抵抗だから、ｐ
電極、ｎ電極間に逆バイアスを掛けるとｐｎ接合間に殆
どの逆電圧がかかるようになる。つまり基板底部にｎ電
極を付けた従来のＰＤと逆バイアスの生成については変
わらない。
【００４１】Ｆｅ−ＩｎＰ基板３２の裏面には、受光部
面積より充分に広い開口部を有するメタライズ４０を施
す。メタライズ４０は基板に半田付けできるようにする
ために付けるのである。ｎ電極ではない。
【００４２】裏面中央開口部にはＳｉＯＮ膜で反射防止
膜４１を形成する。裏面入射型であるから裏面から入る
光が反射されると損失になってしまう。裏面での反射を
減らすために反射防止膜４１を設ける。もちろん波長依
存性があり特定の波長の光だけ反射を防ぐことができ
る。
【００４３】この裏面のメタライズ４０は省略する事も
できる。メタライズを省略した場合は、銀（Ａｇ）ペー
ストのような導電性接着剤によって基板に固定すればよ
い。ｐ電極３９、ｎ電極３８とパッケージの配線、リー
ド間はＡｕ線によって接続する。このＰＤチップはどの
ようなパッケージに収容することもできる。普及してい
る金属カンパッケージにも、図１のような表面実装型の
Ｓｉベンチにも実装できる。性能を調べるため表面実装
型のモジュールとした。
【００４４】こうして作ったＰＤチップを図１の構成で
動作させた。従来の硫黄（Ｓ）添加（３．３×１０１８
ｃｍ−３添加）基板（ｎ＋−ＩｎＰ基板）の場合は波長
１．３μｍに対して、０．８０Ａ／Ｗの感度であった
が、Ｆｅ基板（ＳＩ−ＩｎＰ基板）を用いる本発明のＰ
Ｄでは０．９０Ａ／Ｗの感度が得られた。約１０％も感
度が増強された。その原因は基板による信号光の吸収が
少ないということに起因する。感度の増大は信頼性を向
上させるという顕著な効果をもたらす。
【００４５】素子の抵抗の大きさを示す順方向電圧は、
Ｓ添加基板を使った従来品（上下面電極型）では、５０
ｍＡの電流を順方向に流した時で、０．７５Ｖであっ
た。
【００４６】図４の上面電極型仮想例１のように、上面
のキャップ層１５にｎ電極２２を設けた場合、順方向電
流は５０ｍＡで２Ｖになった。これはｐ型領域・受光層
・バッファ層・基板という往きの電流経路と、基板・バ
ッファ層・受光層・キャップ層という帰りの電流経路の
二つを流れなければならないからである。特にＺｎを拡
散されていない受光層は抵抗が大きくて電流を制限し順
方向電圧降下を大きくしてしまう。
【００４７】しかし本発明では、５０ｍＡでの順方向電
圧降下は前者と同様の、０．７５Ｖという値を得た。バ
ッファ層にｎ電極を付けているから受光層・キャップ
層、特に受光層での電圧降下が少なくなるのである。順
方向電圧降下が少なく、経路の抵抗が小さいから、本発
明のＰＤは高速応答性が良い。わずか２Ｖ印加時（逆バ
イアス）でも、遮断周波数は１．５ＧＨｚであった。
【００４８】図８は実施例１の改良型を示す。ｎ電極３
８をより上方まで広げたものである。ｎ電極３８の底面
は、ｎ−ＩｎＰバッファ層３３に接触する。しかし側面
は、バッファ層４２、ｎ−ＩｎＧａＡｓ受光層３４、ｎ
−ＩｎＰキャップ層３５の側面をも覆うようになってい
る。そのようにすると側面に露呈した部分をｎ電極自身
によって保護する事ができる。ｎ電極、ｐ電極のボンデ
ィングも同じ高さにおいて行うことができる。これらが
改良型の利点である。
【００４９】キャップ層３５と受光層３４の中央にＺｎ
を拡散してｐ型領域３６を形成した点は実施例１と同様
である。ｐ型領域３６の上にｐ電極３９を形成する。
【００５０】ｎ電極３８が側面を覆うようにすると、短
絡が気になるところである。しかしｐｎ接合４は、隆起
部の側面と底面（バッファ層４２と３３の境界面）か
ら、中央のｐ型領域を遮断しているから短絡のおそれは
ないのである。
【００５１】キャップ層３５からｐ型領域３６に向けて
横向きの逆バイアスがかかるがキャップ層の抵抗が大き
いから横向きの電流は微弱である。多くの光電流は、ｐ
ｎ接合を下から上へと突き抜ける。だから図７のように
ｎ電極をバッファ層だけに付けた場合と同様である。
【００５２】［実施例２（メサ型；キャップ層がない；
裏面入射型；上面電極；図９）］これは前段で説明した
ＩｎＰキャップ層のない場合である。キャップ層がない
からより簡便に作る事ができる。図９において、Ｆｅド
ープＩｎＰ基板３２の上に、バッファ層３３、４２、ｎ
−ＩｎＧａＡｓ受光層３４をエピタキシャル成長させ
る。受光層３４とバッファ層４２、３３の周辺部をエッ
チングによって除去する。バッファ層４２、３３が中間
部まで露呈している。バッファ層３３は低抵抗層（高濃
度ドープ）であり、ここにｎ電極３８を形成する。
【００５３】ｐ型不純物を拡散して、中央、周辺にｐ型
領域３６、拡散遮蔽層３７を作る。ｐ型領域３６にはｐ
電極３９を付ける。二つのｐｎ接合４が表面に露呈する
からパッシベーション膜４４によってｐｎ接合４の端を
保護するようになっている。この実施例２はキャップ層
（窓層）がない。暗電流を防ぐためにキャップ層を付け
るのであるが、暗電流が問題にならない場合はこのよう
な簡易型のものでもよい。
【００５４】 ［実施例３（メサ型；高純度バッファ層
の追加；裏面入射型；上面電極；図１０）］これは高濃
度ＩｎＰバッファ層３３の上にさらに高純度（低濃度）
ＩｎＰバッファ層４３を２．５μｍ積み、高濃度バッフ
ァ層３３のドーパント（ｎ型不純物）が高純度の受光層
３４に拡散するのを防ぐものである。高純度バッファ層
４３が介在すると順方向の抵抗が増大するが、熱などに
よって、高濃度（低抵抗）バッファ層４３のドーパント
（例えば硫黄Ｓ）が、低濃度ＩｎＧａＡｓ受光層３４ま
で拡散するのを防ぐことができる。利点も欠点もある
が、各層の純度や格子整合度の関係を勘案して高純度バ
ッファ層を挿入する。
【００５５】［実施例４（拡散遮蔽層がない；図１
１）］拡散遮蔽層は、周辺部に入った光が電子・正孔対
を生成して、それが再結合して光電流に寄与しないよう
にするためのものである。だから拡散遮蔽層はｐｎ接合
の中央部にだけ光が照射される時には、必ずしも必要で
ない。図１１は拡散遮蔽層を省いたＰＤの実施例を示
す。
【００５６】ＦｅドープＩｎＰ基板３２の上に、高濃度
ｎ＋−ＩｎＰバッファ層３３、バッファ層４２、低濃度
ｎ−−ＩｎＧａＡｓ受光層３４、ｎ−ＩｎＰキャップ層
３５をエピタキシャル成長させる。上面の中央部だけｐ
型領域３６をＺｎ拡散によって形成する。周辺部の拡散
遮蔽層がない。ｐ型領域３６にｐ電極３９を設ける。キ
ャップ層３５、受光層３４の周辺部をエッチング除去し
て、高濃度バッファ層３３を露呈する。バッファ層３
３、４２は切断面による区別にすぎず同じものを示す。
この場合、拡散遮蔽層がなくても、ｐｎ接合４のできる
だけ近傍まで受光層３４を除去すると、周辺光による裾
引きが防止できる。
【００５７】［実施例５（上面入射型；図１２）］以上
は裏面入射型の場合のみ述べたが、この上面ｐ／ｎ電極
構造は、従来の上面入射型の場合にも適用できる。両方
上面から電極をとれるということは、実装上の自由度を
増やし、非常に好都合である。そのような実施例を図１
２によって説明する。ＦｅドープＩｎＰ基板３２の上
に、高濃度ドープＩｎＰバッファ層３３、４２、ｎ−Ｉ
ｎＧａＡｓ受光層３４、ｎ−ＩｎＰキャップ層３５をエ
ピタキシャル成長させる。
【００５８】上面に同心状にｐ型不純物を拡散して、中
央のｐ型領域３６、周辺部の拡散遮蔽層３７を設ける。
キャップ層と受光層の周辺部をエッチング除去し中心部
だけを残す。バッファ層が露呈する。上面から光が入る
ように、中央のｐ型領域３６にリング状のｐ電極３９を
設ける。ｐｎ接合４が表面に現れる部位を保護するため
にＳｉＮ、ＳｉＯ２などによるパッシベーション膜４４
を形成する。上面中央の開口部には反射防止膜４５を被
覆する。
【００５９】一段下のバッファ層３３にはｎ電極３８を
設ける。ＦｅドープＩｎＰ基板３２の底面には開口部は
なくて全面をメタライズ４０が覆っている。メタライズ
４０はｎ電極でない。パッケージに半田付けするための
金属層である。目的によってはメタライズをはぶき接着
剤によってパッケージに固定することもできる。
【００６０】信号光（受信光）は上面の開口部で反射防
止膜４５のある部分から入ってくる。信号光がＦｅドー
プ基板を通過しないから基板の透明性は感度に影響しな
い。だからＦｅドープ基板でなくてもよいのである。そ
の点従来のｎ−ＩｎＰ基板と変わらない。しかし、これ
はｎ電極、ｐ電極ともに上面にあるから、用途によって
は便利な形態である。
【００６１】［実施例の材料構成］以上はＩｎＰとＩｎ
ＧａＡｓを例にとって説明してきたが、これらの材料に
限定されるものではない。
【００６２】受信すべき光の波長によってＩｎＧａＡｓ
Ｐの組成を変えて受光層としたり、バッファ層とした
り、ＩｎＰとも組み合わせる事ができる。つまり受光層
を四元化合物のＩｎＧａＡｓＰとすれば感受する波長の
範囲を変えることができる。バッファ層自体をＩｎＰで
なくてＩｎＧａＡｓＰとすると、吸収・透過する波長の
選択性がＩｎＰの場合とは違うようにできる。
【００６３】ＦｅドープのＩｎＰ基板を採用したのは、
もともと光の吸収が少なくて感度が高くなるからであ
る。しかし本発明はそのような初期の目的を離れて、高
濃度バッファ層の一部を露呈して、そこに電極を設ける
というように一般化することができる。つまりｎ電極も
ｐ電極も上面に設けたメサ型をしたＰＤということもで
きる。ＧａＡｓ型の受光層にも適用することができる。
ＳｉやＧｅのような材料であってもよい。
【００６４】［従来例との比較］それでは本発明はメサ
型のＰＤを提案しているのか？メサ型の素子は従来から
たくさんあるが、という疑問がおこるであろう。確かに
メサ型のＰＤは従来から幾つもある。しかし、そのよう
なものと本発明のＰＤは明白に違う。しかし、そのよう
なものと本発明が明白に区別できることを説明する必要
があるように思える。そこで以下にＰＤの形状について
簡単に振り返ってみよう。
【００６５】［従来形式１（プレーナ型；上面入射型；
上下面電極；図１３）］一般的なＰＤの形式はプレーナ
型である。Yoshiharu Yamauchi, Nobuhiko Susa and Hi
roshi Kanbe, "GROWTH OF VPE InP/InGaAs ON InP FOR
PHOTODIODE APPLICATION", Journal of Crystal Growth
56 (1982) 402-409, North-Holland Publishing Compa
nyの図１３に示すように、ｎ＋−ＩｎＰ基板５０の上
に、ｎ−ＩｎＧａＡｓ受光層５１、ｎ−ＩｎＰ窓層５２
をエピタキシャル成長させる。上面中央にｐ型領域５３
を拡散によって形成する。ｐｎ接合を覆うパッシベーシ
ョン膜５４と、リング状ｐ電極５６、中央開口を覆う反
射防止膜５５を上面に設けている。下面にはｎ電極５７
を全面に付けている。ｐ電極はＡｕＺｎＮｉ層である。
ｎ電極５７はＡｕＧｅＮｉである。これはメサ型ではな
い。
【００６６】［従来形式２（メサ型；上面入射型；上下
面電極；図１４）］図１４にはメサ型ＰＤの一例であ
る、Nobuhiko Susa, Yoshiharu Yamauchi, and Hiroshi
Kanbe, "Punch-Through Type InGaAs Photodetector F
abricated byVapor-Phase Epitaxy", IEEE JOURNAL OF
QUANTUM ELECTRONICS, VOL. QE-16,No.5, May 1980, p5
42-543を示す。ｎ＋−ＩｎＰ基板６０の上にｎ−ＩｎＧ
ａＡｓ受光層６１がエピタキシャル成長によって作られ
る。上方からＺｎ拡散によって、ｐ＋−ＩｎＧａＡｓ層
６２が作られる。ｐ型領域と受光層の上方部分をエッチ
ング除去してメサ型（台形型）にしている。ｐ型領域６
２の一部にＡｇ−Ｚｎよりなるｐ電極６３が形成してあ
る。上面入射型なので邪魔にならないように小さいｐ電
極６３となっている。ｎ＋−ＩｎＰ基板６０の裏面の全
体にはＡｕ−Ｇｅ−Ｎｉよりなるｎ電極６４が形成され
る。横軸を逆バイアスにして光電流と暗電流が書かれて
いる。メサ型に周辺部を切っているから、ｐｎ接合が皿
型にならず平面となる。メサにするのはｐｎ接合の静電
容量を減らし高速応答性を高めるためである。
【００６７】このようなＰＤもメサ型をしている。しか
し電極は上下面にある。ｎ電極が底面、ｐ電極が上面に
ある。電極構造が異なる。上面に電極がまとまっている
本発明とは判然と区別できる。それは本発明で言ってい
る「メサ」は通常の「メサ」とは異なるということであ
る。通常の「メサ」では、従来形式２、３等で書かれて
いるようにメサにすることによってｐｎ接合端が露出し
てしまう。それに対して、本発明のメサではｐｎ接合よ
りも外側をメサエッチングするのでｐｎ接合端が露出す
ることはない。通常の「メサ」のようにｐｎ接合端が露
出すると、リークするなどの色々な不都合がでてくる。
本発明ではその心配がない。
【００６８】［従来形式３（メサ型；裏面入射型；上下
面電極；図１５）］図１５に示すのは、メサ型ＰＤの裏
面に直接に光ファイバを取り付けたもので、T.P.Lee,
C.A.Burrus, A.Y.Cho, K.Y.Cheng, and D.D.Manchon,J
r., "Zn-diffused back-illuminated p-i-n photodiode
s in InGaAs/InP grown by molecularbeam epitaxy", A
ppl.Phys.Lett. 37(8), 15 October 1980, p730 であ
る。ｎ−ＩｎＰ基板７０の上にｎ−ＩｎＧａＡｓ層７１
を成長させ、上部にＺｎを拡散してｐ−ＩｎＧａＡｓ層
７２に転換したものである。拡散だから皿型断面のｐ型
領域ができるが周辺部を除去してメサ型にしているから
平坦なｐｎ接合７７となっている。ｐｎ接合の周囲を除
去するのは接合面積を減らして容量を減らし高速性を高
めるためである。
【００６９】ｐ−ＩｎＧａＡｓ層７２の上にｐ電極７３
が設けられる。ｎ−ＩｎＰ基板７０の底面にリング上の
ｎ電極７４が形成される。中央の開口部に対向するよう
に光ファイバ７５の先端がエポキシ樹脂７６によって固
定される。信号光７８は光ファイバ７５からｎ−ＩｎＰ
基板７０に入りｐｎ接合７７に至る。
【００７０】これもメサ型であるが、それは接合容量を
減らすため余分な部分を除いたからメサになったのであ
る。ｎ電極は基板の底面にあり通常のＰＤと異ならな
い。本発明のＰＤと明確に区別できる。
【００７１】次の、従来形式４〜６を示す図１６〜図１
８は、Kent W. Carey, Shih-Yuan Wang, James S.C.Cha
ng and K.Nauka, "LEAKAGE CURRENT IN GaInAs/InP PHO
TODIODES GROWN BY OMVPE", Journal of Crystal Growt
h 98(1989), p90-97, North-Holland, Amsterdamで紹介
されている。 ［従来形式４（メサ型；上面入射型；上下面電極；図１
６）］図１６のメサ型ＰＤは、層構造は下から ｎ＋−ＩｎＰ基板 ８０ ｎ−−ＩｎＰ層 ８１ （厚み０．１μｍ） ｎ−−ＧａＩｎＡｓ層 ８２（厚み３．５μｍ） ｐｎ接合 ８３ ｐ＋−ＧａＩｎＡｓ層 ８４（厚み０．４μｍ）
【００７２】よりなっている。基板が薄いように見える
が、これは描法が不正確だからである。実際には基板は
厚いが簡便に描いている。
【００７３】これもメサにしているのは接合容量を減少
させるためである。接合面積が狭いと容量が減り、逆バ
イアスした時の接合容量が小さくなるから応答速度が速
くなる。ｐ型領域８４にはｐ電極を、ｎ−ＩｎＰ基板８
０の底面にはｎ電極を付ける。これもメサであるが、電
極は上下面にあり本発明とは異なる。このようにメサＰ
Ｄは数多いが、いずれも接合容量を低減するのがメサ化
することの目的である。
【００７４】［従来形式５（メサ型；上面入射型；上下
面電極；図１７）］図１７のメサ型ＰＤは、下からの層
構造が ｎ＋−ＩｎＰ基板 ９０ ｎ−−ＩｎＰ層 ９１ （厚み０．７μｍ） ｎ−−ＧａＩｎＡｓ層 ９２（厚み３．５μｍ） ｐｎ接合 ９３ ｐ＋−ＩｎＰ層 ９４（厚み１．０μｍ）
【００７５】となっている。最上層のｐ−ＩｎＰ層９４
とその直下のＧａＩｎＡｓ層９２の間にｐｎ接合９３が
ありヘテロ接合構造となっている。ｐ−ＩｎＰ層９４が
台形のＧａＩｎＡｓ層９２を被覆している。これもｐｎ
接合を狭窄にして接合容量を減らしている。ｐ電極はｐ
型領域の上へ作り、ｎ電極はｎ−ＩｎＰ基板の底面に作
る。上下電極構造であり本発明とは截然と相違する。
【００７６】［従来形式６（メサ型；上面入射型；上下
面電極；図１８）］図１８のメサ型ＰＤは、下からの層
構造が ｎ＋−ＩｎＰ基板 １００ ｎ−−ＩｎＰ層 １０１ （厚み０．２μｍ） ｎ−−ＧａＩｎＡｓ層 １０２（厚み３．２μｍ） ｎ−−ＩｎＰ層 １０３（厚み１．４μｍ） ｐｎ接合 １０４ ｐ＋−ＩｎＰ層 １０５（厚み０．７μｍ）
【００７７】となっている。最上層のｐ−ＩｎＰ層１０
５とその直下のｎ−ＩｎＰ層１０３の間にｐｎ接合１０
４が生じる。これもメサであるが接合容量を減らす為の
メサである。上部にｐ電極が、基板下面（裏面）にｎ電
極が形成される。
【００７８】［従来形式７（メサ型；上面入射型；上下
面電極；図１９）］G.R.Antell and R.F.Murison, "InG
aAs/InP MESA PHOTODETECTOR PASSIVATEDWITH SILICON
DIOXIDE", ELECTRONICS LETTERS 25th October 1984, V
ol.20, No.22, p919-920で紹介されている図１９のメサ
型ＰＤは、下からの層構造が ｎ＋基板 １１０ ｎ−−ＩｎＰ層 １１１ ｎ−−ＩｎＧａＡｓ層 １１２ ｐｎ接合 １１３ ｐ＋−ＩｎＧａＡｓ層 １１４ ＳｉＯ２層 １１６
【００７９】となっている。ＳｉＯ２層１１６の一部に
ＴｉＡｕのｐ電極１１５を形成している。ｐｎ接合が破
線で示されている。これはメサとは言えないかも知れな
い。ｎ電極は基板の裏面から取るようになっている。
【００８０】［従来形式８（３山連峰型；裏面入射型；
上面電極；図２０、図２１）］図２０の３山連峰型ＰＤ
は、"ULTRA-LOW-CAPACITANCE FLIP-CHIP-BONDED GaInAs
PIN PHOTODETECTOR FOR LONG-WAVELENGTH HIGH-DATA-R
ATE FIBRE-OPTIC SYSTEMS", ELECTRONICS LETTERS, 4th
July 1985, Vol.21, No.14, p593-594で紹介されてい
る。下からの層構造が 反射防止膜１２９ ｎ＋−ＩｎＰ基板 １２０ ｎ−−ＩｎＰバッファ層 １２１ ｎ−−ＧａＩｎＡｓ層 １２２ ｐｎ接合 １２７ ｐ＋−ＧａＩｎＡｓ層 １２３ Ｃｒ／Ａｕ １２４（ｎ電極１２６の一部）、ｐ電極
１２８ Ａｕ １２５（ｎ電極１２６、ｐ電極１２８の一部） ｐ電極１２８
【００８１】よりなっている。ｎ＋−ＩｎＰ基板１２０
の底面にはｎ電極でなくて反射防止膜１２９を付ける。
アンドープＧａＩｎＡｓ層とＩｎＰバッファ層の一部を
上から切って３つの山に分離している。中央の山がメサ
形状であるからここに挙げている。中央の山はＺｎ拡散
によって上半がｐ型領域（ｐ＋−ＧａＩｎＡｓ１２３）
になっている。その上にＴｉ、Ａｕなどｐ電極材料を載
せＡｕをかぶせてｐ電極１２８としている。左右の山は
ｎ−ＧａＩｎＡｓ１２２のままである。これにはＣｒ／
Ａｕ１２４などｎ電極材料を載せ合金化してＡｕ１２５
をかぶせている。これがｎ電極１２６となっている。ｎ
＋−ＩｎＰ基板１２０の裏面にはＡＲコ−ティング（反
射防止膜）１２９が形成される。光は裏面から入る。
【００８２】これは矩形状に伸びた素子であって、絶縁
のためにＧａＩｎＡｓ１２２とバッファ層１２１をエッ
チングして切り込んでいる。順方向電流はｐ電極１２８
→ｐ型領域１２３→ｐｎ接合１２７→ｎ−ＧａＩｎＡｓ
層１２２→ｎ−ＩｎＰバッファ層１２１→アンドープＧ
ａＩｎＡｓ１２２→ｎ電極１２６というように流れる。
【００８３】直線上にｎ電極１２６、ｐ電極１２８、ｎ
電極１２６が並ぶ。これは図２１のような基板に裏向け
に付けるためにそのような構造にしているのである。
【００８４】図２１において矩形基板１３０の上にコの
字型のメタライズパターン１３２と、これの開口部に入
り込んだ線形パターン１３３を蒸着、印刷、スパッタリ
ングなどによって設ける。図２０のチップを裏返しにし
てｐ電極１２８を、基板１３０の線形パターン１３３の
八角形パッド１３４に半田付けする。両側のｎ電極１２
６、１２６はコの字型のメタライズパターン１３２の両
側点１３５、１３６に半田付けする。チップの上に透明
板１３１を取り付ける。透明板１３１は反射防止膜１２
９に固着される。透明板１３１と反射防止膜１２９を通
して信号光が入る。これも裏面入射型であり、基板１２
０側から光が入ってｐｎ接合１２７にいたる。
【００８５】これは基板１３０のメタライズパターン１
３２、１３３にｎ電極、ｐ電極を直接に半田付けしたい
がために、このような複雑な形状のメサになっているの
である。平面に両方の電極を半田付けできるためには高
さを揃える必要がある。だから３つ山構造となってい
る。
【００８６】中央がメサになっているのは、中央のメサ
と、両側の山を電気的に絶縁する必要があるからであ
る。それと高速応答性のためにｐｎ接合を狭くするため
である。これは電流の流路として高抵抗のアンドープＧ
ａＩｎＡｓ１２２が含まれる、という欠点がある。その
ために順方向電圧降下が大きい。逆バイアスで使った時
も抵抗が高いから時定数ＣＲが大きくなって、やはり応
答性に劣るということになる。メサということで紹介し
た。本発明とは判然と区別できるものである。
【００８７】［従来形式９（プレーナ型；導波路型；上
面電極；図２２）］Hiroyasu Mawatari, Mitsuo Fukud
a, Kazutoshi Kato, Tatsuya Takeshita, Masahiro Yud
a, Atsuo Kozen, and Hiromu Toba, "Reliability of P
lanar Waveguide Photodiodes for Optical Subscriber
Systems", JOURNAL OF LIGHTWAVE TECHNOLOGY, VOL.1
6, NO.12, DECEMBER 1998, p2428 に紹介されている、
プレーナ形状の導波路型ＰＤを図２２に示す。下からの
層構造が ＳＩ−ＩｎＰ基板 １４０ ｎ＋−ＩｎＧａＡｓＰ層（λｇ＝１．２μｍ） １４１ ｎ−−ＩｎＧａＡｓＰ層（λｇ＝１．４μｍ） １４２ ｎ−−ＩｎＧａＡｓＰ層（λｇ＝１．２μｍ） １４３ ｐ領域（Ｚｎ拡散） １４４ ｐ電極 １４５（ｐ−ＩｎＧａＡｓＰの上） ｎ電極 １４６（ｎ−ＩｎＧａＡｓＰの上）
【００８８】となっている。ｎ−ＩｎＧａＡｓＰ層の一
部にＺｎ拡散によって皿型断面のｐ型領域を形成してい
る。皿型ｐｎ接合１４７ができる。ｐ型領域にｐ電極１
４５を、ｎ型領域にｎ電極１４６を設けている。これは
電極１４５、１４６が二つとも上面にある。電極が二つ
とも上面にあるから、ここで紹介する。しかし全体の形
状はメサではない。単純な矩形状のチップである。光１
４７は端面から入る。導波路型であり、３つのＩｎＧａ
ＡｓＰ層１４１、１４２、１４３はλｇ（バンドギャッ
プ波長）と屈折率が違う。これは導波路構造を形成する
ためである。基板はＳＩ−ＩｎＰであるが、これは透明
性のためではない。基板には光が通らない。
【００８９】ｎ電極１４６はｎ−ＩｎＧａＡｓＰ１４３
の上に形成される。ｎ電極、ｐ電極ともに上面にある。
それで、ここで関連技術として挙げたが、光の進行方向
が違う（導波路型）し、ｎ電極の取付位置も違う。それ
にｎ−−ＩｎＧａＡｓＰを通って電流が流れるから抵抗
が大きい。時定数ＣＲを大きくし応答遅れをもたらす。
本発明とは截然と区別できる。
【００９０】［従来形式１０（基板一体型；導波路型；
上面電極；図２３、図２４）］Takeshi Takeuchi, Take
shi Nakata, Kiyoshi Fukuchi, Kikuo Makita, and Ken
ko Taguchi, "A High-Efficiency Waveguide Photodiod
e for 40-Gb/s Optical Receivers", IEICE TRANS. ELE
CTRON., VOL.E82-C, NO.8, AUGUST 1999, p1502-1505で
紹介されているメサ形状の導波路型ＰＤを図２３に示
す。下からの層構造が ＳＩ−ＩｎＰ基板 １５０ ｎ＋−ＩｎＰ層 １５１ ｎ＋−ＩｎＡｌＧａＡｓ層 １５２ ｎ−−ＩｎＧａＡｓ層 １５３ ｐ＋−ＩｎＡｌＧａＡｓ層 １５４ ｐ＋−ＩｎＰ層 １５５ ｐ＋−ＩｎＧａＡｓ層 １５６ ｐ電極 １５７（ｐ＋−ＩｎＧａＡｓ層１５６の上） ｎ電極 １５８（ｎ＋−ＩｎＰ層の上） ＳｉＮｘ層 １５９（エピタキシャル層を覆う）
【００９１】導波路を水平に作製するために屈折率の異
なる層を上下に組み合わせている。高い屈折率の層をよ
り低い屈折率の層によって挟むようにしている。これに
よってコアを囲むクラッド構造が水平に形成されてい
る。熱拡散でなく、エピタキシャル成長によってｐ型層
が作られる。
【００９２】ｎ電極がｎ−ＩｎＰ層１５１の上に形成さ
れているからここに挙げた。しかし、これは信号光の伝
搬方向が水平方向で導波路に平行である。底面から入射
する裏面入射型でない。導波路型であって基板を光が通
過しない。図２４は素子部分を取り付けた基板の全体構
造を示す。基板１６０の前端の僅かな部分に、素子が取
り付けられる。その後ろには広いｎ電極１６１、ｐ電極
１６２が広がっている。信号光１６３は素子部分の導波
路１６４へ水平に入射する。ｎ電極はｎ−ＩｎＰ層１５
１の両側に付けられているから、基板面でｎ電極が後方
へも伸びている。
【００９３】後方でワイヤボンディングによって他の素
子へと接続することができる。ここで上面電極型になっ
ているのは電極パターンとの接続を簡単にするためであ
る。図２４のような基板にのせるのだから底面からｎ電
極をとるようにもできるが、そうするとｐ電極パターン
とｎ電極パターンが薄い層を隔てて上下に向かうことに
なり、大きい静電容量を発生する。それはＣＲを巨大化
して応答遅れを引き起こす。それで電極パターンが上下
にならないように上部電極としているのである。
【００９４】形状は横広がりで、光の方向は水平方向で
あって上下でない。やはり判然と本発明と区別できる。
【００９５】［従来形式１１（傾斜入力型；上面電極；
図２５）］Hideki Fukano, Atsuo Kozen, Kazutoshi Ka
to, and Osaake Nakajima, "High-Responsivity and Lo
w-Operation-Voltage Edge-Illuminated Refracting-Fa
cet Photodiodes with Large Alignment Tolerance for
Single-Mode Fiber", JOURNAL OF LIGHTWAVE TECHNOLO
GY, VOL.15, NO.5, MAY 1997, p894-896で紹介されてい
る傾斜入力型ＰＤを図２５に示す。下からの層構造が ＳＩ−ＩｎＰ基板 １７０ ｎ＋−ＩｎＰバッファ層 １７１ ｎ＋−ＩｎＰコンタクト層 １７２ ｎ−−ＩｎＧａＡｓ層 １７３ ｎ−ＩｎＰ層 １７４ ｐ＋−ＩｎＰ層 １７５ ｐ電極 １７６ ｎ電極 １７７（ＩｎＰコンタクト層１７２の上）
【００９６】となっている。不均整のチップ形状で、ｎ
−ＩｎＰ１７４とｎ−ＩｎＧａＡｓ１７３の一部がエッ
チング除去され露呈したＩｎＰコンタクト層１７２にｎ
電極１７７が形成されている。上層のｎ−ＩｎＰ１７４
の矩形状の一部がＺｎ拡散によってｐ−ＩｎＰ１７５と
なっている。ｐ電極１７６はｐ−ＩｎＰ１７５の上に形
成される。基板の端面が下向きの傾斜面１７９となって
いる。下向き傾斜面１７９に水平に入射光１７８が当た
る。端面で上向きに屈折し屈折光１８０としてｐｎ接合
に至る。これも端面入射であるが導波路型と少し違う。
受光層（ｐｎ接合近傍）より下に光を当てて上向きに屈
折させて受光層に導く。これはメサ型ではない。上面電
極だから、ここに挙げて説明している。裏面入射型でも
なく端面入射型である。
【００９７】［従来形式１２（メサ型；上面入射型；上
下面電極；図２６）］表面入射型メサタイプＰＤの従来
方式１２を図２６に示す。本出願人によるアメリカ特許
５，３９１，９１０によって提案されたものである。下
からの層構造が ｎ電極 １９８ ｎ＋−ＩｎＰ基板 １９０ ｎ＋−ＩｎＰバッファ層 １９１ ｎ−−ＩｎＧａＡｓ受光層 １９２ ｎ−ＩｎＰキャップ層（窓層） １９３ ｐ型領域 １９４ リング状ｐ電極 １９５ パッシベーション膜 １９６ 反射防止膜 １９７
【００９８】となっている。ｐ型領域１９４の外側のｎ
−ＩｎＰキャップ層１９３周辺部が削られてメサ型とな
っている。ｎ−ＩｎＰキャップ層１９３の周辺部に光が
入ると、ここで電子・正孔対を作るが電界がかかってい
ないからドリフト速度が遅く信号がテイルを引くように
なるので、ｎ−ＩｎＰキャップ層１９３周辺部を除去し
て周辺部へ光が入らないようにしている。拡散遮蔽層を
用いる前のタイプのものである。
【００９９】このように従来のＰＤもメサ型のもの、上
下電極型のものは存在する。それはいくつもあるのであ
るが、本発明とは目的も違い構成も異なる。多くの場合
メサにするのは接合容量を減らすためである。本発明の
ように電極を取る都合でメサにしているのではない。ま
た上面電極（ｎ電極が上面にある）のＰＤも幾つもある
が、それは上面から配線をしたいという強烈な要求があ
るか、ワイヤボンディングをなくすためとか電極配置に
対する特殊な選好性からそのようになっているのであ
る。感度を上げるため低吸収のＳＩ−ＩｎＰ基板を使う
というものも存在しなかった。そのように、本発明は幾
多の変形ＰＤと明確に区別ができるものである。
【０１００】
【発明の効果】本発明のＰＤは、絶縁性基板の上に低抵
抗（高濃度ドープ）バッファ層、受光層を形成し、受光
層に及ぶように、反対の導電性の領域を形成し、バッフ
ァ層まで一部を除去して、反対導電性の領域と、バッフ
ァ層に電極を形成している。２種類の電極が上面にあっ
て、中央部が隆起したメサ構造となっている。
【０１０１】鉄ドープＩｎＰ基板は、ｎ型不純物、ｐ型
不純物をドープしたＩｎＰ基板より透明性が高く吸収が
少ない。裏面入射型の場合基板による信号光の吸収によ
って感度が落ちる。本発明のＰＤはＦｅドープ絶縁基板
（ＳＩ−基板）を用いるから裏面入射でも基板による信
号光の吸収がない。だから感度がより高いということに
なる。約１０％程度感度が高揚するという利点がある。
これは高速信号伝送の光通信系に採用された場合に威力
を発揮する。
【０１０２】段々があって一方の電極は段上に、一方の
電極は段下にあるという異形の電極構造となるが、上面
に電極があるからかえって配線に好都合だということも
ある。 斬新で有用なＰＤである。Ｆｅドープ基板の透
明性が高いということは、ＧａＡｓ基板でも同様の事が
言える。つまりＧａＡｓ系のＰＤにも適用できる。Ｓｉ
−ＰＤ、Ｇｅ−ＰＤでも本発明を適用できる。
【図面の簡単な説明】
【図１】裏面入射型ＰＤを用いた従来例にかかる表面実
装型受光モジュールの断面図。
【図２】ｎ＋−ＩｎＰ結晶を基板とする従来例にかかる
プレーナタイプ裏面入射型ＰＤの断面図。
【図３】３５０μｍの厚みを有するＦｅドープＳＩ−Ｉ
ｎＰ基板、硫黄ドープｎ−ＩｎＰ基板の透過率と波長の
関係を示すグラフ。横軸は波長（ｎｍ）、縦軸は透過率
である。
【図４】高濃度ｎ＋−ＩｎＰ結晶を基板としｎ−ＩｎＰ
バッファ層、ｎ−ＩｎＧａＡｓ受光層、ｎ−ＩｎＰ窓層
を設け上方中央にｐ型領域を形成し、ここにｐ電極を、
ｎ−ＩｎＰ窓層周辺部にｎ電極を設ける事によって、上
面にｐ電極、ｎ電極を有するようにした上面電極型ＰＤ
の仮想例１を示す縦断面図。
【図５】高濃度ｎ＋−ＩｎＰ結晶を基板としｎ−ＩｎＰ
バッファ層、ｎ−ＩｎＧａＡｓ受光層、ｎ−ＩｎＰ窓層
を設け上方中央と周辺にｐ型領域を形成し、中央ｐ型領
域にｐ電極を、周辺部ｐ型領域にｎ電極を設ける事によ
って、上面にｐ電極、ｎ電極を有するようにした上面電
極型ＰＤの仮想例２を示す縦断面図。
【図６】Ｆｅドープ半絶縁性ＳＩ−ＩｎＰ結晶を基板と
しｎ＋−ＩｎＰバッファ層、ｎ−ＩｎＧａＡｓ受光層、
ｎ−ＩｎＰキャップ層をエピタキシャル成長し、上方中
央と周辺にｐ型領域を形成し、ｎ−ＩｎＰキャップ層、
ｎ−ＩｎＧａＡｓ受光層の周辺部をｎ−ＩｎＰバッファ
層まで除去してメサ型とし、Ｆｅドープ基板の裏面には
リング状メタライズと反射防止膜を形成し、上面中央ｐ
型領域にｐ電極を、露出した周辺部ｎ−ＩｎＰバッファ
層にｎ電極を設ける事によって、上面にｐ電極、ｎ電極
を有するようにした本発明の実施例１を示す平面図。
【図７】Ｆｅドープ半絶縁性ＳＩ−ＩｎＰ結晶を基板と
しｎ＋−ＩｎＰバッファ層、ｎ−ＩｎＧａＡｓ受光層、
ｎ−ＩｎＰキャップ層をエピタキシャル成長し、上方中
央と周辺にｐ型領域を形成し、ｎ−ＩｎＰキャップ層、
ｎ−ＩｎＧａＡｓ受光層の周辺部をｎ−ＩｎＰバッファ
層まで除去してメサ型とし、Ｆｅドープ基板の裏面には
リング状メタライズと反射防止膜を形成し、上面中央ｐ
型領域にｐ電極を、露出した周辺部ｎ−ＩｎＰバッファ
層にｎ電極を設ける事によって、上面にｐ電極、ｎ電極
を有するようにした本発明の実施例１を示す縦断面図。
【図８】Ｆｅドープ半絶縁性ＳＩ−ＩｎＰ結晶を基板と
しｎ＋−ＩｎＰバッファ層、ｎ−ＩｎＧａＡｓ受光層、
ｎ−ＩｎＰキャップ層をエピタキシャル成長し、上方中
央にｐ型領域を形成し、ｎ−ＩｎＰキャップ層、ｎ−Ｉ
ｎＧａＡｓ受光層の周辺部をｎ−ＩｎＰバッファ層まで
除去してメサ型とし、Ｆｅドープ基板の裏面にはリング
状メタライズと反射防止膜を形成し、上面中央ｐ型領域
にｐ電極を、露出した周辺部ｎ−ＩｎＰバッファ層から
ｎ−ＩｎＧａＡｓ受光層、ｎ−ＩｎＰキャップ層の側面
を覆うようにｎ電極を設ける事によって、上面にｐ電
極、ｎ電極を有するようにした本発明の実施例１の改良
を示す縦断面図。
【図９】Ｆｅドープ半絶縁性ＳＩ−ＩｎＰ結晶を基板と
しｎ＋−ＩｎＰバッファ層、ｎ−ＩｎＧａＡｓ受光層を
エピタキシャル成長し、ｎ−ＩｎＧａＡｓ受光層の上方
中央と周辺にｐ型領域を形成し、ｎ−ＩｎＧａＡｓ受光
層の周辺部をｎ−ＩｎＰバッファ層まで除去してメサ型
とし、Ｆｅドープ基板の裏面にはリング状メタライズと
反射防止膜を形成し、上面中央ｐ型領域にｐ電極を、露
出した周辺部ｎ−ＩｎＰバッファ層にｎ電極を設ける事
によって、上面にｐ電極、ｎ電極を有するようにした本
発明の実施例２を示す縦断面図。
【図１０】Ｆｅドープ半絶縁性ＳＩ−ＩｎＰ結晶を基板
とし高濃度ｎ＋−ＩｎＰバッファ層、高純度ｎ−−Ｉｎ
Ｐバッファ層、ｎ−ＩｎＧａＡｓ受光層、ｎ−ＩｎＰキ
ャップ層をエピタキシャル成長し、ｎ−ＩｎＧａＡｓ受
光層の上方中央と周辺にｐ型領域を形成し、ｎ−ＩｎＧ
ａＡｓ受光層の周辺部をｎ−ＩｎＰバッファ層まで除去
してメサ型とし、Ｆｅドープ基板の裏面にはリング状メ
タライズと反射防止膜を形成し、上面中央ｐ型領域にｐ
電極を、露出した周辺部ｎ−ＩｎＰバッファ層にｎ電極
を設ける事によって、上面にｐ電極、ｎ電極を有するよ
うにした本発明の実施例３を示す縦断面図。
【図１１】Ｆｅドープ半絶縁性ＳＩ−ＩｎＰ結晶を基板
とし高濃度ｎ＋−ＩｎＰバッファ層、ｎ−ＩｎＧａＡｓ
受光層、ｎ−ＩｎＰキャップ層をエピタキシャル成長
し、ｎ−ＩｎＧａＡｓ受光層の上方にｐ型領域を形成
し、ｎ−ＩｎＧａＡｓ受光層の周辺部をｎ−ＩｎＰバッ
ファ層まで除去してメサ型とし、Ｆｅドープ基板の裏面
にはリング状メタライズと反射防止膜を形成し、上面中
央ｐ型領域にｐ電極を、露出した周辺部ｎ−ＩｎＰバッ
ファ層にｎ電極を設ける事によって、上面にｐ電極、ｎ
電極を有するようにした本発明の実施例４を示す縦断面
図。
【図１２】Ｆｅドープ半絶縁性ＳＩ−ＩｎＰ結晶を基板
とし高濃度ｎ＋−ＩｎＰバッファ層、ｎ−ＩｎＧａＡｓ
受光層、ｎ−ＩｎＰキャップ層をエピタキシャル成長
し、ｎ−ＩｎＧａＡｓ受光層の上方中央と周辺にｐ型領
域を形成し、ｎ−ＩｎＧａＡｓ受光層の周辺部をｎ−Ｉ
ｎＰバッファ層まで除去してメサ型とし、Ｆｅドープ基
板の裏面には一様なメタライズを形成し、上面中央ｐ型
領域にリング状ｐ電極と反射防止膜を、露出した周辺部
ｎ−ＩｎＰバッファ層にｎ電極を設ける事によって、上
面にｐ電極、ｎ電極を有するようにした本発明の実施例
５を示す縦断面図。
【図１３】ｎ＋−ＩｎＰ結晶を基板とした上面入射型プ
レーナタイプの従来形式１にかかるＰＤの縦断面図。
【図１４】ｎ＋−ＩｎＰ結晶を基板とした上面入射型メ
サタイプの従来形式２にかかるＰＤの縦断面図と光電流
・暗電流の逆バイアス依存性を示すグラフ。
【図１５】ｎ＋−ＩｎＰ結晶を基板とした裏面入射型メ
サタイプのＰＤの裏面に光ファイバを対向させた従来形
式３にかかるＰＤの縦断面図。
【図１６】ｎ＋−ＩｎＰ結晶を基板とした上面入射型メ
サタイプの従来形式４にかかるＰＤの縦断面図。
【図１７】ｎ＋−ＩｎＰ結晶を基板とした上面入射型メ
サタイプの従来形式５にかかるＰＤの縦断面図。
【図１８】ｎ＋−ＩｎＰ結晶を基板とした上面入射型メ
サタイプの従来形式６にかかるＰＤの縦断面図。
【図１９】ｎ＋基板の上面入射型メサタイプの従来形式
７にかかるＰＤの縦断面図。
【図２０】ｎ＋−ＩｎＰ結晶を基板としたフリップチッ
プボンディングのための裏面入射型３山タイプの従来形
式８にかかるＰＤの縦断面図。
【図２１】ｎ＋−ＩｎＰ結晶を基板としたフリップチッ
プボンディングのための裏面入射型３山タイプの従来形
式８にかかるＰＤを取り付けるための基板構造を示す斜
視図。
【図２２】ＳＩ−ＩｎＰ結晶を基板とした導波路型プレ
ーナタイプの従来形式９にかかるＰＤの斜視図。
【図２３】ＳＩ−ＩｎＰ結晶を基板とした導波路型基板
一体タイプの従来形式１０にかかるＰＤの縦断面図。
【図２４】ＳＩ−ＩｎＰ結晶を基板とした導波路型基板
一体タイプの従来形式１０にかかるＰＤを取り付けた基
板構造の斜視図。
【図２５】ＳＩ−ＩｎＰ結晶を基板とした傾斜入力型の
従来形式１１にかかるＰＤの斜視図。
【図２６】ｎ＋−ＩｎＰ結晶を基板とした上面入射型メ
サタイプの従来形式１２にかかるＰＤの縦断面図。
【符号の説明】
１ 裏面入射型ＰＤ ２ ｎ型部分 ３ ｐ型領域 ４ ｐｎ接合 ５ Ｓｉベンチ ６ Ｖ溝 ７ 光ファイバ ８ 入射光 ９ 表面 １０ 裏面 １１ ミラー面 １２ ｎ−ＩｎＰ基板 １３ ｎ−ＩｎＰバッファ層 １４ ｎ−ＩｎＧａＡｓ受光層 １５ ｎ−ＩｎＰ窓層 １６ 拡散遮蔽層 １７ パッシベーション膜 １８ ｎ電極 １９ ｐ電極 ２０ 反射防止膜 ２１ メタライズ層 ２２ ｎ電極 ３２ ＦｅドープＩｎＰ基板 ３３ ｎ＋−ＩｎＰバッファ層 ３４ ＩｎＧａＡｓ受光層 ３５ ｎ−ＩｎＰキャップ層 ３６ ｐ型領域 ３７ 拡散遮蔽層 ３８ ｎ電極 ３９ ｐ電極 ４０ メタライズ ４１ ＡＲコ−ティング（反射防止膜） ４２ バッファ層 ４３ 高純度バッファ層 ４４ パッシベーション膜 ５０ ｎ＋−ＩｎＰ基板 ５１ ｎ−ＩｎＧａＡｓ受光層 ５２ ｎ−ＩｎＰ窓層 ５３ ｐ＋−ＩｎＰ層 ５４ パッシベーション膜 ５５ 反射防止膜 ５６ ｐ電極 ５７ ｎ電極 ６０ ｎ＋−ＩｎＰ基板 ６１ ｎ−ＩｎＧａＡｓ ６２ ｐ＋−ＩｎＧａＡｓ ６３ ｐ電極 ６４ ｎ電極 ７０ ｎ−ＩｎＰ基板 ７１ ｎ−ＩｎＧａＡｓ層 ７２ ｐ−ＩｎＧａＡｓ層 ７３ ｐ電極 ７４ ｎ電極 ７５ 光ファイバ ７６ エポキシ樹脂 ７７ ｐｎ接合 ７８ 信号光 ８０ ｎ＋−ＩｎＰ基板 ８１ ｎ−−ＩｎＰ層 ８２ ｎ−−ＧａＩｎＡｓ層 ８３ ｐｎ接合 ８４ ｐ＋−ＧａＩｎＡｓ層 ９０ ｎ＋−ＩｎＰ基板 ９１ ｎ−−ＩｎＰ層 ９２ ｎ−−ＧａＩｎＡｓ層 ９３ ｐｎ接合 ９４ ｐ＋−ＩｎＰ層 １００ ｎ＋−ＩｎＰ基板 １０１ ｎ−−ＩｎＰ層 １０２ ｎ−−ＧａＩｎＡｓ層 １０３ ｎ−ＩｎＰ層 １０４ ｐｎ接合 １０５ ｐ＋−ＩｎＰ層 １１０ ｎ＋−ＩｎＰ基板 １１１ ｎ−−ＩｎＰ層 １１２ ｎ−−ＩｎＧａＡｓ層 １１３ ｐｎ接合 １１４ ｐ＋−ＩｎＧａＡｓ層 １１５ ｐ電極 １１６ ＳｉＯ２ １２０ ｎ＋−ＩｎＰ基板 １２１ ｎ−−ＩｎＰ層 １２２ ｎ−−（アンドープ）ＩｎＧａＡｓ層 １２３ ｐ＋−ＩｎＧａＡｓ層 １２４ Ｃｒ／Ａｕ １２５ Ａｕ １２６ ｎ電極 １２７ ｐｎ接合 １２８ ｐ電極 １２９ ＡＲコ−ティング（反射防止膜） １３０ 基板 １３１ 透明板 １３２ コの字型メタライズパターン １３３ 線形パターン １３４ パッド １３５ パッド １３６ パッド １４０ ＳＩ−ＩｎＰ基板 １４１ ｎ＋−ＩｎＧａＡｓＰ層 １４２ ｎ−−ＩｎＧａＡｓＰ層 １４３ ｎ−−ＩｎＧａＡｓＰ層 １４４ ｐ型領域 １４５ ｐ電極 １４６ ｎ電極 １４７ ｐｎ接合 １５０ ＳＩ−ＩｎＰ基板 １５１ ｎ＋−ＩｎＰ層 １５２ ｎ＋−ＩｎＡｌＧａＡｓ層 １５３ ｎ−−ＩｎＧａＡｓ層 １５４ ｐ＋−ＩｎＡｌＧａＡｓ層 １５５ ｐ＋−ＩｎＰ １５６ ｐ＋−ＩｎＧａＡｓ層 １５７ ｐ電極 １５８ ｎ電極 １５９ ＳｉＮｘ層 １６０ 基板 １６１ ｎ電極パターン １６２ ｐ電極パターン １６３ 信号光 １６４ 導波路 １７０ ＳＩ−ＩｎＰ基板 １７１ ｎ−ＩｎＰバッファ層 １７２ ｎ−ＩｎＰコンタクト層 １７３ ｎ−ＩｎＧａＡｓ層 １７４ ｎ−ＩｎＰ層 １７５ ｐ−ＩｎＰ層 １７６ ｐ電極 １７７ ｎ電極 １７８ 入射光 １７９ 傾斜面 １８０ 屈折光 １９０ ｎ−ＩｎＰ基板 １９１ ｎ−ＩｎＰバッファ層 １９２ ｎ−ＩｎＧａＡｓ受光層 １９３ ｎ−ＩｎＰ窓層 １９４ ｐ型領域 １９５ ｐ電極 １９６ パッシベーション膜 １９７ 反射防止膜 １９８ ｎ電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA01 AA10 AB05 BA06 CA03 CA32 CB01 GA02 GA09 HA23 5F049 MA03 MB07 MB12 NA01 NB01 PA03 PA14 QA02 QA05 QA06 SE05 SE09 SE12 SS04 SZ03

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 絶縁性もしくは半絶縁性基板上に、第１
    の導電性の高濃度（低抵抗）のバッファ層を形成し、そ
    の上に同じく第１の導電性の受光層を形成し、受光層の
    上方から内部に向かって第２の導電領域を選択的に形成
    し、第１の導電性の受光層の周辺部をバッファ層に至る
    まで除去し、露出されたバッファ層表面にｐｎ接合の一
    方の導電性の電極を取ることを特徴とする半導体受光素
    子。
  2. 【請求項２】 高濃度バッファ層と受光層の間に高純度
    のバッファ層を挿入した事を特徴とする請求項１に記載
    の半導体受光素子。
  3. 【請求項３】 受光層の上にキャップ層を設け、キャッ
    プ層と受光層の上方から内部に向かって第２の導電性領
    域を選択的に形成するようにし、第２導電性領域の上に
    電極を設けた事を特徴とする請求項１又は２に記載の半
    導体受光素子。
  4. 【請求項４】 受光層の中央部のｐｎ接合の周囲に、別
    異のｐｎ接合（拡散遮蔽層）を形成し、この拡散遮蔽層
    の中央部ｐｎ接合に近接する部分を残して、残りを高濃
    度バッファ層表面まで除去した事を特徴とする請求項１
    〜３の何れかに記載の半導体受光素子。
  5. 【請求項５】 基板がＦｅドープ−ＩｎＰで、高濃度バ
    ッファ層がｎ＋−ＩｎＰで、受光層がｎ−ＩｎＧａＡｓ
    若しくはｎ−ＩｎＧａＡｓＰで、キャップ層がｎ−Ｉｎ
    Ｐであり、Ｚｎ拡散によってｐ型領域とｐｎ接合を形成
    し、高濃度バッファ層にｎ電極を形成し、キャップ層上
    部のｐ型領域にｐ電極を形成した事を特徴とする請求項
    １〜４の何れかに記載の半導体受光素子。
  6. 【請求項６】 さらに高純度ｎ−ＩｎＰバッファ層を、
    高濃度バッファ層と受光層の間に形成した事を特徴とす
    る請求項１〜５の何れかに記載の半導体受光素子。
  7. 【請求項７】 ＩｎＰ基板の裏面に光透過用窓を設け裏
    面入射型とした事を特徴とする請求項１〜６の何れかに
    記載の半導体受光素子。
  8. 【請求項８】 ＩｎＰキャップ層側に、開口部を有する
    ｐ電極を形成し、開口部から光を入射させる上面入射型
    であることを特徴とする請求項１〜７の何れかに記載の
    半導体受光素子。
JP2000346869A 2000-11-14 2000-11-14 半導体受光素子 Expired - Fee Related JP3994655B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000346869A JP3994655B2 (ja) 2000-11-14 2000-11-14 半導体受光素子
CA002361311A CA2361311A1 (en) 2000-11-14 2001-11-07 A semiconductor photodiode and an optical receiver
US09/986,366 US6683326B2 (en) 2000-11-14 2001-11-08 Semiconductor photodiode and an optical receiver
EP01127053A EP1205983A1 (en) 2000-11-14 2001-11-14 A semiconductor photodiode and an optical receiver

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000346869A JP3994655B2 (ja) 2000-11-14 2000-11-14 半導体受光素子

Publications (2)

Publication Number Publication Date
JP2002151730A true JP2002151730A (ja) 2002-05-24
JP3994655B2 JP3994655B2 (ja) 2007-10-24

Family

ID=18820680

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000346869A Expired - Fee Related JP3994655B2 (ja) 2000-11-14 2000-11-14 半導体受光素子

Country Status (4)

Country Link
US (1) US6683326B2 (ja)
EP (1) EP1205983A1 (ja)
JP (1) JP3994655B2 (ja)
CA (1) CA2361311A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201184A (ja) * 2006-01-26 2007-08-09 Nec Electronics Corp 固体撮像装置
US9401447B2 (en) 2013-04-19 2016-07-26 Fujitsu Limited Semiconductor light-receiving element and method for manufacturing same
WO2020209243A1 (ja) * 2019-04-09 2020-10-15 日本電信電話株式会社 半導体受光素子
JPWO2021074967A1 (ja) * 2019-10-15 2021-04-22
WO2022074780A1 (ja) * 2020-10-08 2022-04-14 日本電信電話株式会社 半導体受光素子

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7057256B2 (en) 2001-05-25 2006-06-06 President & Fellows Of Harvard College Silicon-based visible and near-infrared optoelectric devices
US7442629B2 (en) 2004-09-24 2008-10-28 President & Fellows Of Harvard College Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate
US6815790B2 (en) * 2003-01-10 2004-11-09 Rapiscan, Inc. Position sensing detector for the detection of light within two dimensions
US7057254B2 (en) * 2003-05-05 2006-06-06 Udt Sensors, Inc. Front illuminated back side contact thin wafer detectors
US7880258B2 (en) * 2003-05-05 2011-02-01 Udt Sensors, Inc. Thin wafer detectors with improved radiation damage and crosstalk characteristics
US7279731B1 (en) 2006-05-15 2007-10-09 Udt Sensors, Inc. Edge illuminated photodiodes
US7656001B2 (en) * 2006-11-01 2010-02-02 Udt Sensors, Inc. Front-side illuminated, back-side contact double-sided PN-junction photodiode arrays
US8035183B2 (en) * 2003-05-05 2011-10-11 Udt Sensors, Inc. Photodiodes with PN junction on both front and back sides
US7709921B2 (en) 2008-08-27 2010-05-04 Udt Sensors, Inc. Photodiode and photodiode array with improved performance characteristics
US7655999B2 (en) 2006-09-15 2010-02-02 Udt Sensors, Inc. High density photodiodes
US8519503B2 (en) 2006-06-05 2013-08-27 Osi Optoelectronics, Inc. High speed backside illuminated, front side contact photodiode array
US8686529B2 (en) * 2010-01-19 2014-04-01 Osi Optoelectronics, Inc. Wavelength sensitive sensor photodiodes
US7256470B2 (en) * 2005-03-16 2007-08-14 Udt Sensors, Inc. Photodiode with controlled current leakage
US7576369B2 (en) * 2005-10-25 2009-08-18 Udt Sensors, Inc. Deep diffused thin photodiodes
US8164151B2 (en) * 2007-05-07 2012-04-24 Osi Optoelectronics, Inc. Thin active layer fishbone photodiode and method of manufacturing the same
US8120023B2 (en) * 2006-06-05 2012-02-21 Udt Sensors, Inc. Low crosstalk, front-side illuminated, back-side contact photodiode array
US7242069B2 (en) * 2003-05-05 2007-07-10 Udt Sensors, Inc. Thin wafer detectors with improved radiation damage and crosstalk characteristics
US9178092B2 (en) 2006-11-01 2015-11-03 Osi Optoelectronics, Inc. Front-side illuminated, back-side contact double-sided PN-junction photodiode arrays
US20100053802A1 (en) * 2008-08-27 2010-03-04 Masaki Yamashita Low Power Disk-Drive Motor Driver
US8058615B2 (en) * 2008-02-29 2011-11-15 Sionyx, Inc. Wide spectral range hybrid image detector
WO2009111327A2 (en) * 2008-02-29 2009-09-11 Sionyx, Inc. Vertically integrated light sensor and arrays
BRPI0919221A2 (pt) 2008-09-15 2015-12-08 Osi Optoelectronics Inc fotodiodo de espinha de peixe de camada ativa fina com uma camada n+ rasa e método de fabricação do mesmo
US8399909B2 (en) 2009-05-12 2013-03-19 Osi Optoelectronics, Inc. Tetra-lateral position sensing detector
US20100327390A1 (en) * 2009-06-26 2010-12-30 Mccarten John P Back-illuminated image sensor with electrically biased conductive material and backside well
US9673243B2 (en) 2009-09-17 2017-06-06 Sionyx, Llc Photosensitive imaging devices and associated methods
KR101893331B1 (ko) * 2009-09-17 2018-08-30 사이오닉스, 엘엘씨 감광성 이미징 장치 및 이와 관련된 방법
US9911781B2 (en) 2009-09-17 2018-03-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US8692198B2 (en) 2010-04-21 2014-04-08 Sionyx, Inc. Photosensitive imaging devices and associated methods
EP2583312A2 (en) 2010-06-18 2013-04-24 Sionyx, Inc. High speed photosensitive devices and associated methods
US9496308B2 (en) 2011-06-09 2016-11-15 Sionyx, Llc Process module for increasing the response of backside illuminated photosensitive imagers and associated methods
EP2732402A2 (en) 2011-07-13 2014-05-21 Sionyx, Inc. Biometric imaging devices and associated methods
US9064764B2 (en) 2012-03-22 2015-06-23 Sionyx, Inc. Pixel isolation elements, devices, and associated methods
US8912615B2 (en) 2013-01-24 2014-12-16 Osi Optoelectronics, Inc. Shallow junction photodiode for detecting short wavelength light
US9762830B2 (en) 2013-02-15 2017-09-12 Sionyx, Llc High dynamic range CMOS image sensor having anti-blooming properties and associated methods
US9939251B2 (en) 2013-03-15 2018-04-10 Sionyx, Llc Three dimensional imaging utilizing stacked imager devices and associated methods
WO2014209421A1 (en) 2013-06-29 2014-12-31 Sionyx, Inc. Shallow trench textured regions and associated methods
KR102466959B1 (ko) * 2015-12-31 2022-11-11 엘지디스플레이 주식회사 유기 발광 표시 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3881113A (en) * 1973-12-26 1975-04-29 Ibm Integrated optically coupled light emitter and sensor
DE3543558C2 (de) 1985-12-10 1996-09-19 Licentia Gmbh Opto-elektrische Koppelanordnung
JPH04111479A (ja) 1990-08-31 1992-04-13 Sumitomo Electric Ind Ltd 受光素子
JP3292894B2 (ja) * 1993-05-12 2002-06-17 日本電信電話株式会社 集積化受光回路
JP2762939B2 (ja) 1994-03-22 1998-06-11 日本電気株式会社 超格子アバランシェフォトダイオード
US6148016A (en) * 1997-11-06 2000-11-14 The Regents Of The University Of California Integrated semiconductor lasers and photodetectors
JP2000022206A (ja) * 1998-07-01 2000-01-21 Oki Electric Ind Co Ltd 半導体発光装置
US6303941B1 (en) * 1999-10-25 2001-10-16 Hrl Laboratories Integrated asymmetric resonant tunneling diode pair circuit

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201184A (ja) * 2006-01-26 2007-08-09 Nec Electronics Corp 固体撮像装置
US8334915B2 (en) 2006-01-26 2012-12-18 Renesas Electronics Corporation Solid-state image pickup device
US9401447B2 (en) 2013-04-19 2016-07-26 Fujitsu Limited Semiconductor light-receiving element and method for manufacturing same
US9577136B2 (en) 2013-04-19 2017-02-21 Fujitsu Limited Semiconductor light-receiving element and method for manufacturing same
WO2020209243A1 (ja) * 2019-04-09 2020-10-15 日本電信電話株式会社 半導体受光素子
JP2020174079A (ja) * 2019-04-09 2020-10-22 日本電信電話株式会社 半導体受光素子
JP7147669B2 (ja) 2019-04-09 2022-10-05 日本電信電話株式会社 半導体受光素子
EP3955321A4 (en) * 2019-04-09 2022-12-14 Nippon Telegraph And Telephone Corporation SOLID STATE LIGHT RECEIVING ELEMENT
JPWO2021074967A1 (ja) * 2019-10-15 2021-04-22
WO2021074967A1 (ja) * 2019-10-15 2021-04-22 日本電信電話株式会社 受光素子
JP7280532B2 (ja) 2019-10-15 2023-05-24 日本電信電話株式会社 受光素子
WO2022074780A1 (ja) * 2020-10-08 2022-04-14 日本電信電話株式会社 半導体受光素子

Also Published As

Publication number Publication date
EP1205983A1 (en) 2002-05-15
US6683326B2 (en) 2004-01-27
CA2361311A1 (en) 2002-05-14
US20020056845A1 (en) 2002-05-16
JP3994655B2 (ja) 2007-10-24

Similar Documents

Publication Publication Date Title
JP3994655B2 (ja) 半導体受光素子
US7557418B2 (en) Semiconductor photoreceptor device
US6043550A (en) Photodiode and photodiode module
US8772896B2 (en) Semiconductor photodetector that causes avalanche multiplication to occur only at photodetector portion located at central portion of mesa structure
US7415185B2 (en) Buried-waveguide-type light receiving element and manufacturing method thereof
EP0473197A1 (en) Photo-sensing device
JPH05198829A (ja) 総合光学ガイドと、光検出器とを備えたオプトエレクトロニックデバイス
US20020050622A1 (en) Semiconductor photodetector
JPWO2006046276A1 (ja) アバランシェフォトダイオード
US5880489A (en) Semiconductor photodetector
EP1132974A2 (en) High speed semiconductor photodetector
EP0901170A1 (en) Wavelength selective photodiode and module comprising the same
JP3419312B2 (ja) 受光素子及び受光素子モジュール
CA2050363A1 (en) Photo-sensing device
JP4985298B2 (ja) アバランシェフォトダイオード
JP2003158290A (ja) フォトダイオード
JP2945438B2 (ja) 光半導体装置及びそれを用いた受光器
JPH1117211A (ja) 半導体面型受光素子及び装置
JP3014006B2 (ja) 半導体装置
KR940009594B1 (ko) 고속 광통신용 pin 포토다이오드의 제조방법
JP4284781B2 (ja) Ｍｓｍ型フォトダイオード
JPH01196182A (ja) フォトダイオード
JP3272060B2 (ja) 半導体素子
JPH0555619A (ja) 半導体受光装置
JPH0480973A (ja) 半導体受光素子

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070410

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070525

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070710

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070723

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100810

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100810

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110810

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120810

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130810

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees