JP2002108301A - 液晶駆動回路および負荷駆動回路 - Google Patents
液晶駆動回路および負荷駆動回路Info
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Abstract
(57)【要約】
【課題】 消費電力を低減できる液晶駆動回路と、セト
リング時間を短縮できる負荷駆動回路とを提供する。 【解決手段】 本発明は、シフトレジスタ１と、データ
ラッチ回路２と、ロードラッチ回路３と、レベルシフタ
４と、デコーダ２１と、出力選択回路２２と、ブリーダ
７と、バッファアンプ６とを備えている。階調数に応じ
て、アンプイネーブル回路２５内のフリップフロップと
データラッチ回路２におけるラッチ部の駆動数を切り替
えるため、不要なフリップフロップ等で電力を消費しな
くなり、消費電力の低減が図れる。また、バッファアン
プ６は２段構成のアンプからなり、バッファアンプ６の
出力端子と各負荷との間にはそれぞれ抵抗およびスイッ
チが直列接続されている。これにより、負荷量が変動し
ても時定数が一定になり、セトリング時間が短くなり、
安定動作が可能になる。
リング時間を短縮できる負荷駆動回路とを提供する。 【解決手段】 本発明は、シフトレジスタ１と、データ
ラッチ回路２と、ロードラッチ回路３と、レベルシフタ
４と、デコーダ２１と、出力選択回路２２と、ブリーダ
７と、バッファアンプ６とを備えている。階調数に応じ
て、アンプイネーブル回路２５内のフリップフロップと
データラッチ回路２におけるラッチ部の駆動数を切り替
えるため、不要なフリップフロップ等で電力を消費しな
くなり、消費電力の低減が図れる。また、バッファアン
プ６は２段構成のアンプからなり、バッファアンプ６の
出力端子と各負荷との間にはそれぞれ抵抗およびスイッ
チが直列接続されている。これにより、負荷量が変動し
ても時定数が一定になり、セトリング時間が短くなり、
安定動作が可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、階調表示が可能な
液晶駆動回路と、容量性負荷を選択的に駆動する負荷駆
動回路に関する。
液晶駆動回路と、容量性負荷を選択的に駆動する負荷駆
動回路に関する。
【０００２】
【従来の技術】携帯電話機は、スペース的に制限がある
ため、大容量のバッテリを搭載することができず、電話
機内部の回路の消費電力をできるだけ低減する必要があ
る。その一方で、携帯電話機にカラーの液晶パネルを搭
載したものが増えてきた。
ため、大容量のバッテリを搭載することができず、電話
機内部の回路の消費電力をできるだけ低減する必要があ
る。その一方で、携帯電話機にカラーの液晶パネルを搭
載したものが増えてきた。
【０００３】液晶パネル駆動用の従来のソースドライバ
ＩＣは、パネル内の信号線ごとにバッファアンプを備え
ていた。このため、ｍ個の駆動出力端子を有するソース
ドライバＩＣでは、常にｍ個（例えば、３８４や４２０
個）のバッファアンプを動作させており、消費電力が増
える原因になっていた。
ＩＣは、パネル内の信号線ごとにバッファアンプを備え
ていた。このため、ｍ個の駆動出力端子を有するソース
ドライバＩＣでは、常にｍ個（例えば、３８４や４２０
個）のバッファアンプを動作させており、消費電力が増
える原因になっていた。
【０００４】図１１はこのような従来の信号線駆動回路
の概略構成を示すブロック図である。図１１の信号線駆
動回路は、外部から供給されたシフトパルスを転送クロ
ックに同期させて順にシフトさせるシフトレジスタ１
と、シフトレジスタ１の各出力端子から出力されたシフ
トパルスに同期させてデジタル階調データをラッチする
複数のデータラッチ回路２と、複数のデータラッチ回路
２の出力を同タイミングでラッチするロードラッチ回路
３と、ロードラッチ回路３の出力のレベル変換を行うレ
ベルシフタ４と、レベルシフタ４の出力に応じたアナロ
グ電圧を出力するＤ／Ａコンバータ５と、Ｄ／Ａコンバ
ータ５の出力をバッファリングするバッファアンプ６
と、デジタル階調データに対応するアナログ基準電圧を
生成するブリーダ７とを備えており、バッファアンプ６
の出力はそれぞれ信号線に供給される。
の概略構成を示すブロック図である。図１１の信号線駆
動回路は、外部から供給されたシフトパルスを転送クロ
ックに同期させて順にシフトさせるシフトレジスタ１
と、シフトレジスタ１の各出力端子から出力されたシフ
トパルスに同期させてデジタル階調データをラッチする
複数のデータラッチ回路２と、複数のデータラッチ回路
２の出力を同タイミングでラッチするロードラッチ回路
３と、ロードラッチ回路３の出力のレベル変換を行うレ
ベルシフタ４と、レベルシフタ４の出力に応じたアナロ
グ電圧を出力するＤ／Ａコンバータ５と、Ｄ／Ａコンバ
ータ５の出力をバッファリングするバッファアンプ６
と、デジタル階調データに対応するアナログ基準電圧を
生成するブリーダ７とを備えており、バッファアンプ６
の出力はそれぞれ信号線に供給される。
【０００５】ブリーダ７は、簡単には、外部電圧と接地
電圧とを、直列接続された複数の抵抗素子により抵抗分
圧してアナログ基準電圧を生成する。
電圧とを、直列接続された複数の抵抗素子により抵抗分
圧してアナログ基準電圧を生成する。
【０００６】
【発明が解決しようとする課題】上述したように、図１
１に示される従来の信号線駆動回路において、消費電力
が増えるという問題を解消し得る一手法として、各信号
線ごとにバッファアンプを設ける代わりに、アナログ基
準電圧を供給する基準電圧線のそれぞれごとにバッファ
アンプを設ける手法が提案されている。この場合、階調
数がｎであれば、２n個のバッファアンプを設ければよ
く、信号線のそれぞれごとにバッファアンプを設けるよ
りも、バッファアンプの数を大幅に削減でき、消費電力
の低減が図れる。
１に示される従来の信号線駆動回路において、消費電力
が増えるという問題を解消し得る一手法として、各信号
線ごとにバッファアンプを設ける代わりに、アナログ基
準電圧を供給する基準電圧線のそれぞれごとにバッファ
アンプを設ける手法が提案されている。この場合、階調
数がｎであれば、２n個のバッファアンプを設ければよ
く、信号線のそれぞれごとにバッファアンプを設けるよ
りも、バッファアンプの数を大幅に削減でき、消費電力
の低減が図れる。
【０００７】このように、アナログ基準電圧を供給する
基準電圧線のそれぞれごとにバッファアンプを設ける場
合、バッファアンプ６を、２段のアンプからなる演算増
幅器１１で構成するのが一般的である。また、安定性を
よくするために、図１２（ａ）に示すように、後段の演
算増幅器１１の出力端子をキャパシタ素子Ｃ10を介して
入力端子に帰還させてミラー補償により位相余裕を確保
している。あるいは、特開平11-150427号で提案した図
１３（ａ）の回路のように、出力に直列接続された抵抗
Ｒzと負荷容量ＣLによるゼロ点を用いて位相補償を行っ
て位相余裕を確保していた。
基準電圧線のそれぞれごとにバッファアンプを設ける場
合、バッファアンプ６を、２段のアンプからなる演算増
幅器１１で構成するのが一般的である。また、安定性を
よくするために、図１２（ａ）に示すように、後段の演
算増幅器１１の出力端子をキャパシタ素子Ｃ10を介して
入力端子に帰還させてミラー補償により位相余裕を確保
している。あるいは、特開平11-150427号で提案した図
１３（ａ）の回路のように、出力に直列接続された抵抗
Ｒzと負荷容量ＣLによるゼロ点を用いて位相補償を行っ
て位相余裕を確保していた。
【０００８】図１２（ａ）の回路では、図１２（ｂ）の
周波数特性図に示すように、開ループ周波数特性に現れ
る２番目のポール（極）は、２段目の利得段のトランス
コンダクタンスｇm2と負荷容量ＣLとで決まる周波数ｇ
m2／ＣLに依存する。なお、ポール１個につき位相が９
０度回転する。
周波数特性図に示すように、開ループ周波数特性に現れ
る２番目のポール（極）は、２段目の利得段のトランス
コンダクタンスｇm2と負荷容量ＣLとで決まる周波数ｇ
m2／ＣLに依存する。なお、ポール１個につき位相が９
０度回転する。
【０００９】図１２（ａ）の回路の場合、負荷容量が大
きくなるにつれて、２番目のポールの周波数は駆動する
負荷の数ｍに応じて、ｇm2／（ｍ・ＣL）と低くなるた
め、小さな負荷容量の場合、低い周波数から位相が回っ
て位相余裕が小さくなり、ｍが大きい場合には、位相余
裕がなくなって発振しやすくなるという問題がある。
きくなるにつれて、２番目のポールの周波数は駆動する
負荷の数ｍに応じて、ｇm2／（ｍ・ＣL）と低くなるた
め、小さな負荷容量の場合、低い周波数から位相が回っ
て位相余裕が小さくなり、ｍが大きい場合には、位相余
裕がなくなって発振しやすくなるという問題がある。
【００１０】一方、図１３（ａ）の回路では、図１３
（ｂ）の周波数特性図に示すように、２番目のポールの
周波数は負荷量が変化しても共通であるが、１番目のポ
ールの周波数とゼロ点の周波数は負荷量に応じて変化す
る。また、図１３（ａ）の回路の場合、負荷の数が増え
るほど、抵抗Ｒzと負荷容量ｍ・ＣLとで形成されるロー
パス特性により、波形がなまり、セトリング時間が長く
なるという問題が生じる。
（ｂ）の周波数特性図に示すように、２番目のポールの
周波数は負荷量が変化しても共通であるが、１番目のポ
ールの周波数とゼロ点の周波数は負荷量に応じて変化す
る。また、図１３（ａ）の回路の場合、負荷の数が増え
るほど、抵抗Ｒzと負荷容量ｍ・ＣLとで形成されるロー
パス特性により、波形がなまり、セトリング時間が長く
なるという問題が生じる。
【００１１】本発明は、このような点に鑑みてなされた
ものであり、その目的は、消費電力を低減できる液晶駆
動回路を提供することにある。また、他の目的は、セト
リング時間を短縮できる負荷駆動回路を提供することに
ある。
ものであり、その目的は、消費電力を低減できる液晶駆
動回路を提供することにある。また、他の目的は、セト
リング時間を短縮できる負荷駆動回路を提供することに
ある。
【００１２】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、複数の信号線のそれぞれにデジタル
階調データに応じたアナログ電圧を供給する液晶駆動回
路において、前記デジタル階調データのそれぞれに対応
するアナログ基準電圧を出力する基準電圧発生回路と、
前記アナログ基準電圧のそれぞれを個別にバッファリン
グする複数のバッファアンプと、所定期間内に入力され
た前記デジタル階調データおよび前記デジタル階調デー
タの階調数を決定するための階調モード信号の少なくと
も一方に基づいて、前記複数のバッファアンプのそれぞ
れをイネーブル状態か、ディセーブル状態に設定するア
ンプイネーブル回路と、を備える。
ために、本発明は、複数の信号線のそれぞれにデジタル
階調データに応じたアナログ電圧を供給する液晶駆動回
路において、前記デジタル階調データのそれぞれに対応
するアナログ基準電圧を出力する基準電圧発生回路と、
前記アナログ基準電圧のそれぞれを個別にバッファリン
グする複数のバッファアンプと、所定期間内に入力され
た前記デジタル階調データおよび前記デジタル階調デー
タの階調数を決定するための階調モード信号の少なくと
も一方に基づいて、前記複数のバッファアンプのそれぞ
れをイネーブル状態か、ディセーブル状態に設定するア
ンプイネーブル回路と、を備える。
【００１３】また、複数の信号線のそれぞれにデジタル
階調データに応じたアナログ電圧を供給する液晶駆動回
路において、前記デジタル階調データのそれぞれに対応
するアナログ基準電圧を出力する基準電圧発生回路と、
パルス信号を順次シフトしたシフトパルスを出力するシ
フトレジスタと、前記シフトレジスタの各出力端子から
出力されたシフトパルスに同期して、前記デジタル階調
データをそれぞれラッチする複数の第１ラッチ回路と、
前記複数の第１ラッチ回路の各出力を実質的に同一のタ
イミングでラッチする第２ラッチ回路と、前記第２ラッ
チ回路の出力に基づいてデコード信号を生成するデコー
ダと、前記デコーダの出力に基づいて、前記複数の信号
線ごとに所望のアナログ電圧を出力する出力選択回路
と、階調モード信号に基づいて階調数を設定する階調モ
ード回路と、を備え、前記第１ラッチ回路のそれぞれ
は、最大階調数分のラッチ部を少なくとも有し、前記階
調モード回路の出力信号に基づいて、イネーブル状態に
なる前記ラッチ部の数が可変とされる。
階調データに応じたアナログ電圧を供給する液晶駆動回
路において、前記デジタル階調データのそれぞれに対応
するアナログ基準電圧を出力する基準電圧発生回路と、
パルス信号を順次シフトしたシフトパルスを出力するシ
フトレジスタと、前記シフトレジスタの各出力端子から
出力されたシフトパルスに同期して、前記デジタル階調
データをそれぞれラッチする複数の第１ラッチ回路と、
前記複数の第１ラッチ回路の各出力を実質的に同一のタ
イミングでラッチする第２ラッチ回路と、前記第２ラッ
チ回路の出力に基づいてデコード信号を生成するデコー
ダと、前記デコーダの出力に基づいて、前記複数の信号
線ごとに所望のアナログ電圧を出力する出力選択回路
と、階調モード信号に基づいて階調数を設定する階調モ
ード回路と、を備え、前記第１ラッチ回路のそれぞれ
は、最大階調数分のラッチ部を少なくとも有し、前記階
調モード回路の出力信号に基づいて、イネーブル状態に
なる前記ラッチ部の数が可変とされる。
【００１４】本発明では、デジタル階調データに対応す
るバッファアンプのみイネーブル状態にするため、バッ
ファアンプでの消費電力を低減できる。
るバッファアンプのみイネーブル状態にするため、バッ
ファアンプでの消費電力を低減できる。
【００１５】また、階調数に応じて、バッファアンプや
第１ラッチ回路におけるラッチ部の駆動数を切り替える
ため、階調が低い場合には、より消費電力を低減でき
る。
第１ラッチ回路におけるラッチ部の駆動数を切り替える
ため、階調が低い場合には、より消費電力を低減でき
る。
【００１６】また、本発明は、演算増幅器の出力に基づ
いて、ｍ（ｍは２以上の整数）個の負荷を選択的に駆動
する負荷駆動回路において、前記負荷のそれぞれと前記
演算増幅器との接続経路を遮断するか否かを切り替える
スイッチと、前記演算増幅器の出力端子から前記スイッ
チを通って前記ｍ個の負荷に至る経路上にそれぞれ接続
されたインピーダンス素子と、を備える。
いて、ｍ（ｍは２以上の整数）個の負荷を選択的に駆動
する負荷駆動回路において、前記負荷のそれぞれと前記
演算増幅器との接続経路を遮断するか否かを切り替える
スイッチと、前記演算増幅器の出力端子から前記スイッ
チを通って前記ｍ個の負荷に至る経路上にそれぞれ接続
されたインピーダンス素子と、を備える。
【００１７】さらに、本発明は、演算増幅器の出力に基
づいてｍ（ｍは１以上の整数）個の負荷を選択的に駆動
する負荷駆動回路において、前記負荷のそれぞれと前記
演算増幅器との接続経路を遮断するか否かを切り替える
スイッチと、前記演算増幅器の出力端子から前記スイッ
チを通って前記ｍ個の負荷に至る経路上にそれぞれ接続
されたインピーダンス素子と、前記演算増幅器の出力端
子に直列接続される擬似インピーダンス素子、擬似スイ
ッチおよび擬似キャパシタ素子と、を備え、前記擬似イ
ンピーダンス素子のインピーダンスと前記擬似キャパシ
タ素子のキャパシタンスとの積を、前記インピーダンス
素子のインピーダンスと前記負荷のキャパシタンスとの
積に略等しくする。
づいてｍ（ｍは１以上の整数）個の負荷を選択的に駆動
する負荷駆動回路において、前記負荷のそれぞれと前記
演算増幅器との接続経路を遮断するか否かを切り替える
スイッチと、前記演算増幅器の出力端子から前記スイッ
チを通って前記ｍ個の負荷に至る経路上にそれぞれ接続
されたインピーダンス素子と、前記演算増幅器の出力端
子に直列接続される擬似インピーダンス素子、擬似スイ
ッチおよび擬似キャパシタ素子と、を備え、前記擬似イ
ンピーダンス素子のインピーダンスと前記擬似キャパシ
タ素子のキャパシタンスとの積を、前記インピーダンス
素子のインピーダンスと前記負荷のキャパシタンスとの
積に略等しくする。
【００１８】本発明では、演算増幅器の出力端子と負荷
との間にそれぞれインピーダンス素子を接続するため、
負荷量が変動しても、セトリング時間が長くなることが
なく、安定動作が可能になる。
との間にそれぞれインピーダンス素子を接続するため、
負荷量が変動しても、セトリング時間が長くなることが
なく、安定動作が可能になる。
【００１９】また、擬似インピーダンス素子と擬似キャ
パシタ素子とを含むダミー負荷回路を演算増幅器の出力
端子に接続すれば、他のスイッチがすべてオフの場合で
も、このダミー負荷回路により演算増幅器の動作を安定
化させることができる。
パシタ素子とを含むダミー負荷回路を演算増幅器の出力
端子に接続すれば、他のスイッチがすべてオフの場合で
も、このダミー負荷回路により演算増幅器の動作を安定
化させることができる。
【００２０】また、演算増幅器の出力端子に共通インピ
ーダンス素子を接続すれば、位相余裕を広げることがで
き、より安定な動作が保障される。
ーダンス素子を接続すれば、位相余裕を広げることがで
き、より安定な動作が保障される。
【００２１】
【発明の実施の形態】以下、本発明に係る液晶駆動回路
および負荷駆動回路について、図面を参照しながら具体
的に説明する。
および負荷駆動回路について、図面を参照しながら具体
的に説明する。
【００２２】（第１の実施形態）図１は本発明に係る液
晶駆動回路の一実施形態の概略構成を示すブロック図で
あり、信号線駆動部の構成を示している。図１では、図
１１と共通する構成部分には同一符号を付しており、以
下では相違点を中心に説明する。
晶駆動回路の一実施形態の概略構成を示すブロック図で
あり、信号線駆動部の構成を示している。図１では、図
１１と共通する構成部分には同一符号を付しており、以
下では相違点を中心に説明する。
【００２３】図１の液晶駆動回路は、図１１と同様に、
シフトレジスタ１と、データラッチ回路（第１ラッチ回
路）２と、ロードラッチ回路（第２ラッチ回路）３と、
レベルシフタ４と、デコーダ２１と、出力選択回路２２
と、ブリーダ（基準電圧発生回路）７と、バッファアン
プ６とを備えている。
シフトレジスタ１と、データラッチ回路（第１ラッチ回
路）２と、ロードラッチ回路（第２ラッチ回路）３と、
レベルシフタ４と、デコーダ２１と、出力選択回路２２
と、ブリーダ（基準電圧発生回路）７と、バッファアン
プ６とを備えている。
【００２４】バッファアンプ６、ブリーダ７、デコーダ
２１および出力選択回路２２がＤ／Ａコンバータ５を構
成している。
２１および出力選択回路２２がＤ／Ａコンバータ５を構
成している。
【００２５】ブリーダ７は、例えば図２（ａ）に示すよ
うに、電源電圧と接地電圧とを複数の抵抗により抵抗分
圧してアナログ基準電圧を出力する。あるいは、図２
（ｂ）に示すように、少なくとも一部のアナログ基準電
圧を外部からバッファ３１，３２等を介して供給しても
よい。
うに、電源電圧と接地電圧とを複数の抵抗により抵抗分
圧してアナログ基準電圧を出力する。あるいは、図２
（ｂ）に示すように、少なくとも一部のアナログ基準電
圧を外部からバッファ３１，３２等を介して供給しても
よい。
【００２６】この他、図１の液晶駆動回路は、デジタル
階調データの種類を判別する階調データ使用判定回路２
３と、階調モード信号に基づいてデータラッチ回路２等
を制御する階調モード回路２４と、アンプイネーブル回
路２５とを備えている。
階調データの種類を判別する階調データ使用判定回路２
３と、階調モード信号に基づいてデータラッチ回路２等
を制御する階調モード回路２４と、アンプイネーブル回
路２５とを備えている。
【００２７】図３は階調データ使用判定回路２３の詳細
構成を示す回路図である。階調データ使用判定回路２３
は、図示のように、２6＝６４個の論理判定回路２３1〜
２３ 64からなる。各論理判定回路２３1〜２３64は、３
個の６入力NANDゲートＧ１，Ｇ２，Ｇ３と、３入力NAND
ゲートＧ４と、２個のNORゲートＧ５，Ｇ６と、インバ
ータIV１とを有する。３入力NANDゲートＧ４の出力は、
NORゲートＧ５，Ｇ６により保持される。
構成を示す回路図である。階調データ使用判定回路２３
は、図示のように、２6＝６４個の論理判定回路２３1〜
２３ 64からなる。各論理判定回路２３1〜２３64は、３
個の６入力NANDゲートＧ１，Ｇ２，Ｇ３と、３入力NAND
ゲートＧ４と、２個のNORゲートＧ５，Ｇ６と、インバ
ータIV１とを有する。３入力NANDゲートＧ４の出力は、
NORゲートＧ５，Ｇ６により保持される。
【００２８】階調データ使用判定回路２３1〜２３
64は、６ビットのデジタル階調データが(0,0,0,0,0,0)
〜(1,1,1,1,1,1)のどれに等しいかを判定する。６入力N
ANDゲートにはそれぞれ、ＲＧＢの各６ビット信号RED
[0:5]、GREEN[0:5]、BLUE[0:5]が入力される。これら３
種類の６ビット信号のうち少なくとも１種類が(0,0,0,
0,0,0)になれば、論理判定回路２３1の出力は「１」に
なる。
64は、６ビットのデジタル階調データが(0,0,0,0,0,0)
〜(1,1,1,1,1,1)のどれに等しいかを判定する。６入力N
ANDゲートにはそれぞれ、ＲＧＢの各６ビット信号RED
[0:5]、GREEN[0:5]、BLUE[0:5]が入力される。これら３
種類の６ビット信号のうち少なくとも１種類が(0,0,0,
0,0,0)になれば、論理判定回路２３1の出力は「１」に
なる。
【００２９】同様に、ＲＧＢの６ビットデジタル階調デ
ータのうち少なくとも１種類が(0,0,0,0,0,1)になれ
ば、論理判定回路２３2の出力は「１」になる。また、
ＲＧＢの６ビットデジタル階調データのうち少なくとも
１種類が(1,1,1,1,1,1)になれば、論理判定回路２３64
の出力は「１」になる。
ータのうち少なくとも１種類が(0,0,0,0,0,1)になれ
ば、論理判定回路２３2の出力は「１」になる。また、
ＲＧＢの６ビットデジタル階調データのうち少なくとも
１種類が(1,1,1,1,1,1)になれば、論理判定回路２３64
の出力は「１」になる。
【００３０】図１の階調モード回路２４は、外部から供
給される階調モード信号に基づいて、ｎビットの判別信
号を生成して階調数を決定する。階調モードの一例とし
て、例えば携帯電話用の液晶駆動回路の場合、通常の使
用時の多階調モードと、待ち受け時の低階調モードとが
ある。
給される階調モード信号に基づいて、ｎビットの判別信
号を生成して階調数を決定する。階調モードの一例とし
て、例えば携帯電話用の液晶駆動回路の場合、通常の使
用時の多階調モードと、待ち受け時の低階調モードとが
ある。
【００３１】階調モード回路２４の出力は、複数のデー
タラッチ回路２とアンプイネーブル回路２５に供給され
る。データラッチ回路２のそれぞれは、最大階調数分の
ラッチ部をそれぞれ有し、各ラッチ部は、階調モード回
路２４の出力であるｎビットの判別信号、すなわち、階
調数に応じて、イネーブル状態またはディセーブル状態
に設定される。
タラッチ回路２とアンプイネーブル回路２５に供給され
る。データラッチ回路２のそれぞれは、最大階調数分の
ラッチ部をそれぞれ有し、各ラッチ部は、階調モード回
路２４の出力であるｎビットの判別信号、すなわち、階
調数に応じて、イネーブル状態またはディセーブル状態
に設定される。
【００３２】具体的には、階調数が多いほど、イネーブ
ル状態になるデータラッチ回路２内のラッチ部の数が増
え、階調数が少ないほど、イネーブル状態になるデータ
ラッチ回路２内のラッチ部の数が減る。これにより、階
調数が少ない場合には、イネーブル状態になるラッチ部
の数を減らして消費電力の低減を図る。
ル状態になるデータラッチ回路２内のラッチ部の数が増
え、階調数が少ないほど、イネーブル状態になるデータ
ラッチ回路２内のラッチ部の数が減る。これにより、階
調数が少ない場合には、イネーブル状態になるラッチ部
の数を減らして消費電力の低減を図る。
【００３３】アンプイネーブル回路２５は、図４に詳細
構成を示すように、階調データ使用判定回路２３の出力
OUT[0:２n-1]をそれぞれラッチ可能な複数のフリップフ
ロップ３１を有する。これらフリップフロップ３１は、
シフトレジスタ１の最終段のレジスタから出力されたシ
フトパルスに同期して階調データ使用判定回路２３の出
力をラッチする。なお、シフトレジスタ１の最終段のレ
ジスタから出力されたシフトパルスで同期化する代わり
に、ロードラッチ回路３に入力されるロード信号を利用
して、階調データ使用判定回路２３の出力をラッチする
ための同期信号を生成してもよい。
構成を示すように、階調データ使用判定回路２３の出力
OUT[0:２n-1]をそれぞれラッチ可能な複数のフリップフ
ロップ３１を有する。これらフリップフロップ３１は、
シフトレジスタ１の最終段のレジスタから出力されたシ
フトパルスに同期して階調データ使用判定回路２３の出
力をラッチする。なお、シフトレジスタ１の最終段のレ
ジスタから出力されたシフトパルスで同期化する代わり
に、ロードラッチ回路３に入力されるロード信号を利用
して、階調データ使用判定回路２３の出力をラッチする
ための同期信号を生成してもよい。
【００３４】各フリップフロップ３１のセット端子また
はリセット端子には、階調モード回路２４から信号ｋ
[0:２n-1]が供給される。この信号ｋ[0:２n-1]の論理に
より、階調数に応じて、イネーブル状態になるフリップ
フロップ３１の数が変化する。
はリセット端子には、階調モード回路２４から信号ｋ
[0:２n-1]が供給される。この信号ｋ[0:２n-1]の論理に
より、階調数に応じて、イネーブル状態になるフリップ
フロップ３１の数が変化する。
【００３５】イネーブル状態になったフリップフロップ
３１は、階調データ使用判定回路２３の対応する出力
（OUT[0:2n-1]のいずれか）をクロックＰＬＳに同期し
てラッチし、そのラッチ出力は、対応するバッファアン
プ６のイネーブル端子に供給される。
３１は、階調データ使用判定回路２３の対応する出力
（OUT[0:2n-1]のいずれか）をクロックＰＬＳに同期し
てラッチし、そのラッチ出力は、対応するバッファアン
プ６のイネーブル端子に供給される。
【００３６】なお、階調数が少なくなると、外部から階
調データ使用判定回路２３に供給されるデジタル階調デ
ータを構成する一部のビットは、所定の論理に固定化さ
れる。これにより、図３に詳細構成を示した階調データ
使用判定回路２３は、低階調モード時にもデジタル階調
データの種類を正確に判別できる。
調データ使用判定回路２３に供給されるデジタル階調デ
ータを構成する一部のビットは、所定の論理に固定化さ
れる。これにより、図３に詳細構成を示した階調データ
使用判定回路２３は、低階調モード時にもデジタル階調
データの種類を正確に判別できる。
【００３７】具体的には、階調モード回路２４の出力に
基づいて、ディセーブル状態となる図４中のフリップフ
ロップ回路３１と対応する論理判定回路２３の出力が、
固定されることのないビットの論理によらず「０」とな
るように、一部のビットの論理が固定化される。
基づいて、ディセーブル状態となる図４中のフリップフ
ロップ回路３１と対応する論理判定回路２３の出力が、
固定されることのないビットの論理によらず「０」とな
るように、一部のビットの論理が固定化される。
【００３８】図５はバッファアンプ６の構成の一例を示
す回路図である。図示のように、バッファアンプ６は、
高電圧側の駆動を行う第１アンプ４１と、低電圧側の駆
動を行う第２アンプ４２とを並列接続した構成になって
いる。第１および第２アンプ４１，４２とも、出力を入
力側に帰還させたボルテージフォロワ構成である。
す回路図である。図示のように、バッファアンプ６は、
高電圧側の駆動を行う第１アンプ４１と、低電圧側の駆
動を行う第２アンプ４２とを並列接続した構成になって
いる。第１および第２アンプ４１，４２とも、出力を入
力側に帰還させたボルテージフォロワ構成である。
【００３９】また、第１および第２アンプ４１，４２
は、ANDゲートＧ７，Ｇ８により、アンプイネーブル回
路２５の出力ENBと極性選択信号V0N，V0Pとの論理によ
り、イネーブル／ディセーブルとを選択できるようにな
っている。すなわち、極性選択信号V0N，V0Pのいずれか
一方をハイレベルにすることにより、第１および第２ア
ンプ４１，４２の一方だけを動作させることができる。
は、ANDゲートＧ７，Ｇ８により、アンプイネーブル回
路２５の出力ENBと極性選択信号V0N，V0Pとの論理によ
り、イネーブル／ディセーブルとを選択できるようにな
っている。すなわち、極性選択信号V0N，V0Pのいずれか
一方をハイレベルにすることにより、第１および第２ア
ンプ４１，４２の一方だけを動作させることができる。
【００４０】なお、図５のように、２つのアンプ４１，
４２を設ける理由は、１個のアンプの出力振幅を小さく
して消費電力の低減を図るためであるが、１個のアンプ
だけでバッファアンプ６を構成してもよい。
４２を設ける理由は、１個のアンプの出力振幅を小さく
して消費電力の低減を図るためであるが、１個のアンプ
だけでバッファアンプ６を構成してもよい。
【００４１】図５において、第１および第２アンプ４
１，４２に入力される信号ＩＮは、図４のREF[0:２n-1]
と同じであり、ブリーダ７から出力されるアナログ基準
電圧である。
１，４２に入力される信号ＩＮは、図４のREF[0:２n-1]
と同じであり、ブリーダ７から出力されるアナログ基準
電圧である。
【００４２】次に、図１の液晶表示回路の動作を説明す
る。なお、以下では、液晶駆動回路を駆動ＩＣ（以下、
ソースドライバと呼ぶ）に内蔵する場合の動作を説明す
る。
る。なお、以下では、液晶駆動回路を駆動ＩＣ（以下、
ソースドライバと呼ぶ）に内蔵する場合の動作を説明す
る。
【００４３】図６は液晶表示装置の全体構成を示すブロ
ック図であり、図１の液晶駆動回路を内蔵するソースド
ライバを複数個用いて液晶パネルの全信号線を駆動する
例を示している。図６の液晶表示装置は、信号線および
走査線が列設された液晶パネルＬＣＤＰと、それぞれが
複数の信号線を駆動する複数のソースドライバＳＤ１〜
ＳＤｑ（ｑは１以上の整数）と、それぞれが複数の走査
線を駆動する複数のゲートドライバＧＤ１〜ＧＤｐ（ｐ
は１以上の整数）と、ソースドライバＳＤ１〜ＳＤｑお
よびゲートドライバＧＤ１〜ＧＤｐを制御するコントロ
ーラＣＴＲＬとを備えている。
ック図であり、図１の液晶駆動回路を内蔵するソースド
ライバを複数個用いて液晶パネルの全信号線を駆動する
例を示している。図６の液晶表示装置は、信号線および
走査線が列設された液晶パネルＬＣＤＰと、それぞれが
複数の信号線を駆動する複数のソースドライバＳＤ１〜
ＳＤｑ（ｑは１以上の整数）と、それぞれが複数の走査
線を駆動する複数のゲートドライバＧＤ１〜ＧＤｐ（ｐ
は１以上の整数）と、ソースドライバＳＤ１〜ＳＤｑお
よびゲートドライバＧＤ１〜ＧＤｐを制御するコントロ
ーラＣＴＲＬとを備えている。
【００４４】ソースドライバＳＤ１〜ＳＤｑには、コン
トローラＣＴＲＬから出力されたクロックＣＰＨ１と入
力信号ＤＩ／Ｏ１１とが供給され、液晶パネルＬＣＤＰ
の信号線を駆動するために必要な電圧信号を出力する。
ゲートドライバＧＤ１〜ＧＤｐには、コントローラＣＴ
ＲＬから出力されたクロックＣＰＨ２と入力信号ＯＩ／
Ｏ２１とが供給され、液晶パネルＬＣＤＰのゲート線を
駆動するために必要な電圧信号を出力する。ソースドラ
イバＳＤ１〜ＳＤｑはそれぞれ、液晶パネルＬＣＤＰの
水平方向の一部（以下、ブロックと呼ぶ）の信号線を線
順次駆動する。
トローラＣＴＲＬから出力されたクロックＣＰＨ１と入
力信号ＤＩ／Ｏ１１とが供給され、液晶パネルＬＣＤＰ
の信号線を駆動するために必要な電圧信号を出力する。
ゲートドライバＧＤ１〜ＧＤｐには、コントローラＣＴ
ＲＬから出力されたクロックＣＰＨ２と入力信号ＯＩ／
Ｏ２１とが供給され、液晶パネルＬＣＤＰのゲート線を
駆動するために必要な電圧信号を出力する。ソースドラ
イバＳＤ１〜ＳＤｑはそれぞれ、液晶パネルＬＣＤＰの
水平方向の一部（以下、ブロックと呼ぶ）の信号線を線
順次駆動する。
【００４５】図１の階調データ使用判定回路２３は、外
部からのデジタル階調データの種類を、所定期間内に入
力されｍ個の出力端子に出力されるべきｍ個のデータを
単位として判別し、どのバッファアンプ６を駆動するか
を示す信号をアンプイネーブル回路２５に供給する。
部からのデジタル階調データの種類を、所定期間内に入
力されｍ個の出力端子に出力されるべきｍ個のデータを
単位として判別し、どのバッファアンプ６を駆動するか
を示す信号をアンプイネーブル回路２５に供給する。
【００４６】アンプイネーブル回路２５は、図４に示す
ように、階調データ使用判定回路２３からの信号ＯＵＴ
[0:２n-1]を、シフトレジスタ１内の最終段のレジスタ
から出力されたシフトパルスに同期化してバッファアン
プ６に供給する。あるいは、ロード信号に基づいて同期
信号を生成してもよい。
ように、階調データ使用判定回路２３からの信号ＯＵＴ
[0:２n-1]を、シフトレジスタ１内の最終段のレジスタ
から出力されたシフトパルスに同期化してバッファアン
プ６に供給する。あるいは、ロード信号に基づいて同期
信号を生成してもよい。
【００４７】これにより、ｍ個分のデジタル階調データ
に関係のあるバッファアンプ６のみがイネーブル状態に
なり、消費電力の低減が図れる。
に関係のあるバッファアンプ６のみがイネーブル状態に
なり、消費電力の低減が図れる。
【００４８】一方、階調モード回路２４は、外部から供
給された階調モード信号に基づいて、階調数を決定す
る。階調モード回路２４からのｎビット判別信号と信号
ｋ[0:２n-1]をそれぞれアンプイネーブル回路２５とデ
ータラッチ回路２に供給する。アンプイネーブル回路２
５内のフリップフロップとデータラッチ回路２は、階調
モード回路２４からの信号により、イネーブルになるか
ディセーブルになるかを切り替える。
給された階調モード信号に基づいて、階調数を決定す
る。階調モード回路２４からのｎビット判別信号と信号
ｋ[0:２n-1]をそれぞれアンプイネーブル回路２５とデ
ータラッチ回路２に供給する。アンプイネーブル回路２
５内のフリップフロップとデータラッチ回路２は、階調
モード回路２４からの信号により、イネーブルになるか
ディセーブルになるかを切り替える。
【００４９】このように、本実施形態では、階調数に応
じて、アンプイネーブル回路２５内のフリップフロップ
とデータラッチ回路２のラッチ部の駆動数を切り替え
る。例えば、階調数がｋビット（１≦ｋ≦ｎ−１）に設
定されると、データラッチ回路２は、階調モード回路２
４からの信号により、上位または下位のｋビットのラッ
チ部だけが動作し、アンプイネーブル回路２５は、最大
で２n-k個おきのバッファアンプ６がイネーブル状態に
なるように、対応するフリップフロップ３１がイネーブ
ル状態になる。このため、不要なフリップフロップやバ
ッファアンプで電力を消費するおそれがなくなり、消費
電力の低減が図れる。
じて、アンプイネーブル回路２５内のフリップフロップ
とデータラッチ回路２のラッチ部の駆動数を切り替え
る。例えば、階調数がｋビット（１≦ｋ≦ｎ−１）に設
定されると、データラッチ回路２は、階調モード回路２
４からの信号により、上位または下位のｋビットのラッ
チ部だけが動作し、アンプイネーブル回路２５は、最大
で２n-k個おきのバッファアンプ６がイネーブル状態に
なるように、対応するフリップフロップ３１がイネーブ
ル状態になる。このため、不要なフリップフロップやバ
ッファアンプで電力を消費するおそれがなくなり、消費
電力の低減が図れる。
【００５０】バッファアンプ６の出力は、出力選択回路
２２に供給される。出力選択回路２２は、デジタル階調
データに対応するバッファアンプ６の出力を選択し、選
択したアナログ電圧を信号線に供給する。このとき、イ
ネーブル状態にあるアンプイネーブル回路２５のフリッ
プフロップ３１と対応するバッファアンプ６について
も、ｍ個分のデジタル階調データに関係がなく、階調デ
ータ使用判定回路２３からの出力「０」が入力されたも
のはバッファアンプ６がディセーブルとなり、さらに消
費電力が低減される。
２２に供給される。出力選択回路２２は、デジタル階調
データに対応するバッファアンプ６の出力を選択し、選
択したアナログ電圧を信号線に供給する。このとき、イ
ネーブル状態にあるアンプイネーブル回路２５のフリッ
プフロップ３１と対応するバッファアンプ６について
も、ｍ個分のデジタル階調データに関係がなく、階調デ
ータ使用判定回路２３からの出力「０」が入力されたも
のはバッファアンプ６がディセーブルとなり、さらに消
費電力が低減される。
【００５１】（第２の実施形態）第２の実施形態は、バ
ッファアンプ６の周辺の構成を工夫することにより、セ
トリング時間の短縮化を図ったものである。
ッファアンプ６の周辺の構成を工夫することにより、セ
トリング時間の短縮化を図ったものである。
【００５２】第２の実施形態は、バッファアンプ６の周
辺の構成以外は第１の実施形態と共通であるため、説明
を省略する。
辺の構成以外は第１の実施形態と共通であるため、説明
を省略する。
【００５３】図７はバッファアンプ６の周辺の構成を示
す回路図である。なお、バッファアンプ６が図５のよう
に第１および第２アンプ４１，４２で構成される場合、
第１および第２アンプ４１，４２のそれぞれが図７のよ
うに構成される。
す回路図である。なお、バッファアンプ６が図５のよう
に第１および第２アンプ４１，４２で構成される場合、
第１および第２アンプ４１，４２のそれぞれが図７のよ
うに構成される。
【００５４】図７のバッファアンプ６は、２段構成のア
ンプ５１，５２からなる演算増幅器を有し、後段のアン
プ５２の出力端子と各負荷との間にそれぞれ抵抗Ｒ1〜
ＲNおよびスイッチＳＷ1〜ＳＷNとが直列接続されてい
るスイッチＳＷ1〜ＳＷNは出力選択回路２２内の不図示
のアナログスイッチに対応し、抵抗Ｒ1〜ＲNは図１のバ
ッファアンプ６と出力選択回路２２との間に接続された
抵抗であり、負荷容量ＣL1〜ＣLNは信号線の負荷容量で
あり、信号線に接続される画素ＴＦＴ自体の容量、液晶
容量および補助容量などを合わせたものである。
ンプ５１，５２からなる演算増幅器を有し、後段のアン
プ５２の出力端子と各負荷との間にそれぞれ抵抗Ｒ1〜
ＲNおよびスイッチＳＷ1〜ＳＷNとが直列接続されてい
るスイッチＳＷ1〜ＳＷNは出力選択回路２２内の不図示
のアナログスイッチに対応し、抵抗Ｒ1〜ＲNは図１のバ
ッファアンプ６と出力選択回路２２との間に接続された
抵抗であり、負荷容量ＣL1〜ＣLNは信号線の負荷容量で
あり、信号線に接続される画素ＴＦＴ自体の容量、液晶
容量および補助容量などを合わせたものである。
【００５５】スイッチＳＷ1〜ＳＷNは、負荷の数を切り
替えるためのものであり、スイッチＳＷ1〜ＳＷNのうち
少なくとも１個がオン状態になる。負荷が接続されない
場合は、対応するスイッチＳＷ1〜ＳＷNを遮断すること
で、バッファアンプ６はその経路の負荷容量の影響を受
けなくなる。
替えるためのものであり、スイッチＳＷ1〜ＳＷNのうち
少なくとも１個がオン状態になる。負荷が接続されない
場合は、対応するスイッチＳＷ1〜ＳＷNを遮断すること
で、バッファアンプ６はその経路の負荷容量の影響を受
けなくなる。
【００５６】以下では、バッファアンプ６内のアンプ５
１，５２のトランスコンダクタンスをそれぞれ（−
ｇm1）、（−ｇm2）とし、アンプ入力段の出力コンダク
タンスをｇo1、アンプ出力段の出力コンダクタンスをｇ
o2、各負荷の負荷容量をそれぞれＣL1、ＣL2、…、ＣLN
としている。
１，５２のトランスコンダクタンスをそれぞれ（−
ｇm1）、（−ｇm2）とし、アンプ入力段の出力コンダク
タンスをｇo1、アンプ出力段の出力コンダクタンスをｇ
o2、各負荷の負荷容量をそれぞれＣL1、ＣL2、…、ＣLN
としている。
【００５７】図８は図７のバッファアンプ６の周波数特
性図であり、実線は負荷が１個だけの場合、点線は負荷
がＮ個の場合の特性を示している。図示のように、負荷
が１個だけの場合の開ループ周波数特性の１番目のポー
ル（極）の周波数はｇo2／Ｃ L、２番目のポールの周波
数はｇo1／Ｃ1、ゼロ点の周波数は１／(ＣL・Ｒ)であ
る。
性図であり、実線は負荷が１個だけの場合、点線は負荷
がＮ個の場合の特性を示している。図示のように、負荷
が１個だけの場合の開ループ周波数特性の１番目のポー
ル（極）の周波数はｇo2／Ｃ L、２番目のポールの周波
数はｇo1／Ｃ1、ゼロ点の周波数は１／(ＣL・Ｒ)であ
る。
【００５８】また、負荷がＮ個の場合の１番目のポール
の周波数はｇo2／(Ｎ・ＣL)、２番目のポールの周波数
はｇo1／Ｃ1、ゼロ点の周波数は１／(Ｎ・ＣL・Ｒ／Ｎ)
である。
の周波数はｇo2／(Ｎ・ＣL)、２番目のポールの周波数
はｇo1／Ｃ1、ゼロ点の周波数は１／(Ｎ・ＣL・Ｒ／Ｎ)
である。
【００５９】このように、負荷がＮ倍になると、負荷容
量もＮ倍になるが、図７のバッファアンプ６の場合、各
負荷に対応して抵抗Ｒ1〜ＲNが設けられているため、イ
ンピーダンスは１／Ｎ倍になる。その結果、時定数は、
負荷量が変動しても、常に一定の値ＣL・Ｒになり、ゼ
ロ点の周波数は負荷量によらず常に一定になる。
量もＮ倍になるが、図７のバッファアンプ６の場合、各
負荷に対応して抵抗Ｒ1〜ＲNが設けられているため、イ
ンピーダンスは１／Ｎ倍になる。その結果、時定数は、
負荷量が変動しても、常に一定の値ＣL・Ｒになり、ゼ
ロ点の周波数は負荷量によらず常に一定になる。
【００６０】また、２番目のポールの周波数も変動しな
いため、従来よりも、位相余裕度は確保される。
いため、従来よりも、位相余裕度は確保される。
【００６１】本実施形態のバッファアンプ６を図１３
（ａ）に示す従来のバッファアンプ６と比較すると、従
来は負荷容量が増えると、抵抗Ｒzと負荷容量とで決ま
る時定数が大きくなって波形がなまり、セトリング時間
が長くなるという問題があった。これに対して、本実施
形態では、負荷容量が変動しても時定数が一定であるた
め、波形のなまりが大きくならないので、セトリング時
間が長くなるおそれもない。
（ａ）に示す従来のバッファアンプ６と比較すると、従
来は負荷容量が増えると、抵抗Ｒzと負荷容量とで決ま
る時定数が大きくなって波形がなまり、セトリング時間
が長くなるという問題があった。これに対して、本実施
形態では、負荷容量が変動しても時定数が一定であるた
め、波形のなまりが大きくならないので、セトリング時
間が長くなるおそれもない。
【００６２】なお、図７では、バッファアンプ６の出力
端子とスイッチＳＷ1〜ＳＷNとの間に抵抗Ｒ1〜ＲNを接
続しているが、スイッチＳＷ1〜ＳＷNと負荷との間に抵
抗Ｒ 1〜ＲNを接続してもよい。
端子とスイッチＳＷ1〜ＳＷNとの間に抵抗Ｒ1〜ＲNを接
続しているが、スイッチＳＷ1〜ＳＷNと負荷との間に抵
抗Ｒ 1〜ＲNを接続してもよい。
【００６３】（第３の実施形態）第３の実施形態は、第
２の実施形態のバッファアンプ６にダミー負荷回路を付
加したものである。
２の実施形態のバッファアンプ６にダミー負荷回路を付
加したものである。
【００６４】図９は第３の実施形態のバッファアンプ６
の周辺の構成を示す回路図であり、図７の後段のアンプ
５２の出力端子にダミー負荷回路６１を付加した構成に
なっている。ダミー負荷回路６１は、抵抗Ｒd、スイッ
チＳＷdおよびコンデンサＣdを直列接続したものであ
る。
の周辺の構成を示す回路図であり、図７の後段のアンプ
５２の出力端子にダミー負荷回路６１を付加した構成に
なっている。ダミー負荷回路６１は、抵抗Ｒd、スイッ
チＳＷdおよびコンデンサＣdを直列接続したものであ
る。
【００６５】第２の実施形態の場合、負荷に接続された
少なくとも一つのスイッチＳＷ1〜ＳＷNがオンになるこ
とを前提としていたが、すべてのスイッチＳＷ1〜ＳＷN
がオフになってしまうとバッファアンプ６の動作が不安
定になり、発振するおそれがある。
少なくとも一つのスイッチＳＷ1〜ＳＷNがオンになるこ
とを前提としていたが、すべてのスイッチＳＷ1〜ＳＷN
がオフになってしまうとバッファアンプ６の動作が不安
定になり、発振するおそれがある。
【００６６】これに対して、図９のバッファアンプ６
は、負荷に接続されたスイッチＳＷ1〜ＳＷNのすべてが
オフになると、ダミー負荷回路６１内のスイッチＳＷd
をオンするようにしている。ダミー負荷回路６１内の抵
抗ＲdとコンデンサＣdとの時定数が負荷容量ＣL1〜ＣLN
と抵抗Ｒ1〜ＲNとの時定数に等しくなるように設定すれ
ば、ダミー負荷回路６１以外の負荷を駆動している場合
と、ダミー負荷回路６１を駆動している場合とで、同じ
ようにバッファアンプ６は安定動作する。
は、負荷に接続されたスイッチＳＷ1〜ＳＷNのすべてが
オフになると、ダミー負荷回路６１内のスイッチＳＷd
をオンするようにしている。ダミー負荷回路６１内の抵
抗ＲdとコンデンサＣdとの時定数が負荷容量ＣL1〜ＣLN
と抵抗Ｒ1〜ＲNとの時定数に等しくなるように設定すれ
ば、ダミー負荷回路６１以外の負荷を駆動している場合
と、ダミー負荷回路６１を駆動している場合とで、同じ
ようにバッファアンプ６は安定動作する。
【００６７】このように、本実施形態によれば、スイッ
チＳＷ1〜ＳＷNがすべてオフしても、ダミー負荷回路６
１内のスイッチＳＷdをオンすることで、安定な動作が
保障される。
チＳＷ1〜ＳＷNがすべてオフしても、ダミー負荷回路６
１内のスイッチＳＷdをオンすることで、安定な動作が
保障される。
【００６８】（第４の実施形態）第４の実施形態は、バ
ッファアンプ６の出力と抵抗との間に共通抵抗を接続す
るものである。
ッファアンプ６の出力と抵抗との間に共通抵抗を接続す
るものである。
【００６９】図１０は第４の実施形態のバッファアンプ
６の周辺の構成を示す回路図であり、一端がバッファア
ンプ６の出力端子に接続され、他端が抵抗Ｒ1〜ＲNに接
続された共通抵抗Ｒzを有する。この共通抵抗Ｒzは、ス
イッチＳＷ1〜ＳＷNのオン抵抗とスイッチＳＷ1〜ＳＷN
に接続された抵抗Ｒ1〜ＲNの抵抗値の和より小さい、好
ましくはスイッチＳＷ1〜ＳＷNのオン抵抗より小さい抵
抗値をもつ。
６の周辺の構成を示す回路図であり、一端がバッファア
ンプ６の出力端子に接続され、他端が抵抗Ｒ1〜ＲNに接
続された共通抵抗Ｒzを有する。この共通抵抗Ｒzは、ス
イッチＳＷ1〜ＳＷNのオン抵抗とスイッチＳＷ1〜ＳＷN
に接続された抵抗Ｒ1〜ＲNの抵抗値の和より小さい、好
ましくはスイッチＳＷ1〜ＳＷNのオン抵抗より小さい抵
抗値をもつ。
【００７０】このような共通抵抗Ｒzを設けることによ
り、図８の周波数特性図において、ゼロ点の周波数を少
し下げることができ、第２のポールの周波数とゼロ点の
周波数との周波数差を少なくすることができる。これに
より、利得が１のときの位相余裕が大きくなり、より安
定な動作が可能になる。
り、図８の周波数特性図において、ゼロ点の周波数を少
し下げることができ、第２のポールの周波数とゼロ点の
周波数との周波数差を少なくすることができる。これに
より、利得が１のときの位相余裕が大きくなり、より安
定な動作が可能になる。
【００７１】なお、共通抵抗Ｒzの抵抗値が大きすぎる
と、図１３（ａ）の回路のように、波形がなまってセト
リング時間が長くなってしまうので、共通抵抗Ｒzの抵
抗値は、上述したように小さくするのが望ましい。
と、図１３（ａ）の回路のように、波形がなまってセト
リング時間が長くなってしまうので、共通抵抗Ｒzの抵
抗値は、上述したように小さくするのが望ましい。
【００７２】図１０では、図７の構成に共通抵抗Ｒzを
追加した例を示したが、図９に共通抵抗Ｒzを追加して
もよい。
追加した例を示したが、図９に共通抵抗Ｒzを追加して
もよい。
【００７３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、所定期間内に入力されたデジタル階調データに基
づいて、一部のバッファアンプのみをイネーブル状態に
するようにしたため、消費電力の低減が図れる。また、
階調数に応じて、駆動する回路を制限するようにしたた
め、階調数を少なくした場合の消費電力をより低減でき
る。さらに、演算増幅器の出力端子と各負荷との間にイ
ンピーダンス素子を接続するようにしたため、負荷量が
増減しても、安定性を維持することができ、また、波形
のなまりも抑制されるため、セトリング時間を短縮でき
る。
れば、所定期間内に入力されたデジタル階調データに基
づいて、一部のバッファアンプのみをイネーブル状態に
するようにしたため、消費電力の低減が図れる。また、
階調数に応じて、駆動する回路を制限するようにしたた
め、階調数を少なくした場合の消費電力をより低減でき
る。さらに、演算増幅器の出力端子と各負荷との間にイ
ンピーダンス素子を接続するようにしたため、負荷量が
増減しても、安定性を維持することができ、また、波形
のなまりも抑制されるため、セトリング時間を短縮でき
る。
【図１】本発明に係る液晶駆動回路の一実施形態の概略
構成を示すブロック図。
構成を示すブロック図。
【図２】ブリーダの詳細構成を示す回路図。
【図３】階調データ使用判定回路の詳細構成を示す回路
図。
図。
【図４】アンプイネーブル回路の詳細構成を示す回路
図。
図。
【図５】バッファアンプの構成を示す回路図。
【図６】液晶表示装置の全体構成を示すブロック図。
【図７】バッファアンプの周辺の構成を示す回路図。
【図８】図７のバッファアンプの周波数特性図。
【図９】第３の実施形態のバッファアンプの周辺の構成
を示す回路図。
を示す回路図。
【図１０】第４の実施形態のバッファアンプの周辺の構
成を示す回路図。
成を示す回路図。
【図１１】従来の信号線駆動回路の概略構成を示すブロ
ック図。
ック図。
【図１２】従来のバッファアンプの周辺の回路図とその
周波数特性図。
周波数特性図。
【図１３】従来のバッファアンプの周辺の回路図とその
周波数特性図。
周波数特性図。
１ シフトレジスタ ２ データラッチ回路 ３ ロードラッチ回路 ４ レベルシフタ ５ Ｄ／Ａコンバータ ６ バッファアンプ ７ ブリーダ ２１ デコーダ ２２ 出力選択回路 ２３ 階調データ使用判定回路 ２４ 階調モード回路 ２５ アンプイネーブル回路
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｆ ６４１ ６４１Ｃ (72)発明者 板 倉 哲 朗 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 Ｆターム(参考） 2H093 NA51 NC22 NC26 ND39 ND49 5C006 AA16 AC21 AF45 AF50 AF83 BB11 BC12 BF03 BF04 BF25 BF26 BF43 FA47 5C080 AA10 BB05 DD26 EE29 FF12 JJ02 JJ03 JJ05
Claims (10)
- 【請求項１】複数の信号線のそれぞれにデジタル階調デ
ータに応じたアナログ電圧を供給する液晶駆動回路にお
いて、 前記デジタル階調データのそれぞれに対応するアナログ
基準電圧を出力する基準電圧発生回路と、 前記アナログ基準電圧のそれぞれを個別にバッファリン
グする複数のバッファアンプと、 所定期間内に入力された前記デジタル階調データおよび
前記デジタル階調データの階調数を決定するための階調
モード信号の少なくとも一方に基づいて、前記複数のバ
ッファアンプのそれぞれをイネーブル状態か、ディセー
ブル状態に設定するアンプイネーブル回路と、を備える
ことを特徴とする液晶駆動回路。 - 【請求項２】前記階調モード信号に基づいて階調数を設
定する階調モード回路をさらに備え、 前記アンプイネーブル回路は、前記階調モード回路の出
力信号に基づいて、イネーブル状態になる前記バッファ
アンプの最大数を設定することを特徴とする請求項１に
記載の液晶駆動回路。 - 【請求項３】パルス信号を順次シフトしたシフトパルス
を出力するシフトレジスタと、 前記シフトレジスタの各出力端子から出力されたシフト
パルスに同期して、前記デジタル階調データをそれぞれ
ラッチする複数の第１ラッチ回路と、 前記複数の第１ラッチ回路の各出力を実質的に同一のタ
イミングでラッチする第２ラッチ回路と、 前記第２ラッチ回路の出力に基づいてデコード信号を生
成するデコーダと、 前記デコーダの出力に基づいて、前記複数の信号線ごと
に前記複数のバッファアンプの出力のいずれか一つを選
択する出力選択回路と、をさらに備え、 前記第１ラッチ回路のそれぞれは、最大階調数分のラッ
チ部を少なくとも有し、前記階調モード回路の出力信号
に基づいて、イネーブル状態になる前記ラッチ部の数が
可変とされることを特徴とする請求項２に記載の液晶駆
動回路。 - 【請求項４】前記階調モード回路には、前記階調モード
信号として、第１の動作モードを示す信号、および前記
第１の動作モードよりも階調数の少ない第２の動作モー
ドを示す信号のいずれかが入力され、 前記階調モード回路は、前記第２の動作モード時には、
前記第１の動作モード時よりも少ない数の前記ラッチ部
および前記バッファアンプがイネーブル状態に設定され
るように制御することを特徴とする請求項３に記載の液
晶駆動回路。 - 【請求項５】複数の信号線のそれぞれにデジタル階調デ
ータに応じたアナログ電圧を供給する液晶駆動回路にお
いて、 前記デジタル階調データのそれぞれに対応するアナログ
基準電圧を出力する基準電圧発生回路と、 パルス信号を順次シフトしたシフトパルスを出力するシ
フトレジスタと、 前記シフトレジスタの各出力端子から出力されたシフト
パルスに同期して、前記デジタル階調データをそれぞれ
ラッチする複数の第１ラッチ回路と、 前記複数の第１ラッチ回路の各出力を実質的に同一のタ
イミングでラッチする第２ラッチ回路と、 前記第２ラッチ回路の出力に基づいてデコード信号を生
成するデコーダと、 前記デコーダの出力に基づいて、前記複数の信号線ごと
に所望のアナログ電圧を出力する出力選択回路と、 階調モード信号に基づいて階調数を設定する階調モード
回路と、を備え、 前記第１ラッチ回路のそれぞれは、最大階調数分のラッ
チ部を少なくとも有し、前記階調モード回路の出力信号
に基づいて、イネーブル状態になる前記ラッチ部の数が
可変とされることを特徴とする液晶駆動回路。 - 【請求項６】所定期間内に入力された前記デジタル階調
データの種類を示す信号を出力する階調データ使用判定
回路をさらに備え、 前記アンプイネーブル回路は、前記階調データ使用判定
回路の出力に基づいて、前記複数のバッファアンプのそ
れぞれをイネーブル状態か、ディセーブル状態に設定す
ることを特徴とする請求項１〜５のいずれかに記載の液
晶駆動回路。 - 【請求項７】演算増幅器の出力に基づいて、ｍ（ｍは２
以上の整数）個の負荷を選択的に駆動する負荷駆動回路
において、 前記負荷のそれぞれと前記演算増幅器との接続経路を遮
断するか否かを切り替えるスイッチと、 前記演算増幅器の出力端子から前記スイッチを通って前
記ｍ個の負荷に至る経路上にそれぞれ接続されたインピ
ーダンス素子と、を備えることを特徴とする負荷駆動回
路。 - 【請求項８】演算増幅器の出力に基づいてｍ（ｍは１以
上の整数）個の負荷を選択的に駆動する負荷駆動回路に
おいて、 前記負荷のそれぞれと前記演算増幅器との接続経路を遮
断するか否かを切り替えるスイッチと、 前記演算増幅器の出力端子から前記スイッチを通って前
記ｍ個の負荷に至る経路上にそれぞれ接続されたインピ
ーダンス素子と、 前記演算増幅器の出力端子に直列接続される擬似インピ
ーダンス素子、擬似スイッチおよび擬似キャパシタ素子
と、を備え、 前記擬似インピーダンス素子のインピーダンスと前記擬
似キャパシタ素子のキャパシタンスとの積が、前記イン
ピーダンス素子のインピーダンスと前記負荷のキャパシ
タンスとの積に略等しいことを特徴とする負荷駆動回
路。 - 【請求項９】前記経路上に、一端が前記演算増幅器の出
力端子に接続され、前記ｍ個の負荷に対して共通に設け
られる共通インピーダンス素子を備えることを特徴とす
る請求項７または８に記載の負荷駆動回路。 - 【請求項１０】前記共通インピーダンス素子のインピー
ダンス値は、前記インピーダンス素子のインピーダンス
値と前記スイッチのオン抵抗との和よりも小さいことを
特徴とする請求項９に記載の負荷駆動回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000300491A JP3759394B2 (ja) | 2000-09-29 | 2000-09-29 | 液晶駆動回路および負荷駆動回路 |
| TW090121831A TW564395B (en) | 2000-09-29 | 2001-09-04 | Liquid crystal driving circuit and loading drive circuit |
| KR10-2001-0057141A KR100435053B1 (ko) | 2000-09-29 | 2001-09-17 | 액정구동회로 및 부하구동회로 |
| CNB2004100314645A CN100339883C (zh) | 2000-09-29 | 2001-09-20 | 液晶驱动电路和负载驱动电路 |
| CNB011406674A CN1193336C (zh) | 2000-09-29 | 2001-09-20 | 液晶驱动电路和负载驱动电路 |
| US09/964,465 US6806860B2 (en) | 2000-09-29 | 2001-09-28 | Liquid crystal driving circuit and load driving circuit |
| US10/895,320 US7358951B2 (en) | 2000-09-29 | 2004-07-21 | Liquid crystal driving circuit and load driving circuit |
| US12/016,511 US20080117237A1 (en) | 2000-09-29 | 2008-01-18 | Liquid crystal driving circuit and load driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000300491A JP3759394B2 (ja) | 2000-09-29 | 2000-09-29 | 液晶駆動回路および負荷駆動回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005063640A Division JP2005202430A (ja) | 2005-03-08 | 2005-03-08 | 液晶駆動回路および負荷駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002108301A true JP2002108301A (ja) | 2002-04-10 |
| JP3759394B2 JP3759394B2 (ja) | 2006-03-22 |
Family
ID=18782170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000300491A Expired - Fee Related JP3759394B2 (ja) | 2000-09-29 | 2000-09-29 | 液晶駆動回路および負荷駆動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US6806860B2 (ja) |
| JP (1) | JP3759394B2 (ja) |
| KR (1) | KR100435053B1 (ja) |
| CN (2) | CN100339883C (ja) |
| TW (1) | TW564395B (ja) |
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|---|---|
| US7358951B2 (en) | 2008-04-15 |
| CN1193336C (zh) | 2005-03-16 |
| CN1532798A (zh) | 2004-09-29 |
| JP3759394B2 (ja) | 2006-03-22 |
| CN100339883C (zh) | 2007-09-26 |
| US20020039090A1 (en) | 2002-04-04 |
| TW564395B (en) | 2003-12-01 |
| US20040257389A1 (en) | 2004-12-23 |
| US6806860B2 (en) | 2004-10-19 |
| CN1348167A (zh) | 2002-05-08 |
| KR100435053B1 (ko) | 2004-06-12 |
| KR20020028777A (ko) | 2002-04-17 |
| US20080117237A1 (en) | 2008-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040618 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050107 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050308 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050927 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051220 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051228 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100113 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110113 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |