CN101131807B

CN101131807B - 电压缓冲器与其源极驱动器

Info

Publication number: CN101131807B
Application number: CN200610109929A
Authority: CN
Inventors: 颜志仁
Original assignee: Novatek Microelectronics Corp
Current assignee: Novatek Microelectronics Corp
Priority date: 2006-08-24
Filing date: 2006-08-24
Publication date: 2010-05-12
Anticipated expiration: 2026-08-24
Also published as: CN101131807A

Abstract

一种电压缓冲器与其源极驱动器，上述电压缓冲器包括运算放大器与过驱动单元，其运算放大器输出一输出电压。过驱动单元耦接于一输入电压与运算放大器之间，用以比较输入电压与输出电压，并输出一过驱动电压至运算放大器的正输入端。其中，若输入电压大于输出电压，则过驱动电压大于输入电压，若输入电压小于输出电压，则过驱动电压小于输入电压，若输入电压等于输出电压，则过驱动电压等于输入电压。

Description

电压缓冲器与其源极驱动器

技术领域

本发明是关于一种电压缓冲器，且特别是关于一种可提高回转率的电压缓冲器与其源极驱动器。

背景技术

传统的电压缓冲器，通常用来传送电压信号，并增强其驱动能力，同时也避免负载影响到电路的输出。而液晶显示器中源极驱动器所应用的电压缓冲器，通常由运算放大器所构成。

图1为根据传统技术的电压缓冲器的电路图。图1为负回授结构的电压缓冲器100，运算放大器110的输出端耦接至其负输入端。而运算放大器110的正输入端耦接至一输入电压VINT。理论上，由于虚短路的关系，运算放大器110的输出端所产生的输出电压VOUT会与输入电压VINT相等，并随着输入电压VINT而改变。

但是当图1所示的电压缓冲器应用于液晶显示器的源极驱动器中时，所需驱动的面板端负载电容较高。因此，当输入电压VINT改变时，电压缓冲器100会因为负载的关系，无法快速的将输出电压VOUT调整至与输入电压VINT相同的电压位准。也就是说，电压缓冲器100的回转率(slew rate)会因为负载而变低。

而随着液晶显示器的尺寸愈来愈大，其负载电容也就愈大，若源极驱动器所使用的电压缓冲器的回转率无法有效改善，则液晶显示器的显示品质将随之下降。

发明内容

本发明的目的其中之一是在提供一种电压缓冲器，将输入电压转换为过驱动电压。当输入电压改变时，过驱动电压便随之改变，且改变幅度加大，用以加速输出电压的变化，进而提升电压缓冲器的回转率。

本发明的目的其中之一是在提供一种源极驱动器，利用过驱动的原理，使其缓冲器具有较高的回转率，进而使源极驱动器可以适用于驱动较大负载电容并改善液晶面板显示画质。

为达成上述与其他目的，本发明提出一种电压缓冲器，包括运算放大器以及过驱动单元。运算放大器具有一正输入端、一负输入端以及一输出端，运算放大器的输出端耦接至负输入端，且其输出端输出一输出电压。过驱动单元耦接于输入电压与运算放大器之间，用以比较输入电压与输出电压，并输出过驱动电压至运算放大器的正输入端。其中，若输入电压大于输出电压，则过驱动电压大于输入电压，若输入电压小于输出电压，则过驱动电压小于输入电压，若输入电压等于输出电压，则过驱动电压等于输入电压。

上述的过驱动单元在本发明一实施例中，包括电压侦测器、控制单元以及电压调整电路。电压侦测器用以比较输入电压与输出电压，并输出升压信号与降压信号。控制单元耦接至电压侦测器，并根据升压信号与降压信号，调整电压调整电路的输出。电压调整电路耦接至控制单元，并根据控制单元的输出，调整过驱动电压的电压位准。

上述的电压调整电路，在本发明另一实施例中，包括：电容，具有一第一端与一第二端。第一开关耦接于充电电压与电容的第一端之间。第二开关耦接于电容的第二端与接地端之间。第三开关耦接于电容的第二端与输入电压之间，第四开关耦接于电容的第一端与运算放大器的正输入端之间。第五开关耦接于输入电压与电容的第一端之间，第六开关耦接于电容的第二端与运算放大器的正输入端之间。以及第七开关，耦接于运算放大器的正输入端与输入电压之间。

其中，在本发明一实施例中，上述控制单元根据升压信号与降压信号，输出充电信号、第一路径信号、第二路径信号以及回复信号。若充电信号致能，则第一开关与第二开关导通，若第一路径信号致能，则第三开关与第四开关导通，若第二路径信号致能，则第五开关与第六开关导通，若回复信号致能，则第七开关导通。

上述的电压调整电路在本发明另一实施例中，包括第一电阻耦接于第一电流源与输入电压之间，上述第一电流源的另一端耦接于第一工作电压。第二电阻耦接于输入电压与第二电流源之间，第二电流源的另一端耦接于第二工作电压。第一开关的一端耦接于第一电阻与第一电流源的共用节点，第一开关的另一端耦接于运算放大器的该正输入端。第二开关的一端耦接于第二电阻与第二电流源的共用节点，另一端耦接于运算放大器的正输入端。第三开关耦接于运算放大器的正输入端与输入电压之间。

其中，在本发明另一实施例中，控制单元根据升压信号与降压信号，输出第一路径信号、第二路径信号以及回复信号。若第一路径信号致能，则第一开关导通，若第二路径信号致能，则第二开关导通，若回复信号致能，则第三开关导通。

为达成上述与其他目的，本发明提供一种源极驱动器，适用以驱动一液晶面板。此源极驱动器包括驱动单元以及多个上述的电压缓冲器。驱动单元根据输入的显示信号，产生多个第一驱动电压。多个电压缓冲器耦接至驱动单元，电压缓冲器与第一驱动电压为一对一，并根据各第一驱动电压，各输出一第二驱动电压，其中，每一个电压缓冲器具有一运算放大器与一过驱动单元，过驱动单元根据相对应的上述第一驱动电压，输出一过驱动电压至运算放大器，每一个电压缓冲器根据相对应过驱动电压，调整相对应输出的第二驱动电压，运算放大器具有一正输入端、一负输入端以及一输出端，运算放大器的输出端耦接至负输入端，且运算放大器的输出端输出上述第二驱动电压，过驱动单元耦接于相对应的第一驱动电压与运算放大器之间，用以比较第一驱动电压与第二驱动电压，并输出过驱动电压至运算放大器的正输入端，其中，若第一驱动电压大于第二驱动电压，则过驱动电压大于第一驱动电压，若第一驱动电压小于第二驱动电压，则过驱动电压小于第一驱动电压，若第一驱动电压等于第二驱动电压，则过驱动电压等于第一驱动电压，如此驱动液晶面板，缩短相对应第二驱动电压的稳定时间，使得该液晶面板有较好的显示画质。第一驱动电压可视为上述电压缓冲器的输入电压，而第二驱动电压可视为上述电压缓冲器的输出电压。

本发明在输入电压变化时，利用过驱动单元加大电压缓冲器输入端与输出端之间的电压差异。换句话说，当输入电压改变时，过驱动电压亦随之改变，并且改变的幅度加大。因而在较大的电压驱动下，加速改变电压缓冲器输出端的电压位准，进而提升其回转率。并将此电压缓冲器应用于源极驱动器中，使源极驱动器可驱动具有较大负载电容的液晶面板，改善其显示画质。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举本发明的较佳实施例，并配合所附图式，作详细说明如下.

附图说明

图1为根据传统技术的电压缓冲器的电路图。

图2为根据本发明一实施例的电压缓冲器的电路图。

图3A为根据本发明一实施例的电压调整电路的电路图。

图3B为根据本发明另一实施例的电压调整电路的电路图。

图4为根据本发明一实施例的电压侦测器的电路图。

图5为根据本发明另一实施例的电压侦测器的电路图。

图6A为根据本发明另一实施例的电压侦测器的电路图。

图6B为根据本发明另一实施例的电压侦测器的电路图。

图7A为根据本发明一实施例的控制单元的电路图。

图7B为根据图7A实施例的信号波形图。

图8A为根据本发明另一实施例的控制单元的电路图。

图8B为根据图8A实施例的信号波形图。

图9为根据本发明另一实施例的源极驱动器的方块图。

图10为根据图9实施例的信号波形图。

VDD：工作电压 GND：接地端

VINT：输入电压 VOUT：输出电压

V1：第一工作电压 V2：第二工作电压

ODV：过驱动电压

dV：充电电压

PH1：充电信号

PH2P：第一路径信号

PH2N：第二路径信号

PH2：回复信号

PH20：参考信号

DN：降压信号

UP：升压信号

DCLK：延迟时脉信号

VSE：感测电压

CLK：时脉信号

CK：源极驱动器时脉信号

DCLK：延迟时脉信号

HSC：水平同步信号

DNB：反相降压信号

UPB：反相升压信号

DAS：差动放大信号

Vb0、Vb1、Vb2：偏压

I1、I2、I3、I31、I32、I61、I62：电流源

T1：充电期间

T2、T81：过驱动期间

T3、T82：回复期间

S1～S10：开关

C：电容

R31、R32：电阻

P41～P43、P51～P53、P61～P68：PMOS电晶体

N41～N43、N51～N53、N61～N68：NMOS电晶体

CT1：第一控制信号

CT2：第二控制信号

FV1～FVN：第一驱动电压

SV1～SVN：第二驱动电压

BUF1～BUFN：电压缓冲器

100、200：电压缓冲器

110、210：运算放大器

212：差动放大器

214：输出级电路

220：过驱动单元

222、400、500、600、610：电压侦测器

224、700、800：控制单元

226、300：电压调整电路

710：时脉调整电路

720：第一控制电路

730：第二控制电路

740：回复电路

712：延迟电路

714：反或闸

830：及闸

716、722、734、744：：反及闸

718、724、732、736、742、746、810、820：反相器

900：源极驱动器

910：缓冲单元

920：驱动单元

925：移位暂存器

935：第一栓锁器

945：第二栓锁器

955：准位移位器

965：数位类比转换器

具体实施方式

图2为根据本发明一实施例的电压缓冲器的电路方块图。电压缓冲器200包括运算放大器210与过驱动单元220。运算放大器210，具有正输入端与负输入端以及一输出端，输出端耦接至负输入端，形成一负回授的架构。而输出端所输出的电压则为一输出电压VOUT。过驱动单元220，耦接于一输入电压VINT与该运算放大器210之间，用以比较输入电压VINT与输出电压VOUT，并输出一过驱动电压ODV至运算放大器210的正输入端。

其中，根据过驱动单元220的比较结果，若输入电压VINT大于输出电压VOUT，则使过驱动电压ODV大于输入电压VINT，若输入电压VINT小于输出电压VOUT，则过驱动电压ODV小于输入电压VINT，若输入电压等于输出电压，则使过驱动电压ODV等于输入电压VINT。

换言之过驱动单元220会根据输入电压VINT的变化将输入电压VINT转换为过驱动电压ODV，并加大过驱动电压ODV与输出电压VOUT之间的电压位准差异。加速改变运算放大器210的输出电压VOUT的电压位准，使输出电压VOUT更快达到输入电压VINT的电压位准，以增强电压缓冲器200的回转率。

过驱动单元220包括电压侦测器222、控制单元224以及电压调整电路226。电压侦测器222用以比较输入电压VINT与输出电压VOUT，并根据其比较结果输出一升压信号UP与一降压信号DN至控制单元224。控制单元224耦接至电压侦测器222，根据升压信号UP与降压信号DN，调整电压调整电路226的输出。电压调整电路226根据控制单元224的输出(本实施例中，则将控制单元224的输出统称为控制信号CS)，调整过驱动电压ODV的电压位准。

当输入电压VINT改变时，过驱动电压ODV便会随之改变，且改变的幅度更大。例如，若输入电压VINT加大X伏特时，X为正数，过驱动电压ODV则加大(X+dV)伏特，dV为正数。反之，若输入电压VINT降低X伏特时，过驱动电压ODV则降低(X+dV)伏特。由于，过驱动电压ODV与输出电压VOUT的电压差加大，因此运算放大器210的驱动能力便会增强，进而加速输出电压VOUT的改变，使电压缓冲器200的回转率上升。

由于本发明主要是藉由侦测输入电压VINT的变化来改变过驱动电压ODV的电压位准，进而提升电压缓冲器200的回转率。因此，电压侦测器222、控制单元224与电压调整电路226不只一种实现方式，不同结构的电压调整电路226可配合不同结构的控制单元224进行过驱动电压ODV的调整。以下将进一步以数种不同电路架构说明本实例中电压侦测器222、控制单元224与电压调整电路226的实现方式。

接下来，进一步说明电压调整电路226的实施方式。图3A为根据本实施例的电压调整电路的电路图。在图3A实施例中，控制单元224所输出的控制信号CS包括充电信号PH1、第一路径信号PH2P、第二路径信号PH2N以及回复信号PH2。配合图3A实施例的控制单元224的电路架构请参照图7A、7B中的说明。

在图3A实施例中，电压调整电路226耦接至控制单元224，并根据第一路径信号PH2P、第二路径信号PH2N调整过驱动电压ODV的电压位准，根据回复信号PH2，使过驱动电压ODV等于输入电压VINT。

其中，当输入电压VINT改变时，充电信号PH1会先产生一致能期间，使电压调整电路226预先储存一预设电压，例如使用电容储存其预设电压.然后，控制单元224会根据输入电压VINT与输出电压VOUT的比较结果，也就是升压信号UP与降压信号DN的电压位准，使第一路径信号PH2P或者第二路径信号PH2N在一过驱动期间之中致能.同一过驱动期间内，第一路径信号PH2P与第二路径信号PH2N仅会有一个信号产生致能.

若输入电压VINT大于输出电压VOUT，则第一路径信号PH2P于一过驱动期间之中致能，若输入电压VINT小于输出电压VOUT，则第二路径信号PH2N于上述的过驱动期间之中致能。然后，在上述过驱动期间后，回复信号PH2产生致能。使过驱动电压ODV等于输入电压VINT，避免输出电压VOUT的电压位准改变过大。时脉讯号CLK的周期依据输入电压VINT而改变，因此，当下一笔输入电压VINT输入过驱动单元220之后，又开始重复过驱动控制流程。

电压调整电路226输出过驱动电压ODV至运算放大器210。如图3A所示，电压调整电路226包括7个开关S1～S7与一电容C。电容C具有第一端CP1与第二端CP2，开关S1耦接于充电电压dV与电容C的第一端CP1之间。开关S2耦接于该电容C的第二端CP2与一接地端GND之间。开关S3耦接于电容C的第二端CP2与输入电压VINT之间，开关S4耦接于电容C的第一端CP1与运算放大器210的正输入端之间。开关S5耦接于输入电压VINT与电容C的第一端CP1之间，开关S6耦接于电容C的第二端CP2与运算放大器210的正输入端之间。开关S7耦接于运算放大器210的正输入端与输入电压VINT之间。在本实施例中，充电电压dV为一正电压。

其中，若充电信号PH1致能，则开关S1与开关S2导通，使充电电压dV对电容C充电，电容C的第一端CP1与第二端CP2之间会产生一正电压差。然后，若输入电压VINT大于输出电压VOUT，则第一路径信号PH2P在一过驱动期间中致能，开关S3与开关S4导通，进而使过驱动电压ODV大于输入电压VINT。理论上，过驱动电压ODV会因为电容C所储存的电压而大于输入电压VINT。过驱动电压ODV与输入电压VINT之间的电压差异值则视充电电压dV的数值而定，可依照不同的使用需求而设定不同的充电电压dV。

若输入电压VINT小于输出电压VOUT，则第二路径信号PH2N在上述的过驱动期间中致能，开关S5与开关S6导通。电容C两端的电压差会对输入电压VINT产生一负压差的效果，使过驱动电压ODV小于输入电压VINT。因此，运算放大器210便会加速使输出电压VOUT下降到输入电压VINT的电压位准。接下来，在上述过驱动期间之后，回复信号PH2产生致能，并使第七开关导通。过驱动电压ODV则因开关S7导通而等于输入信号VINT。

综合图3A实施例的说明，当输入电压VINT改变时，电压调整电路226会先进行电荷的储存，然后经由信号传递路径的控制，调整过驱动电压ODV。当输入电压VINT变大，过驱动电压ODV便随之变大，当输入电压VINT变小，过驱动电压ODV便随之变小，且其改变的幅度大于输入电压VINT改变的幅度。最后，再将过驱动电压ODV的电压位准调整为输入电压VINT。其中，在充电的过程中，由于运算放大器210的正输入端具有等效对地的寄生电容(parasitic capacitance)，所以过驱动电压ODV在充电信号PH1致能期间并不会突然下降，只要调整充电信号PH1致能期间的大小，便能降低过驱动电压ODV下降的问题。

在本发明另一实施例中，在充电信号PH1或回复信号PH2为致能时，或者当第一路径信号PH2P与第二路径信号PH2N皆失能时(即是当输入电压VINT等于输出电压VOUT时)，可使开关S1、S2、S7同时皆处于导通状态.配合图3A实施例的控制单元224的电路架构，请参照图8A、8B的说明.当电压侦测器222侦测到输入电压VINT改变(变大或变小)后，使得第一路径信号PH2P或是第二路径信号PH2N其中有一路径致能，以调整过驱动电压ODV.当输入电压VINT变大，第一路径信号PH2P致能，则过驱动电压ODV大于输入电压VINT.当输入电压VINT变小，第二路径信号PH2N致能，则过驱动电压ODV小于输入电压VINT.当输入电压VINT等于输出电压VOUT时，回复信号PH2致能，过驱动电压ODV则因开关S7导通而等于输入信号VINT.

在回复信号PH2致能同时，充电信号PH1亦为致能状态(本发明另一实施例中可以回复信号PH2代替充电信号PH1来控制开关S1与S2)，开关S1与S2导通使充电电压dV对电容C充电，电容C的第一端CP1与第二端CP2之间会产生一正电压差。当输入电压VINT再次转变时，第一路径信号PH2P或是第二路径信号PH2N其中有一路径信号得以马上致能以调整过驱动电压ODV，不需要再先对电容C充电。如此，不仅更能维持过驱动电压ODV的电压位准，避免前一实施例所述的驱动电压ODV下降的问题，更能加速过驱动电压ODV的变化速度，增加电压缓冲器200的回转率。除此之外，另一好处是不需要额外的时脉信号CLK以及非重迭时脉产生电路(如图7A中710)。因此，图8A控制单元800的实施例比图7A控制单元700的实施例简单许多。

本实施例主要利用电容C储存一电压差，经由信号传递路径的控制，将输入电压VINT转换为过驱动电压ODV。由于过驱动电压ODV与输出电压VOUT的电压准位差异较大，所以运算放大器210会更快速的调整其输出电压VOUT的电压准位，进而增加电压缓冲器的回转率。

在本发明另一实施例中，电压调整电路226亦可使用另一种电路加以实施，图3B为根据本发明另一实施例的电压调整电路的电路图。在图3B实施例中，控制单元224所输出的控制信号CS包括第一路径信号PH2P、第二路径信号PH2N以及回复信号PH2。配合图3B实施例的控制单元224的电路架构请参照图8A、8B的说明。在图3B实施例中，若输入电压VINT大于输出电压VOUT，则第一路径信号PH2P为致能状态，第二路径信号PH2N与回复信号PH2为失能状态。若输入电压VINT小于输出电压VOUT，则第一路径信号PH2P与回复信号PH2为失能状态，第二路径信号PH2N为致能状态。若输入电压VINT等于输出电压VOUT时，则回复信号PH2为致能状态，第一路径信号PH2P与第二路径信号PH2N为失能状态。

电压调整电路300耦接至运算放大器210的正输入端，用以调整过驱动电压ODV。电压调整电路300包括电流源I31、I32、电阻R31、R32以及开关S8、S9、S10。电阻R31耦接于电流源I31与输入电压VINT之间，电流源I31的另一端耦接于第一工作电压V1。电阻R32耦接于输入电压VINT与电流源I32之间，电流源I32的另一端耦接于第二工作电压V2。开关S8一端耦接于电阻R31与电流源I31的共用节点，另一端耦接于运算放大器210的正输入端。

开关S9的一端耦接于电阻R32与电流源I32的共用节点，另一端耦接于运算放大器210的正输入端。开关S10耦接于运算放大器210的正输入端与输入电压VINT之间。其中，若第一路径信号PH2P致能，则开关S8导通，若第二路径信号PH2N致能，则开关S9导通，若回复信号PH2致能，则开关S10导通。

换言之，当输入电压VINT大于输出电压VOUT时，开关S8导通，过驱动电压ODV等于输入电压VINT加上电流源I31流经电阻R31所产生的压差.当输入电压VINT小于输出电压VOUT时，开关S9导通，过驱动电压ODV等于输入电压VINT减掉电流源I32流经电阻R32所产生的压差.当输入电压VINT等于输出电压VOUT时，开关S10导通，过驱动电压ODV等于输入电压VINT.因此，当输入电压VINT改变时，根据输入电压VINT与输出电压VOUT的大小关系决定开关S8或S9其中的一导通以调整过驱动电压ODV为VINT+I31×R31或是VINT-I32×R32，待输出电压VOUT与输入电压VINT相等时，开关S10导通，过驱动电压ODV等于输入电压VINT.本实施例主要利用电流源流经电阻而使电阻两端产生电压差，再经由信号传递路径的控制，将输入电压VINT转换为过驱动电压ODV.由于过驱动电压ODV与输出电压VOUT的电压准位差异较大，所以运算放大器210会更快速的调整其输出电压VOUT的电压准位，进而增加电压缓冲器的回转率.

接下来，进一步说明本实施例中的电压侦测器。电压侦测器222主要是比较输入电压VINT与输出电压VOUT之间的差异，并对应输出升压信号UP与降压信号DN。控制单元224便可依照其比较结果，产生适当的控制信号，来控制电压调整电路，以调整过驱动电压ODV的电压位准。

图4为根据本发明一实施例的电压侦测器的电路图。电压侦测器400包括P型电晶体(PMOS transistor)P41-P43，N型电晶体(NMOS transistor)N41-N43，电流源I1、I2、I3。P型电晶体P41与N型电晶体N41串联耦接于工作电压VDD与电流源I1之间，N型电晶体N41的闸极耦接至输入电压VINT。

P型电晶体P42与N型电晶体N42串联耦接于工作电压VDD与电流源I1之间。N型电晶体N42的闸极耦接至输出电压VOUT，且P型电晶体P42的闸极耦接至P型电晶体P41的闸极，P型电晶体P42的闸极又耦接至P型电晶体P42与N型电晶体N42的共用节点。电流源I2与N型电晶体N43串联耦接于工作电压VDD与接地端GND之间，且N型电晶体N43的闸极耦接至P型电晶体P41与N型电晶体N41的共用节点。电流源I2与N型电晶体N43的共用节点输出降压信号DN。

P型电晶体P43与电流源I3串联耦接于工作电压VDD与接地端GND之间，P型电晶体P43的闸极耦接至P型电晶体P41与N型电晶体N41的共用节点，而P型电晶体P43与电流源I3的共用节点输出升压信号UP。

其中，由于P型电晶体P41与P42的闸极电压相等，且其源极皆耦接至电压源VDD。因此，P型电晶体P41与P42主要经由其P型电晶体P41与P42所导通的电流量以调整汲极电压的变化。当输入电压VINT大于输出电压VOUT时，P型电晶体P41所需导通的电流量将会变大(需与N型电晶体N41所导通的电流量相同)。因此，P型电晶体P41的汲极的电压便会下降，以使电路取得平衡。在本实施例中，将经由P型电晶体P41的汲极所输出的电压称为感测电压VSE。

当感测电压VSE下降时，P型电晶体P43为维持相同的电流量(需与电流源I3相同)，其汲极的电压就会随之上升，也就是升压信号UP的电压位准会上升。在本实施例中，将此一上升的升压信号UP的电压位准视为逻辑高电位。另一方面，N型电晶体N43由于感测电压VSE下降，在需要导通相同的电流量(需与电流源I2相同)的情况下，其汲极电压便会随之上升，也就是降压信号DN的电压位准会上升。本实施例中，同样将此一上升的降压信号DN的电压位准视为逻辑高电位。

反之，当输入电压VINT小于输出电压VOUT时，感测电压VSE会上升。因此，升压信号UP与降压信号DN皆会维持在较低的电压位准，本实施例将上述较低电压位准的升压信号UP与降压信号DN皆视为逻辑低电位。

在另一状态下，当输入电压VINT等于输出电压VOUT时，P型电晶体P41、P42与N型电晶体N41、N42皆处于导通的状态。而P型电晶体P43与N型电晶体N43的闸极电压皆为感测电压VSE。因此，升压信号UP与降压信号DN的逻辑准位可经由调整电流源I3与I2的电流量所决定。在本实施例中，当输入电压VINT等于输出电压VOUT时，使升压信号UP为逻辑低电位，降压信号DN为逻辑高电位。

如上述图4的说明，利用升压信号UP与降压信号DN的电压位准的变化，可判断输入电压VINT与输出电压VOUT的大小关系。

图5为根据本发明另一实施例的电压侦测器的电路图。图5与图4电路中主要的不同在于感测电压VSE的产生电路。电压侦测器500包括P型电晶体P51-P53，N型电晶体N51-N53，电流源I1、I2、I3。P型电晶体P51与N型电晶体N51串联耦接于电流源I1与接地端GND之间，P型电晶体P51的闸极耦接至输入电压VINT。P型电晶体P52与N型电晶体N52串联耦接于电流源I1与接地端GND之间，P型电晶体P52的闸极耦接至输出电压VOUT。N型电晶体N52、N51的闸极皆耦接至N型电晶体的N52的汲极。而P型电晶体P51与N型电晶体N51的共用节点输出感测电压VSE。

感测电压VSE则分别耦接至N型电晶体N53与P型电晶体P53的闸极电流源I2与N型电晶体N53的共用节点输出降压信号DN，而电流源I3的P型电晶体P53共用节点输出升压信号UP。

当输入电压VINT等于输出电压VOUT时，感测电压VSE的电压位准可经由电流源I1的电流值所调整，而升压信号UP与降压信号DN则受到感测电压VSE的影响而变动。在本实施例中，当输入电压VINT等于输出电压VOUT时，使升压信号UP为逻辑低电位，降压信号DN为逻辑高电位，与上述图4实施例相同。

当输入电压VINT大于输出电压VOUT时，感测电压VSE下降，进而使升压信号UP与降压信号DN皆变为逻辑高电位。当输入电压VINT小于输出电压VOUT时，感测电压VSE上升，进而使升压信号UP与降压信号DN皆变为逻辑低电位。

图6A为根据本发明另一实施例的电压侦测器的电路图。电压侦测器600包括N型电晶体N61～N67，P型电晶体P61～P67，电流源I61～I62、I2～I3。

N型电晶体N61的闸极与P型电晶体P61的闸极皆耦接至输出电压VOUT，N型电晶体N62的闸极与P型电晶体P62的闸极皆耦接至输入电压VINT。电流源I61耦接至P型电晶体P61的源极与P型电晶体P62的源极。电流源I62耦接至N型电晶体N61的源极与N型电晶体N62的源极。

P型电晶体P63耦接于工作电压VDD与N型电晶体N61的汲极之间，而P型电晶体P64耦接于工作电压VDD与N型电晶体N62的汲极之间，且P型电晶体P64的闸极与P型电晶体P63的闸极皆耦接至偏压Vb0。P型电晶体P65的源极耦接至P型电晶体P63的汲极。P型电晶体P66的源极耦接至P型电晶体P64的汲极，P型电晶体P66的闸极与P型电晶体P65的闸极皆耦接至偏压Vb1。

N型电晶体N63的汲极耦接至P型电晶体P65的汲极，且N型电晶体N63的源极耦接至P型电晶体P61的汲极.N型电晶体N64的汲极耦接至P型电晶体P66的汲极，而N型电晶体N64的源极耦接至P型电晶体P62的汲极.且N型电晶体N64的闸极与N型电晶体N63的闸极皆耦接至偏压Vb2.

N型电晶体N65耦接于N型电晶体N63的源极与接地端GND之间，且N型电晶体N65的闸极耦接至N型电晶体N63的汲极。N型电晶体N66耦接于N型电晶体N64的源极与接地端GND之间，且N型电晶体N66的闸极耦接至N型电晶体N65的闸极。N型电晶体N67耦接于电流源I2与接地端GND之间，N型电晶体N67的闸极耦接至P型电晶体P66与N型电晶体N64的共用节点。

P型电晶体P67耦接于工作电压VDD与电流源I3之间，P型电晶体P67的闸极耦接至P型电晶体P66与N型电晶体N64的共用节点。其中，N型电晶体N67与电流源I2的共用节点输出降压信号DN，P型电晶体P67与电流源I3的共用节点输出升压信号UP。

P型电晶体P66与N型电晶体N64的共用接点输出感测电压VSE，此感测电压VSE的电压位准则由输入电压VINT与输出电压VOUT的变化所决定而升压信号UP与降压信号DN的电压位准则依照感测电压VSE的变化所决定。

在本实施例中，当输入电压VINT等于输出电压VOUT时，使升压信号UP为逻辑低电位，降压信号DN为逻辑高电位。当输入电压VINT大于输出电压VOUT时，感测电压VSE下降，进而使升压信号UP与降压信号DN皆变为逻辑高电位。当输入电压VINT小于输出电压VOUT时，感测电压VSE上升，进而使升压信号UP与降压信号DN皆变为逻辑低电位，与上述图4、5实施例相同。

关于上述图4～6A实施例的电路的操作细节，在本技术领域具有通常知识者，经由本发明的揭露应可轻易推知，在此不加累述。且本发明的升压信号UP与降压信号DN的产生方式亦不限定于上述图4～6的电路，只要可以反应出输入电压VINT与输出电压VOUT的比较结果即可。

图6B为根据本发明另一实施例的电压侦测器的电路图。电压侦测电路610主要利用运算放大器210中的差动放大信号DAS，来侦测输入电压VINT的变化，并输出升压信号UP与降压信号DN。在本实施例中，运算放大器210包括一差动放大器212与一输出级电路214，差动放大器212根据正输入端与负输入端所接收的信号，输出差动放大信号DAS至输出级电路214。在传统技术中，运算放大器通常以差动电路的架构来接收输入信号，将信号放大后，再经由输出级电路进行第二阶段的放大，并产生输出信号。在本技术领域具有通常知识者经由本发明的揭露，应该可以轻易推知上述运算放大器之内部架构，在此不加累述。

如图6B所示，电压侦测器610利用运算放大器210内部所产生的差动放大信号DAS来侦测输入电压VINT的变化。由于过驱动电压ODV在输入电压VINT改变时，会先随输入电压VINT而调整(请参照图3A与图3B的说明)，因此，当输入电压VINT改变时，过驱动电压ODV即调整成为输入电压VINT。而差动放大信号DAS便会随之改变，其电压位准改变的方式与上述感测电压VSE类似。因为电压侦测器400、500也是以类似差动放大器的电路结构，作为输入电压VINT与输出电压VOUT的比较器的输入级。因此，在本实施例中，电压侦测器610直接利用运算放大器210内部所产生的差动放大信号DAS，来产生相对应的升压信号UP与降压信号DN，进而简化电压侦测器610的电路架构，降低电路设计成本。

电压侦测器610包括N型电晶体N68、P型电晶体P68、电流源I2、I3.电流源I2与N型电晶体N68耦接于工作电压VDD与接地端GND之间.P型电晶体P68与电流源I3耦接于工作电压VDD与接地端GND之间.N型电晶体N68与P型电晶体P68的闸极皆耦接于差动放大信号DAS.其中，P型电晶体P68与电流源I3的共用节点输出升压信号UP，电流源I2与N型电晶体N68的共用节点输出降压信号DN.

接下来进一步说明控制单元224，以下说明请同时参照图2。控制单元224根据电压侦测器222所输出的升压信号UP与降压信号DN，输出充电信号PH1、第一路径信号PH2P、第二路径信号PH2N以及回复信号PH2，用以控制电压调整电路226来产生过驱动电压ODV。

图7A为根据本发明一实施例的控制单元的电路图。控制单元700包括时脉调整电路710、第一控制电路720、第二控制电路730以及回复电路740。时脉调整电路710根据一时脉信号CLK，输出充电信号PH1与参考信号PH20，第一控制电路720根据升压信号UP与参考信号PH20，输出第一路径信号PH2P。第二控制电路730根据降压信号DN与参考信号PH20，输出第二路径信号PH2N。回复电路740根据升压信号UP、降压信号DN与参考信号PH20，输出回复信号PH2。

其中，时脉调整电路710包括延迟电路712、反或闸714、反及闸716以及反相器718。延迟单元712接收一时脉信号CLK，并经由延迟后输出一延迟时脉信号DCLK。延迟单元712可由多个延迟元件，例如是反相器所构成，在本实施例中则由4个反相器所构成。

反或闸714的输入端耦接于延迟单元712的输出端与时脉信号CLK，并根据延迟时脉信号DCLK与时脉信号CLK输出参考信号PH20。反及闸716对时脉信号CLK与延迟时脉信号DCLK进行反及逻辑运算后，再经由反相器718输出充电信号PH1。

第一控制电路720包括反及闸722以及反相器724。反及闸722对升压信号UP与参考信号PH20进行反及逻辑运算后，再经由反相器724输出第一路径信号PH2P。

第二控制电路730包括反相器732、反及闸734以及反相器736。降压信号DN经由反相器732耦接至反及闸734，反及闸734对反相后的降压信号DN与参考信号PH20进行反及逻辑运算后，再经由反相器736输出第二路径信号PH2N。

回复电路740包括反相器742、反及闸744以及反相器746。其中反及闸744具有三个输入端。升压信号UP经由反相器742耦接至反及闸744，反及闸744对反相后的升压信号UP、降压信号DN以及参考信号PH20进行反及逻辑运算后，再经由反相器746输出回复信号PH2。

其中，充电信号PH1、第一路径信号PH2P以及第二路径信号PH2N发生致能的期间不重迭。且在每一周期中，第一路径信号PH2P与第二路径信号PH2N仅会其中一个信号发生致能。

接下来，进一步说明本发明一实施例信号的波形。以下说明请同时参照图2。图7B为根据图7A实施例的信号波形图。在图7B实施例中，以逻辑高电位表示致能期间为例，说明本实施例的信号波形关系。在本发明另一实施例中，亦可使用逻辑低电位表示致能期间，仅需对应修改图7A的电路，例如在输出端加上反相器。在本技术领域具有通常知识者，经由本发明的揭露应可以轻易推知，在此不加累述。

如图7B所示，在时脉信号CLK发生致能后，延迟一段时间(因延迟单元712所致)，充电信号PH1发生致能，此致能期间则称为充电期间T1。而参考信号PH20的致能期间则与充电信号PH1不重迭(可由时脉调整电路710推知)。

在充电期间T1中，图3A开关S1、S2导通，充电电压dV开始对电容C充电。然后，根据输入信号VINT与输出信号VOUT的比较结果，在过驱动期间T2中，决定第一路径信号PH2P或第二路径信号PH2N致能。若输入电压VINT大于输出电压VOUT，则第一路径信号PH2P在T2期间致能，此时，开关S3、S4导通，过驱动电压ODV大于输入电压VINT(即输入电压VINT加上电容C两端的电压差)。若输入电压VINT小于输出电压VOUT，则第二路径信号PH2N在T2期间致能，此时，开关S5、S6导通，过驱动电压ODV小于输入电压VINT(即输入电压VINT减去电容C两端的电压差)。

在过驱动期间T2之后，回复信号PH2致能。回复信号PH2的致能期间则称为回复期间T3。在回复期间T3中，开关S7导通，过驱动电压ODV等于输入电压VINT。且在回复回复信号PH2的致能期间中，开关S1与开关S2可依设计需求选择导通或是维持不导通，电压缓冲器皆可正常操作。

在另一方面，若输入电压VINT等于输出电压VOUT，则第一路径信号PH2P与第二路径信号PH2N皆处于失能状态(在本实施例中，即第一路径信号PH2P与第二路径信号PH2N皆为逻辑低电位)。

综合上述，本发明的电压缓冲器，因利用过驱动的原理，将输入电压转换为变化较大的过驱动电压，以提升运算放大器的驱动能力，进而提升电压缓冲器的回转率。

上述的电压缓冲器亦可应用于液晶显示器的源极驱动器中，因上述的电压缓冲器具有较强的驱动能力与回转率。因此，源极驱动器可适用于驱动较大尺寸或是较大电容性负载的面板，进而改善显示画质。

图8A为根据本发明另一实施例的控制单元的电路图。控制单元800根据电压侦测器222所输出的升压信号UP与降压信号DN，输出第一路径信号PH2P、第二路径信号PH2N以及回复信号PH2。以下说明请同时参照图3A与图3B，控制单元800可配合图3A实施例的电压调整电路226或是图3B实施例的电压调整电路300，调整过驱动电压ODV的电压位准。控制单元800包括反相器810、820与及闸830。如图8A所示，反相器810接收升压信号UP，经反相后输出反相升压信号UPB至及闸830。及闸830根据反相升压信号UPB与降压信号DN，输出回复信号PH2。反相器820接收降压信号DN，经反相后输出第二路径信号PH2N。而升压信号UP可以直接做为第一路径信号PH2P。在本实施例中，以逻辑高电位(逻辑1)为致能状态，并将上述信号的关系列表如下：

State	DN	UP	PH2P	PH2N	PH2
State	DN	UP	PH2P	PH2N	PH2	VINT＝VOUT	1	0	0	0	1
VINT＞VOUT	1	1	1	0	0	VINT＝VOUT	1	0	0	0	1
VINT＞VOUT	1	1	1	0	0	VINT＜VOUT	0	0	0	1	0

表1

以下说明请分别参照图3A与图3B.如表1所示：于图3A中，在VINT＝VOUT的状态下，回复信号PH2致能，开关S1、S2、S7导通(此时以回复信号PH2取代充电信号PH1来控制开关S1与S2)，使充电电压dV对电容C充电，电容C的第一端CP1与第二端CP2之间会产生一正电压差，同时过驱动电压ODV等于输入电压VINT.在VINT＞VOUT的状态下，第一路径信号PH2P致能，开关S3、S4导通，使过驱动电压ODV大于输入电压VINT.在VINT＜VOUT的状态下，第二路径信号PH2N致能，开关S5、S6导通，使过驱动电压ODV小于输入电压VINT.由上述可知，在个别状态下，第一路径信号PH2P、第二路径信号PH2N以及回复信号PH2在同一时间中仅有一个信号会处于致能状态.

如图8B所示，图8B为根据图8A实施例的信号波形图。在过驱动期间T81中，当VINT≠VOUT时，第一路径信号PH2P或是第二路径信号PH2N其中有一为逻辑高电位，表示致能。请参照图8B，若VINT＞VOUT，则第一路径信号PH2P致能，若VINT＜VOUT，则第二路径信号PH2N致能。在回复期间T82中，VINT＝VOUT，回复信号PH2为逻辑高电位，表示致能。另外，于图3B中，在VINT＝VOUT的状态下，回复信号PH2致能，开关S10导通，使过驱动电压ODV等于输入电压VINT。在VINT＞VOUT的状态下，第一路径信号PH2P致能。开关S8导通，使过驱动电压ODV大于输入电压VINT。在VINT＜VOUT的状态下，第二路径信号PH2N致能，开关S9导通，使过驱动电压ODV小于输入电压VINT。

图9为根据本发明另一实施例的源极驱动器的方块图。源极驱动器900包括缓冲单元910与驱动单元920。驱动单元920根据显示信号，产生多个第一驱动电压FV1～FVN。缓冲单元910耦接至该驱动单元920，其中包括多个电压缓冲器BUF1～BUFN，电压缓冲器BUF1～BUFN与第一驱动电压FV1～FVN为一对一，并根据第一驱动电压，对应输出第二驱动电压SV1～SVN，用以驱动液晶显示面板。

在本实施例中，电压缓冲器BUF1～BUFN的个别架构即如图2所示，上述第一驱动电压FV1～FVN即可对应于图2的电压缓冲器200的输入电压VINT，上述第二驱动电压SV1～SVN可对应于电压缓冲器200的输出电压VOUT。电压缓冲器BUF1～BUFN的个别操作细节请参照上述图2～图8B实施例的说明，在此不加累述。

驱动单元920包括移位暂存器925、第一栓锁器935、第二栓锁器945、准位移位器955以及数位类比转换器965。在本实施例中，将移位暂存器925、第一栓锁器935、第二栓锁器945合称为移位栓锁单元，主要用以栓锁显示信号(例如RGB显示信号)，并根据时脉信号CK，第一控制信号CT1、第二控制信号CT2对显示信号进行栓锁与输出的动作。其中，移位暂存器925根据时脉信号CK与第一控制信号CT1输出移位信号。栓锁单元中的第一栓锁器935耦接至移位暂存器925，并根据移位信号依序栓锁该显示信号。而栓锁单元中的第二栓锁器945耦接至第一栓锁器935，根据第二控制信号CT2栓锁并输出第一栓锁器935的栓锁结果。

上述第二栓锁器945的输出经由准位移位器955调整电压位准后，再经由数位类比转换器965将其转换为类比信号，(例如电压)，也就是第一驱动电压FV1～FVN。每一个第一驱动电压FV1～FVN再经由对应的电压缓冲器BUF1～BUFN输出第二驱动电压SV1～SVN。

以电压缓冲器BUF1为例，所接收的输入电压为第一驱动电压FV1，所输出的输出电压为第二驱动电压SV1.当第一驱动电压FV1改变时，电压缓冲器BUF1内的电压侦测器会比较相对应的第一驱动电压FV1与第二驱动电压SV1.若第一驱动电压FV1大于第二驱动电压SV1，则电压缓冲器BUF1会产生大于第一驱动电压FV1的过驱动电压.反之，若第一驱动电压FV1小于第二驱动电压SV1，则产生小于第一驱动电压FV1的过驱动电压.利用过驱动电压，使电压缓冲器BUF1产生更高的驱动能力，进而提高电压缓冲器BUF1的回转率.换句话说，也就是加强第二驱动电压SV1改变的速度.尽快达到使第二驱动电压SV1的电压位准等于第一驱动电压FV1.电压缓冲器BUF1～BUFN的操作细节请参照上述图2～8B实施例的说明，在此不加累述.

接下来，整合源极驱动与电压缓冲器的时序信号，进一步说明本实施例的技术手段，以下说明请同时参照图3A、8A、8B。图10为根据图9实施例的信号波形图。其中，第一/二路径信号PH2P/PH2N以及回复信号PH2请参照图8B的说明。而图3A的充电信号PH1在此实施例中是以回复信号PH2的时序来做控制。

时脉信号CK即移位暂存器925动作时所参照的周期性脉波。同步信号HSC的周期可表示源极驱动器900驱动一条闸极线的周期。当第一控制信号CT1触发时，移位栓锁单元即开始对显示信号进行移位栓锁的动作，第二控制信号CT2触发时，栓锁单元中的第二栓锁器945即栓锁并输出第一栓锁器935的栓锁结果，进而产生数位驱动信号。

因此，第二控制信号CT2的周期即对应于第一驱动电压FV1～FVN的改变周期。也就是说，当数位驱动信号改变时，则第一驱动电压FV1～FVN即对应改变。因此，在每一个第二控制信号CT2的周期中，电压缓冲器BUF1～BUFN依据第一/二路径信号PH2P/PH2N以及回复信号PH2对应调整第二驱动电压SV1～SVN。

上述图10的信号波形是当电压缓冲器BUF1～BUFN中的电压调整电路采用图3A的电路架构时的信号波形图。而图3B的电路架构同样适用于电压缓冲器BUF1～BUFN中的电压调整电路。在本技术领域具有通常知识者，经由本发明的揭露，应可轻易推知其整合的方式，在此不加累述。

由于电压缓冲器BUF1～BUFN具有较佳的回转率，因此源极驱动器900可适用于驱动较大尺寸或是较大电容性负载的液晶面板。当负载电容因面板尺寸变大而增加，或是同一电压缓冲器200需要同时驱动不只一条资料线负载，抑或是同一电压缓冲器200需要在同一水平同步信号HSC时间内多次驱动不同资料线负载(如低温多晶硅源极驱动方式)时，源极驱动器900依然可以利用过驱动的方式，增强其驱动能力，维持较佳的回转率以及驱动能力。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案之内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims

1.一种电压缓冲器，其特征在于包括：

一运算放大器，具有一正输入端、一负输入端以及一输出端，该输出端耦接至该负输入端，且该输出端输出一输出电压；以及

一过驱动单元，耦接于一输入电压与该运算放大器之间，用以比较该输入电压与该输出电压，并输出一过驱动电压至该运算放大器的该正输入端；

其中，若该输入电压大于该输出电压，则该过驱动单元使该过驱动电压大于该输入电压，若该输入电压小于该输出电压，则该过驱动单元使该过驱动电压小于该输入电压，若该输入电压等于该输出电压，则该过驱动电压等于该输入电压。

2.根据权利要求1所述的电压缓冲器，其特征在于其中过驱动单元包括：

一电压侦测器，用以比较该输入电压与该输出电压，并输出一升压信号与一降压信号；

一控制单元，耦接至该电压侦测器，并根据该升压信号与该降压信号，输出控制信号；以及

一电压调整电路，耦接至该控制单元，根据该控制单元输出的控制信号，调整该过驱动电压的电压位准。

3.根据权利要求2所述的电压缓冲器，其特征在于其中电压侦测器包括：

一第一P型电晶体，与一第一N型电晶体串联耦接于一第一工作电压与一第一电流源之间，该第一N型电晶体的闸极耦接至该输入电压；

一第二P型电晶体，与一第二N型电晶体串联耦接于该第一工作电压与该第一电流源之间，该第二N型电晶体的闸极耦接至该输出电压，且该第二P型电晶体的闸极耦接至该第一P型电晶体的闸极，该第二P型电晶体的闸极耦接至该第二P型电晶体与该第二N型电晶体的共用节点；

一第二电流源，与一第三N型电晶体串联耦接于该第一工作电压与一第二工作电压之间，且该第三N型电晶体的闸极耦接至该第一P型电晶体与该第一N型电晶体的共用节点，而该第二电流源与该第三N型电晶体的共用节点输出该降压信号；以及

一第三P型电晶体，与一第三电流源串联耦接于该第一工作电压与该第二工作电压之间，该第三P型电晶体的闸极耦接至该第一P型电晶体与该第一N型电晶体的共用节点，而该第三P型电晶体与该第三电流源的共用节点输出该升压信号。

4.根据权利要求2所述的电压缓冲器，其特征在于其中电压侦测器包括：

一第一P型电晶体，与一第一N型电晶体串联耦接于一第一电流源与一第二工作电压之间，该第一P型电晶体的闸极耦接至该输入电压；

一第二P型电晶体，与一第二N型电晶体串联耦接于该第一电流源与该第二工作电压之间，该第二P型电晶体的闸极耦接至该输出电压，且该第二N型电晶体的闸极耦接至该第一N型电晶体的闸极，该第二N型电晶体的闸极耦接至该第二P型电晶体与该第二N型电晶体的共用节点；

一第二电流源，与一第三N型电晶体串联耦接于一第一工作电压与该第二工作电压之间，且该第三N型电晶体的闸极耦接至该第一P型电晶体与该第一N型电晶体的共用节点，而该第二电流源与该第三N型电晶体的共用节点输出该降压信号；以及

一第三P型电晶体，与一第三电流源串联耦接于该第一工作电压与该第二工作电压之间，该第三P型电晶体的闸极耦接至该第一P型电晶体与该第一N型电晶体的共用节点，而该第三P型电晶体与该第三电流源的共用节点输出该升压信号.

5.根据权利要求2所述的电压缓冲器，其特征在于其中电压侦测器包括：

一第一N型电晶体，该第一N型电晶体的闸极与一第一P型电晶体的闸极皆耦接至该输出电压；

一第二N型电晶体，该第二N型电晶体的闸极与一第二P型电晶体的闸极皆耦接至该输入电压；

一第一电流源，耦接至该第一P型电晶体的源极与该第二P型电晶体的源极；

一第二电流源，耦接至该第一N型电晶体的源极与该第二N型电晶体的源极；

一第三P型电晶体，耦接于一第一工作电压与该第一N型电晶体的汲极之间；

一第四P型电晶体，耦接于该第一工作电压与该第二N型电晶体的汲极之间，且该第四P型电晶体的闸极与该第三P型电晶体的闸极皆耦接至一第一偏压；

一第五P型电晶体，该第五P型电晶体的源极耦接至该第三P型电晶体的汲极；

一第六P型电晶体，该第六P型电晶体的源极耦接至该第四P型电晶体的汲极，该第六P型电晶体的闸极与该第五P型电晶体的闸极皆耦接至一第二偏压；

一第三N型电晶体，该第三N型电晶体的汲极耦接至该第五P型电晶体的汲极，且该第三N型电晶体的源极耦接至该第一P型电晶体的汲极；

一第四N型电晶体，该第四N型电晶体的汲极耦接至该第六P型电晶体的汲极，且该第四N型电晶体的闸极与该第三N型电晶体的闸极皆耦接至一第三偏压，该第四N型电晶体的源极耦接至该第二P型电晶体的汲极；

一第五N型电晶体，该第五N型电晶体耦接于该第三N型电晶体的源极与一第二工作电压之间，且该第五N型电晶体的闸极耦接至该第三N型电晶体的汲极；

一第六N型电晶体，该第六N型电晶体耦接于该第四N型电晶体的源极与该第二工作电压之间，且该第六N型电晶体的闸极耦接至该第五N型电晶体的闸极；

一第七N型电晶体，该第七N型电晶体耦接一第三电流源与该第二工作电压之间，该第七N型电晶体的闸极耦接至该第六P型电晶体与该第四N型电晶体的共用节点；以及

一第七P型电晶体，该第七P型电晶体耦接于该第一工作电压与一第四电流源之间，该第七P型电晶体的闸极耦接至该第六P型电晶体与该第四N型电晶体的共用节点；

其中，该第七N型电晶体与该第三电流源的共用节点输出该降压信号，该第七P型电晶体与该第四电流源的共用节点输出该升压信号。

6.根据权利要求2所述的电压缓冲器，其特征在于其中运算放大器包括一差动放大器与一输出级电路，该差动放大器根据该正输入端与该负输入端所接收的信号，输出一差动放大信号至该输出级电路，该电压侦测器包括：

一N型电晶体，该N型电晶体耦接于一第一电流源与一第二工作电压之间，该N型电晶体的闸极耦接至该差动放大器的输出端；以及

一P型电晶体，该P型电晶体耦接于一第一工作电压与一第二电流源之间，该P型电晶体的闸极耦接至该差动放大器的输出端；

其中，该N型电晶体与该第一电流源的共用节点输出该降压信号，该P型电晶体与该第二电流源的共用节点输出该升压信号。

7.根据权利要求2所述的电压缓冲器，其特征在于其中控制单元输出一充电信号、一第一路径信号、一第二路径信号以及一回复信号，用以调整该电压调整电路的输出，该控制单元包括：

一时脉调整电路，根据一时脉信号，输出该充电信号与一参考信号；

一第一控制电路，根据该升压信号与该参考信号，输出该第一路径信号；

一第二控制电路，根据该降压信号与该参考信号，输出该第二路径信号；以及

一回复电路，根据该升压信号、该降压信号与该参考信号，输出该回复信号。

8.根据权利要求7所述的电压缓冲器，其特征在于其中时脉调整电路包括：

一延迟电路，用以延迟该时脉信号，并输出一延迟时脉信号；

一反或闸，耦接至该延迟电路，并根据该延迟时脉信号与该时脉信号，输出该参考信号；以及

一反及闸，耦接至该延迟电路，并根据该延迟时脉信号与该时脉信号，并经由一反相器，输出该充电信号。

9.根据权利要求8所述的电压缓冲器，其特征在于其中延迟电路包括偶数个反相器。

10.根据权利要求7所述的电压缓冲器，其特征在于其中第一控制电路包括：

一反及闸，该反及闸的一输入端耦接至该升压信号，该反及闸的另一输入端耦接至该参考信号；以及

一反相器，该反相器的输入端耦接至该反及闸的输出端，并输出该第一路径信号。

11.根据权利要求7所述的电压缓冲器，其特征在于其中第二控制电路包括：

一第一反相器，该第一反相器的输入端耦接至该降压信号；

一反及闸，该反及闸的一输入端耦接至该第一反相器的输出端，该反及闸的另一输入端耦接至该参考信号；以及

一第二反相器，该反相器的输入端耦接至该反及闸的输出端，并输出该第二路径信号。

12.根据权利要求7所述的电压缓冲器，其特征在于其中回复电路包括：

一第一反相器，该第一反相器的输入端耦接至该升压信号；

一反及闸，具有三个输入端，分别耦接至该第一反相器的输出端、该降压信号与该参考信号；以及

一第二反相器，该第二反相器的输入端耦接至该反及闸的输出端，并输出该回复信号。

13.根据权利要求7所述的电压缓冲器，其特征在于其中电压调整电路包括：

一电容，具有一第一端与一第二端；

一第一开关，耦接于一充电电压与该电容的该第一端之间；

一第二开关，耦接于该电容的该第二端与一接地端之间；

一第三开关，耦接于该电容的该第二端与该输入电压之间；

一第四开关，耦接于该电容的该第一端与该运算放大器的该正输入端之间；

一第五开关，耦接于该输入电压与该电容的该第一端之间；

一第六开关，耦接于该电容的该第二端与该运算放大器的该正输入端之间；以及

一第七开关，耦接于该运算放大器的该正输入端与该输入电压之间；

其中，若该充电信号致能，则该第一开关与该第二开关导通，若该第一路径信号致能，则该第三开关与该第四开关导通，若该第二路径信号致能，则该第五开关与该第六开关导通，若该回复信号致能，则该第七开关导通.

14.根据权利要求13所述的电压缓冲器，其特征在于其中充电信号在一充电期间之内致能，若该输入电压大于该输出电压，则该第一路径信号在一过驱动期间之中致能，若该输入电压小于该输出电压，则该第二路径信号在该过驱动期间之中致能，该过驱动期间在该充电期间之后。

15.根据权利要求14所述的电压缓冲器，其特征在于其中在过驱动期间之后，该回复信号在一回复期间之中致能。

16.根据权利要求13所述的电压缓冲器，其特征在于其中充电信号在一充电期间之内致能，且若该充电信号致能，则该第七开关导通，若该输入电压大于该输出电压，则该第一路径信号在一过驱动期间之中致能，若该输入电压小于该输出电压，则该第二路径信号在该过驱动期间之中致能，该过驱动期间在该充电期间之后。

17.根据权利要求16所述的电压缓冲器，其特征在于其中在过驱动期间之后，该回复信号在一回复期间之中致能，且若该回复信号致能，则该第一开关与该第二开关导通或是维持不导通。

18.根据权利要求7所述的电压缓冲器，其特征在于其中当充电信号为逻辑高电位时，则表示该充电信号致能，当该第一路径信号为逻辑高电位时，则表示该第一路径信号致能，当该第二路径信号为逻辑高电位时，则表示该第二路径信号致能，当该回复信号为逻辑高电位时，则表示该回复信号致能。

19.根据权利要求2所述的电压缓冲器，其特征在于其中控制单元输出一第一路径信号、一第二路径信号以及一回复信号，用以调整该电压调整电路的输出，该控制单元包括：

一第一反相器，用以反相该升压信号，并输出一反相升压信号；

一及闸，根据该降压信号与该反相升压信号，产生该回复信号；以及

一第二反相器，用以反相该降压信号，并输出该第二路径信号；

其中，该控制单元根据该升压信号直接输出该第一路径信号。

20.根据权利要求19所述的电压缓冲器，其特征在于其中电压调整电路包括：

一电容，具有一第一端与一第二端；

一第一开关，耦接于一充电电压与该电容的该第一端之间；

一第二开关，耦接于该电容的该第二端与一接地端之间；

一第三开关，耦接于该电容的该第二端与该输入电压之间；

一第五开关，耦接于该输入电压与该电容的该第一端之间；

其中，若该第一路径信号致能，则该第三开关与该第四开关导通，若该第二路径信号致能，则该第五开关与该第六开关导通，若该回复信号致能，则该第一开关、该第二开关与该第七开关导通。

21.根据权利要求20所述的电压缓冲器，其特征在于若输入电压大于该输出电压，则该第一路径信号在一过驱动期间之中致能，若该输入电压小于该输出电压，则该第二路径信号在该过驱动期间之中致能。

22.根据权利要求21所述的电压缓冲器，其特征在于其中在过驱动期间之后，该回复信号在一回复期间之中致能。

23.根据权利要求19所述的电压缓冲器，其特征在于其中电压调整电路包括：

一第一电阻，耦接于一第一电流源与该输入电压之间，该第一电流源的另一端耦接于一第一工作电压；

一第二电阻，耦接于该输入电压与一第二电流源之间，该第二电流源的另一端耦接于一第二工作电压；

一第一开关，该第一开关的一端耦接于该第一电阻与该第一电流源的共用节点，该第一开关的另一端耦接于该运算放大器的该正输入端；

一第二开关，该第二开关的一端耦接于该第二电阻与该第二电流源的共用节点，该第二开关的另一端耦接于该运算放大器的该正输入端；以及

一第三开关，耦接于该运算放大器的该正输入端与该输入电压之间；

其中，若该第一路径信号致能，则该第一开关导通，若该第二路径信号致能，则该第二开关导通，若该回复信号致能，则该第三开关导通。

24.根据权利要求19所述的电压缓冲器，其特征在于其中当反相降压信号为逻辑高电位时，则表示该第二路径信号致能，当该升压信号为逻辑高电位时，则表示该第一路径信号致能，当该回复信号为逻辑高电位时，则表示该回复信号致能。

25.根据权利要求23所述的电压缓冲器，其特征在于其中第一工作电压大于或等于一系统工作电压。

26.根据权利要求23所述的电压缓冲器，其特征在于其中第二工作电压小于或等于一系统接地电压。

27.根据权利要求2所述的电压缓冲器，其特征在于其中若输入电压大于该输出电压，则该升压信号为逻辑高电位，该降压信号为逻辑高电位。

28.根据权利要求2所述的电压缓冲器，其特征在于其中若输入电压小于该输出电压，则该升压信号为逻辑低电位，该降压信号为逻辑低电位。

29.根据权利要求2所述的电压缓冲器，其特征在于其中若输入电压等于该输出电压，则该升压信号为逻辑低电位，该降压信号为逻辑高电位。

30.一种源极驱动器，用以驱动一液晶面板，其特征在于包括：

一驱动单元，根据输入显示信号，产生复数个第一驱动电压；以及

复数个电压缓冲器，耦接至该驱动单元，并根据该些第一驱动电压，输出复数个第二驱动电压；

其中，每一该些电压缓冲器具有一运算放大器与一过驱动单元，该过驱动单元根据相对应的第一驱动电压，输出一过驱动电压至该运算放大器，每一该些电压缓冲器根据相对应该过驱动电压，调整相对应输出的该第二驱动电压，用以驱动该液晶面板，

其中，该运算放大器具有一正输入端、一负输入端以及一输出端，该输出端耦接至该负输入端，且该输出端输出该第二驱动电压，该过驱动单元耦接于相对应的上述第一驱动电压与该运算放大器之间，用以比较该第一驱动电压与该第二驱动电压，并输出该过驱动电压至该运算放大器的该正输入端，若该第一驱动电压大于该第二驱动电压，则该过驱动电压大于该第一驱动电压，若该第一驱动电压小于该第二驱动电压，则该过驱动电压小于该第一驱动电压，若该第一驱动电压等于该第二驱动电压，则该过驱动电压等于该第一驱动电压.

31.根据权利要求30所述的源极驱动器，其特征在于其中过驱动单元包括：

一电压侦测器，用以比较该第一驱动电压与该第二驱动电压，并输出一升压信号与一降压信号；

32.根据权利要求31所述的源极驱动器，其特征在于其中电压侦测器包括：

一第一P型电晶体，与一第一N型电晶体串联耦接于一第一工作电压与一第一电流源之间，该第一N型电晶体的闸极耦接至该第一驱动电压；

一第二P型电晶体，与一第二N型电晶体串联耦接于该第一工作电压与该第一电流源之间，该第二N型电晶体的闸极耦接至该第二驱动电压，且该第二P型电晶体的闸极耦接至该第一P型电晶体的闸极，该第二P型电晶体的闸极耦接至该第二P型电晶体与该第二N型电晶体的共用节点；

33.根据权利要求31所述的源极驱动器，其特征在于其中电压侦测器包括：

一第一P型电晶体，与一第一N型电晶体串联耦接于一第一电流源与一第二工作电压之间，该第一P型电晶体的闸极耦接至该第一驱动电压；

一第二P型电晶体，与一第二N型电晶体串联耦接于该第一电流源与该第二工作电压之间，该第二P型电晶体的闸极耦接至该第二驱动电压，且该第二N型电晶体的闸极耦接至该第一N型电晶体的闸极，该第二N型电晶体的闸极耦接至该第二P型电晶体与该第二N型电晶体的共用节点；

34.根据权利要求31所述的源极驱动器，其特征在于其中电压侦测器包括：

一第一N型电晶体，该第一N型电晶体的闸极与一第一P型电晶体的闸极皆耦接至该第二驱动电压；

一第二N型电晶体，该第二N型电晶体的闸极与一第二P型电晶体的闸极皆耦接至该第一驱动电压；

35.根据权利要求31所述的源极驱动器，其特征在于其中运算放大器包括一差动放大器与一输出级电路，该差动放大器根据该正输入端与该负输入端所接收的信号，输出一差动放大信号至该输出级电路，该电压侦测器包括：

36.根据权利要求31所述的源极驱动器，其特征在于其中控制单元输出一充电信号、一第一路径信号、一第二路径信号以及一回复信号，用以调整该电压调整电路的输出，该控制单元包括：

37.根据权利要求36所述的源极驱动器，其特征在于其中时脉调整电路包括：

38.根据权利要求37所述的源极驱动器，其特征在于其中延迟电路包括偶数个反相器。

39.根据权利要求36所述的源极驱动器，其特征在于其中第一控制电路包括：

40.根据权利要求36所述的源极驱动器，其特征在于其中第二控制电路包括：

一第一反相器，该第一反相器的输入端耦接至该降压信号；

41.根据权利要求36所述的源极驱动器，其特征在于其中回复电路包括：

一第一反相器，该第一反相器的输入端耦接至该升压信号；

42.根据权利要求36所述的源极驱动器，其特征在于其中电压调整电路包括：

一电容，具有一第一端与一第二端；

一第一开关，耦接于一充电电压与该电容的该第一端之间；

一第二开关，耦接于该电容的该第二端与一接地端之间；

一第三开关，耦接于该电容的该第二端与该第一驱动电压之间；

一第五开关，耦接于该第一驱动电压与该电容的该第一端之间；

一第七开关，耦接于该运算放大器的该正输入端与该第一驱动电压之间；

其中，若该充电信号致能，则该第一开关与该第二开关导通，若该第一路径信号致能，则该第三开关与该第四开关导通，若该第二路径信号致能，则该第五开关与该第六开关导通，若该回复信号致能，则该第七开关导通。

43.根据权利要求42所述的源极驱动器，其特征在于其中充电信号在一充电期间之内致能，若该第一驱动电压大于该第二驱动电压，则该第一路径信号在一过驱动期间之中致能，若该第一驱动电压小于该第二驱动电压，则该第二路径信号在该过驱动期间之中致能，且该过驱动期间在该充电期间之后，若该回复信号致能，则该过驱动电压等于该第一驱动电压.

44.根据权利要求43所述的源极驱动器，其特征在于其中在过驱动期间之后，该回复信号在一回复期间之中致能。

45.根据权利要求42所述的源极驱动器，其特征在于其中充电信号于一充电期间之内致能，且若该充电信号致能，则该第七开关导通，若该第一驱动电压大于该第二驱动电压，则该第一路径信号在该过驱动期间之中致能，若该第一驱动电压小于该第二驱动电压，则该第二路径信号在该过驱动期间之中致能，且该过驱动期间在该充电期间之后。

46.根据权利要求45所述的源极驱动器，其特征在于其中在过驱动期间之后，该回复信号在一回复期间之中致能，且若该回复信号致能，则该第一开关与该第二开关导通或是维持不导通。

47.根据权利要求36所述的源极驱动器，其特征在于其中当充电信号为逻辑高电位时，则表示该充电信号致能，当该第一路径信号为逻辑高电位时，则表示该第一路径信号致能，当该第二路径信号为逻辑高电位时，则表示该第二路径信号致能，当该回复信号为逻辑高电位时，则表示该回复信号致能。

48.根据权利要求31所述的源极驱动器，其特征在于其中控制单元输出一第一路径信号、一第二路径信号以及一回复信号，用以调整该电压调整电路的输出，该控制单元包括：

49.根据权利要求48所述的源极驱动器，其特征在于其中电压调整电路包括：

一电容，具有一第一端与一第二端；

一第一开关，耦接于一充电电压与该电容的该第一端之间；

一第二开关，耦接于该电容的该第二端与一接地端之间；

50.根据权利要求49所述的源极驱动器，其特征在于若第一驱动电压大于该第二驱动电压，则该第一路径信号在一过驱动期间之中致能，若该第一驱动电压小于该第二驱动电压，则该第二路径信号在该过驱动期间之中致能。

51.根据权利要求50所述的源极驱动器，其特征在于其中在过驱动期间之后，该回复信号在一回复期间之中致能。

52.根据权利要求48所述的源极驱动器，其特征在于其中电压调整电路包括：

一第一电阻，耦接于一第一电流源与该第一驱动电压之间，该第一电流源的另一端耦接于一第一工作电压；

一第二电阻，耦接于该第一驱动电压与一第二电流源之间，该第二电流源的另一端耦接于一第二工作电压；

一第三开关，耦接于该运算放大器的该正输入端与该第一驱动电压之间；

53.根据权利要求48所述的源极驱动器，其特征在于其中当该反相降压信号为逻辑高电位时，则表示该第二路径信号致能，当该升压信号为逻辑高电位时，则表示该第一路径信号致能，当该回复信号为逻辑高电位时，则表示该回复信号致能。

54.根据权利要求52所述的源极驱动器，其特征在于其中第一工作电压大于或等于一系统工作电压。

55.根据权利要求52所述的源极驱动器，其特征在于其中第二工作电压小于或等于一接地电压。

56.根据权利要求31所述的源极驱动器，其特征在于其中若第一驱动电压大于该第二驱动电压，则该升压信号为逻辑高电位，该降压信号为逻辑高电位。

57.根据权利要求31所述的源极驱动器，其特征在于其中若第一驱动电压小于该第二驱动电压，则该升压信号为逻辑低电位，该降压信号为逻辑低电位。

58.根据权利要求31所述的源极驱动器，其特征在于其中若第一驱动电压等于该第二驱动电压，则该升压信号为逻辑低电位，该降压信号为逻辑高电位。

59.根据权利要求30所述的源极驱动器，其特征在于其中驱动单元包括：

一移位栓锁单元，用以栓锁该显示信号，并输出一数位驱动信号；

一准位移位器，耦接至该移位栓锁单元，用以调整该数位驱动信号的电压位准，并输出调整后的该数位驱动信号；

一数位类比转换器，耦接至该准位移位器，并根据该准位移位器所输出的该数位驱动信号，产生该些第一驱动电压。

60.根据权利要求59所述的源极驱动器，其特征在于其中移位栓锁单元包括：

一移位暂存器，输出一移位信号；以及

一栓锁单元，耦接至该移位暂存器，根据该移位信号，栓锁该显示信号，并输出该数位驱动信号。

61.根据权利要求60所述的源极驱动器，其特征在于其中栓锁单元包括：

一第一栓锁器，耦接至该移位暂存器，根据该移位信号，逐步栓锁该显示信号；以及

一第二栓锁器，耦接至该第一栓锁器，根据该第一栓锁器的栓锁结果，输出该数位驱动信号。