JP2004240236A

JP2004240236A - 表示装置

Info

Publication number: JP2004240236A
Application number: JP2003030282A
Authority: JP
Inventors: Yasuyuki Kudo; 泰幸工藤; Toshimitsu Matsudo; 利充松戸; Kazuo Daimon; 一夫大門; Hiromi Aizawa; 弘己相澤
Original assignee: Hitachi Ltd; Hitachi Displays Ltd
Current assignee: Hitachi Ltd; Japan Display Inc
Priority date: 2003-02-07
Filing date: 2003-02-07
Publication date: 2004-08-26
Also published as: CN100336097C; US20040222943A1; US7180474B2; US20070139297A1; KR20040072053A; TW200421249A; TWI238377B; CN1527269A; KR100621506B1

Abstract

【課題】メイン画面２０３及びサブ画面２０４を共通のデータ線駆動部２０３によって別々に駆動し、さらに、消費電力を低減する。
【解決手段】データ線駆動部２０３は、メイン画面２０３及びサブ画面２０４で共通であり、さらに、ＣＰＵ３０５からの表示データに応じた階調電圧をメイン画面２０３へ印加すると共に、メイン画面２０３の垂直帰線期間中に黒データ又は白データに応じた階調電圧をサブ画面２０４へ印加し、走査線駆動部２０２は、メイン画面２０３を走査するサブ画面２０４を走査すると共にメイン画面２０３の垂直帰線期間中にサブ画面２０４を走査する。
【選択図】図３

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の表示パネル（複数の表示領域）を有する表示装置に関する。
【０００２】
【従来の技術】
従来の技術として、特許文献１には、表示パネルの一部の領域に表示を行うパーシャル表示が記載されている。つまり、特許文献１では、ｎ行ｍ列マトリクスの画素を備える液晶表示装置などの駆動に際し、パーシャル表示命令が出された場合に、１フレーム期間中に、ｎ行ｍ列マトリクスの内、設定可能なｓ行ｍ列パーシャル表示領域には各行を順次選択して所定のパーシャル表示データを書き込む。パーシャル表示領域以外の背景領域にはオフ表示（白表示）データ等の所定背景データを書き込む。背景領域には、１フレーム期間中、ｋ行ｍ列のみ選択して背景表示データを書き込む。選択されるｋ行はフレーム毎にシフト処理し、背景領域の全領域は（ｎ−ｓ）／ｋフレームで１回選択する。背景表示データの書き込みは、所定期間毎に基準電圧に対する極性を反転させて行い、背景領域の画素を確実にオフ表示データで反転駆動する。
【０００３】
また、特許文献２には、別々のデータ線駆動回路で２つの画素アレイを別々に駆動する表示装置が開示されている。つまり、特許文献２では、１画像を表示する周期中の一期間において、液晶パネル上に画像を表示するために、第１及び第２の画素アレイごとに、ゲート線を選択するようにゲート線駆動手段２を制御し、画像を表示する画像信号を第１及び第２のデータ線グループに供給するように第１及び第２のデータ線駆動手段４ａ、４ｂを制御し、かつ一期間と同一の周期中の一期間とは異なる別の期間において、第１及び第２の画素アレイごとに、ゲート線を再度選択するようにゲート線駆動手段２を制御し、所定の電位を有し、画像信号とは異なる非画像信号を第１及び第２のデータ線グループに供給するように第１及び第２のデータ線駆動手段４ａ、４ｂを制御する制御手段とを有する。
【０００４】
また、特許文献３には、１つのドライバで２つ液晶パネルを表示することが開示されている。つまり、特許文献３では、各画素ごとにスイッチング素子および記憶素子を有するＸＹマトリクス型の第１および第２の液晶パネルと、第１および第２の液晶パネルに所定周期毎に極性が反転する映像信号を、該第１の液晶パネルと第２の液晶パネルに同時に供給される映像信号の極性が互いに反対の極性となるように供給する液晶駆動装置を有する。
【０００５】
【特許文献１】特開２００１−３５６７４６号公報
【特許文献２】特開平１１−１０９９２１号公報
【特許文献３】特開平７−１７５４４８号公報
【０００６】
【発明が解決しようとする課題】
特許文献１に記載の技術では、２つの表示パネルを駆動することまでは考慮されていない。
【０００７】
特許文献２に記載の技術では、１つのデータ線駆動回路で２つの画素アレイを駆動することまでは考慮されていない。
【０００８】
特許文献３に記載の技術では、２つの液晶パネルに別々の映像信号を供給することまでは考慮されていない。
【０００９】
本発明の目的は、複数の表示パネルを共通回路によって別々に駆動でき、さらに、消費電力を低減できる表示装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明では、データ線駆動回路については、メイン画面及びサブ画面の両表示データに応じた階調電圧を印加できるような構成とし、走査線駆動回路では、メイン画面及びサブ画面の両駆動ラインを駆動できるような構成とする事で、あたかも１つの画面を駆動する様に１個のデータ線駆動回路及び走査線駆動回路で２画面を駆動可能な構成とした。
【００１１】
更に、２画面のうちどちらか片方を非表示とする場合、表示させる画面（メイン画面）のみの表示同期信号を受け、その表示同期信号の垂直帰線期間中に非表示画面（サブ画面）を走査させる。
【００１２】
【発明の実施の形態】
本発明第１の実施形態の表示装置の構成について、図１から図１７を用いて説明する。
【００１３】
図１は、２画面を使用する折り畳み式携帯電話機の概要図である。図１（ａ）に示すように、電話番号、文字入力または、携帯電話機の各種設定等を行うためのメイン画面（内側大画面）、または図１（ｂ）に示すように折り畳んだ状態でも情報が表示されるサブ画面（外側小画面）といった２画面を使用する。ここで、これら２画面を使用した携帯電話機の消費電力を極力低減させるため、メイン画面を使用している場合はサブ画面を非表示とし、待受け状態（折り畳んでいる状態）ではサブ画面に表示を行い、メイン画面は非表示となるように表示状態を制御する。さらに、メイン画面を駆動するデータ線駆動回路とサブ画面を駆動するデータ線駆動回路は共通（共通のＬＳＩ）である。一方、メイン画面を走査する走査線駆動回路と、サブ画面を走査する走査線駆動回路は別項（別個のＬＳＩ）である。
【００１４】
図２を用いて、本実施形態の動作概要を説明する。図２において、２０１はデータ線駆動回路、２０２は走査線駆動回路、２０３はメイン画面、２０４はサブ画面である。画面は共にＴＦＴ液晶を使うものとする。ここで、メイン画面２０３とサブ画面２０４のデータ線は共通であり、走査線駆動回路２０２はメイン画面２０３及びサブ画面２０４の両駆動ラインを駆動できる構成となっている。従って、前記１組の駆動回路で２画面を駆動する事が可能である。
【００１５】
次に図２おいて、メイン画面２０３が表示状態、サブ画面２０４が非表示状態であると仮定した場合、メイン画面２０３に画像表示させるために必要な表示同期信号及び表示データ２０５が、外部から転送される。表示同期信号及び表示データ２０５の内訳は、垂直同期信号（以下、Ｖｓｙｎｃと呼ぶ）、水平同期信号（以下、Ｈｓｙｎｃと呼ぶ）、データイネーブル信号（以下、ＤＥと呼ぶ）、ドットクロック（以下、ＣＬＫと呼ぶ）であり、２０６〜２０８に示す信号波形である。（尚ここでは、上記ＣＬＫの信号波形については図示していない）。Ｖｓｙｎｃ２０６は１フレーム期間（１画面を表示するための期間）を表す垂直同期信号であり、本実施例ではその周波数を６０Ｈｚとする。Ｈｓｙｎｃ２０７は一走査期間を表す水平同期信号である。ＤＥ２０８はデータイネーブル信号であり、この信号が“ハイ”の時、表示データは有効となる。ここで、このＤＥ２０８信号は１フレームに１回、数ライン期間“ロー”となるが、この期間を垂直帰線期間と呼ぶ。一方、表示データ２０９は、上記垂直帰線期間時には非表示であるサブ画面用のデータが転送され、それ以外の時はメイン画面用の表示データが転送されるものとする。ここで、メイン画面用の表示データは、例えば一画素当たり１６ｂｉｔ（赤：５ｂｉｔ、緑：６ｂｉｔ、青：５ｂｉｔ）の色情報を有するものとし、非表示画面のデータについては、例えば画面の消費電力が最小となるような固定データとする。本実施の形態においては黒データ（赤、緑、青、全て０）が転送されるものとする。
【００１６】
次に、各画面の駆動タイミングについて、以下説明する。２１０はメイン画面の１ライン目を駆動するための走査パルスであり、２１１は２ライン目、２１２は３ライン目をそれぞれ駆動するための走査パルスである。この様に、メイン画面は表示状態であるため、一走査期間毎に順次走査パルスを印加する。一方、サブ画面は非表示状態であるため、一走査期間毎に順次走査パルスを印加する必要が無い。しかし、液晶等の表示装置を用いた場合、液晶の特性として、直流成分を印加し続けると液晶を劣化させてしまうため非表示状態でも走査パルスを印加し、交流駆動を行う必要がある。そこで、同図２に示すように非表示であるサブ画面は、メイン画面の垂直帰線期間に走査パルスを生成し、メイン画面の垂直帰線期間毎にライン順次駆動させれば良い。ここで、２１３はサブ画面２０２の１ライン目の走査パルスであり、２１４は２ライン目の走査パルスを示しており、各走査パルスともメイン画面の垂直帰線期間で生成される。
【００１７】
このことから、メイン画面における走査パルスの動作周波数はフレーム周波数＝６０Ｈｚと同等となる。一方、サブ画面は、メイン画面の垂直帰線期間で１ラインを走査させるので、走査パルスの動作周波数は１／６０Ｈｚとなり、非表示画面を低周波数で駆動させ、低消費電力が実現できる。尚、メイン画面の垂直帰線期間では、メイン画面も非表示状態である。
【００１８】
次に、前述した本発明による低消費電力駆動を行うための詳細手段について以下に示す。
【００１９】
図３は本発明の表示装置を携帯電話機に適応した場合の構成図である。図３において、３０１はホスト局であり、３０２は携帯電話機を示している。携帯電話機３０２の主な構成要素はアンテナ３０３、送受信部３０４、ＣＰＵ３０５、主メモリ３０６、入力部３０７、表示部３０８である。また、表示部３０８の主な構成は、データ線駆動回路２０１、走査線駆動回路２０２、メイン画面２０３、サブ画面２０４である。さらに、データ線駆動回路２０１は、システムインタフェース３１１、揮発性の制御レジスタ３１２、タイミング調整部３１３、メモリ制御部３１４、メモリ３１５、階調電圧生成部３１６、階調電圧セレクタ３１７、走査駆動回路インタフェース３１８から構成される。但し、３画面以上であってもよい。
【００２０】
まず、携帯電話機３０２内のＣＰＵ３０５は、携帯電話機の各種動作制御を行うＬＳＩであり、画面制御に関しては、先のホスト３０１からの受信情報、又は主メモリ３０６内に予め格納されている画像データを画面に表示できるように、表示同期信号及び表示データ２０５を出力する。ここで、表示同期信号及び表示データ２０５は、メイン画面用とサブ画面用の２種類が用意されており、例えば、携帯電話機を開いた状態ではメイン画面用、折り畳んだ状態ではサブ画面２０４用が出力される。この動作は、例えば折り畳んだ状態でＯＮとなるスイッチを設け、この信号の状態をＣＰＵ３０５が判定し、この結果に応じて出力を選択することで実現可能である。またＣＰＵ３０５は、上記の表示同期信号及び表示データ２０５の他に、データ線駆動回路２０１と走査線駆動回路２０２の内部動作を制御するための表示動作制御信号３１０を出力する。システムインタフェースにおける信号タイミング等の詳細については上記刊行物に記載があるので省略するが、動作の概要は、ＣＰＵからインストラクション（動作制御信号３０１のデータ）を発行し、このデータをドライバ内部の制御レジスタに格納することで、ドライバ内部の動作を決定することにある。
【００２１】
ここで、本発明の特徴である２画面の駆動方法を実現するため、上記刊行物記載のインストラクション以外に、メイン画面のライン数（以下ＭＬと呼ぶ）、サブ画面のライン数（以下ＳＬと呼ぶ）、垂直帰線期間のライン数（以下ＢＬと呼ぶ）、及びどちらの画面を表示状態にするかの情報（以下ＤＳと呼ぶ）の、４種類のインストラクションを本実施の形態では追加することにした。図４は、上記インストラクションが、制御レジスタ３１２のどのアドレスに格納されるかを示した例である。なお、図４において、ＭＬ＝１７６［１０進数］、ＳＬ＝９６［１０進数］、ＢＬ＝４［１０進数］、ＤＳ＝０［２進数］となっているが、これは後の説明を判り易くするための一例である。次に、上記のインストラクションを制御レジスタ３１２に発行するシーケンスは、図５に示すように、まず、表示を行う前の初期設定時には、４種類全てのインストラクション発行を実施する。その後、どちらの画面を表示状態にさせるか、並びにこれに合わせた表示同期信号及び表示データ２０５の転送については随時変更していく。この変更は、先に述べた様に、例えば折り畳んだ状態でＯＮとなるスイッチを設け、この信号の状態をＣＰＵ３０５が判定し、制御することで実現可能である。初期設定は、データ線駆動回路２０１への電源投入ごとに行われる。
【００２２】
次に、上記インストラクションが制御レジスタ３１２に格納された後の、データ線駆動回路２０１、及び走査線駆動回路２０２の動作について説明する。
【００２３】
まず、図４で示した設定値が格納されている場合について考えと、ＤＳ信号が“０”であることから、メイン画面表示動作（サブ画面非表示動作）のモードとなる。この場合、メモリ制御部３１４へは、メイン画面用の表示同期信号２０５が入力され、メモリ３１５の所定のアドレスに表示データがライトされる。ここで、アドレッシングの方法は、画面の表示位置と一致させるため、Ｖｓｙｎｃに基いて先頭アドレスにリセットされ、ＤＥが“ハイ”期間のドットクロックに同期して、横方向にデータを順次ライトし、Ｈｓｙｎｃに基いて改行する動作を繰り返す。そして、ＤＥが“ロー”期間で転送される非表示画面用の“黒データ”は、表示動作用の表示データをライトする最終行の、次の行以降にライトされる。
【００２４】
次に、タイミング調整部３１３は、表示同期信号２０５を受け、メモリ３１５のリード制御信号、及び走査線駆動回路の動作タイミング信号３２０を生成する。これらのタイミングチャートを図６に示す。図６において、ＲＳＴはアドレスを先頭にするためのリセット信号、ＣＬ１はリード同期信号である。これらのクロックに基づき、メモリ３１５からは、リードデータＲＤＡＴＡが１ライン分ずつ順次一斉に出力される。次に、動作タイミング信号３２０の内訳は、先頭ラインを指示するＦＬＭと、走査パルスの出力タイミングを指示するＣＬ３である。なお、以上述べた信号群は、入力の表示同期信号２０５から論理回路で容易に生成可能であるため、詳細な回路構成については省略する。
【００２５】
階調電圧生成回路３１６は、表示データに応じたレベル数の階調電圧を生成するブロックである。例えば本実施例におけるレベル数は、先に述べた様に緑のデータが６ｂｉｔあるため、６４レベルとなる。
【００２６】
階調電圧セレクタ３１７は、階調電圧生成回路３１６で生成された各階調電圧レベルの中から、メモリ３１５からリードされるＲＤＡＴＡに従って１レベル選択し、階調電圧として出力する。以上述べた動作により、出力される階調電圧はＣＬ１に同期して一斉に出力される。そして、表示部の階調電圧を全て出力し終えた後は、黒データに応じた階調電圧が出力される。そして再び先頭ラインに戻ってこの動作を繰り返す。
【００２７】
転送インタフェース３１８は、制御レジスタ３１２に格納されたデータの一部を走査線駆動回路２０２へ転送するブロックであり、この構成と動作は、例えば先に述べた２５６色カラー表示対応ＲＡＭ内蔵３８４チャンネルセグメントドライバＨＤ６６７６３」暫定仕様書Ｒｅｖ０．６記載の“コモンドライバインタフェース”に準拠しているものとする。コモンドライバインタフェースにおける信号タイミング等の詳細については該刊行物に記載があるので省略する。
【００２８】
次に、走査線駆動回路２０２の構成と動作を、図７を用いて説明する。走査線駆動回路２０２は、制御インタフェース７０１、制御レジスタ７０２、走査パルス生成回路７０３、レベルシフタ７０４から構成される。
【００２９】
制御インタフェース７０１は、転送インタフェース３１８から転送されるインストラクションデータを受け、制御レジスタ７０２に格納する動作を行う。ここで、インストラクションデータは、本発明の特徴である、ＭＬ、ＳＬ、ＢＬ、ＤＳの４種類のインストラクションを含む。
【００３０】
走査パルス生成回路７０３は、制御レジスタ７０２に格納された上記４種類のインストラクションデータと、タイミング調整部から転送される動作タイミング信号３２０に基づき、どの出力端子にどのタイミングで走査パルスを出力させるかを決定するブロックである。例えば、先に述べた様に、ＭＬ＝１７６［１０進数］、ＳＬ＝９６［１０進数］、ＢＬ＝４［１０進数］、ＤＳ＝０［２進数］の場合、図８に示すように、Ｄ１からＤ１７６までがメイン画面用となり、１走査期間毎にパルスが順次発生する。そして、Ｄ１７７からＤ２７２（＝１７６＋９６）までがサブ画面用となり、垂直帰線期間毎にパルスが順次発生する。一般的には、ＭＬ＝ｍ、ＳＬ＝ｓ場合、Ｄ１からＤｍまでがメイン画面用、Ｄｍ＋１からＤｍ＋ｓまでがサブ画面用となる。そして、ＤＳ＝０ならば、メイン画面用に１走査期間毎、サブ画面に垂直帰線期間毎のパルスが順次発生する。ＤＳ＝１ならば、反対にメイン画面用に垂直走査期間毎、サブ画面に１走査期間毎のパルスが順次発生する。
【００３１】
レベルシフタ７０４は、走査パルス生成回路７０３が出力するＤ信号群をレベルシフトし、各画面の走査線に出力する。レベルシフトの目安は、Ｄ信号の“ハイ”でＴＦＴがオンする電圧レベル、“ロー”でＴＦＴがオフするレベルとする。
【００３２】
以上述べたように、データ線駆動回路２０１では、例えば、表示状態であるメイン画面２０３に表示データに応じた階調電圧を印加し、非表示状態であるサブ画面２０４には黒データに対応した階調電圧を印加する。一方、走査線駆動回路２０２は、メイン画面２０３を１走査期間毎に駆動できるような走査パルスを生成し、またサブ画面２０４については垂直帰線期間毎に駆動できるような走査パルスを生成し、各画面にそれら走査パルスを順次印加する。これにより、非表示画面については低周波数で駆動できる。
【００３３】
従って本実施形態では、メインとサブの２画面の駆動を、部品点数、部品面積、及びコスト等を増大させずに、低消費電力で実現できる。
【００３４】
なお、本発明第１の実施の形態では、画面にＴＦＴ液晶を用いたが、これに限られる訳ではなく、例えば有機ＥＬ等の他類の画面にも適応可能である。
【００３５】
また、本発明第１の実施の形態においては、非表示画面を垂直帰線期間毎に１ラインずつ低周波数駆動したが、これに限られる訳でなく、複数ラインを同時に駆動してもよい。
【００３６】
また、本発明第１の実施の形態においては、非表示画面の表示を黒データとしたが、これに限られる訳ではない。例えば、ノーマリホワイトモードの液晶を使用するのであれば、白データを適用した方が一般に消費電力は低くなる。
【００３７】
また、本発明第１の実施の形態は、いわゆるパーシャル表示モードにも容易に適用可能である。
【００３８】
また、本発明第１の実施の形態における、表示同期信号及び表示データ２０５は、ラスタスキャン形式で連続して転送されるため、データ線駆動回路２０２の構成要素であるメモリ３１５は、必ずしも１画面分持つ必要はない。例えば、１ライン分のバッファでも対応可能である。
【００３９】
さらに、本発明第１の実施の形態における、表示同期信号及び表示データ２０５は、図９に示すようにグラフィックコントローラ９０１が生成し、転送させる構成でも良い。
【００４０】
次に、本発明の第２の実施形態による表示装置について、図１０〜図１２を用いて説明する。先に述べた本発明第１の実施の形態は、２画面のうち非表示状態にある画面の駆動周波数を極端に低くすることで低消費電力化を図った。本発明第２の実施の形態は、これに加え、階調電圧生成部で消費される電力を減らす方法について示したものである。また、２画面のどちらか一方だけではなく、２画面を同時に表示する場合も考慮した。
【００４１】
以下、本発明第２の実施形態の特徴を、図１０のタイミングチャートを用いて説明する。図１０において、ＦＬＭは先頭ラインを指示する信号、ＣＬ３は走査パルスの出力タイミングを指示する信号であり、これらは本発明第１の実施の形態と同じである。電源信号は、階調電圧生成部を制御する信号であり、“ハイ”で階調電圧生成部が動作し、“ロー”で非動作となる。階調電圧はデータ線駆動部が出力する、表示データに応じた電圧レベルである。次に、Ｍ１はメイン画面の１ライン目を駆動するための走査パルスであり、Ｍ２は２ライン目、Ｍ３は２ライン目をそれぞれ駆動するための走査パルスである。一方、Ｓ１はサブ画面の１ライン目を駆動する走査パルスであり、Ｓ２は２ライン目を駆動するための走査パルスである。
【００４２】
まず、２画面同時表示モードの場合、電源信号は常に“ハイ”であり、階調電圧はメイン画面用に引続き、サブ画面用が出力される。これに連動し、走査パルスもメイン画面用に引続きサブ画面用が、１走査期間毎に順次出力される。つまり、２画面同時表示モードでは、メイン画面とサブ画面があたかも連続した１画面の如く駆動される。次に、メイン画面表示モードの場合、電源信号は基本的にサブ画面用の表示期間は “ロー”となり、複数フレーム期間に一回（図１０の斜線部）の割合でサブ画面用の表示期間が“ハイ”となる。この際、階調電圧は消費電量が最小となる表示データ（例えば黒データ）に応じた電圧レベルを出力するものとする。これに連動し、走査パルスもメイン画面用は毎フレーム期間出力されるが、サブ画面に関しては複数フレームに一回の割合で走査パルスが出力される。なお、サブ画面表示モードにおいては、上記した関係が反対となる。
【００４３】
以上説明した様に、本実施形態の表示装置では、表示画面を駆動している期間のみ階調電圧生成部が電力を消費することになる。したがって、階調電圧生成部の消費電力を低減する効果が期待できる。
【００４４】
図１１を用いて、本発明第２の実施形態の表示装置を、携帯電話機に適応した場合の構成図である。図１１において、１１０１はデータ線駆動部、１１０２は走査線駆動部、１１１０はタイミング生成部、１１１１はメモリ制御部、１１１２はメモリ、１１１３は電源制御部、１１１４はデータ変換部、１１１５は階調電圧生成部、１１２０は表示制御信号及び表示データである。その他のブロックは本発明第１の実施の形態と同じであるため、同じ番号とした。
【００４５】
まず、データ線駆動部１１０１の主な変更点は、ＣＰＵから表示同期信号を与えられるのではなく、ＦＬＭやＣＬ３を自ら内部生成している点である。この理由は、表示同期信号を外部から与えると、垂直帰線期間がサブ画面のライン数分必要になる等の制限が入り、制御が複雑化するためである。なお、表示データについては、本発明第１の実施形態で述べた“システムインタフェース”を用いてＣＰＵから転送され、メモリ１１１２へ格納することにした。また、メモリ１１１２はメイン画面とサブ画面の両方を格納できる容量を設け、外部から表示データを転送しなくても、２画面同時表示と１画面表示の両方に対応できる様にした。
【００４６】
まず、タイミング生成部１１１０は、先に述べたＦＬＭ及びＣＬ３、メモリリード制御信号であるＲＳＴ及びＣＬ１を内部生成するためのブロックである。これらの信号の内容については、本発明第１の実施の形態と同様である。また、信号の内部生成にあたっては、発振器を内蔵させ、この出力を分周して生成する方法が最も容易である。
【００４７】
メモリ制御部１１１１は、システムインタフェース３１１から与えられる表示データを所定のアドレスにライトする動作を行う、これらの動作については、先の「２５６色カラー表示対応ＲＡＭ内蔵３８４チャンネルセグメントドライバＨＤ６６７６３」暫定仕様書Ｒｅｖ０．６に記載されているため、詳細は省略する。一方、リードに関しては、タイミング生成部１１０で生成されるＲＳＴ及びＣＬ１に基づき、メイン画面用からサブ画面の順に、１ライン分ずつ順次リードデータＲＤＡＴＡが、メモリ１１１２から出力される。そして、後述する電源制御部１１１３で生成される電源信号が“ロー”の場合、リードデータはデータ変換部１１１４にて“黒データ”に変換され、階調電圧セレクタへ転送される。
【００４８】
電源制御部１１１３は、メイン画面とサブ画面の各種表示モードにおいて、図１０で示したタイミングの電源信号を生成して出力する。この動作は、メイン画面とサブ画面のライン数に関する情報、表示・非表示動作の情報、何フレームに１回の割合で非表示部を駆動するかの情報を、ＣＰＵからインストラクションとして制御レジスタ３１２に与え、これらの値、及びＲＳＴとＣＬ１用いた論理回路により実現可能である。
【００４９】
階調電圧生成部１１１５は、本発明第１の実施形態と同様、表示データに応じたレベル数の階調電圧を生成するブロックであり、例えば図１２に示ように、ストリング抵抗とオペアンプ、及びスイッチから構成されるものとする。動作としては、まず、電源信号が“ハイ”の場合は、スイッチがオンとなり、各オペアンプに電源が供給され、複数の階調電圧が生成される。そして、電源信号が“ロー”場合は、スイッチがオフとなり、各オペアンプの電源供給、ならびにストリング抵抗に流れる直流電流がストップする。したがって、階調電圧生成部１１１５の電力消費は０となる。但し、電源信号が“ハイ”の場合に、すべてのオペアンプに電源を供給せずに、黒データに応じた階調電圧（最低電圧）を生成するためのオペアンプ及びストリング抵抗のみに電源を供給し、他の階調電圧を生成するためのオペアンプ及びストリング抵抗への電源の供給をストップしてもよい。
【００５０】
その他のブロックの構成と動作は、本発明第１の実施形態と同じであるため、説明は省略する。
【００５１】
以上述べた本発明第２の実施形態の表示装置は、２画面のうち非表示状態にある画面の駆動周波数を極端に低くすることで低消費電力化を図れる効果に加え、階調電圧生成部で消費される電力を減らすことが可能である。
【００５２】
なお、本発明第２の実施の形態においては、非表示画面の表示を“黒表示”としたが、これに限られる訳ではない。例えば、ノーマリホワイトモードの液晶を使用するのであれば、白データを適用した方が一般に消費電力は低くなる。
【００５３】
また、本発明第２の実施の形態は、いわゆるパーシャル表示モードにも容易に適用可能である。
【００５４】
なお、本発明第２の実施の形態においては、非表示画面の表示を“黒表示”としたが、これに限られる訳ではなく、任意の画像を表示させてもよい。これは、メモリ１１１２の非表示画面用領域に予め所望の画像データを格納し、ここからリードされるＲＤＡＴＡをデータ変換部１１１４で“黒データ”に変換せず、そのまま階調電圧セレクタへ転送させることで容易に実現可能である。この際、非表示画面用の画像データは、低周波数駆動でもフリッカが発生しにくいとされる、ＲＧＢ８色表示（中間階調を用いない）が望ましい。さらに、ＲＧＢ８色表示の実現には、図１２におけるＶ０とＶ６３を出力するオペアンプのみを動作させればよい。従って、電源信号が“ロー”の場合には、Ｖ０とＶ６３用以外のオペアンプとストリング抵抗の定常電流をカットする手段を設ければ、“黒表示”に近い電力削減効果が得られる。
【００５５】
また、本発明第２の実施の形態では、画面にＴＦＴ液晶を用いたが、これに限られる訳ではなく、例えば有機ＥＬ等の他類の画面にも適用可能である。
【００５６】
また、本発明第２の実施の形態においては、表示同期信号を装置内部で生成したが、これに限られる訳ではなく、同様の信号を装置外部で生成して転送することでも実現可能である。
【００５７】
さらに、本発明第１及び第２の表示装置における機能を兼ね備えることも、勿論可能である。
【００５８】
本発明によれば、分離された２画面を、共通のデータ線を用いて駆動する表示装置において、どちらか一方の画面を表示状態とする際、他方の非表示画面の走査周期を極端に低くすることが可能であり、低消費電力化が図れる。また、非表示画面駆動用の走査パルスを、外部装置から転送される表示画面用の表示信号から生成するため、外部装置に特別な制御が不必要であり、使い勝手が良い。
【００５９】
さらに、本発明よれば、表示画面を駆動している時間のみ、駆動回路部を動作状態にすることが可能であるため、駆動回路部内の低消費電力化も図れる。
【００６０】
本発明によれば、非表示状態の表示パネルも、黒データ又は白データに応じた階調電圧を印加するため、表示素子の劣化を防止できる。
【００６１】
【発明の効果】
本発明によれば、複数の表示パネルのうち非表示状態の表示パネルの走査周期が低くなるため、消費電力を低減できるという効果を奏する。
【００６２】
本発明によれば、表示パネルを走査していない場合に階調電圧生成回路の一部又は全部を停止するため、消費電力を低減できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の２画面を使用する折り畳み式携帯電話機の概要図である。
【図２】本発明の駆動タイミングを示すタイミングチャートである。
【図３】本発明第１の実施形態の構成を示すブロック図である。
【図４】本発明第１の実施形態に係わる制御レジスタ３１２の内容を示す図である。
【図５】本発明第１の実施形態に係わるインストラクションの発行シーケンスである。
【図６】本発明第１の実施形態に係わるタイミング調整部３１３の動作を示すタイミングチャートである。
【図７】本発明第１の実施携帯に係わる走査線駆動部２０２の構成を示すブロック図である。
【図８】本発明第１の実施形態に係わる走査パルス生成回路７０３の動作を示すタイミングチャートである。
【図９】本発明第１の実施形態の別構成を示すブロック図である。
【図１０】本発明第２の実施形態の動作を示すタイミングチャートである。
【図１１】本発明第２の実施形態の構成を示すブロック図である。
【図１２】本発明第２の実施携帯に係わる階調電圧生成部１１１５の構成を示す図である。
【符号の説明】
２０１…データ線駆動回路、２０２…走査線駆動回路、２０３…メイン画面、２０４…サブ画面、２０５…表示同期信号及び表示データ、２０６…Ｖｓｙｎｃ（垂直同期信号）、２０７…Ｈｓｙｎｃ（水平同期信号）、２０８…ＤＥ（データイネーブル信号）、２０９…表示データ、２１０…メイン画面の１ライン目を駆動する走査パルス、２１１…メイン画面の２ライン目を駆動する走査パルス、２１２…メイン画面の３ライン目駆を駆動する走査パルス、２１３…サブ画面の１ライン目を駆動する走査パルス、２１４…サブ画面の２ライン目を駆動する走査パルス。

Claims

複数の表示パネルを有する表示装置において、
外部プロセッサからの表示データに応じた階調電圧を前記表示パネルの表示素子へ印加するデータ線駆動回路と、
前記階調電圧を印加すべき前記表示素子を前記表示パネルのラインごとに選択する走査線駆動回路とを備え、
前記データ線駆動回路は、前記複数の表示パネルで共通であり、
前記データ線駆動回路は、前記外部プロセッサからの表示データに応じた階調電圧を前記複数の表示パネルのうちの一部の表示パネルの表示素子へ印加し、前記一部の表示パネルの垂直帰線期間中に黒データ又は白データに応じた階調電圧を前記複数の表示パネルのうちの他の表示パネルの表示素子へ印加する表示装置。
請求項１の表示装置において、
前記データ線駆動回路は、
複数の階調電圧を生成する階調電圧生成回路と、
前記外部プロセッサからの表示データに応じた階調電圧を前記複数の階調電圧の中から選択し、選択された前記階調電圧を前記表示パネルの表示素子へ印加する階調電圧セレクタと、
前記一部の表示パネルの垂直帰線期間中に、前記外部プロセッサからの表示データを前記黒データ又は白データへ変換し、前記黒データ又は白データを前記階調電圧セレクタへ出力するデータ変換回路を備える表示装置。
請求項１に記載の表示装置において、
前記走査線駆動回路は、前記一部の表示パネルの表示素子を選択するための走査パルスよりも低周波の走査パルスによって、前記他の表示パネルの表示素子を選択する表示装置。
請求項１に記載の表示装置において、
前記走査線駆動回路は、前記一部の表示パネルの１走査期間ごとに前記一部の表示パネルの表示素子を選択し、前記一部の表示パネルの垂直帰線期間ごとに前記他の表示パネルの表示素子を選択する表示装置。
請求項１に記載の表示装置において、
前記データ線駆動回路は、
複数の階調電圧を生成する階調電圧生成回路と、
前記外部プロセッサからの表示データに応じた階調電圧を前記複数の階調電圧の中から選択し、選択された前記階調電圧を前記表示パネルの表示素子へ印加する階調電圧セレクタとを備え、
前記階調電圧生成回路は、前記一部の表示パネルの垂直帰線期間中に、前記複数の階調電圧のうち前記黒データ又は白データに応じた階調電圧以外の階調電圧を生成するための内部回路を停止する表示装置。
請求項１に記載の表示装置において、
前記階調電圧生成回路は、前記走査線駆動回路が複数の表示パネルの表示素子を選択していない期間中に、停止する表示装置。
複数の表示パネルを有する表示装置において、
外部プロセッサからの表示データに応じた階調電圧を前記表示パネルの表示素子へ印加するデータ線駆動回路と、
前記階調電圧を印加すべき前記表示素子を前記表示パネルのラインごとに選択する走査線駆動回路とを備え、
前記データ線駆動回路は、前記外部プロセッサからの表示データに応じた階調電圧を前記複数の表示パネルのうちの一部の表示パネルの表示素子へ印加し、前記一部の表示パネルの垂直帰線期間中に前記外部プロセッサからの表示データとは異なる所定の表示データに応じた階調電圧を前記複数の表示パネルのうちの他の表示パネルの表示素子へ印加する表示装置。
請求項７に記載の表示装置において、
前記データ線駆動回路は、前記複数の表示パネルで共通である表示装置。
請求項８に記載の表示装置において、
前記データ線駆動回路は、
複数の階調電圧を生成する階調電圧生成回路と、
前記外部プロセッサからの表示データに応じた階調電圧を前記複数の階調電圧の中から選択し、選択された前記階調電圧を前記表示パネルの表示素子へ印加する階調電圧セレクタと、
前記外部プロセッサからの所定の表示データとは異なる所定の表示データを記憶するメモリを備え、
前記階調電圧セレクタは、前記一部の表示パネルの垂直帰線期間中に、前記メモリ内の前記所定の表示データに応じた階調電圧を前記複数の階調電圧の中から選択する表示装置。
複数の表示パネルを有する表示装置において、
複数の階調電圧を生成する階調電圧生成回路と、
外部プロセッサからの表示データに応じた階調電圧を前記複数の階調電圧の中から選択し、選択された前記階調電圧を前記表示パネルの表示素子へ印加する階調電圧セレクタと、
前記階調電圧を印加すべき前記表示素子を前記表示パネルのラインごとに選択する走査線駆動回路とを備え、
前記階調電圧セレクタは、前記外部プロセッサからの表示データに応じた階調電圧を前記複数の表示パネルのうちの一部の表示パネルの表示素子へ印加し、前記複数の階調電圧のうち相対的に低い階調電圧を前記複数の表示パネルのうちの他の表示パネルの表示素子へ印加し、
前記走査線駆動回路は、前記一部の表示パネルの垂直帰線期間中に、前記他の表示パネルの表示素子を選択する表示装置。
複数の表示領域に分割された表示パネルを有する表示装置において、
外部プロセッサからの表示データに応じた階調電圧を前記表示パネルの表示素子へ印加するデータ線駆動回路と、
前記階調電圧を印加すべき前記表示素子を前記表示パネルのラインごとに選択する走査線駆動回路とを備え、
前記データ線駆動回路は、前記複数の表示パネルで共通であり、
前記データ線駆動回路は、前記外部プロセッサからの表示データに応じた階調電圧を前記複数の表示領域のうちの一部の表示領域の表示素子へ印加し、黒データ又は白データに応じた階調電圧を前記複数の表示領域のうちの他の表示領域の表示素子へ印加し、
前記走査線駆動回路は、前記一部の表示領域の垂直帰線期間中に、前記他の表示パネルの表示素子を選択する表示装置。