JP2002079704A - 自己走査型発光素子アレイの駆動方法および駆動回路 - Google Patents
自己走査型発光素子アレイの駆動方法および駆動回路Info
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- JP2002079704A JP2002079704A JP2000267949A JP2000267949A JP2002079704A JP 2002079704 A JP2002079704 A JP 2002079704A JP 2000267949 A JP2000267949 A JP 2000267949A JP 2000267949 A JP2000267949 A JP 2000267949A JP 2002079704 A JP2002079704 A JP 2002079704A
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Abstract
(57)【要約】
【課題】 ３．３Ｖ電源系でダイオード結合自己走査型
発光素子アレイを駆動する方法であって、重なり時間ｔ
ａを小さくできる低消費電力駆動方法を提供する。 【解決手段】 ２ｎ番目のスイッチ素子がオンしてお
り、（２ｎ＋１）番目のスイッチ素子を点灯させると
き、重なり時間ｔａを十分大きくした場合のφ１ライン
電圧の時間変化を図に示す。φ１ラインを予め２Ｖまで
充電してある場合、サイリスタは約２５ｎｓでオンして
いるが、予め充電していない場合は約５５ｎｓかかって
オンしている。重なり時間ｔａは、このオンするまでの
時間以上重なっていればよいため、予備充電することに
より、重なり時間ｔａを小さくすることができる。
発光素子アレイを駆動する方法であって、重なり時間ｔ
ａを小さくできる低消費電力駆動方法を提供する。 【解決手段】 ２ｎ番目のスイッチ素子がオンしてお
り、（２ｎ＋１）番目のスイッチ素子を点灯させると
き、重なり時間ｔａを十分大きくした場合のφ１ライン
電圧の時間変化を図に示す。φ１ラインを予め２Ｖまで
充電してある場合、サイリスタは約２５ｎｓでオンして
いるが、予め充電していない場合は約５５ｎｓかかって
オンしている。重なり時間ｔａは、このオンするまでの
時間以上重なっていればよいため、予備充電することに
より、重なり時間ｔａを小さくすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、自己走査型発光素
子アレイの低消費電力駆動方法、特に、３．３Ｖ電源系
でダイオード結合自己走査型発光素子アレイを駆動する
方法および駆動回路に関する。
子アレイの低消費電力駆動方法、特に、３．３Ｖ電源系
でダイオード結合自己走査型発光素子アレイを駆動する
方法および駆動回路に関する。
【０００２】
【従来の技術】多数個の発光素子を同一基板上に集積し
た発光素子アレイは、その駆動用ＩＣと組み合わせて光
プリンタヘッド等の書き込み用光源として利用されてい
る。本発明者らは、発光素子アレイの構成要素としてｐ
ｎｐｎ構造を持つ３端子発光サイリスタに注目し、発光
点の自己走査が実現できることを既に特許出願（特開平
１−２３８９６２号公報、特開平２−１４５８４号公
報、特開平２−９２６５０号公報、特開平２−９２６５
１号公報）し、光プリンタ用光源として実装上簡便とな
ること、発光素子ピッチを細かくできること、コンパク
トな自己走査型発光素子アレイを作製できること等を示
した。
た発光素子アレイは、その駆動用ＩＣと組み合わせて光
プリンタヘッド等の書き込み用光源として利用されてい
る。本発明者らは、発光素子アレイの構成要素としてｐ
ｎｐｎ構造を持つ３端子発光サイリスタに注目し、発光
点の自己走査が実現できることを既に特許出願（特開平
１−２３８９６２号公報、特開平２−１４５８４号公
報、特開平２−９２６５０号公報、特開平２−９２６５
１号公報）し、光プリンタ用光源として実装上簡便とな
ること、発光素子ピッチを細かくできること、コンパク
トな自己走査型発光素子アレイを作製できること等を示
した。
【０００３】さらに本発明者らは、スイッチ素子（発光
サイリスタ）アレイを転送部として、発光部である発光
素子（発光サイリスタ）アレイと分離した構造の自己走
査型発光素子アレイを提案している（特開平２−２６３
６６８号公報）。これらの提案に係る自己走査型発光素
子アレイは、５Ｖ電源系の駆動用ＩＣで駆動されるよう
に構成されている。
サイリスタ）アレイを転送部として、発光部である発光
素子（発光サイリスタ）アレイと分離した構造の自己走
査型発光素子アレイを提案している（特開平２−２６３
６６８号公報）。これらの提案に係る自己走査型発光素
子アレイは、５Ｖ電源系の駆動用ＩＣで駆動されるよう
に構成されている。
【０００４】しかし、駆動用ＩＣの電源電圧は５Ｖ系か
ら３．３Ｖ系へ、さらに低電圧へと変化している。これ
は、電源電圧を下げることで消費電力を下げることがで
きるためである。このため、発光サイリスタも３．３Ｖ
電源系で、駆動できることが望ましい。
ら３．３Ｖ系へ、さらに低電圧へと変化している。これ
は、電源電圧を下げることで消費電力を下げることがで
きるためである。このため、発光サイリスタも３．３Ｖ
電源系で、駆動できることが望ましい。
【０００５】図１に、５Ｖで駆動され、かつ、転送部と
発光部を分離したタイプのダイオード結合自己走査型発
光素子アレイの等価回路図を示す。この自己走査型発光
素子アレイは、スイッチ素子Ｔ1 ，Ｔ2 ，Ｔ3 …、書込
み用発光素子Ｌ1 ，Ｌ2 ，Ｌ 3 …からなる。転送部の構
成は、ダイオード接続を用いている。すなわち、スイッ
チ素子ゲート電極間は、ダイオードＤ1 ，Ｄ2 ，Ｄ3 …
で接続されている。Ｖ GKは電源（通常５Ｖ）であり、負
荷抵抗ＲL を経て各スイッチ素子のゲート電極Ｇ1 ，Ｇ
2 ，Ｇ3 …に接続されている。また、スイッチ素子のゲ
ート電極Ｇ1 ，Ｇ2 ，Ｇ3 …は、書込み用発光素子のゲ
ート電極にも接続される。スイッチ素子Ｔ1 のゲート電
極にはスタートパルスφS が加えられ、スイッチ素子の
アノード電極には、交互に転送用クロックパルスφ１，
φ２が加えられ、書込み用発光素子のアノード電極に
は、書込み信号φI が加えられている。なお、図中、Ｒ
１，Ｒ２，ＲS ，ＲI は電流制限用抵抗である。
発光部を分離したタイプのダイオード結合自己走査型発
光素子アレイの等価回路図を示す。この自己走査型発光
素子アレイは、スイッチ素子Ｔ1 ，Ｔ2 ，Ｔ3 …、書込
み用発光素子Ｌ1 ，Ｌ2 ，Ｌ 3 …からなる。転送部の構
成は、ダイオード接続を用いている。すなわち、スイッ
チ素子ゲート電極間は、ダイオードＤ1 ，Ｄ2 ，Ｄ3 …
で接続されている。Ｖ GKは電源（通常５Ｖ）であり、負
荷抵抗ＲL を経て各スイッチ素子のゲート電極Ｇ1 ，Ｇ
2 ，Ｇ3 …に接続されている。また、スイッチ素子のゲ
ート電極Ｇ1 ，Ｇ2 ，Ｇ3 …は、書込み用発光素子のゲ
ート電極にも接続される。スイッチ素子Ｔ1 のゲート電
極にはスタートパルスφS が加えられ、スイッチ素子の
アノード電極には、交互に転送用クロックパルスφ１，
φ２が加えられ、書込み用発光素子のアノード電極に
は、書込み信号φI が加えられている。なお、図中、Ｒ
１，Ｒ２，ＲS ，ＲI は電流制限用抵抗である。
【０００６】なお、スイッチ素子および発光素子のいず
れも３端子発光サイリスタが用いられる。
れも３端子発光サイリスタが用いられる。
【０００７】動作を簡単に説明する。まず転送用クロッ
クパルスφ１の電圧がＨレベルで、スイッチ素子Ｔ2 が
オン状態であるとする。このとき、ゲート電極Ｇ2 の電
位はＶGKの５Ｖからほぼ０Ｖにまで低下する。この電位
降下の影響はダイオードＤ2によってゲート電極Ｇ3 に
伝えられ、その電位を約１Ｖに（ダイオードＤ2 の順方
向立上り電圧（拡散電位に等しい））に設定する。しか
し、ダイオードＤ1 は逆バイアス状態であるためゲート
電極Ｇ1 への電位の接続は行われず、ゲート電極Ｇ1 の
電位は約５Ｖのままとなる。発光サイリスタのオン電圧
は、ゲート電極電圧＋ゲート・アノード間のｐｎ接合の
拡散電位（約１Ｖ）で近似されるから、次の転送用クロ
ックパルスφ２のＨレベル電圧は約２Ｖ（スイッチ素子
Ｔ3 をオンせるために必要な電圧）以上でありかつ約４
Ｖ（スイッチ素子Ｔ5 をオンさせるために必要な電圧）
以下に設定しておけばスイッチ素子Ｔ3 のみがオンし、
これ以外のスイッチ素子はオフのままにすることができ
る。従って２本の転送用クロックパルスでオン状態が転
送されることになる。
クパルスφ１の電圧がＨレベルで、スイッチ素子Ｔ2 が
オン状態であるとする。このとき、ゲート電極Ｇ2 の電
位はＶGKの５Ｖからほぼ０Ｖにまで低下する。この電位
降下の影響はダイオードＤ2によってゲート電極Ｇ3 に
伝えられ、その電位を約１Ｖに（ダイオードＤ2 の順方
向立上り電圧（拡散電位に等しい））に設定する。しか
し、ダイオードＤ1 は逆バイアス状態であるためゲート
電極Ｇ1 への電位の接続は行われず、ゲート電極Ｇ1 の
電位は約５Ｖのままとなる。発光サイリスタのオン電圧
は、ゲート電極電圧＋ゲート・アノード間のｐｎ接合の
拡散電位（約１Ｖ）で近似されるから、次の転送用クロ
ックパルスφ２のＨレベル電圧は約２Ｖ（スイッチ素子
Ｔ3 をオンせるために必要な電圧）以上でありかつ約４
Ｖ（スイッチ素子Ｔ5 をオンさせるために必要な電圧）
以下に設定しておけばスイッチ素子Ｔ3 のみがオンし、
これ以外のスイッチ素子はオフのままにすることができ
る。従って２本の転送用クロックパルスでオン状態が転
送されることになる。
【０００８】スタートパルスφS は、このような転送動
作を開示させるためのパルスであり、スタートパルスφ
S をＬレベル（約０Ｖ）にすると同時に転送用クロック
パルスφ2 をＨレベル（約２〜約４Ｖ）とし、スイッチ
素子Ｔ1 をオンさせる。その後すぐ、スタートパルスφ
S はＨレベルに戻される。
作を開示させるためのパルスであり、スタートパルスφ
S をＬレベル（約０Ｖ）にすると同時に転送用クロック
パルスφ2 をＨレベル（約２〜約４Ｖ）とし、スイッチ
素子Ｔ1 をオンさせる。その後すぐ、スタートパルスφ
S はＨレベルに戻される。
【０００９】いま、スイッチ素子Ｔ2 がオン状態にある
とすると、ゲート電極Ｇ2 の電位は、ＶGKより低下し、
約０Ｖとなる。したがって、書込み信号φI の電圧が、
ｐｎ接合の拡散電位（約１Ｖ）以上であれば、発光素子
Ｌ2 を発光状態とすることができる。
とすると、ゲート電極Ｇ2 の電位は、ＶGKより低下し、
約０Ｖとなる。したがって、書込み信号φI の電圧が、
ｐｎ接合の拡散電位（約１Ｖ）以上であれば、発光素子
Ｌ2 を発光状態とすることができる。
【００１０】これに対し、ゲート電極Ｇ1 は約５Ｖであ
り、ゲート電極Ｇ3 は約１Ｖとなる。したがって、発光
素子Ｌ1 の書込み電圧は約６Ｖ、発光素子Ｌ3 の書込み
電圧は約２Ｖとなる。これから、発光素子Ｌ2 のにみ書
込める書込み信号φI の電圧は、１〜２Ｖの範囲とな
る。発光素子Ｌ2 がオン、すなわち発光状態に入ると、
発光強度は書込み信号φI に流す電流量で決められ、任
意の強度にて画像書込みが可能となる。また、発光状態
を次の発光素子に転送するためには、書込み信号φI ラ
インの電圧を一度０Ｖにまでおとし、発光している発光
素子をいったんオフにしておく必要がある。
り、ゲート電極Ｇ3 は約１Ｖとなる。したがって、発光
素子Ｌ1 の書込み電圧は約６Ｖ、発光素子Ｌ3 の書込み
電圧は約２Ｖとなる。これから、発光素子Ｌ2 のにみ書
込める書込み信号φI の電圧は、１〜２Ｖの範囲とな
る。発光素子Ｌ2 がオン、すなわち発光状態に入ると、
発光強度は書込み信号φI に流す電流量で決められ、任
意の強度にて画像書込みが可能となる。また、発光状態
を次の発光素子に転送するためには、書込み信号φI ラ
インの電圧を一度０Ｖにまでおとし、発光している発光
素子をいったんオフにしておく必要がある。
【００１１】
【発明が解決しようとする課題】ダイオード結合型の自
己走査型発光素子アレイの動作電圧の最小値は、転送部
サイリスタの転送時のオン電圧Ｖt により律せられる。
ｎ番目（ｎは、１以上の整数）のサイリスタＴn がオン
した状態で（ｎ＋１）番目のサイリスタＴn+1 がオンす
る電圧Ｖt は、ゲート電極電圧ＶG ＋ゲート・アノード
間のｐｎ接合の拡散電位（順方向立上り電圧）ＶD で近
似されることは前述した。
己走査型発光素子アレイの動作電圧の最小値は、転送部
サイリスタの転送時のオン電圧Ｖt により律せられる。
ｎ番目（ｎは、１以上の整数）のサイリスタＴn がオン
した状態で（ｎ＋１）番目のサイリスタＴn+1 がオンす
る電圧Ｖt は、ゲート電極電圧ＶG ＋ゲート・アノード
間のｐｎ接合の拡散電位（順方向立上り電圧）ＶD で近
似されることは前述した。
【００１２】より正確には、サイリスタのオン電圧Ｖt
は、
は、
【００１３】
【数１】Ｖt ＝ＶG ＋ＶD ＋ＲP ・Ｉth で表される。ここに、ＲP はゲート寄生抵抗、Ｉthはし
きい電流である。また、ゲート電極電圧ＶG は、
きい電流である。また、ゲート電極電圧ＶG は、
【００１４】
【数２】ＶG ＝ＧGON ＋ＶD で表される。ここに、ＶGON は、オンしているサイリス
タＴn のゲート電極電圧である。サイリスタの作製に、
ＧａＡｓ系の材料を使った場合、ＶD ＝１．２Ｖ、Ｖ
GON ＝０．３Ｖ、Ｉth ＝１０μＡ程度であり、Ｖt ＝
２．８Ｖ程度となる。
タＴn のゲート電極電圧である。サイリスタの作製に、
ＧａＡｓ系の材料を使った場合、ＶD ＝１．２Ｖ、Ｖ
GON ＝０．３Ｖ、Ｉth ＝１０μＡ程度であり、Ｖt ＝
２．８Ｖ程度となる。
【００１５】サイリスタＴn+1 がオンするためには、サ
イリスタＴn がオンしている間に、サイリスタＴn+1 の
アノードの電圧がオン電圧Ｖt を越える必要がある。こ
のサイリスタＴn+1 が接続されているクロックパルスφ
ｋ（ｋ＝１または２）ラインを充電し、サイリスタＴ
n+1 が点灯可能となる時間として、クロックφ１，φ２
が同時にＨレベルとなる重なり時間ｔａが決められてい
る。すなわち、クロックパルスφｋラインの容量をＣ
ｋ、電流制限抵抗をＲｋとすると、φｋクロックパルス
ラインがＨレベルになってからｔ秒後のφｋクロックパ
ルスラインの電圧Ｖｋは、 Ｖｋ＝ＶH （１−ｅｘｐ（−ｔ／ＲｋＣｋ）） となる。ただし、ＶH は、Ｈレベルの電圧である。すな
わち、重なり時間ｔａは次式を満たす範囲の値となる。
イリスタＴn がオンしている間に、サイリスタＴn+1 の
アノードの電圧がオン電圧Ｖt を越える必要がある。こ
のサイリスタＴn+1 が接続されているクロックパルスφ
ｋ（ｋ＝１または２）ラインを充電し、サイリスタＴ
n+1 が点灯可能となる時間として、クロックφ１，φ２
が同時にＨレベルとなる重なり時間ｔａが決められてい
る。すなわち、クロックパルスφｋラインの容量をＣ
ｋ、電流制限抵抗をＲｋとすると、φｋクロックパルス
ラインがＨレベルになってからｔ秒後のφｋクロックパ
ルスラインの電圧Ｖｋは、 Ｖｋ＝ＶH （１−ｅｘｐ（−ｔ／ＲｋＣｋ）） となる。ただし、ＶH は、Ｈレベルの電圧である。すな
わち、重なり時間ｔａは次式を満たす範囲の値となる。
【００１６】 Ｖt ＜ＶH （１−ｅｘｐ（−ｔａ／ＲｋＣｋ）） この重なり時間ｔａの間は、発光部サイリスタは点灯で
きないため、ｔａが大きくなると、発光可能な時間の割
合が減ってしまう。
きないため、ｔａが大きくなると、発光可能な時間の割
合が減ってしまう。
【００１７】３．３Ｖ系の電源で使用するには、±１０
％程度の電圧変動が起こることを想定して、最低３．０
Ｖでの動作を保証しなければならない。電源電圧３．０
Ｖで駆動すると、２．８Ｖにまで充電するには、重なり
時間ｔａを大きく取らなければならなくなる。
％程度の電圧変動が起こることを想定して、最低３．０
Ｖでの動作を保証しなければならない。電源電圧３．０
Ｖで駆動すると、２．８Ｖにまで充電するには、重なり
時間ｔａを大きく取らなければならなくなる。
【００１８】この重なり時間ｔａを小さくするために
は、クロックパルスφ１，φ２の電流制限抵抗Ｒ１，Ｒ
２の値を小さくすればよいが、これを小さくすると、オ
ンした後にサイリスタに流れる電流値が大きくなり、消
費電力が増える。
は、クロックパルスφ１，φ２の電流制限抵抗Ｒ１，Ｒ
２の値を小さくすればよいが、これを小さくすると、オ
ンした後にサイリスタに流れる電流値が大きくなり、消
費電力が増える。
【００１９】また、抵抗Ｒ１，Ｒ２の値を小さくしてい
っても、別の要因で重なり時間ｔａの減少は頭打ちとな
る。これは、以下の理由による。すなわち、サイリスタ
がオンするには、ゲート・アノード間のｐｎ接合が順方
向にバイアスされる必要がある。２ｎ番目のサイリスタ
がオンした状態で、（２ｎ＋１）番目のサイリスタをオ
ンさせるためにクロックパルスφ１をＨレベルにする場
合について考える。クロックパルスφ１がＬレベルの状
態では、（２ｎ＋１）番目のサイリスタのゲート電圧Ｖ
G はアノード電圧ＶA よりも高い電圧となっている。こ
のためゲート・アノード間のｐｎ接合は逆バイアスとな
り、ある電荷を蓄えた容量ＣP に見える。この容量はゲ
ート寄生抵抗ＲP を通じて充放電されるため、おおよそ
ＲP ×Ｃ P の時定数を持つ。このため、ＲP ×ＣP ＜Ｒ
１×Ｃ１では、ＲP ×ＣP の時定数が律速となる。
っても、別の要因で重なり時間ｔａの減少は頭打ちとな
る。これは、以下の理由による。すなわち、サイリスタ
がオンするには、ゲート・アノード間のｐｎ接合が順方
向にバイアスされる必要がある。２ｎ番目のサイリスタ
がオンした状態で、（２ｎ＋１）番目のサイリスタをオ
ンさせるためにクロックパルスφ１をＨレベルにする場
合について考える。クロックパルスφ１がＬレベルの状
態では、（２ｎ＋１）番目のサイリスタのゲート電圧Ｖ
G はアノード電圧ＶA よりも高い電圧となっている。こ
のためゲート・アノード間のｐｎ接合は逆バイアスとな
り、ある電荷を蓄えた容量ＣP に見える。この容量はゲ
ート寄生抵抗ＲP を通じて充放電されるため、おおよそ
ＲP ×Ｃ P の時定数を持つ。このため、ＲP ×ＣP ＜Ｒ
１×Ｃ１では、ＲP ×ＣP の時定数が律速となる。
【００２０】本発明の目的は、３．３Ｖ電源系でダイオ
ード結合自己走査型発光素子アレイを駆動する方法であ
って、重なり時間ｔａを小さくできる駆動方法を提供す
ることにある。
ード結合自己走査型発光素子アレイを駆動する方法であ
って、重なり時間ｔａを小さくできる駆動方法を提供す
ることにある。
【００２１】本発明の他の目的は、このような駆動方法
を実現する駆動回路を提供することにある。
を実現する駆動回路を提供することにある。
【００２２】
【課題を解決するための手段】本発明の駆動方法および
駆動回路が適用される自己走査型発光素子アレイは、し
きい電圧もしくはしきい電流が外部から電気的に制御可
能な３端子スイッチ素子多数個を、一次元的に配列し、
前記スイッチの一方の端子を、負荷抵抗を介して電源ラ
インに接続し、隣接するスイッチ素子のしきい電圧もし
くはしきい電流を制御する制御電極を、電圧もしくは電
流の一方向性をもつ電気的手段にて互いに接続し、前記
一次元的に配列された各スイッチ素子の残りの２端子の
うちの一方に、外部からｍ相（ｍは２以上の整数）のク
ロックパルスのラインを、それぞれｍ素子毎に順繰りに
接続し、ある相のクロックパルスにより、あるスイッチ
素子がオンしているとき、そのスイッチ素子近傍のスイ
ッチ素子のしきい電圧もしくはしきい電流を、前記電気
的手段を介して変化させ、他の相のクロックパルスによ
り、前記あるスイッチ素子に隣接するスイッチ素子をオ
ンさせ、発光のためのしきい電圧もしくはしきい電流が
外部から電気的に制御可能な３端子発光素子多数個を、
一次元的に配列し、前記スイッチ素子の各制御電極を、
１対１に対応する前記発光素子の制御電極に接続し、前
記一次元的に配列された各発光素子の残りの２端子のう
ちの一方を、発光のための電流を印加する書込み信号ラ
インに接続した自己走査型発光素子アレイである。
駆動回路が適用される自己走査型発光素子アレイは、し
きい電圧もしくはしきい電流が外部から電気的に制御可
能な３端子スイッチ素子多数個を、一次元的に配列し、
前記スイッチの一方の端子を、負荷抵抗を介して電源ラ
インに接続し、隣接するスイッチ素子のしきい電圧もし
くはしきい電流を制御する制御電極を、電圧もしくは電
流の一方向性をもつ電気的手段にて互いに接続し、前記
一次元的に配列された各スイッチ素子の残りの２端子の
うちの一方に、外部からｍ相（ｍは２以上の整数）のク
ロックパルスのラインを、それぞれｍ素子毎に順繰りに
接続し、ある相のクロックパルスにより、あるスイッチ
素子がオンしているとき、そのスイッチ素子近傍のスイ
ッチ素子のしきい電圧もしくはしきい電流を、前記電気
的手段を介して変化させ、他の相のクロックパルスによ
り、前記あるスイッチ素子に隣接するスイッチ素子をオ
ンさせ、発光のためのしきい電圧もしくはしきい電流が
外部から電気的に制御可能な３端子発光素子多数個を、
一次元的に配列し、前記スイッチ素子の各制御電極を、
１対１に対応する前記発光素子の制御電極に接続し、前
記一次元的に配列された各発光素子の残りの２端子のう
ちの一方を、発光のための電流を印加する書込み信号ラ
インに接続した自己走査型発光素子アレイである。
【００２３】本発明の自己走査型発光素子アレイの駆動
方法は、前記スイッチ素子をオンさせる前記クロックパ
ルスの電圧をＶt とした場合に、前記クロックパルスの
ラインを、前記スイッチ素子をオンさせる前に、前記Ｖ
t より小さい電圧値に、予備充電することを特徴とす
る。
方法は、前記スイッチ素子をオンさせる前記クロックパ
ルスの電圧をＶt とした場合に、前記クロックパルスの
ラインを、前記スイッチ素子をオンさせる前に、前記Ｖ
t より小さい電圧値に、予備充電することを特徴とす
る。
【００２４】また本発明の自己走査型発光素子アレイの
駆動回路は、前記スイッチ素子をオンさせる前記クロッ
クパルスの電圧をＶt とした場合に、前記電圧Ｖt を供
給する第１の電源電圧と、前記電圧Ｖt より小さい電圧
を供給する第２の電源電圧と、前記第１および第２の電
源電圧を用いて、前記クロックパルスのラインを、前記
スイッチ素子をオンさせる前に、前記電圧Ｖt より小さ
い電圧値に、予備充電した後、前記電圧Ｖt にするスイ
ッチ回路とを備えることを特徴とする。
駆動回路は、前記スイッチ素子をオンさせる前記クロッ
クパルスの電圧をＶt とした場合に、前記電圧Ｖt を供
給する第１の電源電圧と、前記電圧Ｖt より小さい電圧
を供給する第２の電源電圧と、前記第１および第２の電
源電圧を用いて、前記クロックパルスのラインを、前記
スイッチ素子をオンさせる前に、前記電圧Ｖt より小さ
い電圧値に、予備充電した後、前記電圧Ｖt にするスイ
ッチ回路とを備えることを特徴とする。
【００２５】また、本発明の自己走査型発光素子アレイ
の駆動回路は、前記スイッチ素子をオンさせる前記クロ
ックパルスの電圧をＶt とした場合に、前記電圧Ｖt を
供給する電源電圧と、前記電源電圧を用いて、前記クロ
ックパルスのラインを、前記スイッチ素子をオンさせる
前に、前記電圧Ｖt より小さい電圧値に、予備充電した
後、前記Ｖtにするスイッチ回路とを備えることを特徴
とする。
の駆動回路は、前記スイッチ素子をオンさせる前記クロ
ックパルスの電圧をＶt とした場合に、前記電圧Ｖt を
供給する電源電圧と、前記電源電圧を用いて、前記クロ
ックパルスのラインを、前記スイッチ素子をオンさせる
前に、前記電圧Ｖt より小さい電圧値に、予備充電した
後、前記Ｖtにするスイッチ回路とを備えることを特徴
とする。
【００２６】
【発明の実施の形態】本発明の駆動方法によれば、オン
電圧Ｖt を超えない電圧で予めクロックパルスライン充
電しておくことにより、低い電源電圧で使用するとき
も、重なり時間ｔａを短くできるようにする。
電圧Ｖt を超えない電圧で予めクロックパルスライン充
電しておくことにより、低い電源電圧で使用するとき
も、重なり時間ｔａを短くできるようにする。
【００２７】すなわち、２ｎ番目のスイッチ素子がオン
しており、（２ｎ＋１）番目のスイッチ素子を点灯させ
るとき、重なり時間ｔａを十分大きくした場合のφ１ラ
イン電圧の時間変化を図２に示す。φ１ラインを予め２
Ｖまで充電してある場合、サイリスタは約２５ｎｓでオ
ンしているが、予め充電していない場合は約５５ｎｓか
かってオンしている。重なり時間ｔａは、このオンする
までの時間以上重なっていればよいため、予備充電する
ことにより、重なり時間ｔａを小さくすることができ
る。
しており、（２ｎ＋１）番目のスイッチ素子を点灯させ
るとき、重なり時間ｔａを十分大きくした場合のφ１ラ
イン電圧の時間変化を図２に示す。φ１ラインを予め２
Ｖまで充電してある場合、サイリスタは約２５ｎｓでオ
ンしているが、予め充電していない場合は約５５ｎｓか
かってオンしている。重なり時間ｔａは、このオンする
までの時間以上重なっていればよいため、予備充電する
ことにより、重なり時間ｔａを小さくすることができ
る。
【００２８】図１のダイオード結合自己走査型発光素子
アレイについて、電源電圧ＶGKを３Ｖとした場合に、電
流制限用抵抗Ｒ１の値と、予備充電しておく電圧（１，
２，２．５Ｖ）と、転送に必要な重なり時間ｔａの最小
値との関係を調べた。結果を図３に示す。予備充電なし
（０Ｖ）の場合は、Ｒ１＝１００Ωと小さくしても、ｔ
ａは４０ｎｓ程度にまでしか小さくならない。しかし、
２．５Ｖの予備充電を行うと、Ｒ１＝５００Ωでも１０
ｎｓ程度まで小さくできる。
アレイについて、電源電圧ＶGKを３Ｖとした場合に、電
流制限用抵抗Ｒ１の値と、予備充電しておく電圧（１，
２，２．５Ｖ）と、転送に必要な重なり時間ｔａの最小
値との関係を調べた。結果を図３に示す。予備充電なし
（０Ｖ）の場合は、Ｒ１＝１００Ωと小さくしても、ｔ
ａは４０ｎｓ程度にまでしか小さくならない。しかし、
２．５Ｖの予備充電を行うと、Ｒ１＝５００Ωでも１０
ｎｓ程度まで小さくできる。
【００２９】ここで、予備充電の電圧は、オン電圧Ｖt
よりも小さな値が選ばれるが、ノイズなどの影響によっ
て、誤点灯が起こらないように、オン電圧Ｖt よりも
０．２Ｖ以上低い値が望ましい。
よりも小さな値が選ばれるが、ノイズなどの影響によっ
て、誤点灯が起こらないように、オン電圧Ｖt よりも
０．２Ｖ以上低い値が望ましい。
【００３０】
【実施例１】図１のダイオード結合自己走査型発光素子
アレイを駆動する回路の一例を図４に示す。図４は、自
己走査型発光素子アレイチップ１０と駆動回路１２とを
示し、チップ１０にはφ１，φ２，ＶGK，φS ，φI の
パッドを示している。
アレイを駆動する回路の一例を図４に示す。図４は、自
己走査型発光素子アレイチップ１０と駆動回路１２とを
示し、チップ１０にはφ１，φ２，ＶGK，φS ，φI の
パッドを示している。
【００３１】この駆動回路１２によれば、電源は電源Ｖ
p １（＋３．３Ｖ）および電源ＶP２（＋２．５Ｖ）の
２つを用意する。スタートパルスφS および書込み信号
φIの形成に関しては、ＣＭＯＳのインバータバッファ
６０を用いる。インバータ６０は、ＰチャンネルＭＯＳ
ＦＥＴ６１とＮチャンネルＭＯＳＦＥＴ６２とよりな
り、ＰチャンネルＭＯＳＦＥＴ６１のドレインは電源Ｖ
P １に接続され、ＮチャンネルＭＯＳＦＥＴ６２のソー
スは、接地されている。これらＭＯＳＦＥＴのゲート
は、共に制御信号端子２０，４０に接続されている。Ｐ
チャンネルＭＯＳＦＥＴ６１のソースと、Ｎチャンネル
ＭＯＳＦＥＴ６２のドレインとの接続点は、チップ１０
のφS パッドに電流制限用抵抗ＲS を介して接続されて
いる。
p １（＋３．３Ｖ）および電源ＶP２（＋２．５Ｖ）の
２つを用意する。スタートパルスφS および書込み信号
φIの形成に関しては、ＣＭＯＳのインバータバッファ
６０を用いる。インバータ６０は、ＰチャンネルＭＯＳ
ＦＥＴ６１とＮチャンネルＭＯＳＦＥＴ６２とよりな
り、ＰチャンネルＭＯＳＦＥＴ６１のドレインは電源Ｖ
P １に接続され、ＮチャンネルＭＯＳＦＥＴ６２のソー
スは、接地されている。これらＭＯＳＦＥＴのゲート
は、共に制御信号端子２０，４０に接続されている。Ｐ
チャンネルＭＯＳＦＥＴ６１のソースと、Ｎチャンネル
ＭＯＳＦＥＴ６２のドレインとの接続点は、チップ１０
のφS パッドに電流制限用抵抗ＲS を介して接続されて
いる。
【００３２】クロックパルスφ１，φ２の形成に関して
は、コントロール端子付きの３個のアナログスイッチ７
１，７２，７３を組み合わせた回路７０を用いた。アナ
ログスイッチ７１，７２，７３は、コントロール端子が
Ｈレベルのときオン、Ｌレベルのときオフになるタイプ
のものを用いた。スイッチ７２，７３の一端は、電源Ｖ
P ２，電源ＶP １にそれぞれ接続され、これらスイッチ
の他端は共に、スイッチ７１の一端に、およびチップ１
０のφ１パッドに電流制限用抵抗Ｒ１を介して接続さ
れ、スイッチ７１の他端は接地される。スイッチ７１，
７２，７３の各コントロール端子は、端子（３０，３
１，３２），（５０，５１，５２）にそれぞれ接続され
る。
は、コントロール端子付きの３個のアナログスイッチ７
１，７２，７３を組み合わせた回路７０を用いた。アナ
ログスイッチ７１，７２，７３は、コントロール端子が
Ｈレベルのときオン、Ｌレベルのときオフになるタイプ
のものを用いた。スイッチ７２，７３の一端は、電源Ｖ
P ２，電源ＶP １にそれぞれ接続され、これらスイッチ
の他端は共に、スイッチ７１の一端に、およびチップ１
０のφ１パッドに電流制限用抵抗Ｒ１を介して接続さ
れ、スイッチ７１の他端は接地される。スイッチ７１，
７２，７３の各コントロール端子は、端子（３０，３
１，３２），（５０，５１，５２）にそれぞれ接続され
る。
【００３３】駆動波形を、図５に示す。図５の上部の波
形は、チップ１０に供給されるφS，φ１，φ２，φI
の波形を示し、図５の下部の波形Ｖ（２０），Ｖ（３
０）…は、駆動回路１２の各端子２０，３０…における
制御信号の入力波形である。
形は、チップ１０に供給されるφS，φ１，φ２，φI
の波形を示し、図５の下部の波形Ｖ（２０），Ｖ（３
０）…は、駆動回路１２の各端子２０，３０…における
制御信号の入力波形である。
【００３４】スタートパルスφS は、制御電圧Ｖ（２
０）がＨレベルになると、ＦＥＴ６１がオフ，ＦＥＴ６
０がオンとなって、３．３Ｖから０Ｖに立ち下がり、ス
イッチ素子Ｔ1 が、クロックパルスφ１によりオンする
ようにする。スタートパルスφ S は、クロックパルスφ
１が立下がると同時に３．３Ｖに戻される。
０）がＨレベルになると、ＦＥＴ６１がオフ，ＦＥＴ６
０がオンとなって、３．３Ｖから０Ｖに立ち下がり、ス
イッチ素子Ｔ1 が、クロックパルスφ１によりオンする
ようにする。スタートパルスφ S は、クロックパルスφ
１が立下がると同時に３．３Ｖに戻される。
【００３５】制御電圧Ｖ（３０），Ｖ（３１），Ｖ（３
２）のレベルが図示のように変化することにより、まず
スイッチ７１，７３をオフ，スイッチ７２をオンして、
φ１ラインを０Ｖから２．５Ｖに予備充電しておき、続
いてスイッチ７２をオフ，スイッチ７３をオンして、φ
１ラインを３．３Ｖに立ち上げる。また、φ２ラインも
同様に制御電圧Ｖ（５０），Ｖ（５１），Ｖ（５２）の
レベルが図示のように変化することにより、０Ｖから
２．５Ｖに予備充電され、続いて３．３Ｖに立ち上が
る。
２）のレベルが図示のように変化することにより、まず
スイッチ７１，７３をオフ，スイッチ７２をオンして、
φ１ラインを０Ｖから２．５Ｖに予備充電しておき、続
いてスイッチ７２をオフ，スイッチ７３をオンして、φ
１ラインを３．３Ｖに立ち上げる。また、φ２ラインも
同様に制御電圧Ｖ（５０），Ｖ（５１），Ｖ（５２）の
レベルが図示のように変化することにより、０Ｖから
２．５Ｖに予備充電され、続いて３．３Ｖに立ち上が
る。
【００３６】ｔａは、３．３Ｖのクロックパルスφ１と
３．３Ｖのクロックパルスφ２とが重なる時間を示して
いる。ｔｂは、クロックパルスφ１，φ２が立ち下がっ
てクロックパルスφI が立ち上がるまでの時間を、ｔｅ
は、クロックパルスφ１，φ２が０Ｖになる時間を、Ｔ
は書込み信号φI の周期を示している。時間ｔｂは、先
に点灯していた発光素子の影響を消すのに必要な時間で
あり、時間Ｔは１発光点に与えられた時間である。
３．３Ｖのクロックパルスφ２とが重なる時間を示して
いる。ｔｂは、クロックパルスφ１，φ２が立ち下がっ
てクロックパルスφI が立ち上がるまでの時間を、ｔｅ
は、クロックパルスφ１，φ２が０Ｖになる時間を、Ｔ
は書込み信号φI の周期を示している。時間ｔｂは、先
に点灯していた発光素子の影響を消すのに必要な時間で
あり、時間Ｔは１発光点に与えられた時間である。
【００３７】本実施例によれば、φ１，φ２ラインを＋
２．５Ｖに予備充電しているので、図２で説明したよう
にこれらラインの電圧が３．３Ｖに立上がる時間が速く
なる。したがって、重なり時間ｔａを短くすることがで
きる。
２．５Ｖに予備充電しているので、図２で説明したよう
にこれらラインの電圧が３．３Ｖに立上がる時間が速く
なる。したがって、重なり時間ｔａを短くすることがで
きる。
【００３８】本実施例では、ｔａ＝３０ｎｓ，ｔｂ＝１
０ｎｓ，ｔｅ＝１００ｎｓ，Ｔ＝２５０ｎｓでの動作を
確認した。
０ｎｓ，ｔｅ＝１００ｎｓ，Ｔ＝２５０ｎｓでの動作を
確認した。
【００３９】
【実施例２】実施例１では、３．３Ｖと２．５Ｖの２つ
の電源を用意したが、３．３Ｖの単一電源とするのが望
ましい。そこで、クロックパルスφ１，φ２の駆動用に
ダイオードによるレベルシフタを内蔵したバッファ回路
を用いる。回路を図６に示す。図６は、チップ１０と駆
動回路１４とを示し、チップ１０にはφ１，φ２，
Ｖ GK，φS ，φI のパッドを示している。
の電源を用意したが、３．３Ｖの単一電源とするのが望
ましい。そこで、クロックパルスφ１，φ２の駆動用に
ダイオードによるレベルシフタを内蔵したバッファ回路
を用いる。回路を図６に示す。図６は、チップ１０と駆
動回路１４とを示し、チップ１０にはφ１，φ２，
Ｖ GK，φS ，φI のパッドを示している。
【００４０】図中、８０は、レベルシフタ内蔵インバー
タバッファ回路である。この回路は、２段のダイオード
８１，８２よりなるレベルシフタと、これに直列に接続
されたＰチャンネルＭＯＳＦＥＴ８３およびＮチャンネ
ルＭＯＳＦＥＴ８４と、レベルシフタとＰチャンネルＭ
ＯＳＦＥＴ８３との直列回路に並列に接続されたＰチャ
ンネルＭＯＳＦＥＴ８５とから構成されている。ダイオ
ード８１のアノードとＰチャンネルＭＯＳＦＥＴ８５の
ソースとは電源ＶP （＋３．３Ｖ）に接続されている。
タバッファ回路である。この回路は、２段のダイオード
８１，８２よりなるレベルシフタと、これに直列に接続
されたＰチャンネルＭＯＳＦＥＴ８３およびＮチャンネ
ルＭＯＳＦＥＴ８４と、レベルシフタとＰチャンネルＭ
ＯＳＦＥＴ８３との直列回路に並列に接続されたＰチャ
ンネルＭＯＳＦＥＴ８５とから構成されている。ダイオ
ード８１のアノードとＰチャンネルＭＯＳＦＥＴ８５の
ソースとは電源ＶP （＋３．３Ｖ）に接続されている。
【００４１】ＰチャンネルＭＯＳＦＥＴ８３，８５のゲ
ートは制御信号端子（３３，３４），（５３，５４）に
それぞれ接続されている。
ートは制御信号端子（３３，３４），（５３，５４）に
それぞれ接続されている。
【００４２】レベルシフタを構成するダイオード８１，
８２による電圧降下は１段あたり０．６Ｖ程度であるの
で、２段で１．２Ｖ下がっている。すなわち、電源が
３．３Ｖのとき、ダイオード・レベルシフタを通った電
圧は、２．１Ｖとなっている。
８２による電圧降下は１段あたり０．６Ｖ程度であるの
で、２段で１．２Ｖ下がっている。すなわち、電源が
３．３Ｖのとき、ダイオード・レベルシフタを通った電
圧は、２．１Ｖとなっている。
【００４３】駆動波形を、図７に示す。クロックパルス
φ１用のインバータバッファ回路８０の場合、制御電圧
Ｖ（３４）がＨレベルのとき、制御電圧Ｖ（３３）をＨ
レベルとすると、ＦＥＴ８３はオフ，ＦＥＴ８４はオン
となるので、φ１ラインは０Ｖとなり、制御電圧Ｖ（３
３）をＬレベルにすると、ＦＥＴ８３がオン，ＦＥＴ８
４がオフとなってφ１ラインは２．１Ｖとなる。さら
に、制御電圧Ｖ（３４）をＬレベルにすると、ＦＥＴ８
５がオンとなってφ１ラインは３．３Ｖとなる。
φ１用のインバータバッファ回路８０の場合、制御電圧
Ｖ（３４）がＨレベルのとき、制御電圧Ｖ（３３）をＨ
レベルとすると、ＦＥＴ８３はオフ，ＦＥＴ８４はオン
となるので、φ１ラインは０Ｖとなり、制御電圧Ｖ（３
３）をＬレベルにすると、ＦＥＴ８３がオン，ＦＥＴ８
４がオフとなってφ１ラインは２．１Ｖとなる。さら
に、制御電圧Ｖ（３４）をＬレベルにすると、ＦＥＴ８
５がオンとなってφ１ラインは３．３Ｖとなる。
【００４４】ここで、ダイオードの段数を２段に選んだ
のは、電源電圧が３．０〜３．６Ｖの範囲で振れたと
き、レベルシフト後の電圧がＶt （＝２．８Ｖ）を越え
ないようにするためである。
のは、電源電圧が３．０〜３．６Ｖの範囲で振れたと
き、レベルシフト後の電圧がＶt （＝２．８Ｖ）を越え
ないようにするためである。
【００４５】
【実施例３】実施例１，２では、駆動回路に電圧信号を
与えて駆動した。本実施例では、クロックパルスφ１，
φ２用の回路については電流信号で駆動する。回路図を
図８に示す。クロックパルスφ１，φ２用の駆動回路と
して、コントロール端子付きの電流源９１（２００μ
Ａ），電流９２（１ｍＡ）を並列に接続したものを用い
た。
与えて駆動した。本実施例では、クロックパルスφ１，
φ２用の回路については電流信号で駆動する。回路図を
図８に示す。クロックパルスφ１，φ２用の駆動回路と
して、コントロール端子付きの電流源９１（２００μ
Ａ），電流９２（１ｍＡ）を並列に接続したものを用い
た。
【００４６】電流源９１のコントロール端子は、制御信
号端子３３，３５に接続され、電流源９２のコントロー
ル端子は、制御信号端子３６，５６に接続されている。
これら電流源９１，９２は、コントロール端子がＨレベ
ルならば所定の電流２００μＡ，１ｍＡをそれぞれ流
し、Ｌならば流さない。
号端子３３，３５に接続され、電流源９２のコントロー
ル端子は、制御信号端子３６，５６に接続されている。
これら電流源９１，９２は、コントロール端子がＨレベ
ルならば所定の電流２００μＡ，１ｍＡをそれぞれ流
し、Ｌならば流さない。
【００４７】駆動波形を、図１０に示す。
【００４８】図９に示すサイリスタの電圧−電流特性よ
り、電圧Ｖ（３５），Ｖ（５５）をＨレベルにして２０
０μＡの電流を流したときのスイッチ素子であるサイリ
スタのアノード端子電圧は、およそ２．５Ｖとなる。こ
の状態では、サイリスタは完全にオンしていない。この
ため、このサイリスタに接続されているサイリスタ（発
光素子）は、点灯することはできない。次に、電圧Ｖ
（３６），Ｖ（５６）をＨレベルにして、１．０ｍＡの
電流を流すとスイッチ素子であるサイリスタをオンする
ことができ、したがって、発光素子であるサイリスタを
点灯することができる。
り、電圧Ｖ（３５），Ｖ（５５）をＨレベルにして２０
０μＡの電流を流したときのスイッチ素子であるサイリ
スタのアノード端子電圧は、およそ２．５Ｖとなる。こ
の状態では、サイリスタは完全にオンしていない。この
ため、このサイリスタに接続されているサイリスタ（発
光素子）は、点灯することはできない。次に、電圧Ｖ
（３６），Ｖ（５６）をＨレベルにして、１．０ｍＡの
電流を流すとスイッチ素子であるサイリスタをオンする
ことができ、したがって、発光素子であるサイリスタを
点灯することができる。
【００４９】この方式では、結局、２．５Ｖでφ１，φ
２ラインを予備充電したのと同じ結果となる。
２ラインを予備充電したのと同じ結果となる。
【００５０】
【実施例４】実施例１，２の駆動波形では、転送部のサ
イリスタのオン状態を保つために、常に３．３Ｖを加え
ている。しかし、サイリスタのオン状態は、保持電流
（図９の電圧−電流特性では約４００μＡ）以上流して
おけば保持される。このため、ｔａの期間の後は、電流
値を保持電流以上とすれば十分である。したがって、実
施例１，２の回路において、駆動回路の制御信号を変更
するだけで、ｔａ期間後のφ１，φ２の電圧を下げて、
消費電力を減らすことができる。
イリスタのオン状態を保つために、常に３．３Ｖを加え
ている。しかし、サイリスタのオン状態は、保持電流
（図９の電圧−電流特性では約４００μＡ）以上流して
おけば保持される。このため、ｔａの期間の後は、電流
値を保持電流以上とすれば十分である。したがって、実
施例１，２の回路において、駆動回路の制御信号を変更
するだけで、ｔａ期間後のφ１，φ２の電圧を下げて、
消費電力を減らすことができる。
【００５１】実施例１の駆動回路を用いて、図１１の波
形の制御信号で駆動した。図示のＶ（３０），Ｖ（３
１），Ｖ（３２）およびＶ（５０），Ｖ（５１），Ｖ
（５２）の波形で、図示のφ１，φ２の波形が得られ
る。図５のφ１，φ２の波形と比較すれば明らかなよう
に、３．３Ｖの持続期間が短くなっている。
形の制御信号で駆動した。図示のＶ（３０），Ｖ（３
１），Ｖ（３２）およびＶ（５０），Ｖ（５１），Ｖ
（５２）の波形で、図示のφ１，φ２の波形が得られ
る。図５のφ１，φ２の波形と比較すれば明らかなよう
に、３．３Ｖの持続期間が短くなっている。
【００５２】スイッチ素子がオン時のφ１，φ２ライン
の電圧は、約１．６Ｖである。したがって電流制限抵抗
Ｒ１，Ｒ２の値が５００Ωの場合、スイッチ素子がオン
時の電流は３．３Ｖ時で３．４ｍＡ、２．５Ｖ時で１．
８ｍＡとなり、サイリスタに流れる電流値が小さくなる
ので、転送部での消費電力が約半分にまで減った。
の電圧は、約１．６Ｖである。したがって電流制限抵抗
Ｒ１，Ｒ２の値が５００Ωの場合、スイッチ素子がオン
時の電流は３．３Ｖ時で３．４ｍＡ、２．５Ｖ時で１．
８ｍＡとなり、サイリスタに流れる電流値が小さくなる
ので、転送部での消費電力が約半分にまで減った。
【００５３】同様に、実施例２の回路を用いて、３．３
Ｖの持続時間を短くすることができる。この場合にも、
転送部での消費電力を削減することができる。
Ｖの持続時間を短くすることができる。この場合にも、
転送部での消費電力を削減することができる。
【００５４】
【発明の効果】本発明によれば、３．３Ｖ電源系でダイ
オード結合自己走査型発光素子アレイを駆動する方法で
あって、重なり時間ｔａを小さくできる駆動方法を実現
でき、さらには、このような駆動方法を実現する駆動回
路を提供することが可能となる。
オード結合自己走査型発光素子アレイを駆動する方法で
あって、重なり時間ｔａを小さくできる駆動方法を実現
でき、さらには、このような駆動方法を実現する駆動回
路を提供することが可能となる。
【図１】ダイオード結合自己走査型発光素子アレイの等
価回路図である。
価回路図である。
【図２】重なり時間ｔａを十分大きくした場合のφ１ラ
イン電圧の時間変化を示す図である。
イン電圧の時間変化を示す図である。
【図３】電流制限用抵抗Ｒ１の値と、予備充電しておく
電圧と、転送に必要な重なり時間ｔａの最小値との関係
を示す図である。
電圧と、転送に必要な重なり時間ｔａの最小値との関係
を示す図である。
【図４】ダイオード結合自己走査型発光素子アレイを駆
動する回路の一例を示す図である。
動する回路の一例を示す図である。
【図５】図４の駆動回路の制御信号波形を示す図であ
る。
る。
【図６】ダイオード結合自己走査型発光素子アレイを駆
動する回路の他の例を示す図である。
動する回路の他の例を示す図である。
【図７】図６の駆動回路の制御信号波形を示す図であ
る。
る。
【図８】ダイオード結合自己走査型発光素子アレイを駆
動する回路の他の例を示す図である。
動する回路の他の例を示す図である。
【図９】サイリスタの電圧−電流特性を示す図である。
【図１０】図８の駆動回路の制御信号波形を示す図であ
る。
る。
【図１１】図４の駆動回路の制御信号波形の他の例を示
す図である。
す図である。
１０ 自己走査型発光素子アレイチップ １２，１４ 駆動回路 ２０，３０，３１，３２，４０，５０，５１，５２ 制
御信号端子 ６０ ＣＭＯＳインバータバッファ ６１ ＰチャンネルＭＯＳＦＥＴ ６２ ＮチャンネルＭＯＳＦＥＴ ７０ アナログスイッチ組合わせ回路 ７１，７２，７３ アナログスイッチ ８０ レベルシフタ内蔵インバータバッファ回路 ８１ ダイオード ９１，９２ 電流源
御信号端子 ６０ ＣＭＯＳインバータバッファ ６１ ＰチャンネルＭＯＳＦＥＴ ６２ ＮチャンネルＭＯＳＦＥＴ ７０ アナログスイッチ組合わせ回路 ７１，７２，７３ アナログスイッチ ８０ レベルシフタ内蔵インバータバッファ回路 ８１ ダイオード ９１，９２ 電流源
Claims (10)
- 【請求項１】しきい電圧もしくはしきい電流が外部から
電気的に制御可能な３端子スイッチ素子多数個を、一次
元的に配列し、 前記スイッチの一方の端子を、負荷抵抗を介して電源ラ
インに接続し、 隣接するスイッチ素子のしきい電圧もしくはしきい電流
を制御する制御電極を、電圧もしくは電流の一方向性を
もつ電気的手段にて互いに接続し、 前記一次元的に配列された各スイッチ素子の残りの２端
子のうちの一方に、外部からｍ相（ｍは２以上の整数）
のクロックパルスのラインを、それぞれｍ素子毎に順繰
りに接続し、 ある相のクロックパルスにより、あるスイッチ素子がオ
ンしているとき、そのスイッチ素子近傍のスイッチ素子
のしきい電圧もしくはしきい電流を、前記電気的手段を
介して変化させ、他の相のクロックパルスにより、前記
あるスイッチ素子に隣接するスイッチ素子をオンさせ、 発光のためのしきい電圧もしくはしきい電流が外部から
電気的に制御可能な３端子発光素子多数個を、一次元的
に配列し、 前記スイッチ素子の各制御電極を、１対１に対応する前
記発光素子の制御電極に接続し、 前記一次元的に配列された各発光素子の残りの２端子の
うちの一方を、発光のための電流を印加する書込み信号
ラインに接続した自己走査型発光素子アレイにおいて、 前記スイッチ素子をオンさせる前記クロックパルスの電
圧をＶt とした場合に、前記クロックパルスのライン
を、前記スイッチ素子をオンさせる前に、前記Ｖ t より
小さい電圧値に、予備充電することを特徴とする自己走
査型発光素子アレイの駆動方法。 - 【請求項２】前記３端子スイッチ素子および前記３端子
発光素子は、３端子発光サイリスタであることを特徴と
する請求項１記載の自己走査型発光素子アレイの駆動方
法。 - 【請求項３】前記電気的手段は、ダイオードであること
を特徴とする請求項２記載の自己走査型発光素子アレイ
の駆動方法。 - 【請求項４】前記クロックパルスの電圧Ｖt の持続時間
を、少なくとも、前記スイッチ素子である３端子サイリ
スタがオン後、保持電流を流す時間とすることを特徴と
する請求項２または３記載の自己走査型発光素子アレイ
の駆動方法。 - 【請求項５】前記電圧Ｖt は、３．３Ｖであることを特
徴とする請求項２，３または４記載の自己走査型発光素
子アレイの駆動方法。 - 【請求項６】しきい電圧もしくはしきい電流が外部から
電気的に制御可能な３端子スイッチ素子多数個を、一次
元的に配列し、 前記スイッチの一方の端子を、負荷抵抗を介して電源ラ
インに接続し、 隣接するスイッチ素子のしきい電圧もしくはしきい電流
を制御する制御電極を、電圧もしくは電流の一方向性を
もつ電気的手段にて互いに接続し、 前記一次元的に配列された各スイッチ素子の残りの２端
子のうちの一方に、外部からｍ相（ｍは２以上の整数）
のクロックパルスのラインを、それぞれｍ素子毎に順繰
りに接続し、 ある相のクロックパルスにより、あるスイッチ素子がオ
ンしているとき、そのスイッチ素子近傍のスイッチ素子
のしきい電圧もしくはしきい電流を、前記電気的手段を
介して変化させ、他の相のクロックパルスにより、前記
あるスイッチ素子に隣接するスイッチ素子をオンさせ、 発光のためのしきい電圧もしくはしきい電流が外部から
電気的に制御可能な３端子発光素子多数個を、一次元的
に配列し、 前記スイッチ素子の各制御電極を、１対１に対応する前
記発光素子の制御電極に接続し、 前記一次元的に配列された各発光素子の残りの２端子の
うちの一方を、発光のための電流を印加する書込み信号
ラインに接続した自己走査型発光素子アレイの駆動回路
において、 前記スイッチ素子をオンさせる前記クロックパルスの電
圧をＶt とした場合に、前記電圧Ｖt を供給する第１の
電源電圧と、 前記電圧Ｖt より小さい電圧を供給する第２の電源電圧
と、 前記第１および第２の電源電圧を用いて、前記クロック
パルスのラインを、前記スイッチ素子をオンさせる前
に、前記電圧Ｖt より小さい電圧値に、予備充電した
後、前記電圧Ｖt にするスイッチ回路とを備えることを
特徴とする自己走査型発光素子アレイの駆動回路。 - 【請求項７】しきい電圧もしくはしきい電流が外部から
電気的に制御可能な３端子スイッチ素子多数個を、一次
元的に配列し、 前記スイッチの一方の端子を、負荷抵抗を介して電源ラ
インに接続し、 隣接するスイッチ素子のしきい電圧もしくはしきい電流
を制御する制御電極を、電圧もしくは電流の一方向性を
もつ電気的手段にて互いに接続し、 前記一次元的に配列された各スイッチ素子の残りの２端
子のうちの一方に、外部からｍ相（ｍは２以上の整数）
のクロックパルスのラインを、それぞれｍ素子毎に順繰
りに接続し、 ある相のクロックパルスにより、あるスイッチ素子がオ
ンしているとき、そのスイッチ素子近傍のスイッチ素子
のしきい電圧もしくはしきい電流を、前記電気的手段を
介して変化させ、他の相のクロックパルスにより、前記
あるスイッチ素子に隣接するスイッチ素子をオンさせ、 発光のためのしきい電圧もしくはしきい電流が外部から
電気的に制御可能な３端子発光素子多数個を、一次元的
に配列し、 前記スイッチ素子の各制御電極を、１対１に対応する前
記発光素子の制御電極に接続し、 前記一次元的に配列された各発光素子の残りの２端子の
うちの一方を、発光のための電流を印加する書込み信号
ラインに接続した自己走査型発光素子アレイの駆動回路
において、 前記スイッチ素子をオンさせる前記クロックパルスの電
圧をＶt とした場合に、前記電圧Ｖt を供給する電源電
圧と、 前記電源電圧を用いて、前記クロックパルスのライン
を、前記スイッチ素子をオンさせる前に、前記電圧Ｖt
より小さい電圧値に、予備充電した後、前記Ｖtにする
スイッチ回路とを備えることを特徴とする自己走査型発
光素子アレイの駆動回路。 - 【請求項８】前記スイッチ回路が、２個の電流源よりな
ることを特徴とする請求項７記載の自己走査型発光素子
アレイの駆動回路。 - 【請求項９】前記スイッチ回路は、前記クロックパルス
の電圧Ｖt の持続時間を、少なくとも、前記スイッチ素
子である３端子サイリスタがオン後、保持電流を流す時
間とすることを特徴とする請求項６または７記載の自己
走査型発光素子アレイの駆動回路。 - 【請求項１０】前記電圧Ｖt は、３．３Ｖであることを
特徴とする請求項６〜９のいずれかに記載の自己走査型
発光素子アレイの駆動回路。
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Cited By (8)
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| JP2002141554A (ja) * | 2000-11-01 | 2002-05-17 | Fuji Xerox Co Ltd | 発光素子アレイ駆動装置 |
| JP2006013166A (ja) * | 2004-06-25 | 2006-01-12 | Sharp Corp | 発光ダイオード駆動回路、及びそれを備えた光送信デバイス、並びに電子機器 |
| JP2009143242A (ja) * | 2009-03-27 | 2009-07-02 | Fuji Xerox Co Ltd | 自己走査型発光素子アレイの駆動方法、光書込みヘッドおよび光プリンタ |
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