JP2002076003A - 半導体デバイスの平坦化方法 - Google Patents

半導体デバイスの平坦化方法

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ジェレミー・ケイ・ステファンズ
Michael Wise
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Abstract

(57)【要約】 【課題】 ダマシーン・プロセスにより形成された半導
体表面において、非常に減少されたトポグラフィを得る
方法を提供する。 【解決手段】 ダイヤモンドまたはダイヤモンド様炭素
膜は、研磨停止層として、金属レベルのパターン形成前
に基板表面に付着される。次にダイヤモンドまたはダイ
ヤモンド様炭素研磨停止層上に保護膜が付着される。保
護膜はもう１つの研磨停止層として使用できる。ダイヤ
モンドまたはダイヤモンド様炭素膜と保護膜はともに、
金属フィーチャになるトレンチにパターンを形成するた
めのハードマスクとして用いられる。ここで保護膜は、
パターン形成プロセスでダイヤモンドまたはダイヤモン
ド様炭素研磨停止層を保護する。導電金属層の付着後、
基板が研磨されて余剰導電物質及びトポグラフィが除去
される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ダマシーン・プロ
セスにおける半導体デバイスの平坦化に関し、特に、ま
ずダイヤモンドまたはダイヤモンド様炭素膜を研磨停止
層として用い、次にダイヤモンド様炭素膜をハードマス
クで保護することによって、半導体デバイスの種々の表
面を平坦化する方法に関する。ハードマスクはもう１つ
の研磨停止層として使用できる。その後、半導体表面を
化学機械研磨し、改善された平坦化表面が得られる。
【０００２】
【従来の技術】半導体デバイスのパターンは、従来技術
で開示されているように、様々な方法で形成することが
できる。ダマシーン・プロセス・フローはそのような方
法の１つである。ダマシーン・プロセスは通常、絶縁物
質を基板表面に付着するステップ、絶縁物質にパターン
を形成してワイヤとバイアに開口を形成するステップ、
導電物質（一般には金属）を開口に付着するステップ、
及び余分な導電物質を除去するステップを含む。ダマシ
ーン・プロセスにより、平坦化多層金属相互接続構造、
平坦化したシャロー・トレンチ（shallow trench）分離
構造、平坦化半導体アイランド等、様々な半導体表面を
形成することができる。
【０００３】ダマシーン・プロセスで半導体にパターン
を形成する際、当分野では周知のレジスト層である放射
線感応性高分子層（polymeric radiation-sensitive la
yer）が基板に付着される。次にレジスト層が現像され
る。レジストを現像する方法の１つは、放射線に照射さ
れたレジストを有機金属試薬と反応させた後、レジスト
層を酸素プラズマ等のエッチャントに露出することであ
る。このようなエッチャントは、レジスト層のうちエッ
チング耐性が弱く、放射線の照射されていない部分を除
去するため、ダマシーン・プロセスで基板に付着した、
保持されるべき層は、そのようなエッチング剤に耐性の
あるものでなければならない。
【０００４】パターン化レジスト層の形成後、エッチン
グ・プロセスによりレジスト・パターンが基板に転写さ
れる。次に導電層が基板表面に付着され、パターンの形
成された基板の開口を導電物質が埋め、下のデバイスに
接触する。ダマシーン・プロセスにより相互接続構造を
形成するプロセスでは、余分な導電物質が半導体表面に
堆積することがある。このような余分な導電物質は、化
学機械研磨（ＣＭＰ）等の方法で取り除くことができ、
これにより半導体デバイスに事実上平坦な表面が形成さ
れる。
【０００５】ダマシーン・プロセスにおいて、化学機械
研磨（ＣＭＰ：chemical-mechanical polishing）プロ
セスにより平坦な半導体表面を形成する方法は、当該分
野では一般的になっている。ＣＭＰプロセスにより、機
械的に圧力をかけながら表面の部分部分を化学的に反応
させることによって、平坦ではない表面領域が取り除か
れる。これにより、研磨された半導体の均一平坦性が高
精度に保たれる。ＣＭＰプロセスでは、表面処理を所望
のエンドポイントで常時停止するのが望ましい。これに
より、半導体に前記の平坦な表面が得られる。研磨停止
層は当業者には周知の通り、所望のエンドポイントでＣ
ＭＰプロセスを停止する方法である。従来技術は、その
ようなエンドポイントを求めるため様々な方法を開示し
ている。一般に従来技術は、例えば研磨停止層として銅
を用いる、研磨停止時間層を用いる、基板の厚みを測定
する、熱測定停止層を用いる等を含む手法により、ＣＭ
Ｐプロセスの所望のエンドポイントで基板の研磨を停止
することを開示している。しかし、このような研磨停止
層の使用を監視するには緻密さが要求されるが、緻密な
監視がなければ過剰研磨が生じ、半導体表面のトポグラ
フィ（topography）が加わることもある。
【０００６】ＣＭＰ研磨停止層は、グローバル（globa
l）付着プロセス及び金属層のパターン形成により層間
構造を形成するプロセスに用いられる層として当業者に
は知られている。従来技術に開示されている通り、ダマ
シーン・プロセスに研磨停止層を用いるときは、平坦化
した半導体表面に研磨停止層を付着し、その後ＣＭＰプ
ロセスを行うことがある。ダマシーン・プロセスのＣＭ
Ｐプロセスは、研磨停止層で終了または停止する。この
ような開示案件は、研磨停止層を半導体表面全体に付着
可能なこと、またはそのような表面の開口を埋めるため
適用できることを示している。
【０００７】研磨停止層はダマシーン・プロセスでのグ
ローバル付着に加えて、金属層にパターンを形成して層
間構造を得るためにも使用できる。ダマシーン・プロセ
ス・フローで金属層にパターンを形成して層間誘電体を
得る際、化学機械的過剰研磨の間に誘電層を除去するこ
とで十分なトポグラフィが形成されることがある。この
トポグラフィは、高さの異なる金属や誘電体の表面を含
むことがあり、或いは比較的大きな領域上に金属と誘電
体両方の層の凹みを含むことがある。従って、過剰研磨
を可能にする研磨停止層を用いた基板表面を平坦化する
改良された方法、及び実質的に平坦な表面を形成するこ
とが求められる。
【０００８】ダイヤモンドまたはダイヤモンド様炭素物
質をＣＭＰプロセスの研磨停止層としてグローバル付着
する方法が、Jasoらによる米国特許第５２４６８８４号
に開示されている。Jasoは、半導体のパターン形成なし
に、ダイヤモンドまたはダイヤモンド様炭素物質を研磨
エッチング停止手段として用いることを提案する。しか
し、ダマシーン・プロセスにおいて金属層にパターンを
形成して層間構造を得る際、ダイヤモンドまたはダイヤ
モンド様炭素物質を研磨停止層として用いることを報告
した従来技術はない。Jasoにより開示されているよう
に、ダイヤモンドまたはダイヤモンド様炭素物質を用い
ることは、ダマシーン・プロセスのパターン形成ステッ
プにおける研磨停止層としては効果的ではない。これは
基本的に、そのようなパターン形成ステップでのダイヤ
モンドまたはダイヤモンド様炭素物質の揮発性による。
【０００９】本発明は、化学機械的過剰研磨の際に誘電
体の除去により形成されるトポグラフィの量を大幅に少
なくするダマシーン・プロセス・フローにおいて、金属
層にパターンを形成して多層誘電体を形成する方法を提
供する。この方法によれば様々な半導体表面を形成する
ことができる。
【００１０】
【発明が解決しようとする課題】従来技術の問題点、欠
点を考慮した上で、本発明の目的は、トポグラフィが大
幅に減少された、ダマシーン・プロセスで平坦化した様
々な半導体表面を形成する方法を提供することである。
【００１１】本発明の他の目的は、多層金属相互接続構
造の形成時にトポグラフィを少なくする方法を提供する
ことである。
【００１２】本発明の他の目的は、平坦化した半導体ア
イランドの形成時にトポグラフィを少なくする方法を提
供することである。
【００１３】本発明の他の目的は、平坦化したシャロー
・トレンチ分離構造の形成時にトポグラフィを少なくす
る方法を提供することである。
【００１４】本発明の他の目的は、研磨停止層物質を有
し、完成した半導体チップの伝熱性が大きく改良された
半導体構造を提供することである。
【００１５】本発明の他の目的は、ＣＭＰプロセス時に
トポグラフィを増大することなく、過剰研磨する可能性
（ability）が改良された、平坦化した半導体を形成す
る方法を提供することである。
【００１６】本発明の他の目的は、化学機械研磨処理に
必要な監視及び制御を少なくすることである。
【００１７】
【課題を解決するための手段】前記の目的や利点は、当
業者には明らかな他の目的、利点を含めて、本発明によ
り達成される。本発明は、第１の態様では、ダマシーン
・プロセス・フローにおいて、ダイヤモンドまたはダイ
ヤモンド様炭素物質を研磨停止層として用いて半導体表
面を平坦化する方法を対象にする。この方法は、オプシ
ョンとして誘電層または導電層を半導体表面に付着する
ステップ、ダイヤモンドまたはダイヤモンド様膜を該誘
電層または導電層の上に付着するステップ、パターン形
成プロセス中にダイヤモンドまたはダイヤモンド様膜を
保護するよう働くハードマスク層を付着するステップ、
複数の開口を形成するステップ、金属層を形成するステ
ップ、及び半導体表面を平坦化して事実上平坦な表面を
形成するステップを含む。
【００１８】本発明の好適な実施例では、第１のダイヤ
モンド様炭素研磨停止層を基板表面に形成し、第２のハ
ードマスク層を該第１研磨停止層の表面に形成すること
によって半導体を平坦化する方法を開示する。この方法
は、ハードマスクである第２の層に加えて、第２研磨停
止層を含み、第２の層のパターン形成により第１開口群
を形成するステップ、第１の層の露出部分にパターンを
形成して第２開口群を形成するステップ、及び基板の露
出部分にパターンを形成して第３開口群を形成するステ
ップを含む。その後第３の層が基板表面に形成され、こ
こで少なくとも第３開口群が埋められ、その後基板表面
が平坦化され、少なくとも第３層の余剰部分が取り除か
れる。平坦化は少なくとも第２ハードマスク研磨停止層
部分で停止することができ、これにより全体的に実質的
な平坦性が得られる。或いは、平坦化をダイヤモンドま
たはダイヤモンド様研磨停止層まで継続してもよい。ダ
イヤモンドまたはダイヤモンド様研磨停止層により、実
質的に平坦な基板表面を維持しながら過剰研磨プロセス
が可能になる。
【００１９】本発明は他の態様では、前記方法に従い、
ダマシーン・プロセスにおいて平坦化された相互接続半
導体構造を形成する方法について説明する。
【００２０】本発明は他の態様では、前記方法に従い、
ダマシーン・プロセスにおいて平坦化された半導体分離
構造を形成する方法について説明する。
【００２１】本発明は他の態様では、前記方法に従い、
ダマシーン・プロセスにおいて平坦化された半導体アイ
ランド構造を形成する方法について説明する。
【００２２】本発明の他の態様は、前記方法により形成
した表面が実質的に平坦な半導体を開示することであ
る。
【００２３】
【発明の実施の形態】本発明の好適な実施例について説
明する際、ここでは図１乃至図１４を参照するが、同様
の参照符号は本発明の同様の特徴を指し示す。本発明の
特徴を示した図は必ずしも実寸ではない。以下に述べる
実施例を含めて、本発明については様々な実施例が可能
である。
【００２４】本発明は、ダイヤモンドまたはダイヤモン
ド様物質を研磨停止層として用い、ダマシーン・プロセ
ス・フローにおいて半導体表面にパターンを形成しこれ
を作製する方法を開示する。本発明は、多層金属相互接
続構造、半導体アイランド、シャロー・トレンチ分離構
造等、様々な平坦化半導体構造を作製するため採用する
ことができる。本発明は一般には、平坦化半導体、及び
ダマシーンにおいて平坦化半導体を形成する方法を開示
する。この方法は、オプションとして誘電体または導電
層を半導体表面に付着するステップ、ダイヤモンドまた
はダイヤモンド様膜を該誘電体または導電層上に付着す
るステップ、パターン形成プロセスでダイヤモンドまた
はダイヤモンド様膜を保護するよう働くハードマスク層
を付着するステップ、複数の開口を形成するステップ、
金属層を形成するステップ、及び半導体表面を平坦化し
て実質的に平坦な表面を形成するステップを含む。
【００２５】本発明の好適な実施例の１つを図１乃至図
５に示す。図１乃至図５は、ダマシーン・プロセス・フ
ローの研磨ステップにおいて、半導体または絶縁体の表
面に、研磨停止層としてダイヤモンドまたはダイヤモン
ド様炭素物質を用いて平坦化した金属相互接続構造を形
成するステップを示す。ダイヤモンド様炭素物質は、ダ
イヤモンド、グラファイト、アモルファス・カーボン、
炭化シリコン、及びそれらの組み合わせ等である。
【００２６】図１は、薄い誘電層を置くステップ、ダイ
ヤモンドまたはダイヤモンド様炭素物質を含む第１研磨
停止層を半導体または絶縁体の構造表面に付着するステ
ップ、該第１研磨停止層をエッチング停止層でコーティ
ングするステップ、及び該保護膜にパターンを形成し、
よって下の第１研磨停止層にパターンを形成するステッ
プを示す。薄い誘電層１２は基板１０表面に付着され
る。この誘電層１２は、例えばシリコン表面に成長させ
た熱酸化物等の薄い高品質酸化物である。誘電層１２
は、第１研磨停止層の基板１０への付着性を改良する。
また半導体表面の界面品質も保証される。基板１０は、
ドープの有無にかかわらず、例えばガラス、水晶、セラ
ミック、その他、高抵抗半導体物質を含む、半導体また
は絶縁体の構造でよい。
【００２７】第１研磨停止層を形成するステップでは
（図１）、ダイヤモンドまたはダイヤモンド様炭素物質
（好適にはダイヤモンド）が該薄い誘電層１２上に付着
され、第１ダイヤモンド研磨停止層２０を含む第１研磨
停止層が形成される。第１ダイヤモンド研磨停止物質
は、例えば化学気相蒸着（ＣＶＤ）、蒸着、スパッタリ
ングといったコンフォーマル・コーティング等、業界で
確立されている現行の方法により付着することができ
る。好適実施例では、ダイヤモンド研磨停止物質が、約
５ｎｍ乃至約１０００ｎｍの範囲の厚みに付着される。
ダイヤモンド研磨停止物質は、好適にはＣＶＤ反応室で
約２００ｎｍの厚みに付着される。
【００２８】図１は更に、保護膜と第２研磨停止層の組
み合わせとして働くハードマスク層の形成を示す。この
保護膜は、第１ダイヤモンド研磨停止層２０の上部に物
質を付着してハードマスク層３０を形成するステップを
含む。このハードマスク層３０は、第１ダイヤモンド研
磨停止層２０のハードマスクとして働き、パターン形成
プロセスでの侵食、腐食、劣化等からこれを保護する。
更にハードマスク層３０は第２研磨停止層としても使用
できる。その場合、ハードマスク層３０はパターン形成
とエッチングの後、基板１０に残すことができ、これに
よりＣＭＰプロセス等の研磨時に研磨停止層として働
く。ハードマスク層３０は、窒化物、酸化物、酸窒化
物、及びそれらの組み合わせ等、様々な物質から構成す
ることができる。また業界で用いられ確立されている前
記の方法により付着することができる。例えばハードマ
スク層３０は、約１０ｎｍ乃至約１０００ｎｍの範囲の
厚みに付着することができる。ハードマスク層３０は、
好適には窒化物を含み、ＣＶＤ反応室で約１００ｎｍの
厚みに付着される。
【００２９】次のステップは、好適にはフォトレジスト
・プロセスによるハードマスク層３０のパターン形成を
含む。ハードマスク層３０は、フォトレジスト・プロセ
スでダイヤモンド様研磨停止層２０をマスクしてこれを
保護する。図１は、ハードマスク層３０に付着されたフ
ォトレジスト層４０を示す。フォトレジスト層４０はハ
ードマスク層３０の上部に付着される。フォトレジスト
層４０は、好適には感光性材料を含み、従来の方法で付
着される。本発明の好適実施例のフォトレジスト層４０
は樹脂、増感剤、溶剤の組み合わせを含み、厚み約０．
５μｍ乃至約２μｍの範囲に付着される。フォトレジス
ト層４０は次に、例えばまずマスクを使用してレジスト
を露光し、塩基性水溶液によりフォトレジストを現像し
て開口またはキャビティ（cavity）５０を形成すること
によってパターンが形成され現像される。キャビティ５
０は底部と２つの側壁を含む。キャビティ５０の底部は
ハードマスク層３０を露出し、２つの側面はパターンが
形成されたフォトレジスト層４０の端を露出する。
【００３０】露出したハードマスク層３０は次に、第１
エッチング・プロセスにかけられる。図２は、この第１
エッチング・プロセスが行われ、ハードマスク層３０に
開口３４が形成された後のハードマスク層３０を示す。
ハードマスク層３０は、業界で確立されている現行のエ
ッチング方法にかけられる。好適実施例の場合、ハード
マスク層３０は、反応性イオン・エッチング反応室にお
いて、フォトレジスト層４０と下のダイヤモンド物質両
方に対するエッチング選択性が２０：１のＣＦ 4フプラ
ズマを使用するドライ・エッチング・プロセス等、フッ
素ベースのプラズマでエッチングされる。これにより、
第１エッチング・プロセスでは、露出したハードマスク
層３０のみ除去され、第１ダイヤモンド研磨停止層２０
の表面で処理が停止し、ハードマスク層３０の開口３４
が形成され、第１ダイヤモンド研磨停止層２０の一部が
露出する。図２は、第１エッチング・プロセスの後、パ
ターンが形成されたフォトレジスト層４０の一部と下の
ハードマスク層３０の一部が基板１０表面に残せること
を示す。
【００３１】図３は、第２エッチング・プロセスのステ
ップを示す。この第２エッチング・プロセスは、ダイヤ
モンド研磨停止層２０の露出した部分２２をエッチング
する。図３で、ダイヤモンド研磨停止層２０がエッチン
グされ、ダイヤモンド研磨停止層の部分２２が除去さ
れ、基板１０の下部が露出する。このダイヤモンド研磨
停止層２０のエッチングは、従来の周知の方法により行
える。ダイヤモンド研磨停止層２０のエッチングは、好
適には、反応性イオン・エッチング反応室において、Ｏ
2プラズマ等、酸素ベースのプラズマにより行われる。
Ｏ2プラズマでは、ダイヤモンド層を破壊するのに十分
な反応酸素があり、よってダイヤモンド層が劣化或いは
侵食される。従って、ハードマスク層によりダイヤモン
ド層を覆い、Ｏ2プラズマからダイヤモンド層を保護す
ることができる。第２エッチング・プロセスは更に、図
３に示すように、フォトレジスト層４０の残りの部分の
同時除去にも対応する。好適実施例の場合、フォトレジ
スト層４０は、ハードマスク層３０にパターンが形成さ
れた後に除去される。
【００３２】次のステップは第３エッチング・プロセス
を含む。第３エッチングでは、図４に示すように、基板
１０に開口６０を形成する。ダイヤモンド研磨停止層２
０の部分２２が除去された後、基板１０の露出部分がエ
ッチングされ、基盤１０の開口６０が形成される。第３
エッチング・プロセスでは、残りのハードマスク層３０
とダイヤモンド研磨停止層２０は、露出基板１０をエッ
チングする複合マスクとして働く。好適実施例の場合、
この第３エッチングは、反応性イオン・エッチング反応
室において、ＣＦ4、Ｃｌ2プラズマ等のフッ素ベースま
たは塩素ベースのプラズマで、絶縁体または半導体基板
のダイヤモンド・マスクに対するエッチング選択性を１
０：１を超える比率にして行われる。開口６０の深さは
好適には約１００ｎｍ乃至約１０００ｎｍの範囲であ
る。この第３エッチング・プロセスのエッチング深さは
エッチング時間により制御される。更に、ハードマスク
層３０は、基板物質の種類に応じて、この第３エッチン
グ・プロセスの後に残してもよく残さなくてもよい。
【００３３】図５は、基板表面に付着層を塗布し、導電
層を付着するステップを示す。基板１０表面に付着促進
ライナ８０が付着され、導電層の付着が促進される。こ
の付着促進ライナ８０は、Ｔｉ、ＴｉＮ、Ｔａ、Ｔａ
Ｎ、Ｐｄ、Ｗ等の薄層であり、厚みは約５ｎｍ乃至約１
００ｎｍである。付着促進ライナ８０は、好適には厚さ
約２０ｎｍに付着したＴｉＮを含む。他の実施例の場
合、残りのハードマスク層３０を、付着促進ライナ８０
の付着前に除去することもできる。
【００３４】図５は更に、基板１０表面に、開口６０を
埋めるに十分な厚みに付着した導電物質を示す。この導
電物質が導電層７０を形成する。導電層７０は、例えば
ＴＥＯＳ（オルトケイ酸エチル（テトラエトキシシラ
ン））、ドープしたガラス、ポリイミド、ポリマ、Ａ
Ｌ、Ｃｕ、Ｗ、その他の金属合金、及びそれらの組み合
わせ等の金属を使用できる。この物質は、業界で確立さ
れた現行の方法により付着することができる。好適実施
例の場合、導電層７０は、例えばドープしたポリシリコ
ン、タングステン、アルミニウム、銅等を含み、ＣＶＤ
反応室で約１００ｎｍ乃至約２０００ｎｍの厚みに付着
される。導電物質を付着するステップで、余分な導電物
質が基板１０表面に形成されることがある。更に、導電
層７０の付着により基板表面に、７５として示すような
トポグラフィが作られることがある。その結果、余分な
導電物質またはトポグラフィが、ＣＭＰプロセス等の研
磨方法により取り除かれる。
【００３５】余分な導電物質は、従来のようなＣＭＰプ
ロセスにより取り除くことができる。ＣＭＰプロセスで
は導電層７０が研磨され、基板１０表面の余剰物質が除
去される。ＣＭＰプロセスはダイヤモンド研磨停止層２
０で止まり、これにより平坦な半導体表面が得られる。
ハードマスク層３０とダイヤモンド研磨停止層２０は両
方とも停止メカニズムとして働き、半導体基板上に金属
相互接続を形成する。得られる平坦化した半導体表面は
図６に示すように、一対のダイヤモンド研磨停止層２０
部分とその間の導電層７０部分を含む。
【００３６】好適実施例の場合、酸化剤を含む酸性Ａｌ
2Ｏ3スラリ（slurry）等、またはシリカ・ベースのスラ
リを用いた化学機械研磨プロセスにより余剰金属物質が
除去される。適切な酸化剤として、硝酸第二鉄（硝酸
鉄）、過酸化水素、ヨウ素酸塩、及びそれらの組み合わ
せ等がある。通常スラリのｐＨは硝酸で制御される。半
導体表面で導電層７０と付着層８０が完全に除去される
よう過剰研磨の必要なことがある。過剰研磨の結果、導
電層７０と付着層８０はここで、それぞれ７０Ａ、８０
Ａとして示すように、キャビティ５０の内側にくる。保
護膜３０は研磨で除去され、ダイヤモンド研磨停止層２
０は過剰研磨の結果によるトポグラフィを防ぐ。本発明
では、化学機械研磨金属のダイヤモンドまたはダイヤモ
ンド様物質に対する選択性が２０００：１を超える比率
にも達するが、化学機械研磨金属のＳｉＯ2に対する選
択性は、従来技術に開示されているように、通常は約１
０：１である。
【００３７】本発明の第２実施例を図７乃至図１０に示
す。図７乃至図１０は、ダマシーン・プロセスにおいて
半導体アイランドを形成するステップを示す。
【００３８】図７乃至図１０に示すように、ダマシーン
・プロセスで半導体基板上の半導体アイランドを形成す
るステップは前記と同じステップを含み、次の通りであ
る。誘電層１６０を基板１００上部に付着するステッ
プ、ダイヤモンドまたはダイヤモンド様研磨停止層１２
０を付着するステップ（好適な厚みは約２００ｎｍ）、
ダイヤモンド様研磨停止層１２０上に保護膜１３０を付
着するステップ、及びフォトレジスト層１４０を好適な
厚み約１μｍに付着するステップである。半導体アイラ
ンドを形成する際、誘電層１６０は二酸化シリコン、窒
化物、酸窒化物、ドープまたは非ドープのガラス、水
晶、及びそれらの組み合わせ等でよく、厚みは約４００
ｎｍである。更に前記と同様、次にフォトレジスト層に
パターンが形成される。このフォトレジスト層１４０の
パターンは、最初にマスクを使用してレジストを露光
し、次に塩基性水溶液を使用してフォトレジストを現像
することによって形成され、開口パターン１５０が作ら
れる。前記のように、ＣＦ4プラズマ等の第１エッチン
グ・プロセスにより、露出した保護膜１３０がフォトレ
ジストと下のダイヤモンド物質の両方に対するエッチン
グ選択性２０：１でエッチングされる。
【００３９】第１エッチング・プロセスの後、第２エッ
チング・プロセスが行われる。この第２ドライ・エッチ
ングはＯ2プラズマ等でよく、これにより下のダイヤモ
ンド層１２０が露出し、同時に残りのフォトレジスト層
１４０が除去される。次に、前記のように複合保護膜１
３０とダイヤモンド研磨停止層１２０がマスクとして用
いられ、露出した誘電層１６０が、好適にはＣＦ4プラ
ズマにより、誘電体のダイヤモンド・マスクに対するエ
ッチング選択性を１０：１を超える比率にしてエッチン
グされる。この保護膜１３０は、第２エッチング・プロ
セスの間、ダイヤモンド研磨停止層をマスクし保護す
る。第２エッチング・プロセスでの過剰エッチング・プ
ロセスは、残りの保護膜１３０を除去すると同時に、誘
電層全てが完全に除去されるように行える（図８）。
【００４０】第２実施例は、導電物質を付着して導電層
を形成するのではなく、エピタキシャル成長プロセスに
より、基板１００を含む物質から導電層１７０を成長さ
せる点が第１と異なる。好適実施例では、エピタキシャ
ル成長プロセスにより、基板から上方、ダイヤモンド・
マスク層上に半導体物質を成長させる（図９）。このエ
ピタキシャル成長は、現行の方法により行える。このエ
ピタキシャル成長プロセスにより、半導体表面に余分な
基板物質及びトポグラフィが形成される。ＣＭＰプロセ
スによりそのような余剰物及びトポグラフィを除去する
ことができる。
【００４１】第２実施例では、化学機械研磨プロセスが
行われ、塩基性ＳｉＯ2スラリを用いて余剰半導体物質
が除去される。スラリのｐＨは水酸化アンモニウム、水
酸化カリウム、及びそれらの組み合わせ等で制御でき
る。表面の半導体物質１７０を完全に除去して表面を平
坦化するには過剰研磨が必要である。過剰研磨の結果、
半導体物質はキャビティ領域１５０の内側だけになる。
ダイヤモンドまたはダイヤモンド様研磨停止層は、過剰
研磨の結果生じるトポグラフィを防ぐ。化学機械研磨の
半導体とダイヤモンド様物質の選択性は２０００：１を
超える。
【００４２】他の好適実施例では、本発明の方法により
シャロー・トレンチ分離領域を形成することができる。
図１１乃至図１４に示すように、厚み約１μｍのフォト
レジスト層２４０が、厚み約１００ｎｍの窒化層２３
０、厚み約２００ｎｍのダイヤモンドまたはダイヤモン
ド様物質２２０、及び半導体層２６０上に付着された厚
み約２０ｎｍの薄い誘電層２７０を含むＳＯＩ（semico
nductor-on-insulator）基板上に付着される。誘電層２
７０は、好適にはダイヤモンド様膜２２０と半導体層２
６０間の付着促進層として働く熱酸化物である。半導体
層２６０は、ドープまたは非ドープのシリコン、ＳｉＧ
ｅ、または同様な化合物等である。
【００４３】フォトレジスト層２４０のパターンは、ま
ずフォトマスク（図示せず）を使用して照射源に対して
レジストを露光し、塩基性水溶液を使用してフォトレジ
ストを現像することによって形成され、パターン２５０
が作られる。当業者には周知の条件下、ＣＦ4プラズマ
等のドライ・エッチング・プロセスにより、フォトレジ
ストと下のダイヤモンド様物質の両方に対するエッチン
グ選択性が約２０：１の、パターン２５０の露出窒化層
２３０がエッチングされる。窒化層２３０のエッチング
の後に得られる構造を図１１に示す。
【００４４】当業者には周知の条件下、Ｏ2プラズマで
の第２ドライ・エッチング・プロセスにより、露出した
下のダイヤモンド様膜２２０がエッチングされ、同時に
残りのフォトレジスト層２４０が除去される。次に、窒
化層２３０とダイヤモンド様膜２２０を複合マスクとし
て用い、ＣＦ4プラズマで、誘電体の複合マスクに対す
るエッチング選択性を約１０：１を超える比率にし、当
業者には周知の条件下、露出した誘電層２７０がエッチ
ングされる。パターン２５０の誘電層２７０は実質的に
全て、過剰エッチングにより完全に除去される。エッチ
ング時、同時に窒化層２３０も侵食されるが、これは許
容できるプロセス・パターンの範囲内である。誘電層２
７０のエッチング後、当業者には周知の条件下、Ｃｌ2
プラズマにより、露出した半導体層２６０がエッチング
され除去される。得られる構造を図１２に示す。
【００４５】ＣＶＤ誘電体付着により２つの誘電物質層
が付着される。好適な第１誘電物質として、半導体物質
に対する界面品質の良いＣＶＤ酸化物２８０があり、好
適な第２誘電物質としては、ＴＥＯＳ（オルトケイ酸エ
チル（テトラエトキシシラン））等の低誘電率（low
k）物質があり、これにより図１３に示すようにキャビ
ティが埋められる。また、半導体層２６０がシリコンを
含む場合、露出した半導体層２６０上に熱酸化物を成長
させることもできる。熱酸化物は物質界面品質が高く、
デバイスが界面付近に作製された際、欠陥や転位による
漏れを抑えるので都合がよい。
【００４６】余剰誘電物質は、化学機械研磨プロセスに
より、ＳｉＯ2やＣｅＯ2のスラリを用いて除去される。
通常ＳｉＯ2スラリは、約７乃至約１２の塩基性ｐＨを
維持するため、水酸化アンモニウムや水酸化カリウムを
含む。ＣｅＯ2スラリは、好適には米国特許第５８７６
４９０号に開示されているように、高分子電解質ととも
に広範囲のｐＨに用いることができる。表面の誘電層物
質２７０を事実上除去し、表面を平坦化するには過剰研
磨が望ましい。過剰研磨の結果、図１４に示すように、
低誘電率物質２７０Ａとライナ層２８０Ａによってパタ
ーン２５０が実質的に埋められる。ダイヤモンド様研磨
停止層２２０は、過剰研磨の結果生じるトポグラフィを
防ぐ。ＳｉＯ2のダイヤモンド様研磨停止物質に対する
選択性は約１９：１乃至約３１１：１の範囲で、誘電物
質がＳｉＯ2ではなく低誘電率物質のときはかなり高く
なる。
【００４７】本発明は前記の目的を達成する。ダマシー
ン・プロセス・フローにおいて、半導体表面をパターン
し形成するために、ダイヤモンドまたはダイヤモンド様
物質が研磨停止層として用いられる。研磨停止層として
ダイヤモンドまたはダイヤモンド様物質を用いること
で、トポグラフィを増やすことなく、ＣＭＰプロセスで
の過剰研磨性が改良され、ＣＭＰプロセスに必要な監視
や制御が少なくなる。本発明は、例えば多層金属相互接
続構造、半導体アイランド構造、シャロー・トレンチ分
離構造等、様々な平坦化半導体構造を作製するため採用
することができる。本発明は、一般には平坦化半導体及
びダマシーン・プロセスで平坦化半導体を形成する方法
を開示している。この方法は、オプションとして半導体
表面に誘電体または導電層を付着するステップ、その誘
電体または導電層上にダイヤモンドまたはダイヤモンド
様膜を付着するステップ、パターン形成プロセスでダイ
ヤモンドまたはダイヤモンド様膜を保護するよう働くハ
ードマスク層を付着するステップ、複数の開口を形成す
るステップ、金属層を形成するステップ、及び半導体表
面を平坦化して事実上平坦な表面を形成するステップを
含む。平坦化した表面は、トポグラフィがかなり少なく
なり、完成した半導体チップの伝熱性は大幅に改良され
る。
【００４８】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４９】（１）半導体デバイスを形成する方法であ
って、基板表面に、第１物質を含む第１層を形成するス
テップと、前記第１層の表面に第２物質を含む第２層を
形成するステップと、前記基板の前記表面にパターンを
形成することにより、開口を形成するステップと、前記
基板表面に第３物質を含む第３層を形成することによ
り、少なくとも前記開口を埋めるステップと、前記基板
の前記表面を平坦化し、前記第３層の少なくとも余剰部
分を除去し、該平坦化は少なくとも前記第２層で停止
し、全体的に平坦性が得られる、ステップと、を含む、
方法。 （２）前記第１層はダイヤモンド様炭素物質を含む、前
記（１）記載の方法。 （３）前記第２層は窒化物、酸窒化物、酸化物、ＴＥＯ
Ｓ、ガラス、水晶、またはそれらの組み合わせを含む、
前記（１）記載の方法。 （４）前記第３層は導電物質、誘電物質、または半導体
物質を含む、前記（１）記載の方法。 （５）前記第２層にパターンを形成して第１開口群を形
成するステップと、前記第１層の露出部分にパターンを
形成して第２開口群を形成するステップと、前記基板の
露出部分にパターンを形成して第３開口群を形成するス
テップと、を含む、前記（１）記載の方法。 （６）前記第１層の露出部分にパターンを形成して前記
第２開口群を形成するステップで、前記第２層の残りの
部分は前記第１層の下の部分を保護する、前記（５）記
載の方法。 （７）前記第３層は少なくとも前記第３開口群を埋め
る、前記（５）記載の方法。 （８）前記平坦化ステップで、前記第２層を除去するこ
とにより前記第１層で停止するステップを含み、前記第
１層により前記基板表面が過剰に平坦化され、前記表面
に平坦性が得られる、前記（１）記載の方法。 （９）前記平坦化プロセスは化学機械研磨を含む、前記
（１）記載の方法。 （１０）ダマシーン・プロセスにおいて相互接続半導体
構造を平坦化する方法であって、基板表面上に絶縁層を
形成することにより絶縁基板を形成するステップと、前
記絶縁基板表面上に、第１研磨停止層を含むダイヤモン
ド様炭素膜を形成するステップと、前記ダイヤモンド様
炭素膜表面上に、第２研磨停止層を含むハードマスク層
を形成するステップと、第１パターン形成ステップによ
り、前記ハードマスク層にパターンを形成して前記ダイ
ヤモンド様炭素膜の一部分を露出するステップと、第２
パターン形成ステップにより、前記ダイヤモンド様炭素
膜にパターンを形成して前記絶縁基板の一部分を露出す
るステップと、第３パターン形成ステップにより、前記
絶縁基板の露出部分にパターンを形成して前記絶縁基板
上に相互接続ボイドを形成することにより、前記絶縁基
板の相互接続構造を形成するステップと、前記絶縁基板
の表面に導電層を形成することにより、少なくとも前記
ボイドを埋めるステップと、前記絶縁基板表面を平坦化
し、前記導電層の少なくとも余剰部分を除去し、該平坦
化は少なくとも前記第２研磨停止層で停止し、全体的に
平坦性が得られる、ステップと、を含む、方法。 （１１）前記ダイヤモンド様炭素膜はＣＶＤにより付着
される、前記（１０）記載の方法。 （１２）前記ダイヤモンド様炭素膜は、厚さ約５ｎｍ乃
至約１０００ｎｍに付着されたＣＶＤダイヤモンド層を
含む、前記（１０）記載の方法。 （１３）前記ハードマスク層は、厚さ約１０ｎｍ乃至約
１０００ｎｍに付着された窒化物、酸化物、または酸窒
化物を含む、前記（１０）記載の方法。 （１４）前記第１パターン形成ステップは、フォトレジ
スト物質を付着し現像した後、プラズマを用いた第１エ
ッチングで前記ハードマスク層の一部を除去することに
よって前記ハードマスク層にパターンを形成するステッ
プを含み、該第１エッチングにより、前記ハードマスク
層の露出部分のみ除去されることにより、前記ダイヤモ
ンド様炭素膜でエッチングが停止し、前記部分が露出す
る、前記（１０）記載の方法。 （１５）前記第２パターン形成ステップは、プラズマを
用いた第２エッチングにより前記ダイヤモンド様炭素膜
にパターンを形成するステップを含み、該第２エッチン
グにより、更に、前記第１パターン形成により残ったパ
ターン形成物質が除去されることにより、前記絶縁基板
の部分が露出する、前記（１０）記載の方法。 （１６）前記ハードマスク層の前記第２パターン形成ス
テップは、前記第２プラズマから前記ダイヤモンド様炭
素膜を保護する、前記（１５）記載の方法。 （１７）前記第３パターン形成ステップは、プラズマを
用いて前記絶縁基板の露出部分にパターンを形成するこ
とにより、前記絶縁物質の相互接続ボイドを形成するス
テップを含む、前記（１０）記載の方法。 （１８）前記相互接続ボイドは約１００ｎｍ乃至約１０
００ｎｍの深さに形成される、前記（１０）記載の方
法。 （１９）前記相互接続ボイドの形成後、前記導電層の形
成前に、導電物質を含むライナ層を前記絶縁基板表面に
形成するステップを含む、前記（１０）記載の方法。 （２０）前記平坦化ステップで前記絶縁基板表面から前
記ライナ物質を除去するステップを含む、前記（１９）
記載の方法。 （２１）前記導電層は、ドープしたポリシリコン、タン
グステン、アルミニウム、または銅を含む、前記（１
０）記載の方法。 （２２）前記平坦化ステップは、前記第２研磨停止層を
除去することにより、前記第１研磨停止層で停止するス
テップを含み、前記第１研磨停止層により、前記基板表
面が過剰に平坦化され、前記表面に平坦性が得られる、
前記（１０）記載の方法。 （２３）半導体分離構造を平坦化する方法であって、半
導体基板表面上に誘電層を形成するステップと、前記誘
電層表面上に、第１研磨停止層を含むダイヤモンド様炭
素膜を形成するステップと、前記ダイヤモンド様炭素膜
表面上に、第２研磨停止層を含むハードマスク層を形成
するステップと、前記ハードマスク層にパターンを形成
して前記ダイヤモンド様炭素膜の一部分を露出するステ
ップを含む第１パターン形成ステップを行うステップ
と、前記ダイヤモンド様炭素膜にパターンを形成して前
記半導体基板の一部分を露出するステップを含む第２パ
ターン形成ステップを行うステップと、前記半導体基板
の前記露出部分にパターンを形成して前記絶縁基板上に
シャロー・トレンチ分離領域を形成することにより、前
記絶縁基板の分離構造を形成するステップを含む第３パ
ターン形成ステップを行うステップと、前記半導体基板
表面に誘電層を形成することにより、少なくとも前記シ
ャロー・トレンチを埋めるステップと、前記半導体基板
表面を平坦化し、前記誘電層の少なくとも余剰部分を除
去し、該平坦化は少なくとも前記第２研磨停止層で停止
し、全体的に平坦性が得られる、ステップと、を含む、
方法。 （２４）前記誘電層は、約１０ｎｍ乃至約１００ｎｍの
範囲の深さに形成された熱酸化物を含む、前記（２３）
記載の方法。 （２５）前記ハードマスク層は、前記第３パターン形成
ステップで前記ダイヤモンド様炭素膜を保護する、前記
（２３）記載の方法。 （２６）前記平坦化ステップは、前記第２研磨停止層を
除去することにより、前記第１研磨停止層で停止し、前
記第１研磨停止層により前記基板表面が過剰に平坦化さ
れ、前記表面に平坦性が得られる、ステップを含む、前
記（２３）記載の方法。 （２７）半導体アイランド構造を平坦化する方法であっ
て、半導体物質を含む半導体基板の表面上に誘電層を形
成するステップと、基板表面上に、第１研磨停止層を含
むダイヤモンド様炭素膜を形成するステップと、前記ダ
イヤモンド様炭素膜の表面上に、第２研磨停止層を含む
ハードマスク層を形成するステップと、前記ハードマス
ク層にパターンを形成して前記ダイヤモンド様炭素膜の
一部分を露出するステップを含む第１パターン形成ステ
ップと、前記ダイヤモンド様炭素膜にパターンを形成し
て前記誘電層の一部分を露出するステップを含む第２パ
ターン形成ステップと、前記誘電層の前記露出部分にパ
ターンを形成して前記半導体の一部を露出することによ
り、ボイド構造を形成するステップを含む第３パターン
形成ステップと、前記半導体物質を成長させることによ
り、前記ボイド構造を埋めるステップと、前記基板の表
面を平坦化して前記半導体物質層の少なくとも余剰部分
を除去し、該平坦化は少なくとも前記第２研磨停止層で
停止し、全体的に平坦性が得られる、ステップと、を含
む、方法。 （２８）前記ハードマスク層は前記第３パターン形成ス
テップで前記ダイヤモンド様炭素膜を保護する、前記
（２７）記載の方法。 （２９）前記ボイド構造は、前記半導体物質をシードと
して用いた選択的エピタキシャル成長プロセスにより形
成される、前記（２７）記載の方法。 （３０）前記アイランド構造は、１つの結晶構造で前記
ボイドを埋める、前記（２７）記載の方法。 （３１）前記平坦化ステップは、前記第２研磨停止層を
除去することにより前記第１研磨停止層で停止し、前記
第１研磨停止層により前記基板表面が過剰に平坦化さ
れ、前記表面に平坦性が得られる、ステップを含む、前
記（２７）記載の方法。 （３２）基板表面上の、第１研磨停止層を含む第１ダイ
ヤモンド様炭素膜と、前記第１研磨停止層表面上の、第
２研磨停止層を含む第２ハードマスク層と、前記ダイヤ
モンド様炭素膜の一部を露出する第１開口群と、基板の
一部を露出する第２開口群と、第３開口群と、前記基板
表面の、少なくとも前記第３開口群を埋める第３層と、
を含む、半導体。 （３３）前記基板は平坦化された表面を含み、該平坦化
は少なくとも前記第２研磨停止層で停止し、全体的に平
坦性が得られる、前記（３２）記載の半導体。 （３４）前記基板は平坦化された表面を含み、該平坦化
は前記第１研磨停止層で停止し、前記第１研磨停止層に
より該平坦化が過剰になり、前記基板表面に平坦性が得
られる、前記（３２）記載の半導体。
【図面の簡単な説明】
【図１】本発明の好適実施例に従って相互接続半導体構
造が形成された半導体基板を示す立面断面図である。
【図２】本発明の好適実施例に従って相互接続半導体構
造が形成された半導体基板を示す立面断面図である。
【図３】本発明の好適実施例に従って相互接続半導体構
造が形成された半導体基板を示す立面断面図である。
【図４】本発明の好適実施例に従って相互接続半導体構
造が形成された半導体基板を示す立面断面図である。
【図５】本発明の好適実施例に従って相互接続半導体構
造が形成された半導体基板を示す立面断面図である。
【図６】本発明の好適実施例に従って相互接続半導体構
造が形成された半導体基板を示す立面断面図である。
【図７】本発明の好適実施例に従って半導体アイランド
構造が形成された半導体基板を示す立面断面図である。
【図８】本発明の好適実施例に従って半導体アイランド
構造が形成された半導体基板を示す立面断面図である。
【図９】本発明の好適実施例に従って半導体アイランド
構造が形成された半導体基板を示す立面断面図である。
【図１０】本発明の好適実施例に従って半導体アイラン
ド構造が形成された半導体基板を示す立面断面図であ
る。
【図１１】本発明の好適実施例に従って半導体分離構造
が形成された半導体基板を示す立面断面図である。
【図１２】本発明の好適実施例に従って半導体分離構造
が形成された半導体基板を示す立面断面図である。
【図１３】本発明の好適実施例に従って半導体分離構造
が形成された半導体基板を示す立面断面図である。
【図１４】本発明の好適実施例に従って半導体分離構造
が形成された半導体基板を示す立面断面図である。
【符号の説明】
１０ 基板 １２ 誘電層 ２０ 研磨停止層 ３０ ハードマスク層 ７０ 導電層（保護膜） ７５ トポグラフィ ８０ ライナ（付着層） ２５０ パターン ２６０ 半導体層 ２７０ 誘電層
フロントページの続き (72)発明者 ローレンス・エイ・クレベンジャー アメリカ合衆国12540、ニューヨーク州 ラ・グランジビル、アンドリュース・ロー ド 90 (72)発明者 ルイス・エル・シィ・シュー アメリカ合衆国12524、ニューヨーク州フ ィッシュキル、クロスビー・コート ７ (72)発明者 ジェレミー・ケイ・ステファンズ アメリカ合衆国12553、ニューヨーク州ニ ュー・ウィンザー、アッシュ・ストリート 15 (72)発明者 マイケル・ワイズ アメリカ合衆国12540、ニューヨーク州 ラ・グランジビル、ウォルシュ・ロード 2000 Ｆターム(参考） 5F032 AA03 AA35 AA44 AA77 AA78 BB01 DA78 5F033 HH04 HH07 HH08 HH11 HH18 HH19 HH21 HH32 HH33 JJ04 JJ08 JJ11 JJ18 JJ19 JJ21 JJ32 JJ33 LL04 MM01 MM12 MM13 NN06 NN07 QQ09 QQ13 QQ28 QQ48 QQ49 RR01 RR04 RR06 RR08 SS11 TT02 XX01 5F043 AA27 DD16 DD24 FF07 GG03

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】半導体デバイスを形成する方法であって、 基板表面に、第１物質を含む第１層を形成するステップ
    と、 前記第１層の表面に第２物質を含む第２層を形成するス
    テップと、 前記基板の前記表面にパターンを形成することにより、
    開口を形成するステップと、 前記基板表面に第３物質を含む第３層を形成することに
    より、少なくとも前記開口を埋めるステップと、 前記基板の前記表面を平坦化し、前記第３層の少なくと
    も余剰部分を除去し、該平坦化は少なくとも前記第２層
    で停止し、全体的に平坦性が得られる、ステップと、 を含む、方法。
  2. 【請求項２】前記第１層はダイヤモンド様炭素物質を含
    む、請求項１記載の方法。
  3. 【請求項３】前記第２層は窒化物、酸窒化物、酸化物、
    ＴＥＯＳ、ガラス、水晶、またはそれらの組み合わせを
    含む、請求項１記載の方法。
  4. 【請求項４】前記第３層は導電物質、誘電物質、または
    半導体物質を含む、請求項１記載の方法。
  5. 【請求項５】前記第２層にパターンを形成して第１開口
    群を形成するステップと、 前記第１層の露出部分にパターンを形成して第２開口群
    を形成するステップと、 前記基板の露出部分にパターンを形成して第３開口群を
    形成するステップと、 を含む、請求項１記載の方法。
  6. 【請求項６】前記第１層の露出部分にパターンを形成し
    て前記第２開口群を形成するステップで、前記第２層の
    残りの部分は前記第１層の下の部分を保護する、請求項
    ５記載の方法。
  7. 【請求項７】前記第３層は少なくとも前記第３開口群を
    埋める、請求項５記載の方法。
  8. 【請求項８】前記平坦化ステップで、前記第２層を除去
    することにより前記第１層で停止するステップを含み、
    前記第１層により前記基板表面が過剰に平坦化され、前
    記表面に平坦性が得られる、請求項１記載の方法。
  9. 【請求項９】前記平坦化プロセスは化学機械研磨を含
    む、請求項１記載の方法。
  10. 【請求項１０】ダマシーン・プロセスにおいて相互接続
    半導体構造を平坦化する方法であって、 基板表面上に絶縁層を形成することにより絶縁基板を形
    成するステップと、 前記絶縁基板表面上に、第１研磨停止層を含むダイヤモ
    ンド様炭素膜を形成するステップと、 前記ダイヤモンド様炭素膜表面上に、第２研磨停止層を
    含むハードマスク層を形成するステップと、 第１パターン形成ステップにより、前記ハードマスク層
    にパターンを形成して前記ダイヤモンド様炭素膜の一部
    分を露出するステップと、 第２パターン形成ステップにより、前記ダイヤモンド様
    炭素膜にパターンを形成して前記絶縁基板の一部分を露
    出するステップと、 第３パターン形成ステップにより、前記絶縁基板の露出
    部分にパターンを形成して前記絶縁基板上に相互接続ボ
    イドを形成することにより、前記絶縁基板の相互接続構
    造を形成するステップと、 前記絶縁基板の表面に導電層を形成することにより、少
    なくとも前記ボイドを埋めるステップと、 前記絶縁基板表面を平坦化し、前記導電層の少なくとも
    余剰部分を除去し、該平坦化は少なくとも前記第２研磨
    停止層で停止し、全体的に平坦性が得られる、ステップ
    と、 を含む、方法。
  11. 【請求項１１】前記ダイヤモンド様炭素膜はＣＶＤによ
    り付着される、請求項１０記載の方法。
  12. 【請求項１２】前記ダイヤモンド様炭素膜は、厚さ約５
    ｎｍ乃至約１０００ｎｍに付着されたＣＶＤダイヤモン
    ド層を含む、請求項１０記載の方法。
  13. 【請求項１３】前記ハードマスク層は、厚さ約１０ｎｍ
    乃至約１０００ｎｍに付着された窒化物、酸化物、また
    は酸窒化物を含む、請求項１０記載の方法。
  14. 【請求項１４】前記第１パターン形成ステップは、フォ
    トレジスト物質を付着し現像した後、プラズマを用いた
    第１エッチングで前記ハードマスク層の一部を除去する
    ことによって前記ハードマスク層にパターンを形成する
    ステップを含み、該第１エッチングにより、前記ハード
    マスク層の露出部分のみ除去されることにより、前記ダ
    イヤモンド様炭素膜でエッチングが停止し、前記部分が
    露出する、請求項１０記載の方法。
  15. 【請求項１５】前記第２パターン形成ステップは、プラ
    ズマを用いた第２エッチングにより前記ダイヤモンド様
    炭素膜にパターンを形成するステップを含み、該第２エ
    ッチングにより、更に、前記第１パターン形成により残
    ったパターン形成物質が除去されることにより、前記絶
    縁基板の部分が露出する、請求項１０記載の方法。
  16. 【請求項１６】前記ハードマスク層の前記第２パターン
    形成ステップは、前記第２プラズマから前記ダイヤモン
    ド様炭素膜を保護する、請求項１５記載の方法。
  17. 【請求項１７】前記第３パターン形成ステップは、プラ
    ズマを用いて前記絶縁基板の露出部分にパターンを形成
    することにより、前記絶縁物質の相互接続ボイドを形成
    するステップを含む、請求項１０記載の方法。
  18. 【請求項１８】前記相互接続ボイドは約１００ｎｍ乃至
    約１０００ｎｍの深さに形成される、請求項１０記載の
    方法。
  19. 【請求項１９】前記相互接続ボイドの形成後、前記導電
    層の形成前に、導電物質を含むライナ層を前記絶縁基板
    表面に形成するステップを含む、請求項１０記載の方
    法。
  20. 【請求項２０】前記平坦化ステップで前記絶縁基板表面
    から前記ライナ物質を除去するステップを含む、請求項
    １９記載の方法。
  21. 【請求項２１】前記導電層は、ドープしたポリシリコ
    ン、タングステン、アルミニウム、または銅を含む、請
    求項１０記載の方法。
  22. 【請求項２２】前記平坦化ステップは、前記第２研磨停
    止層を除去することにより、前記第１研磨停止層で停止
    するステップを含み、前記第１研磨停止層により、前記
    基板表面が過剰に平坦化され、前記表面に平坦性が得ら
    れる、請求項１０記載の方法。
  23. 【請求項２３】半導体分離構造を平坦化する方法であっ
    て、 半導体基板表面上に誘電層を形成するステップと、 前記誘電層表面上に、第１研磨停止層を含むダイヤモン
    ド様炭素膜を形成するステップと、 前記ダイヤモンド様炭素膜表面上に、第２研磨停止層を
    含むハードマスク層を形成するステップと、 前記ハードマスク層にパターンを形成して前記ダイヤモ
    ンド様炭素膜の一部分を露出するステップを含む第１パ
    ターン形成ステップを行うステップと、 前記ダイヤモンド様炭素膜にパターンを形成して前記半
    導体基板の一部分を露出するステップを含む第２パター
    ン形成ステップを行うステップと、 前記半導体基板の前記露出部分にパターンを形成して前
    記絶縁基板上にシャロー・トレンチ分離領域を形成する
    ことにより、前記絶縁基板の分離構造を形成するステッ
    プを含む第３パターン形成ステップを行うステップと、 前記半導体基板表面に誘電層を形成することにより、少
    なくとも前記シャロー・トレンチを埋めるステップと、 前記半導体基板表面を平坦化し、前記誘電層の少なくと
    も余剰部分を除去し、該平坦化は少なくとも前記第２研
    磨停止層で停止し、全体的に平坦性が得られる、ステッ
    プと、 を含む、方法。
  24. 【請求項２４】前記誘電層は、約１０ｎｍ乃至約１００
    ｎｍの範囲の深さに形成された熱酸化物を含む、請求項
    ２３記載の方法。
  25. 【請求項２５】前記ハードマスク層は、前記第３パター
    ン形成ステップで前記ダイヤモンド様炭素膜を保護す
    る、請求項２３記載の方法。
  26. 【請求項２６】前記平坦化ステップは、前記第２研磨停
    止層を除去することにより、前記第１研磨停止層で停止
    し、前記第１研磨停止層により前記基板表面が過剰に平
    坦化され、前記表面に平坦性が得られる、ステップを含
    む、請求項２３記載の方法。
  27. 【請求項２７】半導体アイランド構造を平坦化する方法
    であって、 半導体物質を含む半導体基板の表面上に誘電層を形成す
    るステップと、 基板表面上に、第１研磨停止層を含むダイヤモンド様炭
    素膜を形成するステップと、 前記ダイヤモンド様炭素膜の表面上に、第２研磨停止層
    を含むハードマスク層を形成するステップと、 前記ハードマスク層にパターンを形成して前記ダイヤモ
    ンド様炭素膜の一部分を露出するステップを含む第１パ
    ターン形成ステップと、 前記ダイヤモンド様炭素膜にパターンを形成して前記誘
    電層の一部分を露出するステップを含む第２パターン形
    成ステップと、 前記誘電層の前記露出部分にパターンを形成して前記半
    導体の一部を露出することにより、ボイド構造を形成す
    るステップを含む第３パターン形成ステップと、 前記半導体物質を成長させることにより、前記ボイド構
    造を埋めるステップと、 前記基板の表面を平坦化して前記半導体物質層の少なく
    とも余剰部分を除去し、該平坦化は少なくとも前記第２
    研磨停止層で停止し、全体的に平坦性が得られる、ステ
    ップと、 を含む、方法。
  28. 【請求項２８】前記ハードマスク層は前記第３パターン
    形成ステップで前記ダイヤモンド様炭素膜を保護する、
    請求項２７記載の方法。
  29. 【請求項２９】前記ボイド構造は、前記半導体物質をシ
    ードとして用いた選択的エピタキシャル成長プロセスに
    より形成される、請求項２７記載の方法。
  30. 【請求項３０】前記アイランド構造は、１つの結晶構造
    で前記ボイドを埋める、請求項２７記載の方法。
  31. 【請求項３１】前記平坦化ステップは、前記第２研磨停
    止層を除去することにより前記第１研磨停止層で停止
    し、前記第１研磨停止層により前記基板表面が過剰に平
    坦化され、前記表面に平坦性が得られる、ステップを含
    む、請求項２７記載の方法。
  32. 【請求項３２】基板表面上の、第１研磨停止層を含む第
    １ダイヤモンド様炭素膜と、 前記第１研磨停止層表面上の、第２研磨停止層を含む第
    ２ハードマスク層と、 前記ダイヤモンド様炭素膜の一部を露出する第１開口群
    と、 基板の一部を露出する第２開口群と、 第３開口群と、 前記基板表面の、少なくとも前記第３開口群を埋める第
    ３層と、 を含む、半導体。
  33. 【請求項３３】前記基板は平坦化された表面を含み、該
    平坦化は少なくとも前記第２研磨停止層で停止し、全体
    的に平坦性が得られる、請求項３２記載の半導体。
  34. 【請求項３４】前記基板は平坦化された表面を含み、該
    平坦化は前記第１研磨停止層で停止し、前記第１研磨停
    止層により該平坦化が過剰になり、前記基板表面に平坦
    性が得られる、請求項３２記載の半導体。
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