JP2002076003A - 半導体デバイスの平坦化方法 - Google Patents
半導体デバイスの平坦化方法Info
- Publication number
- JP2002076003A JP2002076003A JP2001171139A JP2001171139A JP2002076003A JP 2002076003 A JP2002076003 A JP 2002076003A JP 2001171139 A JP2001171139 A JP 2001171139A JP 2001171139 A JP2001171139 A JP 2001171139A JP 2002076003 A JP2002076003 A JP 2002076003A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- diamond
- pattern
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 196
- 239000004065 semiconductor Substances 0.000 title claims abstract description 142
- 239000000758 substrate Substances 0.000 claims abstract description 127
- 238000005498 polishing Methods 0.000 claims abstract description 105
- 229910003460 diamond Inorganic materials 0.000 claims abstract description 68
- 239000010432 diamond Substances 0.000 claims abstract description 68
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 52
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 51
- 239000004020 conductor Substances 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims description 47
- 238000005530 etching Methods 0.000 claims description 36
- 229920002120 photoresistant polymer Polymers 0.000 claims description 26
- 239000000126 substance Substances 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 15
- 239000003575 carbonaceous material Substances 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 239000011800 void material Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 7
- 238000011049 filling Methods 0.000 claims description 5
- 239000011521 glass Substances 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 4
- 239000010453 quartz Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 abstract description 21
- 239000002184 metal Substances 0.000 abstract description 21
- 238000012876 topography Methods 0.000 abstract description 21
- 230000001681 protective effect Effects 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 271
- 238000000151 deposition Methods 0.000 description 22
- 210000002381 plasma Anatomy 0.000 description 19
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 239000002002 slurry Substances 0.000 description 8
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 230000001737 promoting effect Effects 0.000 description 5
- 239000002131 composite material Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 4
- 238000007517 polishing process Methods 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000000908 ammonium hydroxide Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- VCJMYUPGQJHHFU-UHFFFAOYSA-N iron(3+);trinitrate Chemical compound [Fe+3].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O VCJMYUPGQJHHFU-UHFFFAOYSA-N 0.000 description 2
- 239000007800 oxidant agent Substances 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- ICIWUVCWSCSTAQ-UHFFFAOYSA-M iodate Chemical compound [O-]I(=O)=O ICIWUVCWSCSTAQ-UHFFFAOYSA-M 0.000 description 1
- MVFCKEFYUDZOCX-UHFFFAOYSA-N iron(2+);dinitrate Chemical compound [Fe+2].[O-][N+]([O-])=O.[O-][N+]([O-])=O MVFCKEFYUDZOCX-UHFFFAOYSA-N 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920000867 polyelectrolyte Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Element Separation (AREA)
- Weting (AREA)
Abstract
(57)【要約】
【課題】 ダマシーン・プロセスにより形成された半導
体表面において、非常に減少されたトポグラフィを得る
方法を提供する。 【解決手段】 ダイヤモンドまたはダイヤモンド様炭素
膜は、研磨停止層として、金属レベルのパターン形成前
に基板表面に付着される。次にダイヤモンドまたはダイ
ヤモンド様炭素研磨停止層上に保護膜が付着される。保
護膜はもう1つの研磨停止層として使用できる。ダイヤ
モンドまたはダイヤモンド様炭素膜と保護膜はともに、
金属フィーチャになるトレンチにパターンを形成するた
めのハードマスクとして用いられる。ここで保護膜は、
パターン形成プロセスでダイヤモンドまたはダイヤモン
ド様炭素研磨停止層を保護する。導電金属層の付着後、
基板が研磨されて余剰導電物質及びトポグラフィが除去
される。
体表面において、非常に減少されたトポグラフィを得る
方法を提供する。 【解決手段】 ダイヤモンドまたはダイヤモンド様炭素
膜は、研磨停止層として、金属レベルのパターン形成前
に基板表面に付着される。次にダイヤモンドまたはダイ
ヤモンド様炭素研磨停止層上に保護膜が付着される。保
護膜はもう1つの研磨停止層として使用できる。ダイヤ
モンドまたはダイヤモンド様炭素膜と保護膜はともに、
金属フィーチャになるトレンチにパターンを形成するた
めのハードマスクとして用いられる。ここで保護膜は、
パターン形成プロセスでダイヤモンドまたはダイヤモン
ド様炭素研磨停止層を保護する。導電金属層の付着後、
基板が研磨されて余剰導電物質及びトポグラフィが除去
される。
Description
【0001】
【発明の属する技術分野】本発明は、ダマシーン・プロ
セスにおける半導体デバイスの平坦化に関し、特に、ま
ずダイヤモンドまたはダイヤモンド様炭素膜を研磨停止
層として用い、次にダイヤモンド様炭素膜をハードマス
クで保護することによって、半導体デバイスの種々の表
面を平坦化する方法に関する。ハードマスクはもう1つ
の研磨停止層として使用できる。その後、半導体表面を
化学機械研磨し、改善された平坦化表面が得られる。
セスにおける半導体デバイスの平坦化に関し、特に、ま
ずダイヤモンドまたはダイヤモンド様炭素膜を研磨停止
層として用い、次にダイヤモンド様炭素膜をハードマス
クで保護することによって、半導体デバイスの種々の表
面を平坦化する方法に関する。ハードマスクはもう1つ
の研磨停止層として使用できる。その後、半導体表面を
化学機械研磨し、改善された平坦化表面が得られる。
【0002】
【従来の技術】半導体デバイスのパターンは、従来技術
で開示されているように、様々な方法で形成することが
できる。ダマシーン・プロセス・フローはそのような方
法の1つである。ダマシーン・プロセスは通常、絶縁物
質を基板表面に付着するステップ、絶縁物質にパターン
を形成してワイヤとバイアに開口を形成するステップ、
導電物質(一般には金属)を開口に付着するステップ、
及び余分な導電物質を除去するステップを含む。ダマシ
ーン・プロセスにより、平坦化多層金属相互接続構造、
平坦化したシャロー・トレンチ(shallow trench)分離
構造、平坦化半導体アイランド等、様々な半導体表面を
形成することができる。
で開示されているように、様々な方法で形成することが
できる。ダマシーン・プロセス・フローはそのような方
法の1つである。ダマシーン・プロセスは通常、絶縁物
質を基板表面に付着するステップ、絶縁物質にパターン
を形成してワイヤとバイアに開口を形成するステップ、
導電物質(一般には金属)を開口に付着するステップ、
及び余分な導電物質を除去するステップを含む。ダマシ
ーン・プロセスにより、平坦化多層金属相互接続構造、
平坦化したシャロー・トレンチ(shallow trench)分離
構造、平坦化半導体アイランド等、様々な半導体表面を
形成することができる。
【0003】ダマシーン・プロセスで半導体にパターン
を形成する際、当分野では周知のレジスト層である放射
線感応性高分子層(polymeric radiation-sensitive la
yer)が基板に付着される。次にレジスト層が現像され
る。レジストを現像する方法の1つは、放射線に照射さ
れたレジストを有機金属試薬と反応させた後、レジスト
層を酸素プラズマ等のエッチャントに露出することであ
る。このようなエッチャントは、レジスト層のうちエッ
チング耐性が弱く、放射線の照射されていない部分を除
去するため、ダマシーン・プロセスで基板に付着した、
保持されるべき層は、そのようなエッチング剤に耐性の
あるものでなければならない。
を形成する際、当分野では周知のレジスト層である放射
線感応性高分子層(polymeric radiation-sensitive la
yer)が基板に付着される。次にレジスト層が現像され
る。レジストを現像する方法の1つは、放射線に照射さ
れたレジストを有機金属試薬と反応させた後、レジスト
層を酸素プラズマ等のエッチャントに露出することであ
る。このようなエッチャントは、レジスト層のうちエッ
チング耐性が弱く、放射線の照射されていない部分を除
去するため、ダマシーン・プロセスで基板に付着した、
保持されるべき層は、そのようなエッチング剤に耐性の
あるものでなければならない。
【0004】パターン化レジスト層の形成後、エッチン
グ・プロセスによりレジスト・パターンが基板に転写さ
れる。次に導電層が基板表面に付着され、パターンの形
成された基板の開口を導電物質が埋め、下のデバイスに
接触する。ダマシーン・プロセスにより相互接続構造を
形成するプロセスでは、余分な導電物質が半導体表面に
堆積することがある。このような余分な導電物質は、化
学機械研磨(CMP)等の方法で取り除くことができ、
これにより半導体デバイスに事実上平坦な表面が形成さ
れる。
グ・プロセスによりレジスト・パターンが基板に転写さ
れる。次に導電層が基板表面に付着され、パターンの形
成された基板の開口を導電物質が埋め、下のデバイスに
接触する。ダマシーン・プロセスにより相互接続構造を
形成するプロセスでは、余分な導電物質が半導体表面に
堆積することがある。このような余分な導電物質は、化
学機械研磨(CMP)等の方法で取り除くことができ、
これにより半導体デバイスに事実上平坦な表面が形成さ
れる。
【0005】ダマシーン・プロセスにおいて、化学機械
研磨(CMP:chemical-mechanical polishing)プロ
セスにより平坦な半導体表面を形成する方法は、当該分
野では一般的になっている。CMPプロセスにより、機
械的に圧力をかけながら表面の部分部分を化学的に反応
させることによって、平坦ではない表面領域が取り除か
れる。これにより、研磨された半導体の均一平坦性が高
精度に保たれる。CMPプロセスでは、表面処理を所望
のエンドポイントで常時停止するのが望ましい。これに
より、半導体に前記の平坦な表面が得られる。研磨停止
層は当業者には周知の通り、所望のエンドポイントでC
MPプロセスを停止する方法である。従来技術は、その
ようなエンドポイントを求めるため様々な方法を開示し
ている。一般に従来技術は、例えば研磨停止層として銅
を用いる、研磨停止時間層を用いる、基板の厚みを測定
する、熱測定停止層を用いる等を含む手法により、CM
Pプロセスの所望のエンドポイントで基板の研磨を停止
することを開示している。しかし、このような研磨停止
層の使用を監視するには緻密さが要求されるが、緻密な
監視がなければ過剰研磨が生じ、半導体表面のトポグラ
フィ(topography)が加わることもある。
研磨(CMP:chemical-mechanical polishing)プロ
セスにより平坦な半導体表面を形成する方法は、当該分
野では一般的になっている。CMPプロセスにより、機
械的に圧力をかけながら表面の部分部分を化学的に反応
させることによって、平坦ではない表面領域が取り除か
れる。これにより、研磨された半導体の均一平坦性が高
精度に保たれる。CMPプロセスでは、表面処理を所望
のエンドポイントで常時停止するのが望ましい。これに
より、半導体に前記の平坦な表面が得られる。研磨停止
層は当業者には周知の通り、所望のエンドポイントでC
MPプロセスを停止する方法である。従来技術は、その
ようなエンドポイントを求めるため様々な方法を開示し
ている。一般に従来技術は、例えば研磨停止層として銅
を用いる、研磨停止時間層を用いる、基板の厚みを測定
する、熱測定停止層を用いる等を含む手法により、CM
Pプロセスの所望のエンドポイントで基板の研磨を停止
することを開示している。しかし、このような研磨停止
層の使用を監視するには緻密さが要求されるが、緻密な
監視がなければ過剰研磨が生じ、半導体表面のトポグラ
フィ(topography)が加わることもある。
【0006】CMP研磨停止層は、グローバル(globa
l)付着プロセス及び金属層のパターン形成により層間
構造を形成するプロセスに用いられる層として当業者に
は知られている。従来技術に開示されている通り、ダマ
シーン・プロセスに研磨停止層を用いるときは、平坦化
した半導体表面に研磨停止層を付着し、その後CMPプ
ロセスを行うことがある。ダマシーン・プロセスのCM
Pプロセスは、研磨停止層で終了または停止する。この
ような開示案件は、研磨停止層を半導体表面全体に付着
可能なこと、またはそのような表面の開口を埋めるため
適用できることを示している。
l)付着プロセス及び金属層のパターン形成により層間
構造を形成するプロセスに用いられる層として当業者に
は知られている。従来技術に開示されている通り、ダマ
シーン・プロセスに研磨停止層を用いるときは、平坦化
した半導体表面に研磨停止層を付着し、その後CMPプ
ロセスを行うことがある。ダマシーン・プロセスのCM
Pプロセスは、研磨停止層で終了または停止する。この
ような開示案件は、研磨停止層を半導体表面全体に付着
可能なこと、またはそのような表面の開口を埋めるため
適用できることを示している。
【0007】研磨停止層はダマシーン・プロセスでのグ
ローバル付着に加えて、金属層にパターンを形成して層
間構造を得るためにも使用できる。ダマシーン・プロセ
ス・フローで金属層にパターンを形成して層間誘電体を
得る際、化学機械的過剰研磨の間に誘電層を除去するこ
とで十分なトポグラフィが形成されることがある。この
トポグラフィは、高さの異なる金属や誘電体の表面を含
むことがあり、或いは比較的大きな領域上に金属と誘電
体両方の層の凹みを含むことがある。従って、過剰研磨
を可能にする研磨停止層を用いた基板表面を平坦化する
改良された方法、及び実質的に平坦な表面を形成するこ
とが求められる。
ローバル付着に加えて、金属層にパターンを形成して層
間構造を得るためにも使用できる。ダマシーン・プロセ
ス・フローで金属層にパターンを形成して層間誘電体を
得る際、化学機械的過剰研磨の間に誘電層を除去するこ
とで十分なトポグラフィが形成されることがある。この
トポグラフィは、高さの異なる金属や誘電体の表面を含
むことがあり、或いは比較的大きな領域上に金属と誘電
体両方の層の凹みを含むことがある。従って、過剰研磨
を可能にする研磨停止層を用いた基板表面を平坦化する
改良された方法、及び実質的に平坦な表面を形成するこ
とが求められる。
【0008】ダイヤモンドまたはダイヤモンド様炭素物
質をCMPプロセスの研磨停止層としてグローバル付着
する方法が、Jasoらによる米国特許第5246884号
に開示されている。Jasoは、半導体のパターン形成なし
に、ダイヤモンドまたはダイヤモンド様炭素物質を研磨
エッチング停止手段として用いることを提案する。しか
し、ダマシーン・プロセスにおいて金属層にパターンを
形成して層間構造を得る際、ダイヤモンドまたはダイヤ
モンド様炭素物質を研磨停止層として用いることを報告
した従来技術はない。Jasoにより開示されているよう
に、ダイヤモンドまたはダイヤモンド様炭素物質を用い
ることは、ダマシーン・プロセスのパターン形成ステッ
プにおける研磨停止層としては効果的ではない。これは
基本的に、そのようなパターン形成ステップでのダイヤ
モンドまたはダイヤモンド様炭素物質の揮発性による。
質をCMPプロセスの研磨停止層としてグローバル付着
する方法が、Jasoらによる米国特許第5246884号
に開示されている。Jasoは、半導体のパターン形成なし
に、ダイヤモンドまたはダイヤモンド様炭素物質を研磨
エッチング停止手段として用いることを提案する。しか
し、ダマシーン・プロセスにおいて金属層にパターンを
形成して層間構造を得る際、ダイヤモンドまたはダイヤ
モンド様炭素物質を研磨停止層として用いることを報告
した従来技術はない。Jasoにより開示されているよう
に、ダイヤモンドまたはダイヤモンド様炭素物質を用い
ることは、ダマシーン・プロセスのパターン形成ステッ
プにおける研磨停止層としては効果的ではない。これは
基本的に、そのようなパターン形成ステップでのダイヤ
モンドまたはダイヤモンド様炭素物質の揮発性による。
【0009】本発明は、化学機械的過剰研磨の際に誘電
体の除去により形成されるトポグラフィの量を大幅に少
なくするダマシーン・プロセス・フローにおいて、金属
層にパターンを形成して多層誘電体を形成する方法を提
供する。この方法によれば様々な半導体表面を形成する
ことができる。
体の除去により形成されるトポグラフィの量を大幅に少
なくするダマシーン・プロセス・フローにおいて、金属
層にパターンを形成して多層誘電体を形成する方法を提
供する。この方法によれば様々な半導体表面を形成する
ことができる。
【0010】
【発明が解決しようとする課題】従来技術の問題点、欠
点を考慮した上で、本発明の目的は、トポグラフィが大
幅に減少された、ダマシーン・プロセスで平坦化した様
々な半導体表面を形成する方法を提供することである。
点を考慮した上で、本発明の目的は、トポグラフィが大
幅に減少された、ダマシーン・プロセスで平坦化した様
々な半導体表面を形成する方法を提供することである。
【0011】本発明の他の目的は、多層金属相互接続構
造の形成時にトポグラフィを少なくする方法を提供する
ことである。
造の形成時にトポグラフィを少なくする方法を提供する
ことである。
【0012】本発明の他の目的は、平坦化した半導体ア
イランドの形成時にトポグラフィを少なくする方法を提
供することである。
イランドの形成時にトポグラフィを少なくする方法を提
供することである。
【0013】本発明の他の目的は、平坦化したシャロー
・トレンチ分離構造の形成時にトポグラフィを少なくす
る方法を提供することである。
・トレンチ分離構造の形成時にトポグラフィを少なくす
る方法を提供することである。
【0014】本発明の他の目的は、研磨停止層物質を有
し、完成した半導体チップの伝熱性が大きく改良された
半導体構造を提供することである。
し、完成した半導体チップの伝熱性が大きく改良された
半導体構造を提供することである。
【0015】本発明の他の目的は、CMPプロセス時に
トポグラフィを増大することなく、過剰研磨する可能性
(ability)が改良された、平坦化した半導体を形成す
る方法を提供することである。
トポグラフィを増大することなく、過剰研磨する可能性
(ability)が改良された、平坦化した半導体を形成す
る方法を提供することである。
【0016】本発明の他の目的は、化学機械研磨処理に
必要な監視及び制御を少なくすることである。
必要な監視及び制御を少なくすることである。
【0017】
【課題を解決するための手段】前記の目的や利点は、当
業者には明らかな他の目的、利点を含めて、本発明によ
り達成される。本発明は、第1の態様では、ダマシーン
・プロセス・フローにおいて、ダイヤモンドまたはダイ
ヤモンド様炭素物質を研磨停止層として用いて半導体表
面を平坦化する方法を対象にする。この方法は、オプシ
ョンとして誘電層または導電層を半導体表面に付着する
ステップ、ダイヤモンドまたはダイヤモンド様膜を該誘
電層または導電層の上に付着するステップ、パターン形
成プロセス中にダイヤモンドまたはダイヤモンド様膜を
保護するよう働くハードマスク層を付着するステップ、
複数の開口を形成するステップ、金属層を形成するステ
ップ、及び半導体表面を平坦化して事実上平坦な表面を
形成するステップを含む。
業者には明らかな他の目的、利点を含めて、本発明によ
り達成される。本発明は、第1の態様では、ダマシーン
・プロセス・フローにおいて、ダイヤモンドまたはダイ
ヤモンド様炭素物質を研磨停止層として用いて半導体表
面を平坦化する方法を対象にする。この方法は、オプシ
ョンとして誘電層または導電層を半導体表面に付着する
ステップ、ダイヤモンドまたはダイヤモンド様膜を該誘
電層または導電層の上に付着するステップ、パターン形
成プロセス中にダイヤモンドまたはダイヤモンド様膜を
保護するよう働くハードマスク層を付着するステップ、
複数の開口を形成するステップ、金属層を形成するステ
ップ、及び半導体表面を平坦化して事実上平坦な表面を
形成するステップを含む。
【0018】本発明の好適な実施例では、第1のダイヤ
モンド様炭素研磨停止層を基板表面に形成し、第2のハ
ードマスク層を該第1研磨停止層の表面に形成すること
によって半導体を平坦化する方法を開示する。この方法
は、ハードマスクである第2の層に加えて、第2研磨停
止層を含み、第2の層のパターン形成により第1開口群
を形成するステップ、第1の層の露出部分にパターンを
形成して第2開口群を形成するステップ、及び基板の露
出部分にパターンを形成して第3開口群を形成するステ
ップを含む。その後第3の層が基板表面に形成され、こ
こで少なくとも第3開口群が埋められ、その後基板表面
が平坦化され、少なくとも第3層の余剰部分が取り除か
れる。平坦化は少なくとも第2ハードマスク研磨停止層
部分で停止することができ、これにより全体的に実質的
な平坦性が得られる。或いは、平坦化をダイヤモンドま
たはダイヤモンド様研磨停止層まで継続してもよい。ダ
イヤモンドまたはダイヤモンド様研磨停止層により、実
質的に平坦な基板表面を維持しながら過剰研磨プロセス
が可能になる。
モンド様炭素研磨停止層を基板表面に形成し、第2のハ
ードマスク層を該第1研磨停止層の表面に形成すること
によって半導体を平坦化する方法を開示する。この方法
は、ハードマスクである第2の層に加えて、第2研磨停
止層を含み、第2の層のパターン形成により第1開口群
を形成するステップ、第1の層の露出部分にパターンを
形成して第2開口群を形成するステップ、及び基板の露
出部分にパターンを形成して第3開口群を形成するステ
ップを含む。その後第3の層が基板表面に形成され、こ
こで少なくとも第3開口群が埋められ、その後基板表面
が平坦化され、少なくとも第3層の余剰部分が取り除か
れる。平坦化は少なくとも第2ハードマスク研磨停止層
部分で停止することができ、これにより全体的に実質的
な平坦性が得られる。或いは、平坦化をダイヤモンドま
たはダイヤモンド様研磨停止層まで継続してもよい。ダ
イヤモンドまたはダイヤモンド様研磨停止層により、実
質的に平坦な基板表面を維持しながら過剰研磨プロセス
が可能になる。
【0019】本発明は他の態様では、前記方法に従い、
ダマシーン・プロセスにおいて平坦化された相互接続半
導体構造を形成する方法について説明する。
ダマシーン・プロセスにおいて平坦化された相互接続半
導体構造を形成する方法について説明する。
【0020】本発明は他の態様では、前記方法に従い、
ダマシーン・プロセスにおいて平坦化された半導体分離
構造を形成する方法について説明する。
ダマシーン・プロセスにおいて平坦化された半導体分離
構造を形成する方法について説明する。
【0021】本発明は他の態様では、前記方法に従い、
ダマシーン・プロセスにおいて平坦化された半導体アイ
ランド構造を形成する方法について説明する。
ダマシーン・プロセスにおいて平坦化された半導体アイ
ランド構造を形成する方法について説明する。
【0022】本発明の他の態様は、前記方法により形成
した表面が実質的に平坦な半導体を開示することであ
る。
した表面が実質的に平坦な半導体を開示することであ
る。
【0023】
【発明の実施の形態】本発明の好適な実施例について説
明する際、ここでは図1乃至図14を参照するが、同様
の参照符号は本発明の同様の特徴を指し示す。本発明の
特徴を示した図は必ずしも実寸ではない。以下に述べる
実施例を含めて、本発明については様々な実施例が可能
である。
明する際、ここでは図1乃至図14を参照するが、同様
の参照符号は本発明の同様の特徴を指し示す。本発明の
特徴を示した図は必ずしも実寸ではない。以下に述べる
実施例を含めて、本発明については様々な実施例が可能
である。
【0024】本発明は、ダイヤモンドまたはダイヤモン
ド様物質を研磨停止層として用い、ダマシーン・プロセ
ス・フローにおいて半導体表面にパターンを形成しこれ
を作製する方法を開示する。本発明は、多層金属相互接
続構造、半導体アイランド、シャロー・トレンチ分離構
造等、様々な平坦化半導体構造を作製するため採用する
ことができる。本発明は一般には、平坦化半導体、及び
ダマシーンにおいて平坦化半導体を形成する方法を開示
する。この方法は、オプションとして誘電体または導電
層を半導体表面に付着するステップ、ダイヤモンドまた
はダイヤモンド様膜を該誘電体または導電層上に付着す
るステップ、パターン形成プロセスでダイヤモンドまた
はダイヤモンド様膜を保護するよう働くハードマスク層
を付着するステップ、複数の開口を形成するステップ、
金属層を形成するステップ、及び半導体表面を平坦化し
て実質的に平坦な表面を形成するステップを含む。
ド様物質を研磨停止層として用い、ダマシーン・プロセ
ス・フローにおいて半導体表面にパターンを形成しこれ
を作製する方法を開示する。本発明は、多層金属相互接
続構造、半導体アイランド、シャロー・トレンチ分離構
造等、様々な平坦化半導体構造を作製するため採用する
ことができる。本発明は一般には、平坦化半導体、及び
ダマシーンにおいて平坦化半導体を形成する方法を開示
する。この方法は、オプションとして誘電体または導電
層を半導体表面に付着するステップ、ダイヤモンドまた
はダイヤモンド様膜を該誘電体または導電層上に付着す
るステップ、パターン形成プロセスでダイヤモンドまた
はダイヤモンド様膜を保護するよう働くハードマスク層
を付着するステップ、複数の開口を形成するステップ、
金属層を形成するステップ、及び半導体表面を平坦化し
て実質的に平坦な表面を形成するステップを含む。
【0025】本発明の好適な実施例の1つを図1乃至図
5に示す。図1乃至図5は、ダマシーン・プロセス・フ
ローの研磨ステップにおいて、半導体または絶縁体の表
面に、研磨停止層としてダイヤモンドまたはダイヤモン
ド様炭素物質を用いて平坦化した金属相互接続構造を形
成するステップを示す。ダイヤモンド様炭素物質は、ダ
イヤモンド、グラファイト、アモルファス・カーボン、
炭化シリコン、及びそれらの組み合わせ等である。
5に示す。図1乃至図5は、ダマシーン・プロセス・フ
ローの研磨ステップにおいて、半導体または絶縁体の表
面に、研磨停止層としてダイヤモンドまたはダイヤモン
ド様炭素物質を用いて平坦化した金属相互接続構造を形
成するステップを示す。ダイヤモンド様炭素物質は、ダ
イヤモンド、グラファイト、アモルファス・カーボン、
炭化シリコン、及びそれらの組み合わせ等である。
【0026】図1は、薄い誘電層を置くステップ、ダイ
ヤモンドまたはダイヤモンド様炭素物質を含む第1研磨
停止層を半導体または絶縁体の構造表面に付着するステ
ップ、該第1研磨停止層をエッチング停止層でコーティ
ングするステップ、及び該保護膜にパターンを形成し、
よって下の第1研磨停止層にパターンを形成するステッ
プを示す。薄い誘電層12は基板10表面に付着され
る。この誘電層12は、例えばシリコン表面に成長させ
た熱酸化物等の薄い高品質酸化物である。誘電層12
は、第1研磨停止層の基板10への付着性を改良する。
また半導体表面の界面品質も保証される。基板10は、
ドープの有無にかかわらず、例えばガラス、水晶、セラ
ミック、その他、高抵抗半導体物質を含む、半導体また
は絶縁体の構造でよい。
ヤモンドまたはダイヤモンド様炭素物質を含む第1研磨
停止層を半導体または絶縁体の構造表面に付着するステ
ップ、該第1研磨停止層をエッチング停止層でコーティ
ングするステップ、及び該保護膜にパターンを形成し、
よって下の第1研磨停止層にパターンを形成するステッ
プを示す。薄い誘電層12は基板10表面に付着され
る。この誘電層12は、例えばシリコン表面に成長させ
た熱酸化物等の薄い高品質酸化物である。誘電層12
は、第1研磨停止層の基板10への付着性を改良する。
また半導体表面の界面品質も保証される。基板10は、
ドープの有無にかかわらず、例えばガラス、水晶、セラ
ミック、その他、高抵抗半導体物質を含む、半導体また
は絶縁体の構造でよい。
【0027】第1研磨停止層を形成するステップでは
(図1)、ダイヤモンドまたはダイヤモンド様炭素物質
(好適にはダイヤモンド)が該薄い誘電層12上に付着
され、第1ダイヤモンド研磨停止層20を含む第1研磨
停止層が形成される。第1ダイヤモンド研磨停止物質
は、例えば化学気相蒸着(CVD)、蒸着、スパッタリ
ングといったコンフォーマル・コーティング等、業界で
確立されている現行の方法により付着することができ
る。好適実施例では、ダイヤモンド研磨停止物質が、約
5nm乃至約1000nmの範囲の厚みに付着される。
ダイヤモンド研磨停止物質は、好適にはCVD反応室で
約200nmの厚みに付着される。
(図1)、ダイヤモンドまたはダイヤモンド様炭素物質
(好適にはダイヤモンド)が該薄い誘電層12上に付着
され、第1ダイヤモンド研磨停止層20を含む第1研磨
停止層が形成される。第1ダイヤモンド研磨停止物質
は、例えば化学気相蒸着(CVD)、蒸着、スパッタリ
ングといったコンフォーマル・コーティング等、業界で
確立されている現行の方法により付着することができ
る。好適実施例では、ダイヤモンド研磨停止物質が、約
5nm乃至約1000nmの範囲の厚みに付着される。
ダイヤモンド研磨停止物質は、好適にはCVD反応室で
約200nmの厚みに付着される。
【0028】図1は更に、保護膜と第2研磨停止層の組
み合わせとして働くハードマスク層の形成を示す。この
保護膜は、第1ダイヤモンド研磨停止層20の上部に物
質を付着してハードマスク層30を形成するステップを
含む。このハードマスク層30は、第1ダイヤモンド研
磨停止層20のハードマスクとして働き、パターン形成
プロセスでの侵食、腐食、劣化等からこれを保護する。
更にハードマスク層30は第2研磨停止層としても使用
できる。その場合、ハードマスク層30はパターン形成
とエッチングの後、基板10に残すことができ、これに
よりCMPプロセス等の研磨時に研磨停止層として働
く。ハードマスク層30は、窒化物、酸化物、酸窒化
物、及びそれらの組み合わせ等、様々な物質から構成す
ることができる。また業界で用いられ確立されている前
記の方法により付着することができる。例えばハードマ
スク層30は、約10nm乃至約1000nmの範囲の
厚みに付着することができる。ハードマスク層30は、
好適には窒化物を含み、CVD反応室で約100nmの
厚みに付着される。
み合わせとして働くハードマスク層の形成を示す。この
保護膜は、第1ダイヤモンド研磨停止層20の上部に物
質を付着してハードマスク層30を形成するステップを
含む。このハードマスク層30は、第1ダイヤモンド研
磨停止層20のハードマスクとして働き、パターン形成
プロセスでの侵食、腐食、劣化等からこれを保護する。
更にハードマスク層30は第2研磨停止層としても使用
できる。その場合、ハードマスク層30はパターン形成
とエッチングの後、基板10に残すことができ、これに
よりCMPプロセス等の研磨時に研磨停止層として働
く。ハードマスク層30は、窒化物、酸化物、酸窒化
物、及びそれらの組み合わせ等、様々な物質から構成す
ることができる。また業界で用いられ確立されている前
記の方法により付着することができる。例えばハードマ
スク層30は、約10nm乃至約1000nmの範囲の
厚みに付着することができる。ハードマスク層30は、
好適には窒化物を含み、CVD反応室で約100nmの
厚みに付着される。
【0029】次のステップは、好適にはフォトレジスト
・プロセスによるハードマスク層30のパターン形成を
含む。ハードマスク層30は、フォトレジスト・プロセ
スでダイヤモンド様研磨停止層20をマスクしてこれを
保護する。図1は、ハードマスク層30に付着されたフ
ォトレジスト層40を示す。フォトレジスト層40はハ
ードマスク層30の上部に付着される。フォトレジスト
層40は、好適には感光性材料を含み、従来の方法で付
着される。本発明の好適実施例のフォトレジスト層40
は樹脂、増感剤、溶剤の組み合わせを含み、厚み約0.
5μm乃至約2μmの範囲に付着される。フォトレジス
ト層40は次に、例えばまずマスクを使用してレジスト
を露光し、塩基性水溶液によりフォトレジストを現像し
て開口またはキャビティ(cavity)50を形成すること
によってパターンが形成され現像される。キャビティ5
0は底部と2つの側壁を含む。キャビティ50の底部は
ハードマスク層30を露出し、2つの側面はパターンが
形成されたフォトレジスト層40の端を露出する。
・プロセスによるハードマスク層30のパターン形成を
含む。ハードマスク層30は、フォトレジスト・プロセ
スでダイヤモンド様研磨停止層20をマスクしてこれを
保護する。図1は、ハードマスク層30に付着されたフ
ォトレジスト層40を示す。フォトレジスト層40はハ
ードマスク層30の上部に付着される。フォトレジスト
層40は、好適には感光性材料を含み、従来の方法で付
着される。本発明の好適実施例のフォトレジスト層40
は樹脂、増感剤、溶剤の組み合わせを含み、厚み約0.
5μm乃至約2μmの範囲に付着される。フォトレジス
ト層40は次に、例えばまずマスクを使用してレジスト
を露光し、塩基性水溶液によりフォトレジストを現像し
て開口またはキャビティ(cavity)50を形成すること
によってパターンが形成され現像される。キャビティ5
0は底部と2つの側壁を含む。キャビティ50の底部は
ハードマスク層30を露出し、2つの側面はパターンが
形成されたフォトレジスト層40の端を露出する。
【0030】露出したハードマスク層30は次に、第1
エッチング・プロセスにかけられる。図2は、この第1
エッチング・プロセスが行われ、ハードマスク層30に
開口34が形成された後のハードマスク層30を示す。
ハードマスク層30は、業界で確立されている現行のエ
ッチング方法にかけられる。好適実施例の場合、ハード
マスク層30は、反応性イオン・エッチング反応室にお
いて、フォトレジスト層40と下のダイヤモンド物質両
方に対するエッチング選択性が20:1のCF 4フプラ
ズマを使用するドライ・エッチング・プロセス等、フッ
素ベースのプラズマでエッチングされる。これにより、
第1エッチング・プロセスでは、露出したハードマスク
層30のみ除去され、第1ダイヤモンド研磨停止層20
の表面で処理が停止し、ハードマスク層30の開口34
が形成され、第1ダイヤモンド研磨停止層20の一部が
露出する。図2は、第1エッチング・プロセスの後、パ
ターンが形成されたフォトレジスト層40の一部と下の
ハードマスク層30の一部が基板10表面に残せること
を示す。
エッチング・プロセスにかけられる。図2は、この第1
エッチング・プロセスが行われ、ハードマスク層30に
開口34が形成された後のハードマスク層30を示す。
ハードマスク層30は、業界で確立されている現行のエ
ッチング方法にかけられる。好適実施例の場合、ハード
マスク層30は、反応性イオン・エッチング反応室にお
いて、フォトレジスト層40と下のダイヤモンド物質両
方に対するエッチング選択性が20:1のCF 4フプラ
ズマを使用するドライ・エッチング・プロセス等、フッ
素ベースのプラズマでエッチングされる。これにより、
第1エッチング・プロセスでは、露出したハードマスク
層30のみ除去され、第1ダイヤモンド研磨停止層20
の表面で処理が停止し、ハードマスク層30の開口34
が形成され、第1ダイヤモンド研磨停止層20の一部が
露出する。図2は、第1エッチング・プロセスの後、パ
ターンが形成されたフォトレジスト層40の一部と下の
ハードマスク層30の一部が基板10表面に残せること
を示す。
【0031】図3は、第2エッチング・プロセスのステ
ップを示す。この第2エッチング・プロセスは、ダイヤ
モンド研磨停止層20の露出した部分22をエッチング
する。図3で、ダイヤモンド研磨停止層20がエッチン
グされ、ダイヤモンド研磨停止層の部分22が除去さ
れ、基板10の下部が露出する。このダイヤモンド研磨
停止層20のエッチングは、従来の周知の方法により行
える。ダイヤモンド研磨停止層20のエッチングは、好
適には、反応性イオン・エッチング反応室において、O
2プラズマ等、酸素ベースのプラズマにより行われる。
O2プラズマでは、ダイヤモンド層を破壊するのに十分
な反応酸素があり、よってダイヤモンド層が劣化或いは
侵食される。従って、ハードマスク層によりダイヤモン
ド層を覆い、O2プラズマからダイヤモンド層を保護す
ることができる。第2エッチング・プロセスは更に、図
3に示すように、フォトレジスト層40の残りの部分の
同時除去にも対応する。好適実施例の場合、フォトレジ
スト層40は、ハードマスク層30にパターンが形成さ
れた後に除去される。
ップを示す。この第2エッチング・プロセスは、ダイヤ
モンド研磨停止層20の露出した部分22をエッチング
する。図3で、ダイヤモンド研磨停止層20がエッチン
グされ、ダイヤモンド研磨停止層の部分22が除去さ
れ、基板10の下部が露出する。このダイヤモンド研磨
停止層20のエッチングは、従来の周知の方法により行
える。ダイヤモンド研磨停止層20のエッチングは、好
適には、反応性イオン・エッチング反応室において、O
2プラズマ等、酸素ベースのプラズマにより行われる。
O2プラズマでは、ダイヤモンド層を破壊するのに十分
な反応酸素があり、よってダイヤモンド層が劣化或いは
侵食される。従って、ハードマスク層によりダイヤモン
ド層を覆い、O2プラズマからダイヤモンド層を保護す
ることができる。第2エッチング・プロセスは更に、図
3に示すように、フォトレジスト層40の残りの部分の
同時除去にも対応する。好適実施例の場合、フォトレジ
スト層40は、ハードマスク層30にパターンが形成さ
れた後に除去される。
【0032】次のステップは第3エッチング・プロセス
を含む。第3エッチングでは、図4に示すように、基板
10に開口60を形成する。ダイヤモンド研磨停止層2
0の部分22が除去された後、基板10の露出部分がエ
ッチングされ、基盤10の開口60が形成される。第3
エッチング・プロセスでは、残りのハードマスク層30
とダイヤモンド研磨停止層20は、露出基板10をエッ
チングする複合マスクとして働く。好適実施例の場合、
この第3エッチングは、反応性イオン・エッチング反応
室において、CF4、Cl2プラズマ等のフッ素ベースま
たは塩素ベースのプラズマで、絶縁体または半導体基板
のダイヤモンド・マスクに対するエッチング選択性を1
0:1を超える比率にして行われる。開口60の深さは
好適には約100nm乃至約1000nmの範囲であ
る。この第3エッチング・プロセスのエッチング深さは
エッチング時間により制御される。更に、ハードマスク
層30は、基板物質の種類に応じて、この第3エッチン
グ・プロセスの後に残してもよく残さなくてもよい。
を含む。第3エッチングでは、図4に示すように、基板
10に開口60を形成する。ダイヤモンド研磨停止層2
0の部分22が除去された後、基板10の露出部分がエ
ッチングされ、基盤10の開口60が形成される。第3
エッチング・プロセスでは、残りのハードマスク層30
とダイヤモンド研磨停止層20は、露出基板10をエッ
チングする複合マスクとして働く。好適実施例の場合、
この第3エッチングは、反応性イオン・エッチング反応
室において、CF4、Cl2プラズマ等のフッ素ベースま
たは塩素ベースのプラズマで、絶縁体または半導体基板
のダイヤモンド・マスクに対するエッチング選択性を1
0:1を超える比率にして行われる。開口60の深さは
好適には約100nm乃至約1000nmの範囲であ
る。この第3エッチング・プロセスのエッチング深さは
エッチング時間により制御される。更に、ハードマスク
層30は、基板物質の種類に応じて、この第3エッチン
グ・プロセスの後に残してもよく残さなくてもよい。
【0033】図5は、基板表面に付着層を塗布し、導電
層を付着するステップを示す。基板10表面に付着促進
ライナ80が付着され、導電層の付着が促進される。こ
の付着促進ライナ80は、Ti、TiN、Ta、Ta
N、Pd、W等の薄層であり、厚みは約5nm乃至約1
00nmである。付着促進ライナ80は、好適には厚さ
約20nmに付着したTiNを含む。他の実施例の場
合、残りのハードマスク層30を、付着促進ライナ80
の付着前に除去することもできる。
層を付着するステップを示す。基板10表面に付着促進
ライナ80が付着され、導電層の付着が促進される。こ
の付着促進ライナ80は、Ti、TiN、Ta、Ta
N、Pd、W等の薄層であり、厚みは約5nm乃至約1
00nmである。付着促進ライナ80は、好適には厚さ
約20nmに付着したTiNを含む。他の実施例の場
合、残りのハードマスク層30を、付着促進ライナ80
の付着前に除去することもできる。
【0034】図5は更に、基板10表面に、開口60を
埋めるに十分な厚みに付着した導電物質を示す。この導
電物質が導電層70を形成する。導電層70は、例えば
TEOS(オルトケイ酸エチル(テトラエトキシシラ
ン))、ドープしたガラス、ポリイミド、ポリマ、A
L、Cu、W、その他の金属合金、及びそれらの組み合
わせ等の金属を使用できる。この物質は、業界で確立さ
れた現行の方法により付着することができる。好適実施
例の場合、導電層70は、例えばドープしたポリシリコ
ン、タングステン、アルミニウム、銅等を含み、CVD
反応室で約100nm乃至約2000nmの厚みに付着
される。導電物質を付着するステップで、余分な導電物
質が基板10表面に形成されることがある。更に、導電
層70の付着により基板表面に、75として示すような
トポグラフィが作られることがある。その結果、余分な
導電物質またはトポグラフィが、CMPプロセス等の研
磨方法により取り除かれる。
埋めるに十分な厚みに付着した導電物質を示す。この導
電物質が導電層70を形成する。導電層70は、例えば
TEOS(オルトケイ酸エチル(テトラエトキシシラ
ン))、ドープしたガラス、ポリイミド、ポリマ、A
L、Cu、W、その他の金属合金、及びそれらの組み合
わせ等の金属を使用できる。この物質は、業界で確立さ
れた現行の方法により付着することができる。好適実施
例の場合、導電層70は、例えばドープしたポリシリコ
ン、タングステン、アルミニウム、銅等を含み、CVD
反応室で約100nm乃至約2000nmの厚みに付着
される。導電物質を付着するステップで、余分な導電物
質が基板10表面に形成されることがある。更に、導電
層70の付着により基板表面に、75として示すような
トポグラフィが作られることがある。その結果、余分な
導電物質またはトポグラフィが、CMPプロセス等の研
磨方法により取り除かれる。
【0035】余分な導電物質は、従来のようなCMPプ
ロセスにより取り除くことができる。CMPプロセスで
は導電層70が研磨され、基板10表面の余剰物質が除
去される。CMPプロセスはダイヤモンド研磨停止層2
0で止まり、これにより平坦な半導体表面が得られる。
ハードマスク層30とダイヤモンド研磨停止層20は両
方とも停止メカニズムとして働き、半導体基板上に金属
相互接続を形成する。得られる平坦化した半導体表面は
図6に示すように、一対のダイヤモンド研磨停止層20
部分とその間の導電層70部分を含む。
ロセスにより取り除くことができる。CMPプロセスで
は導電層70が研磨され、基板10表面の余剰物質が除
去される。CMPプロセスはダイヤモンド研磨停止層2
0で止まり、これにより平坦な半導体表面が得られる。
ハードマスク層30とダイヤモンド研磨停止層20は両
方とも停止メカニズムとして働き、半導体基板上に金属
相互接続を形成する。得られる平坦化した半導体表面は
図6に示すように、一対のダイヤモンド研磨停止層20
部分とその間の導電層70部分を含む。
【0036】好適実施例の場合、酸化剤を含む酸性Al
2O3スラリ(slurry)等、またはシリカ・ベースのスラ
リを用いた化学機械研磨プロセスにより余剰金属物質が
除去される。適切な酸化剤として、硝酸第二鉄(硝酸
鉄)、過酸化水素、ヨウ素酸塩、及びそれらの組み合わ
せ等がある。通常スラリのpHは硝酸で制御される。半
導体表面で導電層70と付着層80が完全に除去される
よう過剰研磨の必要なことがある。過剰研磨の結果、導
電層70と付着層80はここで、それぞれ70A、80
Aとして示すように、キャビティ50の内側にくる。保
護膜30は研磨で除去され、ダイヤモンド研磨停止層2
0は過剰研磨の結果によるトポグラフィを防ぐ。本発明
では、化学機械研磨金属のダイヤモンドまたはダイヤモ
ンド様物質に対する選択性が2000:1を超える比率
にも達するが、化学機械研磨金属のSiO2に対する選
択性は、従来技術に開示されているように、通常は約1
0:1である。
2O3スラリ(slurry)等、またはシリカ・ベースのスラ
リを用いた化学機械研磨プロセスにより余剰金属物質が
除去される。適切な酸化剤として、硝酸第二鉄(硝酸
鉄)、過酸化水素、ヨウ素酸塩、及びそれらの組み合わ
せ等がある。通常スラリのpHは硝酸で制御される。半
導体表面で導電層70と付着層80が完全に除去される
よう過剰研磨の必要なことがある。過剰研磨の結果、導
電層70と付着層80はここで、それぞれ70A、80
Aとして示すように、キャビティ50の内側にくる。保
護膜30は研磨で除去され、ダイヤモンド研磨停止層2
0は過剰研磨の結果によるトポグラフィを防ぐ。本発明
では、化学機械研磨金属のダイヤモンドまたはダイヤモ
ンド様物質に対する選択性が2000:1を超える比率
にも達するが、化学機械研磨金属のSiO2に対する選
択性は、従来技術に開示されているように、通常は約1
0:1である。
【0037】本発明の第2実施例を図7乃至図10に示
す。図7乃至図10は、ダマシーン・プロセスにおいて
半導体アイランドを形成するステップを示す。
す。図7乃至図10は、ダマシーン・プロセスにおいて
半導体アイランドを形成するステップを示す。
【0038】図7乃至図10に示すように、ダマシーン
・プロセスで半導体基板上の半導体アイランドを形成す
るステップは前記と同じステップを含み、次の通りであ
る。誘電層160を基板100上部に付着するステッ
プ、ダイヤモンドまたはダイヤモンド様研磨停止層12
0を付着するステップ(好適な厚みは約200nm)、
ダイヤモンド様研磨停止層120上に保護膜130を付
着するステップ、及びフォトレジスト層140を好適な
厚み約1μmに付着するステップである。半導体アイラ
ンドを形成する際、誘電層160は二酸化シリコン、窒
化物、酸窒化物、ドープまたは非ドープのガラス、水
晶、及びそれらの組み合わせ等でよく、厚みは約400
nmである。更に前記と同様、次にフォトレジスト層に
パターンが形成される。このフォトレジスト層140の
パターンは、最初にマスクを使用してレジストを露光
し、次に塩基性水溶液を使用してフォトレジストを現像
することによって形成され、開口パターン150が作ら
れる。前記のように、CF4プラズマ等の第1エッチン
グ・プロセスにより、露出した保護膜130がフォトレ
ジストと下のダイヤモンド物質の両方に対するエッチン
グ選択性20:1でエッチングされる。
・プロセスで半導体基板上の半導体アイランドを形成す
るステップは前記と同じステップを含み、次の通りであ
る。誘電層160を基板100上部に付着するステッ
プ、ダイヤモンドまたはダイヤモンド様研磨停止層12
0を付着するステップ(好適な厚みは約200nm)、
ダイヤモンド様研磨停止層120上に保護膜130を付
着するステップ、及びフォトレジスト層140を好適な
厚み約1μmに付着するステップである。半導体アイラ
ンドを形成する際、誘電層160は二酸化シリコン、窒
化物、酸窒化物、ドープまたは非ドープのガラス、水
晶、及びそれらの組み合わせ等でよく、厚みは約400
nmである。更に前記と同様、次にフォトレジスト層に
パターンが形成される。このフォトレジスト層140の
パターンは、最初にマスクを使用してレジストを露光
し、次に塩基性水溶液を使用してフォトレジストを現像
することによって形成され、開口パターン150が作ら
れる。前記のように、CF4プラズマ等の第1エッチン
グ・プロセスにより、露出した保護膜130がフォトレ
ジストと下のダイヤモンド物質の両方に対するエッチン
グ選択性20:1でエッチングされる。
【0039】第1エッチング・プロセスの後、第2エッ
チング・プロセスが行われる。この第2ドライ・エッチ
ングはO2プラズマ等でよく、これにより下のダイヤモ
ンド層120が露出し、同時に残りのフォトレジスト層
140が除去される。次に、前記のように複合保護膜1
30とダイヤモンド研磨停止層120がマスクとして用
いられ、露出した誘電層160が、好適にはCF4プラ
ズマにより、誘電体のダイヤモンド・マスクに対するエ
ッチング選択性を10:1を超える比率にしてエッチン
グされる。この保護膜130は、第2エッチング・プロ
セスの間、ダイヤモンド研磨停止層をマスクし保護す
る。第2エッチング・プロセスでの過剰エッチング・プ
ロセスは、残りの保護膜130を除去すると同時に、誘
電層全てが完全に除去されるように行える(図8)。
チング・プロセスが行われる。この第2ドライ・エッチ
ングはO2プラズマ等でよく、これにより下のダイヤモ
ンド層120が露出し、同時に残りのフォトレジスト層
140が除去される。次に、前記のように複合保護膜1
30とダイヤモンド研磨停止層120がマスクとして用
いられ、露出した誘電層160が、好適にはCF4プラ
ズマにより、誘電体のダイヤモンド・マスクに対するエ
ッチング選択性を10:1を超える比率にしてエッチン
グされる。この保護膜130は、第2エッチング・プロ
セスの間、ダイヤモンド研磨停止層をマスクし保護す
る。第2エッチング・プロセスでの過剰エッチング・プ
ロセスは、残りの保護膜130を除去すると同時に、誘
電層全てが完全に除去されるように行える(図8)。
【0040】第2実施例は、導電物質を付着して導電層
を形成するのではなく、エピタキシャル成長プロセスに
より、基板100を含む物質から導電層170を成長さ
せる点が第1と異なる。好適実施例では、エピタキシャ
ル成長プロセスにより、基板から上方、ダイヤモンド・
マスク層上に半導体物質を成長させる(図9)。このエ
ピタキシャル成長は、現行の方法により行える。このエ
ピタキシャル成長プロセスにより、半導体表面に余分な
基板物質及びトポグラフィが形成される。CMPプロセ
スによりそのような余剰物及びトポグラフィを除去する
ことができる。
を形成するのではなく、エピタキシャル成長プロセスに
より、基板100を含む物質から導電層170を成長さ
せる点が第1と異なる。好適実施例では、エピタキシャ
ル成長プロセスにより、基板から上方、ダイヤモンド・
マスク層上に半導体物質を成長させる(図9)。このエ
ピタキシャル成長は、現行の方法により行える。このエ
ピタキシャル成長プロセスにより、半導体表面に余分な
基板物質及びトポグラフィが形成される。CMPプロセ
スによりそのような余剰物及びトポグラフィを除去する
ことができる。
【0041】第2実施例では、化学機械研磨プロセスが
行われ、塩基性SiO2スラリを用いて余剰半導体物質
が除去される。スラリのpHは水酸化アンモニウム、水
酸化カリウム、及びそれらの組み合わせ等で制御でき
る。表面の半導体物質170を完全に除去して表面を平
坦化するには過剰研磨が必要である。過剰研磨の結果、
半導体物質はキャビティ領域150の内側だけになる。
ダイヤモンドまたはダイヤモンド様研磨停止層は、過剰
研磨の結果生じるトポグラフィを防ぐ。化学機械研磨の
半導体とダイヤモンド様物質の選択性は2000:1を
超える。
行われ、塩基性SiO2スラリを用いて余剰半導体物質
が除去される。スラリのpHは水酸化アンモニウム、水
酸化カリウム、及びそれらの組み合わせ等で制御でき
る。表面の半導体物質170を完全に除去して表面を平
坦化するには過剰研磨が必要である。過剰研磨の結果、
半導体物質はキャビティ領域150の内側だけになる。
ダイヤモンドまたはダイヤモンド様研磨停止層は、過剰
研磨の結果生じるトポグラフィを防ぐ。化学機械研磨の
半導体とダイヤモンド様物質の選択性は2000:1を
超える。
【0042】他の好適実施例では、本発明の方法により
シャロー・トレンチ分離領域を形成することができる。
図11乃至図14に示すように、厚み約1μmのフォト
レジスト層240が、厚み約100nmの窒化層23
0、厚み約200nmのダイヤモンドまたはダイヤモン
ド様物質220、及び半導体層260上に付着された厚
み約20nmの薄い誘電層270を含むSOI(semico
nductor-on-insulator)基板上に付着される。誘電層2
70は、好適にはダイヤモンド様膜220と半導体層2
60間の付着促進層として働く熱酸化物である。半導体
層260は、ドープまたは非ドープのシリコン、SiG
e、または同様な化合物等である。
シャロー・トレンチ分離領域を形成することができる。
図11乃至図14に示すように、厚み約1μmのフォト
レジスト層240が、厚み約100nmの窒化層23
0、厚み約200nmのダイヤモンドまたはダイヤモン
ド様物質220、及び半導体層260上に付着された厚
み約20nmの薄い誘電層270を含むSOI(semico
nductor-on-insulator)基板上に付着される。誘電層2
70は、好適にはダイヤモンド様膜220と半導体層2
60間の付着促進層として働く熱酸化物である。半導体
層260は、ドープまたは非ドープのシリコン、SiG
e、または同様な化合物等である。
【0043】フォトレジスト層240のパターンは、ま
ずフォトマスク(図示せず)を使用して照射源に対して
レジストを露光し、塩基性水溶液を使用してフォトレジ
ストを現像することによって形成され、パターン250
が作られる。当業者には周知の条件下、CF4プラズマ
等のドライ・エッチング・プロセスにより、フォトレジ
ストと下のダイヤモンド様物質の両方に対するエッチン
グ選択性が約20:1の、パターン250の露出窒化層
230がエッチングされる。窒化層230のエッチング
の後に得られる構造を図11に示す。
ずフォトマスク(図示せず)を使用して照射源に対して
レジストを露光し、塩基性水溶液を使用してフォトレジ
ストを現像することによって形成され、パターン250
が作られる。当業者には周知の条件下、CF4プラズマ
等のドライ・エッチング・プロセスにより、フォトレジ
ストと下のダイヤモンド様物質の両方に対するエッチン
グ選択性が約20:1の、パターン250の露出窒化層
230がエッチングされる。窒化層230のエッチング
の後に得られる構造を図11に示す。
【0044】当業者には周知の条件下、O2プラズマで
の第2ドライ・エッチング・プロセスにより、露出した
下のダイヤモンド様膜220がエッチングされ、同時に
残りのフォトレジスト層240が除去される。次に、窒
化層230とダイヤモンド様膜220を複合マスクとし
て用い、CF4プラズマで、誘電体の複合マスクに対す
るエッチング選択性を約10:1を超える比率にし、当
業者には周知の条件下、露出した誘電層270がエッチ
ングされる。パターン250の誘電層270は実質的に
全て、過剰エッチングにより完全に除去される。エッチ
ング時、同時に窒化層230も侵食されるが、これは許
容できるプロセス・パターンの範囲内である。誘電層2
70のエッチング後、当業者には周知の条件下、Cl2
プラズマにより、露出した半導体層260がエッチング
され除去される。得られる構造を図12に示す。
の第2ドライ・エッチング・プロセスにより、露出した
下のダイヤモンド様膜220がエッチングされ、同時に
残りのフォトレジスト層240が除去される。次に、窒
化層230とダイヤモンド様膜220を複合マスクとし
て用い、CF4プラズマで、誘電体の複合マスクに対す
るエッチング選択性を約10:1を超える比率にし、当
業者には周知の条件下、露出した誘電層270がエッチ
ングされる。パターン250の誘電層270は実質的に
全て、過剰エッチングにより完全に除去される。エッチ
ング時、同時に窒化層230も侵食されるが、これは許
容できるプロセス・パターンの範囲内である。誘電層2
70のエッチング後、当業者には周知の条件下、Cl2
プラズマにより、露出した半導体層260がエッチング
され除去される。得られる構造を図12に示す。
【0045】CVD誘電体付着により2つの誘電物質層
が付着される。好適な第1誘電物質として、半導体物質
に対する界面品質の良いCVD酸化物280があり、好
適な第2誘電物質としては、TEOS(オルトケイ酸エ
チル(テトラエトキシシラン))等の低誘電率(low
k)物質があり、これにより図13に示すようにキャビ
ティが埋められる。また、半導体層260がシリコンを
含む場合、露出した半導体層260上に熱酸化物を成長
させることもできる。熱酸化物は物質界面品質が高く、
デバイスが界面付近に作製された際、欠陥や転位による
漏れを抑えるので都合がよい。
が付着される。好適な第1誘電物質として、半導体物質
に対する界面品質の良いCVD酸化物280があり、好
適な第2誘電物質としては、TEOS(オルトケイ酸エ
チル(テトラエトキシシラン))等の低誘電率(low
k)物質があり、これにより図13に示すようにキャビ
ティが埋められる。また、半導体層260がシリコンを
含む場合、露出した半導体層260上に熱酸化物を成長
させることもできる。熱酸化物は物質界面品質が高く、
デバイスが界面付近に作製された際、欠陥や転位による
漏れを抑えるので都合がよい。
【0046】余剰誘電物質は、化学機械研磨プロセスに
より、SiO2やCeO2のスラリを用いて除去される。
通常SiO2スラリは、約7乃至約12の塩基性pHを
維持するため、水酸化アンモニウムや水酸化カリウムを
含む。CeO2スラリは、好適には米国特許第5876
490号に開示されているように、高分子電解質ととも
に広範囲のpHに用いることができる。表面の誘電層物
質270を事実上除去し、表面を平坦化するには過剰研
磨が望ましい。過剰研磨の結果、図14に示すように、
低誘電率物質270Aとライナ層280Aによってパタ
ーン250が実質的に埋められる。ダイヤモンド様研磨
停止層220は、過剰研磨の結果生じるトポグラフィを
防ぐ。SiO2のダイヤモンド様研磨停止物質に対する
選択性は約19:1乃至約311:1の範囲で、誘電物
質がSiO2ではなく低誘電率物質のときはかなり高く
なる。
より、SiO2やCeO2のスラリを用いて除去される。
通常SiO2スラリは、約7乃至約12の塩基性pHを
維持するため、水酸化アンモニウムや水酸化カリウムを
含む。CeO2スラリは、好適には米国特許第5876
490号に開示されているように、高分子電解質ととも
に広範囲のpHに用いることができる。表面の誘電層物
質270を事実上除去し、表面を平坦化するには過剰研
磨が望ましい。過剰研磨の結果、図14に示すように、
低誘電率物質270Aとライナ層280Aによってパタ
ーン250が実質的に埋められる。ダイヤモンド様研磨
停止層220は、過剰研磨の結果生じるトポグラフィを
防ぐ。SiO2のダイヤモンド様研磨停止物質に対する
選択性は約19:1乃至約311:1の範囲で、誘電物
質がSiO2ではなく低誘電率物質のときはかなり高く
なる。
【0047】本発明は前記の目的を達成する。ダマシー
ン・プロセス・フローにおいて、半導体表面をパターン
し形成するために、ダイヤモンドまたはダイヤモンド様
物質が研磨停止層として用いられる。研磨停止層として
ダイヤモンドまたはダイヤモンド様物質を用いること
で、トポグラフィを増やすことなく、CMPプロセスで
の過剰研磨性が改良され、CMPプロセスに必要な監視
や制御が少なくなる。本発明は、例えば多層金属相互接
続構造、半導体アイランド構造、シャロー・トレンチ分
離構造等、様々な平坦化半導体構造を作製するため採用
することができる。本発明は、一般には平坦化半導体及
びダマシーン・プロセスで平坦化半導体を形成する方法
を開示している。この方法は、オプションとして半導体
表面に誘電体または導電層を付着するステップ、その誘
電体または導電層上にダイヤモンドまたはダイヤモンド
様膜を付着するステップ、パターン形成プロセスでダイ
ヤモンドまたはダイヤモンド様膜を保護するよう働くハ
ードマスク層を付着するステップ、複数の開口を形成す
るステップ、金属層を形成するステップ、及び半導体表
面を平坦化して事実上平坦な表面を形成するステップを
含む。平坦化した表面は、トポグラフィがかなり少なく
なり、完成した半導体チップの伝熱性は大幅に改良され
る。
ン・プロセス・フローにおいて、半導体表面をパターン
し形成するために、ダイヤモンドまたはダイヤモンド様
物質が研磨停止層として用いられる。研磨停止層として
ダイヤモンドまたはダイヤモンド様物質を用いること
で、トポグラフィを増やすことなく、CMPプロセスで
の過剰研磨性が改良され、CMPプロセスに必要な監視
や制御が少なくなる。本発明は、例えば多層金属相互接
続構造、半導体アイランド構造、シャロー・トレンチ分
離構造等、様々な平坦化半導体構造を作製するため採用
することができる。本発明は、一般には平坦化半導体及
びダマシーン・プロセスで平坦化半導体を形成する方法
を開示している。この方法は、オプションとして半導体
表面に誘電体または導電層を付着するステップ、その誘
電体または導電層上にダイヤモンドまたはダイヤモンド
様膜を付着するステップ、パターン形成プロセスでダイ
ヤモンドまたはダイヤモンド様膜を保護するよう働くハ
ードマスク層を付着するステップ、複数の開口を形成す
るステップ、金属層を形成するステップ、及び半導体表
面を平坦化して事実上平坦な表面を形成するステップを
含む。平坦化した表面は、トポグラフィがかなり少なく
なり、完成した半導体チップの伝熱性は大幅に改良され
る。
【0048】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0049】(1)半導体デバイスを形成する方法であ
って、基板表面に、第1物質を含む第1層を形成するス
テップと、前記第1層の表面に第2物質を含む第2層を
形成するステップと、前記基板の前記表面にパターンを
形成することにより、開口を形成するステップと、前記
基板表面に第3物質を含む第3層を形成することによ
り、少なくとも前記開口を埋めるステップと、前記基板
の前記表面を平坦化し、前記第3層の少なくとも余剰部
分を除去し、該平坦化は少なくとも前記第2層で停止
し、全体的に平坦性が得られる、ステップと、を含む、
方法。 (2)前記第1層はダイヤモンド様炭素物質を含む、前
記(1)記載の方法。 (3)前記第2層は窒化物、酸窒化物、酸化物、TEO
S、ガラス、水晶、またはそれらの組み合わせを含む、
前記(1)記載の方法。 (4)前記第3層は導電物質、誘電物質、または半導体
物質を含む、前記(1)記載の方法。 (5)前記第2層にパターンを形成して第1開口群を形
成するステップと、前記第1層の露出部分にパターンを
形成して第2開口群を形成するステップと、前記基板の
露出部分にパターンを形成して第3開口群を形成するス
テップと、を含む、前記(1)記載の方法。 (6)前記第1層の露出部分にパターンを形成して前記
第2開口群を形成するステップで、前記第2層の残りの
部分は前記第1層の下の部分を保護する、前記(5)記
載の方法。 (7)前記第3層は少なくとも前記第3開口群を埋め
る、前記(5)記載の方法。 (8)前記平坦化ステップで、前記第2層を除去するこ
とにより前記第1層で停止するステップを含み、前記第
1層により前記基板表面が過剰に平坦化され、前記表面
に平坦性が得られる、前記(1)記載の方法。 (9)前記平坦化プロセスは化学機械研磨を含む、前記
(1)記載の方法。 (10)ダマシーン・プロセスにおいて相互接続半導体
構造を平坦化する方法であって、基板表面上に絶縁層を
形成することにより絶縁基板を形成するステップと、前
記絶縁基板表面上に、第1研磨停止層を含むダイヤモン
ド様炭素膜を形成するステップと、前記ダイヤモンド様
炭素膜表面上に、第2研磨停止層を含むハードマスク層
を形成するステップと、第1パターン形成ステップによ
り、前記ハードマスク層にパターンを形成して前記ダイ
ヤモンド様炭素膜の一部分を露出するステップと、第2
パターン形成ステップにより、前記ダイヤモンド様炭素
膜にパターンを形成して前記絶縁基板の一部分を露出す
るステップと、第3パターン形成ステップにより、前記
絶縁基板の露出部分にパターンを形成して前記絶縁基板
上に相互接続ボイドを形成することにより、前記絶縁基
板の相互接続構造を形成するステップと、前記絶縁基板
の表面に導電層を形成することにより、少なくとも前記
ボイドを埋めるステップと、前記絶縁基板表面を平坦化
し、前記導電層の少なくとも余剰部分を除去し、該平坦
化は少なくとも前記第2研磨停止層で停止し、全体的に
平坦性が得られる、ステップと、を含む、方法。 (11)前記ダイヤモンド様炭素膜はCVDにより付着
される、前記(10)記載の方法。 (12)前記ダイヤモンド様炭素膜は、厚さ約5nm乃
至約1000nmに付着されたCVDダイヤモンド層を
含む、前記(10)記載の方法。 (13)前記ハードマスク層は、厚さ約10nm乃至約
1000nmに付着された窒化物、酸化物、または酸窒
化物を含む、前記(10)記載の方法。 (14)前記第1パターン形成ステップは、フォトレジ
スト物質を付着し現像した後、プラズマを用いた第1エ
ッチングで前記ハードマスク層の一部を除去することに
よって前記ハードマスク層にパターンを形成するステッ
プを含み、該第1エッチングにより、前記ハードマスク
層の露出部分のみ除去されることにより、前記ダイヤモ
ンド様炭素膜でエッチングが停止し、前記部分が露出す
る、前記(10)記載の方法。 (15)前記第2パターン形成ステップは、プラズマを
用いた第2エッチングにより前記ダイヤモンド様炭素膜
にパターンを形成するステップを含み、該第2エッチン
グにより、更に、前記第1パターン形成により残ったパ
ターン形成物質が除去されることにより、前記絶縁基板
の部分が露出する、前記(10)記載の方法。 (16)前記ハードマスク層の前記第2パターン形成ス
テップは、前記第2プラズマから前記ダイヤモンド様炭
素膜を保護する、前記(15)記載の方法。 (17)前記第3パターン形成ステップは、プラズマを
用いて前記絶縁基板の露出部分にパターンを形成するこ
とにより、前記絶縁物質の相互接続ボイドを形成するス
テップを含む、前記(10)記載の方法。 (18)前記相互接続ボイドは約100nm乃至約10
00nmの深さに形成される、前記(10)記載の方
法。 (19)前記相互接続ボイドの形成後、前記導電層の形
成前に、導電物質を含むライナ層を前記絶縁基板表面に
形成するステップを含む、前記(10)記載の方法。 (20)前記平坦化ステップで前記絶縁基板表面から前
記ライナ物質を除去するステップを含む、前記(19)
記載の方法。 (21)前記導電層は、ドープしたポリシリコン、タン
グステン、アルミニウム、または銅を含む、前記(1
0)記載の方法。 (22)前記平坦化ステップは、前記第2研磨停止層を
除去することにより、前記第1研磨停止層で停止するス
テップを含み、前記第1研磨停止層により、前記基板表
面が過剰に平坦化され、前記表面に平坦性が得られる、
前記(10)記載の方法。 (23)半導体分離構造を平坦化する方法であって、半
導体基板表面上に誘電層を形成するステップと、前記誘
電層表面上に、第1研磨停止層を含むダイヤモンド様炭
素膜を形成するステップと、前記ダイヤモンド様炭素膜
表面上に、第2研磨停止層を含むハードマスク層を形成
するステップと、前記ハードマスク層にパターンを形成
して前記ダイヤモンド様炭素膜の一部分を露出するステ
ップを含む第1パターン形成ステップを行うステップ
と、前記ダイヤモンド様炭素膜にパターンを形成して前
記半導体基板の一部分を露出するステップを含む第2パ
ターン形成ステップを行うステップと、前記半導体基板
の前記露出部分にパターンを形成して前記絶縁基板上に
シャロー・トレンチ分離領域を形成することにより、前
記絶縁基板の分離構造を形成するステップを含む第3パ
ターン形成ステップを行うステップと、前記半導体基板
表面に誘電層を形成することにより、少なくとも前記シ
ャロー・トレンチを埋めるステップと、前記半導体基板
表面を平坦化し、前記誘電層の少なくとも余剰部分を除
去し、該平坦化は少なくとも前記第2研磨停止層で停止
し、全体的に平坦性が得られる、ステップと、を含む、
方法。 (24)前記誘電層は、約10nm乃至約100nmの
範囲の深さに形成された熱酸化物を含む、前記(23)
記載の方法。 (25)前記ハードマスク層は、前記第3パターン形成
ステップで前記ダイヤモンド様炭素膜を保護する、前記
(23)記載の方法。 (26)前記平坦化ステップは、前記第2研磨停止層を
除去することにより、前記第1研磨停止層で停止し、前
記第1研磨停止層により前記基板表面が過剰に平坦化さ
れ、前記表面に平坦性が得られる、ステップを含む、前
記(23)記載の方法。 (27)半導体アイランド構造を平坦化する方法であっ
て、半導体物質を含む半導体基板の表面上に誘電層を形
成するステップと、基板表面上に、第1研磨停止層を含
むダイヤモンド様炭素膜を形成するステップと、前記ダ
イヤモンド様炭素膜の表面上に、第2研磨停止層を含む
ハードマスク層を形成するステップと、前記ハードマス
ク層にパターンを形成して前記ダイヤモンド様炭素膜の
一部分を露出するステップを含む第1パターン形成ステ
ップと、前記ダイヤモンド様炭素膜にパターンを形成し
て前記誘電層の一部分を露出するステップを含む第2パ
ターン形成ステップと、前記誘電層の前記露出部分にパ
ターンを形成して前記半導体の一部を露出することによ
り、ボイド構造を形成するステップを含む第3パターン
形成ステップと、前記半導体物質を成長させることによ
り、前記ボイド構造を埋めるステップと、前記基板の表
面を平坦化して前記半導体物質層の少なくとも余剰部分
を除去し、該平坦化は少なくとも前記第2研磨停止層で
停止し、全体的に平坦性が得られる、ステップと、を含
む、方法。 (28)前記ハードマスク層は前記第3パターン形成ス
テップで前記ダイヤモンド様炭素膜を保護する、前記
(27)記載の方法。 (29)前記ボイド構造は、前記半導体物質をシードと
して用いた選択的エピタキシャル成長プロセスにより形
成される、前記(27)記載の方法。 (30)前記アイランド構造は、1つの結晶構造で前記
ボイドを埋める、前記(27)記載の方法。 (31)前記平坦化ステップは、前記第2研磨停止層を
除去することにより前記第1研磨停止層で停止し、前記
第1研磨停止層により前記基板表面が過剰に平坦化さ
れ、前記表面に平坦性が得られる、ステップを含む、前
記(27)記載の方法。 (32)基板表面上の、第1研磨停止層を含む第1ダイ
ヤモンド様炭素膜と、前記第1研磨停止層表面上の、第
2研磨停止層を含む第2ハードマスク層と、前記ダイヤ
モンド様炭素膜の一部を露出する第1開口群と、基板の
一部を露出する第2開口群と、第3開口群と、前記基板
表面の、少なくとも前記第3開口群を埋める第3層と、
を含む、半導体。 (33)前記基板は平坦化された表面を含み、該平坦化
は少なくとも前記第2研磨停止層で停止し、全体的に平
坦性が得られる、前記(32)記載の半導体。 (34)前記基板は平坦化された表面を含み、該平坦化
は前記第1研磨停止層で停止し、前記第1研磨停止層に
より該平坦化が過剰になり、前記基板表面に平坦性が得
られる、前記(32)記載の半導体。
って、基板表面に、第1物質を含む第1層を形成するス
テップと、前記第1層の表面に第2物質を含む第2層を
形成するステップと、前記基板の前記表面にパターンを
形成することにより、開口を形成するステップと、前記
基板表面に第3物質を含む第3層を形成することによ
り、少なくとも前記開口を埋めるステップと、前記基板
の前記表面を平坦化し、前記第3層の少なくとも余剰部
分を除去し、該平坦化は少なくとも前記第2層で停止
し、全体的に平坦性が得られる、ステップと、を含む、
方法。 (2)前記第1層はダイヤモンド様炭素物質を含む、前
記(1)記載の方法。 (3)前記第2層は窒化物、酸窒化物、酸化物、TEO
S、ガラス、水晶、またはそれらの組み合わせを含む、
前記(1)記載の方法。 (4)前記第3層は導電物質、誘電物質、または半導体
物質を含む、前記(1)記載の方法。 (5)前記第2層にパターンを形成して第1開口群を形
成するステップと、前記第1層の露出部分にパターンを
形成して第2開口群を形成するステップと、前記基板の
露出部分にパターンを形成して第3開口群を形成するス
テップと、を含む、前記(1)記載の方法。 (6)前記第1層の露出部分にパターンを形成して前記
第2開口群を形成するステップで、前記第2層の残りの
部分は前記第1層の下の部分を保護する、前記(5)記
載の方法。 (7)前記第3層は少なくとも前記第3開口群を埋め
る、前記(5)記載の方法。 (8)前記平坦化ステップで、前記第2層を除去するこ
とにより前記第1層で停止するステップを含み、前記第
1層により前記基板表面が過剰に平坦化され、前記表面
に平坦性が得られる、前記(1)記載の方法。 (9)前記平坦化プロセスは化学機械研磨を含む、前記
(1)記載の方法。 (10)ダマシーン・プロセスにおいて相互接続半導体
構造を平坦化する方法であって、基板表面上に絶縁層を
形成することにより絶縁基板を形成するステップと、前
記絶縁基板表面上に、第1研磨停止層を含むダイヤモン
ド様炭素膜を形成するステップと、前記ダイヤモンド様
炭素膜表面上に、第2研磨停止層を含むハードマスク層
を形成するステップと、第1パターン形成ステップによ
り、前記ハードマスク層にパターンを形成して前記ダイ
ヤモンド様炭素膜の一部分を露出するステップと、第2
パターン形成ステップにより、前記ダイヤモンド様炭素
膜にパターンを形成して前記絶縁基板の一部分を露出す
るステップと、第3パターン形成ステップにより、前記
絶縁基板の露出部分にパターンを形成して前記絶縁基板
上に相互接続ボイドを形成することにより、前記絶縁基
板の相互接続構造を形成するステップと、前記絶縁基板
の表面に導電層を形成することにより、少なくとも前記
ボイドを埋めるステップと、前記絶縁基板表面を平坦化
し、前記導電層の少なくとも余剰部分を除去し、該平坦
化は少なくとも前記第2研磨停止層で停止し、全体的に
平坦性が得られる、ステップと、を含む、方法。 (11)前記ダイヤモンド様炭素膜はCVDにより付着
される、前記(10)記載の方法。 (12)前記ダイヤモンド様炭素膜は、厚さ約5nm乃
至約1000nmに付着されたCVDダイヤモンド層を
含む、前記(10)記載の方法。 (13)前記ハードマスク層は、厚さ約10nm乃至約
1000nmに付着された窒化物、酸化物、または酸窒
化物を含む、前記(10)記載の方法。 (14)前記第1パターン形成ステップは、フォトレジ
スト物質を付着し現像した後、プラズマを用いた第1エ
ッチングで前記ハードマスク層の一部を除去することに
よって前記ハードマスク層にパターンを形成するステッ
プを含み、該第1エッチングにより、前記ハードマスク
層の露出部分のみ除去されることにより、前記ダイヤモ
ンド様炭素膜でエッチングが停止し、前記部分が露出す
る、前記(10)記載の方法。 (15)前記第2パターン形成ステップは、プラズマを
用いた第2エッチングにより前記ダイヤモンド様炭素膜
にパターンを形成するステップを含み、該第2エッチン
グにより、更に、前記第1パターン形成により残ったパ
ターン形成物質が除去されることにより、前記絶縁基板
の部分が露出する、前記(10)記載の方法。 (16)前記ハードマスク層の前記第2パターン形成ス
テップは、前記第2プラズマから前記ダイヤモンド様炭
素膜を保護する、前記(15)記載の方法。 (17)前記第3パターン形成ステップは、プラズマを
用いて前記絶縁基板の露出部分にパターンを形成するこ
とにより、前記絶縁物質の相互接続ボイドを形成するス
テップを含む、前記(10)記載の方法。 (18)前記相互接続ボイドは約100nm乃至約10
00nmの深さに形成される、前記(10)記載の方
法。 (19)前記相互接続ボイドの形成後、前記導電層の形
成前に、導電物質を含むライナ層を前記絶縁基板表面に
形成するステップを含む、前記(10)記載の方法。 (20)前記平坦化ステップで前記絶縁基板表面から前
記ライナ物質を除去するステップを含む、前記(19)
記載の方法。 (21)前記導電層は、ドープしたポリシリコン、タン
グステン、アルミニウム、または銅を含む、前記(1
0)記載の方法。 (22)前記平坦化ステップは、前記第2研磨停止層を
除去することにより、前記第1研磨停止層で停止するス
テップを含み、前記第1研磨停止層により、前記基板表
面が過剰に平坦化され、前記表面に平坦性が得られる、
前記(10)記載の方法。 (23)半導体分離構造を平坦化する方法であって、半
導体基板表面上に誘電層を形成するステップと、前記誘
電層表面上に、第1研磨停止層を含むダイヤモンド様炭
素膜を形成するステップと、前記ダイヤモンド様炭素膜
表面上に、第2研磨停止層を含むハードマスク層を形成
するステップと、前記ハードマスク層にパターンを形成
して前記ダイヤモンド様炭素膜の一部分を露出するステ
ップを含む第1パターン形成ステップを行うステップ
と、前記ダイヤモンド様炭素膜にパターンを形成して前
記半導体基板の一部分を露出するステップを含む第2パ
ターン形成ステップを行うステップと、前記半導体基板
の前記露出部分にパターンを形成して前記絶縁基板上に
シャロー・トレンチ分離領域を形成することにより、前
記絶縁基板の分離構造を形成するステップを含む第3パ
ターン形成ステップを行うステップと、前記半導体基板
表面に誘電層を形成することにより、少なくとも前記シ
ャロー・トレンチを埋めるステップと、前記半導体基板
表面を平坦化し、前記誘電層の少なくとも余剰部分を除
去し、該平坦化は少なくとも前記第2研磨停止層で停止
し、全体的に平坦性が得られる、ステップと、を含む、
方法。 (24)前記誘電層は、約10nm乃至約100nmの
範囲の深さに形成された熱酸化物を含む、前記(23)
記載の方法。 (25)前記ハードマスク層は、前記第3パターン形成
ステップで前記ダイヤモンド様炭素膜を保護する、前記
(23)記載の方法。 (26)前記平坦化ステップは、前記第2研磨停止層を
除去することにより、前記第1研磨停止層で停止し、前
記第1研磨停止層により前記基板表面が過剰に平坦化さ
れ、前記表面に平坦性が得られる、ステップを含む、前
記(23)記載の方法。 (27)半導体アイランド構造を平坦化する方法であっ
て、半導体物質を含む半導体基板の表面上に誘電層を形
成するステップと、基板表面上に、第1研磨停止層を含
むダイヤモンド様炭素膜を形成するステップと、前記ダ
イヤモンド様炭素膜の表面上に、第2研磨停止層を含む
ハードマスク層を形成するステップと、前記ハードマス
ク層にパターンを形成して前記ダイヤモンド様炭素膜の
一部分を露出するステップを含む第1パターン形成ステ
ップと、前記ダイヤモンド様炭素膜にパターンを形成し
て前記誘電層の一部分を露出するステップを含む第2パ
ターン形成ステップと、前記誘電層の前記露出部分にパ
ターンを形成して前記半導体の一部を露出することによ
り、ボイド構造を形成するステップを含む第3パターン
形成ステップと、前記半導体物質を成長させることによ
り、前記ボイド構造を埋めるステップと、前記基板の表
面を平坦化して前記半導体物質層の少なくとも余剰部分
を除去し、該平坦化は少なくとも前記第2研磨停止層で
停止し、全体的に平坦性が得られる、ステップと、を含
む、方法。 (28)前記ハードマスク層は前記第3パターン形成ス
テップで前記ダイヤモンド様炭素膜を保護する、前記
(27)記載の方法。 (29)前記ボイド構造は、前記半導体物質をシードと
して用いた選択的エピタキシャル成長プロセスにより形
成される、前記(27)記載の方法。 (30)前記アイランド構造は、1つの結晶構造で前記
ボイドを埋める、前記(27)記載の方法。 (31)前記平坦化ステップは、前記第2研磨停止層を
除去することにより前記第1研磨停止層で停止し、前記
第1研磨停止層により前記基板表面が過剰に平坦化さ
れ、前記表面に平坦性が得られる、ステップを含む、前
記(27)記載の方法。 (32)基板表面上の、第1研磨停止層を含む第1ダイ
ヤモンド様炭素膜と、前記第1研磨停止層表面上の、第
2研磨停止層を含む第2ハードマスク層と、前記ダイヤ
モンド様炭素膜の一部を露出する第1開口群と、基板の
一部を露出する第2開口群と、第3開口群と、前記基板
表面の、少なくとも前記第3開口群を埋める第3層と、
を含む、半導体。 (33)前記基板は平坦化された表面を含み、該平坦化
は少なくとも前記第2研磨停止層で停止し、全体的に平
坦性が得られる、前記(32)記載の半導体。 (34)前記基板は平坦化された表面を含み、該平坦化
は前記第1研磨停止層で停止し、前記第1研磨停止層に
より該平坦化が過剰になり、前記基板表面に平坦性が得
られる、前記(32)記載の半導体。
【図1】本発明の好適実施例に従って相互接続半導体構
造が形成された半導体基板を示す立面断面図である。
造が形成された半導体基板を示す立面断面図である。
【図2】本発明の好適実施例に従って相互接続半導体構
造が形成された半導体基板を示す立面断面図である。
造が形成された半導体基板を示す立面断面図である。
【図3】本発明の好適実施例に従って相互接続半導体構
造が形成された半導体基板を示す立面断面図である。
造が形成された半導体基板を示す立面断面図である。
【図4】本発明の好適実施例に従って相互接続半導体構
造が形成された半導体基板を示す立面断面図である。
造が形成された半導体基板を示す立面断面図である。
【図5】本発明の好適実施例に従って相互接続半導体構
造が形成された半導体基板を示す立面断面図である。
造が形成された半導体基板を示す立面断面図である。
【図6】本発明の好適実施例に従って相互接続半導体構
造が形成された半導体基板を示す立面断面図である。
造が形成された半導体基板を示す立面断面図である。
【図7】本発明の好適実施例に従って半導体アイランド
構造が形成された半導体基板を示す立面断面図である。
構造が形成された半導体基板を示す立面断面図である。
【図8】本発明の好適実施例に従って半導体アイランド
構造が形成された半導体基板を示す立面断面図である。
構造が形成された半導体基板を示す立面断面図である。
【図9】本発明の好適実施例に従って半導体アイランド
構造が形成された半導体基板を示す立面断面図である。
構造が形成された半導体基板を示す立面断面図である。
【図10】本発明の好適実施例に従って半導体アイラン
ド構造が形成された半導体基板を示す立面断面図であ
る。
ド構造が形成された半導体基板を示す立面断面図であ
る。
【図11】本発明の好適実施例に従って半導体分離構造
が形成された半導体基板を示す立面断面図である。
が形成された半導体基板を示す立面断面図である。
【図12】本発明の好適実施例に従って半導体分離構造
が形成された半導体基板を示す立面断面図である。
が形成された半導体基板を示す立面断面図である。
【図13】本発明の好適実施例に従って半導体分離構造
が形成された半導体基板を示す立面断面図である。
が形成された半導体基板を示す立面断面図である。
【図14】本発明の好適実施例に従って半導体分離構造
が形成された半導体基板を示す立面断面図である。
が形成された半導体基板を示す立面断面図である。
10 基板 12 誘電層 20 研磨停止層 30 ハードマスク層 70 導電層(保護膜) 75 トポグラフィ 80 ライナ(付着層) 250 パターン 260 半導体層 270 誘電層
フロントページの続き (72)発明者 ローレンス・エイ・クレベンジャー アメリカ合衆国12540、ニューヨーク州 ラ・グランジビル、アンドリュース・ロー ド 90 (72)発明者 ルイス・エル・シィ・シュー アメリカ合衆国12524、ニューヨーク州フ ィッシュキル、クロスビー・コート 7 (72)発明者 ジェレミー・ケイ・ステファンズ アメリカ合衆国12553、ニューヨーク州ニ ュー・ウィンザー、アッシュ・ストリート 15 (72)発明者 マイケル・ワイズ アメリカ合衆国12540、ニューヨーク州 ラ・グランジビル、ウォルシュ・ロード 2000 Fターム(参考) 5F032 AA03 AA35 AA44 AA77 AA78 BB01 DA78 5F033 HH04 HH07 HH08 HH11 HH18 HH19 HH21 HH32 HH33 JJ04 JJ08 JJ11 JJ18 JJ19 JJ21 JJ32 JJ33 LL04 MM01 MM12 MM13 NN06 NN07 QQ09 QQ13 QQ28 QQ48 QQ49 RR01 RR04 RR06 RR08 SS11 TT02 XX01 5F043 AA27 DD16 DD24 FF07 GG03
Claims (34)
- 【請求項1】半導体デバイスを形成する方法であって、 基板表面に、第1物質を含む第1層を形成するステップ
と、 前記第1層の表面に第2物質を含む第2層を形成するス
テップと、 前記基板の前記表面にパターンを形成することにより、
開口を形成するステップと、 前記基板表面に第3物質を含む第3層を形成することに
より、少なくとも前記開口を埋めるステップと、 前記基板の前記表面を平坦化し、前記第3層の少なくと
も余剰部分を除去し、該平坦化は少なくとも前記第2層
で停止し、全体的に平坦性が得られる、ステップと、 を含む、方法。 - 【請求項2】前記第1層はダイヤモンド様炭素物質を含
む、請求項1記載の方法。 - 【請求項3】前記第2層は窒化物、酸窒化物、酸化物、
TEOS、ガラス、水晶、またはそれらの組み合わせを
含む、請求項1記載の方法。 - 【請求項4】前記第3層は導電物質、誘電物質、または
半導体物質を含む、請求項1記載の方法。 - 【請求項5】前記第2層にパターンを形成して第1開口
群を形成するステップと、 前記第1層の露出部分にパターンを形成して第2開口群
を形成するステップと、 前記基板の露出部分にパターンを形成して第3開口群を
形成するステップと、 を含む、請求項1記載の方法。 - 【請求項6】前記第1層の露出部分にパターンを形成し
て前記第2開口群を形成するステップで、前記第2層の
残りの部分は前記第1層の下の部分を保護する、請求項
5記載の方法。 - 【請求項7】前記第3層は少なくとも前記第3開口群を
埋める、請求項5記載の方法。 - 【請求項8】前記平坦化ステップで、前記第2層を除去
することにより前記第1層で停止するステップを含み、
前記第1層により前記基板表面が過剰に平坦化され、前
記表面に平坦性が得られる、請求項1記載の方法。 - 【請求項9】前記平坦化プロセスは化学機械研磨を含
む、請求項1記載の方法。 - 【請求項10】ダマシーン・プロセスにおいて相互接続
半導体構造を平坦化する方法であって、 基板表面上に絶縁層を形成することにより絶縁基板を形
成するステップと、 前記絶縁基板表面上に、第1研磨停止層を含むダイヤモ
ンド様炭素膜を形成するステップと、 前記ダイヤモンド様炭素膜表面上に、第2研磨停止層を
含むハードマスク層を形成するステップと、 第1パターン形成ステップにより、前記ハードマスク層
にパターンを形成して前記ダイヤモンド様炭素膜の一部
分を露出するステップと、 第2パターン形成ステップにより、前記ダイヤモンド様
炭素膜にパターンを形成して前記絶縁基板の一部分を露
出するステップと、 第3パターン形成ステップにより、前記絶縁基板の露出
部分にパターンを形成して前記絶縁基板上に相互接続ボ
イドを形成することにより、前記絶縁基板の相互接続構
造を形成するステップと、 前記絶縁基板の表面に導電層を形成することにより、少
なくとも前記ボイドを埋めるステップと、 前記絶縁基板表面を平坦化し、前記導電層の少なくとも
余剰部分を除去し、該平坦化は少なくとも前記第2研磨
停止層で停止し、全体的に平坦性が得られる、ステップ
と、 を含む、方法。 - 【請求項11】前記ダイヤモンド様炭素膜はCVDによ
り付着される、請求項10記載の方法。 - 【請求項12】前記ダイヤモンド様炭素膜は、厚さ約5
nm乃至約1000nmに付着されたCVDダイヤモン
ド層を含む、請求項10記載の方法。 - 【請求項13】前記ハードマスク層は、厚さ約10nm
乃至約1000nmに付着された窒化物、酸化物、また
は酸窒化物を含む、請求項10記載の方法。 - 【請求項14】前記第1パターン形成ステップは、フォ
トレジスト物質を付着し現像した後、プラズマを用いた
第1エッチングで前記ハードマスク層の一部を除去する
ことによって前記ハードマスク層にパターンを形成する
ステップを含み、該第1エッチングにより、前記ハード
マスク層の露出部分のみ除去されることにより、前記ダ
イヤモンド様炭素膜でエッチングが停止し、前記部分が
露出する、請求項10記載の方法。 - 【請求項15】前記第2パターン形成ステップは、プラ
ズマを用いた第2エッチングにより前記ダイヤモンド様
炭素膜にパターンを形成するステップを含み、該第2エ
ッチングにより、更に、前記第1パターン形成により残
ったパターン形成物質が除去されることにより、前記絶
縁基板の部分が露出する、請求項10記載の方法。 - 【請求項16】前記ハードマスク層の前記第2パターン
形成ステップは、前記第2プラズマから前記ダイヤモン
ド様炭素膜を保護する、請求項15記載の方法。 - 【請求項17】前記第3パターン形成ステップは、プラ
ズマを用いて前記絶縁基板の露出部分にパターンを形成
することにより、前記絶縁物質の相互接続ボイドを形成
するステップを含む、請求項10記載の方法。 - 【請求項18】前記相互接続ボイドは約100nm乃至
約1000nmの深さに形成される、請求項10記載の
方法。 - 【請求項19】前記相互接続ボイドの形成後、前記導電
層の形成前に、導電物質を含むライナ層を前記絶縁基板
表面に形成するステップを含む、請求項10記載の方
法。 - 【請求項20】前記平坦化ステップで前記絶縁基板表面
から前記ライナ物質を除去するステップを含む、請求項
19記載の方法。 - 【請求項21】前記導電層は、ドープしたポリシリコ
ン、タングステン、アルミニウム、または銅を含む、請
求項10記載の方法。 - 【請求項22】前記平坦化ステップは、前記第2研磨停
止層を除去することにより、前記第1研磨停止層で停止
するステップを含み、前記第1研磨停止層により、前記
基板表面が過剰に平坦化され、前記表面に平坦性が得ら
れる、請求項10記載の方法。 - 【請求項23】半導体分離構造を平坦化する方法であっ
て、 半導体基板表面上に誘電層を形成するステップと、 前記誘電層表面上に、第1研磨停止層を含むダイヤモン
ド様炭素膜を形成するステップと、 前記ダイヤモンド様炭素膜表面上に、第2研磨停止層を
含むハードマスク層を形成するステップと、 前記ハードマスク層にパターンを形成して前記ダイヤモ
ンド様炭素膜の一部分を露出するステップを含む第1パ
ターン形成ステップを行うステップと、 前記ダイヤモンド様炭素膜にパターンを形成して前記半
導体基板の一部分を露出するステップを含む第2パター
ン形成ステップを行うステップと、 前記半導体基板の前記露出部分にパターンを形成して前
記絶縁基板上にシャロー・トレンチ分離領域を形成する
ことにより、前記絶縁基板の分離構造を形成するステッ
プを含む第3パターン形成ステップを行うステップと、 前記半導体基板表面に誘電層を形成することにより、少
なくとも前記シャロー・トレンチを埋めるステップと、 前記半導体基板表面を平坦化し、前記誘電層の少なくと
も余剰部分を除去し、該平坦化は少なくとも前記第2研
磨停止層で停止し、全体的に平坦性が得られる、ステッ
プと、 を含む、方法。 - 【請求項24】前記誘電層は、約10nm乃至約100
nmの範囲の深さに形成された熱酸化物を含む、請求項
23記載の方法。 - 【請求項25】前記ハードマスク層は、前記第3パター
ン形成ステップで前記ダイヤモンド様炭素膜を保護す
る、請求項23記載の方法。 - 【請求項26】前記平坦化ステップは、前記第2研磨停
止層を除去することにより、前記第1研磨停止層で停止
し、前記第1研磨停止層により前記基板表面が過剰に平
坦化され、前記表面に平坦性が得られる、ステップを含
む、請求項23記載の方法。 - 【請求項27】半導体アイランド構造を平坦化する方法
であって、 半導体物質を含む半導体基板の表面上に誘電層を形成す
るステップと、 基板表面上に、第1研磨停止層を含むダイヤモンド様炭
素膜を形成するステップと、 前記ダイヤモンド様炭素膜の表面上に、第2研磨停止層
を含むハードマスク層を形成するステップと、 前記ハードマスク層にパターンを形成して前記ダイヤモ
ンド様炭素膜の一部分を露出するステップを含む第1パ
ターン形成ステップと、 前記ダイヤモンド様炭素膜にパターンを形成して前記誘
電層の一部分を露出するステップを含む第2パターン形
成ステップと、 前記誘電層の前記露出部分にパターンを形成して前記半
導体の一部を露出することにより、ボイド構造を形成す
るステップを含む第3パターン形成ステップと、 前記半導体物質を成長させることにより、前記ボイド構
造を埋めるステップと、 前記基板の表面を平坦化して前記半導体物質層の少なく
とも余剰部分を除去し、該平坦化は少なくとも前記第2
研磨停止層で停止し、全体的に平坦性が得られる、ステ
ップと、 を含む、方法。 - 【請求項28】前記ハードマスク層は前記第3パターン
形成ステップで前記ダイヤモンド様炭素膜を保護する、
請求項27記載の方法。 - 【請求項29】前記ボイド構造は、前記半導体物質をシ
ードとして用いた選択的エピタキシャル成長プロセスに
より形成される、請求項27記載の方法。 - 【請求項30】前記アイランド構造は、1つの結晶構造
で前記ボイドを埋める、請求項27記載の方法。 - 【請求項31】前記平坦化ステップは、前記第2研磨停
止層を除去することにより前記第1研磨停止層で停止
し、前記第1研磨停止層により前記基板表面が過剰に平
坦化され、前記表面に平坦性が得られる、ステップを含
む、請求項27記載の方法。 - 【請求項32】基板表面上の、第1研磨停止層を含む第
1ダイヤモンド様炭素膜と、 前記第1研磨停止層表面上の、第2研磨停止層を含む第
2ハードマスク層と、 前記ダイヤモンド様炭素膜の一部を露出する第1開口群
と、 基板の一部を露出する第2開口群と、 第3開口群と、 前記基板表面の、少なくとも前記第3開口群を埋める第
3層と、 を含む、半導体。 - 【請求項33】前記基板は平坦化された表面を含み、該
平坦化は少なくとも前記第2研磨停止層で停止し、全体
的に平坦性が得られる、請求項32記載の半導体。 - 【請求項34】前記基板は平坦化された表面を含み、該
平坦化は前記第1研磨停止層で停止し、前記第1研磨停
止層により該平坦化が過剰になり、前記基板表面に平坦
性が得られる、請求項32記載の半導体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/589818 | 2000-06-07 | ||
US09/589,818 US6348395B1 (en) | 2000-06-07 | 2000-06-07 | Diamond as a polish-stop layer for chemical-mechanical planarization in a damascene process flow |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002076003A true JP2002076003A (ja) | 2002-03-15 |
Family
ID=24359663
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001171139A Pending JP2002076003A (ja) | 2000-06-07 | 2001-06-06 | 半導体デバイスの平坦化方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6348395B1 (ja) |
JP (1) | JP2002076003A (ja) |
TW (2) | TW483800B (ja) |
WO (1) | WO2001095382A2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004056130A (ja) * | 2002-07-19 | 2004-02-19 | Hynix Semiconductor Inc | 半導体素子のコンタクトプラグの形成方法 |
JP2010015121A (ja) * | 2008-06-30 | 2010-01-21 | Internatl Business Mach Corp <Ibm> | Cmos適合の集積型誘電体光導波路カプラ及び製造法 |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6524755B2 (en) * | 2000-09-07 | 2003-02-25 | Gray Scale Technologies, Inc. | Phase-shift masks and methods of fabrication |
DE10109328A1 (de) * | 2001-02-27 | 2002-09-12 | Infineon Technologies Ag | Verfahren zur Entfernung einer Maskenschicht von einem Halbleitersubstrat |
US6455434B1 (en) * | 2001-10-23 | 2002-09-24 | International Business Machines Corporation | Prevention of slurry build-up within wafer topography during polishing |
US6759128B1 (en) * | 2002-07-05 | 2004-07-06 | The Regents Of The University Of California | Bulk superhard B-C-N nanocomposite compact and method for preparing thereof |
US6673684B1 (en) * | 2002-07-31 | 2004-01-06 | Advanced Micro Devices, Inc. | Use of diamond as a hard mask material |
EP1537600A1 (en) * | 2002-09-04 | 2005-06-08 | Koninklijke Philips Electronics N.V. | Method for fabrication of in-laid metal interconnects |
US6653202B1 (en) * | 2003-01-17 | 2003-11-25 | Advanced Micro Devices, Inc. | Method of shallow trench isolation (STI) formation using amorphous carbon |
US7246424B2 (en) * | 2004-04-13 | 2007-07-24 | Seagate Technology Llc | Magnetic devices having magnetic features with CMP stop layers |
DE102004031121A1 (de) * | 2004-06-28 | 2006-01-19 | Infineon Technologies Ag | Schichtanordnung und Verfahren zum Herstellen einer Schichtanordnung |
KR100678460B1 (ko) * | 2004-10-12 | 2007-02-02 | 삼성전자주식회사 | 자기정렬 패턴들 사이에 배치된 채널부 홀의 형성방법들 및 이를 이용해서 게이트 패턴들을 갖는 반도체 장치의 형성방법들 |
US7998866B2 (en) * | 2006-09-05 | 2011-08-16 | Cabot Microelectronics Corporation | Silicon carbide polishing method utilizing water-soluble oxidizers |
US7678700B2 (en) * | 2006-09-05 | 2010-03-16 | Cabot Microelectronics Corporation | Silicon carbide polishing method utilizing water-soluble oxidizers |
CN101244533B (zh) * | 2007-02-16 | 2010-09-15 | 香港应用科技研究院有限公司 | 超平坦化学机械抛光技术之方法及使用该方法制造的半导体组件 |
SG174838A1 (en) | 2007-04-04 | 2011-10-28 | Globalfoundries Sg Pte Ltd | Planarized passivation layer for semiconductor devices |
US8444865B2 (en) * | 2008-08-18 | 2013-05-21 | International Busines Machines Corporation | Magnetic recording head coating and method |
US8597531B2 (en) * | 2009-04-02 | 2013-12-03 | Infineon Technologies Ag | Method for manufacturing a device on a substrate |
US20110140232A1 (en) * | 2009-12-15 | 2011-06-16 | Intersil Americas Inc. | Methods of forming a thermal conduction region in a semiconductor structure and structures resulting therefrom |
RU2579749C2 (ru) | 2010-08-23 | 2016-04-10 | Эксодженезис Корпорейшн | Способ и устройство обработки нейтральным пучком, основанные на технологии пучка газовых кластерных ионов |
US10202684B2 (en) | 2010-08-23 | 2019-02-12 | Exogenesis Corporation | Method for neutral beam processing based on gas cluster ion beam technology and articles produced thereby |
US9018100B2 (en) | 2010-11-10 | 2015-04-28 | Western Digital (Fremont), Llc | Damascene process using PVD sputter carbon film as CMP stop layer for forming a magnetic recording head |
CN103909464B (zh) * | 2013-01-09 | 2017-10-31 | 华邦电子股份有限公司 | 化学机械研磨方法与自我对准方法 |
US20150147839A1 (en) * | 2013-11-26 | 2015-05-28 | Infineon Technologies Dresden Gmbh | Method for manufacturing a semiconductor device |
SG11201707086RA (en) * | 2015-03-11 | 2017-09-28 | Exogenesis Corp | Method for neutral beam processing based on gas cluster ion beam technology and articles produced thereby |
TWI692011B (zh) * | 2016-07-20 | 2020-04-21 | 美商艾克索傑尼席斯公司 | 用於基於氣體簇離子束技術的中性束處理之方法及藉其製造之物件 |
US10410928B2 (en) * | 2017-11-28 | 2019-09-10 | International Business Machines Corporation | Homogeneous densification of fill layers for controlled reveal of vertical fins |
CN113053806B (zh) * | 2018-11-29 | 2024-07-05 | 长江存储科技有限责任公司 | 键合结构及其形成方法、晶圆键合结构及晶圆的键合方法 |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4702792A (en) | 1985-10-28 | 1987-10-27 | International Business Machines Corporation | Method of forming fine conductive lines, patterns and connectors |
GB2186424A (en) * | 1986-01-30 | 1987-08-12 | Plessey Co Plc | Method for producing integrated circuit interconnects |
US5246884A (en) * | 1991-10-30 | 1993-09-21 | International Business Machines Corporation | Cvd diamond or diamond-like carbon for chemical-mechanical polish etch stop |
US5356513A (en) * | 1993-04-22 | 1994-10-18 | International Business Machines Corporation | Polishstop planarization method and structure |
US5559367A (en) * | 1994-07-12 | 1996-09-24 | International Business Machines Corporation | Diamond-like carbon for use in VLSI and ULSI interconnect systems |
US5654232A (en) | 1994-08-24 | 1997-08-05 | Intel Corporation | Wetting layer sidewalls to promote copper reflow into grooves |
JP3230986B2 (ja) * | 1995-11-13 | 2001-11-19 | 株式会社東芝 | ポリッシング方法、半導体装置の製造方法及び半導体製造装置。 |
US5942328A (en) * | 1996-02-29 | 1999-08-24 | International Business Machines Corporation | Low dielectric constant amorphous fluorinated carbon and method of preparation |
JP3110316B2 (ja) * | 1996-07-25 | 2000-11-20 | 日本電気株式会社 | 外部燃焼酸化装置 |
US5916453A (en) | 1996-09-20 | 1999-06-29 | Fujitsu Limited | Methods of planarizing structures on wafers and substrates by polishing |
US5876490A (en) | 1996-12-09 | 1999-03-02 | International Business Machines Corporatin | Polish process and slurry for planarization |
US5926722A (en) * | 1997-04-07 | 1999-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Planarization of shallow trench isolation by differential etchback and chemical mechanical polishing |
US5786262A (en) * | 1997-04-09 | 1998-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-planarized gapfilling for shallow trench isolation |
US5985762A (en) | 1997-05-19 | 1999-11-16 | International Business Machines Corporation | Method of forming a self-aligned copper diffusion barrier in vias |
US5783476A (en) * | 1997-06-26 | 1998-07-21 | Siemens Aktiengesellschaft | Integrated circuit devices including shallow trench isolation |
US6291334B1 (en) * | 1997-12-19 | 2001-09-18 | Applied Materials, Inc. | Etch stop layer for dual damascene process |
US6140226A (en) * | 1998-01-16 | 2000-10-31 | International Business Machines Corporation | Dual damascene processing for semiconductor chip interconnects |
US6214699B1 (en) * | 1998-04-01 | 2001-04-10 | Texas Instruments Incorporated | Method for forming an isolation structure in a substrate |
US6124198A (en) * | 1998-04-22 | 2000-09-26 | Cvc, Inc. | Ultra high-speed chip interconnect using free-space dielectrics |
US6016000A (en) | 1998-04-22 | 2000-01-18 | Cvc, Inc. | Ultra high-speed chip semiconductor integrated circuit interconnect structure and fabrication method using free-space dielectrics |
US6448655B1 (en) * | 1998-04-28 | 2002-09-10 | International Business Machines Corporation | Stabilization of fluorine-containing low-k dielectrics in a metal/insulator wiring structure by ultraviolet irradiation |
KR100280107B1 (ko) * | 1998-05-07 | 2001-03-02 | 윤종용 | 트렌치 격리 형성 방법 |
US6245662B1 (en) * | 1998-07-23 | 2001-06-12 | Applied Materials, Inc. | Method of producing an interconnect structure for an integrated circuit |
US6265779B1 (en) * | 1998-08-11 | 2001-07-24 | International Business Machines Corporation | Method and material for integration of fuorine-containing low-k dielectrics |
JP2000183003A (ja) * | 1998-10-07 | 2000-06-30 | Toshiba Corp | 銅系金属用研磨組成物および半導体装置の製造方法 |
JP3259704B2 (ja) * | 1998-12-30 | 2002-02-25 | 日本電気株式会社 | 半導体装置の製造方法 |
US6207534B1 (en) * | 1999-09-03 | 2001-03-27 | Chartered Semiconductor Manufacturing Ltd. | Method to form narrow and wide shallow trench isolations with different trench depths to eliminate isolation oxide dishing |
US6110797A (en) * | 1999-12-06 | 2000-08-29 | National Semiconductor Corporation | Process for fabricating trench isolation structure for integrated circuits |
US6278147B1 (en) * | 2000-01-18 | 2001-08-21 | International Business Machines Corporation | On-chip decoupling capacitor with bottom hardmask |
US6342448B1 (en) * | 2000-05-31 | 2002-01-29 | Taiwan Semiconductor Manufacturing Company | Method of fabricating barrier adhesion to low-k dielectric layers in a copper damascene process |
US6413852B1 (en) * | 2000-08-31 | 2002-07-02 | International Business Machines Corporation | Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material |
US6436814B1 (en) * | 2000-11-21 | 2002-08-20 | International Business Machines Corporation | Interconnection structure and method for fabricating same |
-
2000
- 2000-06-07 US US09/589,818 patent/US6348395B1/en not_active Expired - Fee Related
-
2001
- 2001-06-04 TW TW090113478A patent/TW483800B/zh not_active IP Right Cessation
- 2001-06-06 JP JP2001171139A patent/JP2002076003A/ja active Pending
- 2001-06-07 TW TW090113841A patent/TW522076B/zh not_active IP Right Cessation
- 2001-06-07 WO PCT/US2001/018539 patent/WO2001095382A2/en active Application Filing
- 2001-10-30 US US10/021,123 patent/US6696759B2/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004056130A (ja) * | 2002-07-19 | 2004-02-19 | Hynix Semiconductor Inc | 半導体素子のコンタクトプラグの形成方法 |
JP2010015121A (ja) * | 2008-06-30 | 2010-01-21 | Internatl Business Mach Corp <Ibm> | Cmos適合の集積型誘電体光導波路カプラ及び製造法 |
JP2011043852A (ja) * | 2008-06-30 | 2011-03-03 | Internatl Business Mach Corp <Ibm> | Cmos適合の集積型誘電体光導波路カプラ及び製造装置 |
JP4702812B2 (ja) * | 2008-06-30 | 2011-06-15 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Cmos適合の集積型誘電体光導波路カプラ及び製造法 |
Also Published As
Publication number | Publication date |
---|---|
US6348395B1 (en) | 2002-02-19 |
TW522076B (en) | 2003-03-01 |
US6696759B2 (en) | 2004-02-24 |
WO2001095382A3 (en) | 2002-08-29 |
US20020048959A1 (en) | 2002-04-25 |
TW483800B (en) | 2002-04-21 |
WO2001095382A2 (en) | 2001-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2002076003A (ja) | 半導体デバイスの平坦化方法 | |
US5618381A (en) | Multiple step method of chemical-mechanical polishing which minimizes dishing | |
JP3494275B2 (ja) | 絶縁層内に導電性プラグを形成する方法および酸化物材料の化学的・機械的プレーナリゼーション方法 | |
US6077773A (en) | Damascene process for reduced feature size | |
US6551924B1 (en) | Post metalization chem-mech polishing dielectric etch | |
US5972793A (en) | Photolithography alignment mark manufacturing process in tungsten CMP metallization | |
JP2874486B2 (ja) | ポリッシュ工程を備えたトレンチアイソレーションの形成方法及び半導体装置の製造方法 | |
US6017803A (en) | Method to prevent dishing in chemical mechanical polishing | |
EP0926715B1 (en) | Chemical mechanical polishing for isolation dielectric planarization | |
JP2006294815A (ja) | 半導体装置及びその製造方法 | |
WO2003017330A2 (en) | Forming a semiconductor structure using a combination of planarizing methods and electropolishing | |
JP2003179136A (ja) | デュアルダマシン半導体製造のためのマスク層及び相互接続構造 | |
JP4202826B2 (ja) | 有機膜の化学的機械的研磨方法および半導体装置の製造方法 | |
US5925575A (en) | Dry etching endpoint procedure to protect against photolithographic misalignments | |
JPH05315441A (ja) | ポリッシュ工程を備えた半導体装置の製造方法 | |
TW434744B (en) | Method of plasma etching doped polysilicon layers with uniform etch rates | |
US20040005783A1 (en) | Method of reworking tungsten particle contaminated semiconductor wafers | |
JP2004165434A (ja) | 半導体装置の製造方法 | |
KR0165353B1 (ko) | 반도체 장치의 얼라인 키 패턴 형성방법 | |
JPH09167768A (ja) | 半導体装置の製造方法 | |
JP3257511B2 (ja) | ポリッシュ工程を備えた半導体装置の製造方法 | |
JPH0951034A (ja) | 半導体装置の製造方法 | |
JPH0969495A (ja) | 半導体装置の製造方法 | |
US6274480B1 (en) | Method of Fabricating semiconductor device | |
US6531265B2 (en) | Method to planarize semiconductor surface |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041018 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050308 |