JP2010015121A - Cmos適合の集積型誘電体光導波路カプラ及び製造法 - Google Patents
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Abstract
【解決手段】 光電子回路製造方法、及び、それによる集積回路製造装置を提供する。集積回路は、光ファイバからの光エネルギーを集積回路上の集積型光導波路に効率的に結合させる集積型光結合移行部を有するように製造される。特定の材料の層を半導体回路上に堆積させて、光ファイバと、移行チャネル内に途中まで延びる回路上の光導波路との間の適切なインピーダンス整合を行う光カプラを収容するトレンチのエッチング形成をサポートする。エッチング形成されたトレンチ内に、光ファイバの一区域と実質的に等しい屈折率を有する少なくとも一部分を含むシリコン・ベースの誘電体を堆積させて、光カプラを形成する。段階的屈折率を有するシリコン・ベースの誘電体を用いることも可能である。光移行部と集積回路の調製を仕上げるために化学機械研磨を用いる。
【選択図】 図8
Description
結果として得られる集積回路チップは、製造者により、未加工ウェハの形態で(即ち、多数のパッケージ化されていないチップを有する単一のウェハとして)、むきだしのチップとして、又はパッケージされた形態で配布することができる。後者の場合には、チップは単一のチップ・パッケージ(マザーボードに取り付けられたリード線を有するプラスチック・キャリア又は他のより高レベルのキャリアなど)又はマルチ・チップ・パッケージ(表面相互接続部又は埋め込み相互接続部の一方又は両方を有するセラミック・キャリアなど)に取り付けられる。いずれの場合においても、チップは、次いで、他のチップ、個別の回路要素、及び/又は他の信号処理デバイスと共に統合されて、(a)マザーボードのような中間製品又は(b)最終製品の一部分となる。最終製品は、玩具及び他の低価格用途から、ディスプレイ、キーボード又は他の入力デバイス、及び中央処理装置を有する高度なコンピュータ製品までの範囲にわたる、集積回路チップを含む任意の製品とすることができる。
102:エッチング領域
110:フォトレジスト層
112:上部SiN層
112a:第1上部SiN層
112b:第2上部SiN層
114:ダイヤモンド状炭素層
114a:第1ダイヤモンド状炭素層(DLC層)
114b:第2ダイヤモンド状炭素層
116:SiO2層
116a:第1SiO2層
116b:第2SiO2層
118:下部SiN層
120:シリコン・ベースの半導体デバイス
130:シリコン・ベースの半導体ダイ
200:第2製造段階
202:最初のトレンチ
300:第3製造段階
302:深いトレンチ
400:第4製造段階
402:カプラ用トレンチ
500:第5製造段階
502:第1SiON層
504:SiONカプラ
506:第2SiON層
600:第6製造段階
700:第7製造段階
702:切断線
704:SiONカプラの露出面
800:完成した光ファイバ−オン・チップ導波路デバイス
802:光ファイバ
810:第1シリコン導波路
812:光電子回路
814:第2シリコン導波路
900:製造方法
901、902、903、904、906、908、910、912、914:ステップ
1000:第1の3次元集積回路
1002、1102:光カプラ
1004、1104:フォトニクス層
1006、1106:CMOSデジタル回路層
1008:光ファイバ
1010、1110:ビア
1012:基板
1100:第2の3次元集積回路
Claims (25)
- 集積型光カプラを有する集積回路を製造する方法であって、
半導体ダイ上に、化学研磨停止層を備えた少なくとも1つの層を堆積させるステップと、
半導体ダイ上の、化学研磨停止層を備えた少なくとも1つの層をエッチングしてトレンチを形成するステップと、
前記トレンチの少なくとも一部分の中に、光ファイバの一区域と実質的に等しい屈折率を有する少なくとも一部分を含むシリコン・ベースの誘電体を堆積させるステップと、
前記シリコン・ベースの誘電体を前記堆積させるステップの後で、化学機械研磨プロセスにより、前記少なくとも1つの層を前記化学研磨停止層までエッチングするステップであって、前記シリコン・ベースの誘電体の一部分を前記トレンチ内で前記化学研磨停止層より下に残存させる、ステップと、
前記少なくとも1つの層を前記エッチングするステップの後で、前記化学研磨停止層を除去するステップと
を含む方法。 - 前記シリコン・ベースの誘電体は酸窒化シリコンを含む、請求項1に記載の方法。
- 前記シリコン・ベースの誘電体は、該シリコン・ベースの誘電体の1つの表面に垂直な軸に沿って低い値から高い値に移行する段階的屈折率を有する、請求項1に記載の方法。
- 前記化学研磨停止層はダイヤモンド状炭素を含む、請求項1に記載の方法。
- 集積光電子回路が前記少なくとも1つの光導波路のうちの少なくとも1つのそれぞれの第2端部に接続される、請求項1に記載の方法。
- 前記方法は、集積デジタル回路、及び前記少なくとも1つの光導波路のうちの少なくとも1つのそれぞれの第2端部に通信可能に結合された集積光電子回路を有する半導体ダイを用いて実施される、請求項1に記載の方法。
- 前記トレンチを前記エッチングするステップは、複数のトレンチを互いに接近してエッチング形成し光カプラの高密度アレイ用のトレンチを形成するステップをさらに含む、請求項1に記載の方法。
- 前記半導体ダイを三次元集積回路に集積するステップをさらに含み、
前記集積するステップは前記半導体ダイに第2半導体ダイを結合するステップを含み、
前記集積するステップは、前記少なくとも1つの層を堆積させるステップと、前記トレンチをエッチング形成するステップと、前記シリコン・ベースの誘電体を堆積させるステップと、前記少なくとも1つの層をエッチングするステップと、前記除去するステップとのうちの1つの前又は後に行われる、
請求項1に記載の方法。 - 前記半導体ダイは、通常のCMOS製造設備により製造されたCMOS電子回路を備え、
前記半導体ダイの上に前記堆積させるステップと、前記移行キャビティをエッチングするステップと、前記シリコン・ベースの誘電体を堆積させるステップと、前記半導体ダイの上面を化学機械研磨プロセスによりエッチングするステップと、前記化学研磨停止層をエッチングするステップとは通常のCMOS製造設備により実施される、
請求項1に記載の方法。 - 前記CMOS電子回路は、前記半導体ダイの上に前記堆積させるステップと、前記移行キャビティをエッチングするステップと、前記シリコン・ベースの誘電体を堆積させるステップと、前記半導体ダイの上面を化学機械研磨プロセスによりエッチングするステップと、前記ダイヤモンド状炭素層をエッチングするステップとのうちの1つの前又は後に製造される、請求項9に記載の方法。
- 前記半導体ダイを前記トレンチの一側部に対して実質的に垂直に切断して前記シリコン・ベースの誘電体の一表面を露出させるステップをさらに含む、請求項1に記載の方法。
- 前記光ファイバの一区域を前記シリコン・ベースの誘電体の前記一表面に接合するステップをさらに含む、請求項11に記載の方法。
- 半導体ダイの上に少なくとも1つの層を前記堆積させるステップは、二酸化シリコン層、前記二酸化シリコン層と接触するダイヤモンド状炭素層、及び、前記ダイヤモンド状炭素層と接触する上部窒化シリコン層を順番に堆積させるステップを含む、請求項1に記載の方法。
- 半導体ダイの上に少なくとも1つの層を前記堆積させるステップは、前記二酸化シリコン層を堆積させる前に、下部窒化シリコン層を堆積させるステップをさらに含み、
前記二酸化シリコン層は前記下部窒化シリコン層と接触する、
請求項13に記載の方法。 - 前記トレンチを前記エッチング形成するステップは、前記半導体ダイの上面上のフォトレジスト・マスクにより、前記上部窒化シリコン層、前記第2窒化シリコン層、前記ダイヤモンド状炭素層及び前記二酸化シリコン領域の中に前記トレンチをエッチング形成するステップを含み、
前記トレンチの内部又は真下に光導波路の第1の端部が配置され、
前記上面は前記上部窒化シリコン層を含む、
請求項13に記載の方法。 - 単一の半導体基板上に製造された集積光電子回路及び少なくとも1つの光導波路を備え、前記少なくとも1つの光導波路はそれぞれの第1端部を有する、集積半導体デバイスと、
前記少なくとも1つの光導波路のうちの少なくとも1つの前記それぞれの第1端部と光ファイバとを結合するように適合させた少なくとも1つのシリコン・ベースの誘電体光移行部と
を備え、
前記少なくとも1つのシリコン・ベースの誘電体光移行部は、
半導体ダイ上に、化学研磨停止層を備えた少なくとも1つの層を堆積させるステップと、
前記少なくとも1つの層を、少なくとも前記化学研磨停止層を貫通してエッチングしてトレンチを形成するステップと、
前記トレンチの少なくとも一部分の中に、光ファイバの一区域と実質的に等しい屈折率を有する少なくとも一部分を含むシリコン・ベースの誘電体を堆積させるステップと、
前記シリコン・ベースの誘電体を前記堆積させるステップの後で、化学機械研磨プロセスにより、前記少なくとも1つの層を前記化学研磨停止層までエッチングするステップであって、前記シリコン・ベースの誘電体の一部分を前記トレンチ内で前記化学研磨停止層より下に残存させる、ステップと、
前記少なくとも1つの層を前記エッチングするステップの後で、前記化学研磨停止層を除去するステップと
を含むプロセスにより製造される、
集積型光結合移行部を有する光電子回路。 - 前記シリコン・ベースの誘電体は酸窒化シリコンを含む、請求項16に記載の集積型光結合移行部を有する光電子回路。
- 前記シリコン・ベースの誘電体は低い値から高い値に移行する段階的屈折率を有する、請求項16に記載の集積型光結合移行部を有する光電子回路。
- CMOS電子回路をさらに備え、
前記CMOS電子回路及び前記集積光電子回路は、前記少なくとも1つの光導波路のうちの少なくとも1つのそれぞれの第2端部に通信可能に結合される、請求項16に記載の集積型光結合移行部を有する光電子回路。 - 前記少なくとも1つのシリコン・ベースの誘電体光移行部は、互いに接近して配置された複数のシリコン・ベースの誘電体光移行部を含んで光カプラの高密度アレイを形成する、請求項16に記載の集積型光結合移行部を有する光電子回路。
- 前記シリコン・ベースの誘電体光移行部は、前記光ファイバの一区域を前記シリコン・ベースの誘電体の前記一表面に接合するステップをさらに含むプロセスにより製造される、請求項20に記載の集積型光結合移行部を有する光電子回路。
- 第1集積半導体ダイと、
第2集積半導体ダイと
を備え、
前記第1集積半導体ダイ及び前記第2集積半導体ダイのうちの少なくとも1つは、集積光電子回路を備え、
前記第1集積半導体ダイは前記第2集積半導体ダイの上に取り付けられて三次元集積回路を形成し、
前記第1集積半導体ダイ及び前記第2集積半導体ダイのうちの少なくとも1つは、少なくとも1つの光導波路を備え、前記少なくとも1つの光導波路はそれぞれの第1端部を有し、
前記第1集積半導体ダイ及び前記第2集積半導体ダイのうちの少なくとも1つは、前記少なくとも1つの光導波路のうちの少なくとも1つの前記それぞれの第1端部と光ファイバを結合するように適合させたシリコン・ベースの誘電体光移行部を備え、
前記シリコン・ベースの誘電体光移行部は、
半導体ダイ上に、化学研磨停止層を備えた少なくとも1つの層を堆積させるステップと、
前記少なくとも1つの層の中に、少なくとも前記化学研磨停止層を貫通してトレンチをエッチング形成するステップと、
前記トレンチの少なくとも一部分の中に、光ファイバの一区域と実質的に等しい屈折率を有する少なくとも一部分を含むシリコン・ベースの誘電体を堆積させるステップと、
前記シリコン・ベースの誘電体を前記堆積させるステップの後で、化学機械研磨プロセスにより、前記少なくとも1つの層を前記化学研磨停止層までエッチングするステップであって、前記シリコン・ベースの誘電体の一部分を前記トレンチ内で前記化学研磨停止層より下に残存させる、ステップと、
前記少なくとも1つの層を前記エッチングするステップの後で、前記化学研磨停止層を除去するステップと
を含むプロセスにより製造される、
集積型光結合移行部を有する光電子回路。 - 前記第1集積半導体ダイが前記第2集積半導体ダイの上に取り付けられて三次元集積回路を形成した後、前記第1集積半導体ダイ及び前記第2集積半導体ダイのうちの1つから裏面基板を除去するステップをさらに含み、
前記シリコン・ベースの誘電体光移行部は前記除去するステップの後で製造される、
請求項22に記載の集積型光結合移行部を有する光電子回路。 - 集積型光結合移行部を有する集積回路を製造するように適合させた光電子回路製造装置であって、
半導体ダイ上に、化学研磨停止層を備えた少なくとも1つの層を堆積させるように適合させた層堆積加工処理装置と、
半導体ダイ上の、化学研磨停止層を備えた少なくとも1つの層をエッチングしてトレンチを形成するように適合させたエッチング加工処理装置と、
前記トレンチの少なくとも一部分の中に、光ファイバの一区域と実質的に等しい屈折率を有する少なくとも一部分を含むシリコン・ベースの誘電体を堆積させるように適合させた誘電体堆積加工処理装置と、
前記誘電体堆積加工処理装置により前記シリコン・ベースの誘電体を堆積させた後、化学機械研磨プロセスにより、前記少なくとも1つの層を前記化学研磨停止層までエッチングして、前記シリコン・ベースの誘電体の一部分を前記トレンチ内で前記化学研磨停止層より下に残存させるように適合させた化学機械研磨装置と、
前記少なくとも1つの層を前記エッチングした後に前記化学研磨停止層を除去するように適合させた化学研磨停止層エッチング装置と
を備える光電子回路製造装置。 - 前記エッチング加工処理装置は、光カプラの高密度アレイ用のトレンチを形成するために互いに接近した複数のトレンチをエッチング形成するようにさらに適合させられる、請求項23に記載の光電子回路製造装置。
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