TWI452365B - 底切蝕刻矽波導結構及其製造方法 - Google Patents

Description

底切蝕刻矽波導結構及其製造方法

本發明係關於一種波導結構及其製造方法；特別是關於一種矽波導結構及其製造方法，係利用底切蝕刻之方法於基板上形成一波導。

由於現今科技的快速發展，人們對資訊處理的需求量越來越龐大，隨著積體電路製程技術的發展，單一晶片內電晶體數目逐年數量級的增加，現今一個微小的晶片內存在著數百萬個電晶體，這使得單一晶片內計算處理速度越來越快。然而，人們對傳遞訊息的需求量，改變了傳統的傳輸方式，此新的傳輸方式需要更高的頻寬技術，以能跟上處理器的性能。

於單一晶片上，傳統晶片間其傳輸方式是藉由金屬線來連結，亦即所謂的電互連[electrical interconnection]，此方式限制了傳輸的速度，也造成多餘的能量消耗，其傳輸已不及目前處理器的性能。因此，將光纖通訊的概念應用於晶片間的傳輸，以製作光子整合電路[Photonic Integrated Circuits;PICs]，藉由光來傳遞，即是以光的互連[optical interconnection]方式，於晶片上利用光波導做為訊號傳輸媒介，將光與電元件串連成一網路。由於利用了光來做傳輸，因此可達到高頻寬以及低損耗的特性。再者，由於利用光波導進行傳輸，因此有利於整合多樣性的光電元件並將其積體化，而且也沒有串擾[crosstalk]的問題。此外，由於不須考慮電的特性，因此沒有所謂的「阻抗匹配」等問題。

一般CMOS電路大多都製作於矽基板，為了解決資料傳輸頻寬的限制，因此矽基光電積體電路[Si-based Opto-Electronic Integrated Circuits;Si-based OEICs]是一個解決的方式，此結構是將電的驅動和控制整合光元件於一個晶片中。一般積體電路傳輸方式有別於光電積體電路，在光電積體電路中數據傳輸和互連是利用光波導進行傳輸，因此在矽基光電積體電路中設計與製作矽光波導是相當重要的作為連結傳輸光訊號。

由於一般矽基板並沒有侷限光場的能力，因此大多矽波導是利用「絕緣層上覆矽」[Silicon on Insulator;SOI]的技術，才可以製作出有能力將光侷限的波導結構。參考第1圖，其顯示習用SOI結構的製造方法。首先在矽晶圓110上以氧化方式長上一層氧化層112，再以離子[H⁺ ]轟擊的方式在矽晶圓110上產生斷鍵118[步驟1]，接著將矽晶圓120利用黏合[bonding]的技術與矽晶圓110黏合於一起[步驟2]。由於離子轟擊所產生的斷鍵118造成晶圓110斷裂[步驟3]，此斷裂面再經研磨拋光後即完成SOI晶圓結構130[步驟4]。

然而，由於二氧化矽其導熱效率較差，矽的導熱係數為148W/(m‧K)，而二氧化矽的導熱係數為1.28W/(m‧K)。兩者之間相差有兩個數量級，顯示著SOI結構不易散熱，此限制了元件的效率和壽命。再者，SOI結構也不易製作，且其最大的缺點是，絕緣層上覆矽的結構非常不易與現行標準的矽製程結合。因而存在適當改善傳統波導結構及其製造方法之需求。

有鑑於此，本發明為了滿足上述需求，其提供一種矽波導的製造方法，係利用底切蝕刻的方式，製造出矽波導。

本發明之目的係提供一種波導結構之製造方法，係利用底切蝕刻之方法於基板上形成一波導。

為了達成上述目的，本發明較佳實施例之波導結構之製造方法，包含下列步驟：於一基板上形成一樑脊；及對該樑脊進行底切蝕刻。

本發明較佳實施例之波導結構之製造方法，其中該基板及該樑脊係由矽所構成。

本發明較佳實施例之波導結構之製造方法，更包含：對該樑脊進行氧化處理。

本發明較佳實施例之波導結構之製造方法，其中係以非等向性的反應性離子蝕刻於該基板上形成該樑脊。

本發明較佳實施例之波導結構之製造方法，其中該樑脊之寬度約6微米、高度約3至4微米，且於底切蝕刻後其底部之寬度約為2微米。

本發明較佳實施例之波導結構之製造方法，其中係以電子迴旋共振式離子反應蝕刻對該樑脊進行底切蝕刻。

本發明之另一目的係提供一種以上述方法所製作出的波導結構。

為了充分瞭解本發明，於下文將例舉較佳實施例並配合所附圖式作詳細說明，且其並非用以限定本發明。

第2至4圖揭示本發明較佳實施例之矽波導結構之製造方法。首先，以超音波震洗的方式將一矽基板210的表面清洗，再以蝕刻的方式，例如以非等向性的[anisotropic]反應性離子蝕刻[Reactive Ion Etching;RIE]在矽基板210上形成一矽的樑脊(ridge)波導結構220，其寬度W1約6微米、高度H約3至4微米，亦即在矽基板210上形成有以矽製成的一條狀突起[參照第2圖]。接著，再以濕蝕刻或乾蝕刻之製程，例如藉由電子迴旋共振式[Electron Cyclotron Resonance;ECR]離子反應蝕刻對樑脊220進行等向性的底切(undercut)蝕刻，使得樑脊220形成上寬下窄的結構，亦即樑脊220包含有一下樑脊222與一上樑脊224，其中下樑脊222的寬度W2小於2微米，上樑脊224則位在下樑脊222上，且其寬度大於下樑脊222的寬度[參照第3圖]。

在上述底切蝕刻所製作的上樑脊224波導結構中，雖然其組成材料皆為折射率是3.5的矽，由導波理論中並不滿足全反射定律。但本發明藉由底切蝕刻的方式，改變其波導形狀，使底切蝕刻區域的有效折射率降低〔參照第5圖〕，讓光場能夠侷限在具有波導結構的上樑脊224中，而不會散逸於矽基板210。

在本發明中，由於使用了光阻來作為蝕刻遮罩，因此蝕刻時會造成邊壁(sidewall)的粗糙。另外，為了縮小波導核心孔徑來彌補蝕刻寬度的極限，可將上述的波導結構送至高溫爐氧化，使得矽基板210的表面212以及下樑脊222氧化形成二氧化矽〔SiO₂ 〕，而上樑脊224的表面226亦形成有一層二氧化矽〔參照第4圖〕，其厚度可藉由控制製程參數來調整。以此方式，因乾蝕刻所造成邊壁的粗糙可降低，而上樑脊224波導結構的光場侷限能力亦能夠增加。

根據本發明較佳實施例之矽波導結構及製造方法，利用習知半導體製程的底切蝕刻方式來改變波導形狀，藉此使底切蝕刻區域的有效折射率降低，讓光場能夠侷限在波導結構中，不會散失在基板。除此之外，本發明較佳實施例之矽波導結構製造方法不會限制CMOS的製程方式，也不會有散熱的問題，且製造成本較低也較容易。

前述較佳實施例僅舉例說明本發明及其技術特徵，該實施例之技術仍可適當進行各種實質等效修飾及/或替換方式予以實施；因此，本發明之權利範圍須視後附申請專利範圍所界定之範圍為準。

110‧‧‧矽晶圓

112‧‧‧氧化層

118‧‧‧斷鍵

120‧‧‧矽晶圓

130‧‧‧SOI晶圓結構

210‧‧‧矽基板

212‧‧‧表面

220‧‧‧樑脊

222‧‧‧下樑脊

224‧‧‧上樑脊

226‧‧‧表面

H‧‧‧高度

W1‧‧‧寬度

W2‧‧‧寬度

第1圖：習用SOI結構的製造方法。

第2至4圖：本發明較佳實施例之矽波導結構之製造方法之步驟。

第5圖：為本發明較佳實施例之矽波導結構中底切蝕刻區域的有效折射率。

210‧‧‧矽基板

220‧‧‧樑脊

222‧‧‧下樑脊

224‧‧‧上樑脊

W2‧‧‧寬度

Claims (10)

1. 一種底切蝕刻矽波導結構之製造方法，包含下列步驟：於一基板上形成一樑脊；及對該樑脊進行底切蝕刻，以便形成一底部；其中在進行底切蝕刻後，該樑脊包含一下樑脊及一上樑脊，而該下樑脊位於該樑脊之底部，且該上樑脊位於該樑脊之底部上。
2. 依申請專利範圍第1項所述之方法，其中該基板及該樑脊係由矽所構成。
3. 依申請專利範圍第1或2項所述之方法，更包含：對該樑脊進行氧化處理。
4. 依申請專利範圍第1或2項所述之方法，其中係以非等向性的反應性離子蝕刻於該基板上形成該樑脊。
5. 依申請專利範圍第1或2項所述之方法，其中該樑脊於底切蝕刻後其底部之寬度小於2微米，或於底切蝕刻前該樑脊之寬度為6微米、其高度為3至4微米。
6. 依申請專利範圍第1或2項所述之方法，其中該樑脊形成一上寬下窄結構。
7. 依申請專利範圍第1或2項所述之方法，其中係以電子迴旋共振式離子反應蝕刻對該樑脊進行底切蝕刻。
8. 一種底切蝕刻矽波導結構，包含：一基板；一下樑脊，形成於該基板上，且該下樑脊位於一樑脊之一 底部；及一上樑脊，形成於該下樑脊上，且該上樑脊位於該樑脊之底部上，其中該上樑脊之寬度大於該下樑脊之寬度。
9. 依申請專利範圍第8項所述之波導結構，其中該基板及該上、下樑脊係由矽所構成。
10. 依申請專利範圍第8項所述之波導結構，其中該下樑脊之寬度小於2微米，或該上樑脊之寬度為6微米、其高度為3至4微米。