KR102626836B1 - 수직형 광 비아 및 그 제조방법 - Google Patents

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Abstract

반도체 기판에 대해 수직형 광 비아를 구비하는 방법이 개시된다. 반도체 기판은 전면 및 후면을 갖는다. 내부에 개구를 갖는 하드마스크가 반도체 기판의 전면 상에 형성된다. 개구에 의해 노출된 반도체 기판의 일부는 비아홀을 형성하도록 제거된다. 비아홀은 100 마이크로미터를 초과하지 않는 폭과, 바닥을 가진다. 클래딩층(들)과 코어층(들)이 비아홀 내에 구비된다. 코어층(들)은 최소한 클래딩층(들)의 굴절률보다 큰 제2 굴절률을 갖는다. 후면을 포함하는 반도체 기판의 일부는 코어층(들)의 바닥부와 반도체 기판의 바닥면이 노출되도록 제거된다. 수직형 광 비아는 클래딩 및 코어층들을 포함한다. 수직형 광 비아는 반도체 기판의 전면에서부터 바닥면까지 연장된다.

Description

수직형 광 비아 및 그 제조방법{VERTICAL OPTICAL VIA AND METHOD OF FABRICATION}
본 개시는 광 집적회로에 있어 광 데이터를 전송하기 위한 광 비아 및 그 제조방법에 관한 것이다.
광 소자(photonic device)에는 여러 가지 반도체 기술들이 집적되어있다. 이러한 집적소자는 향상된 성능 및/또는 부가 기능을 가질 수 있다. 이와 같은 광 집적회로에서는 광 데이터가 소자의 여러 층들 사이에서 수직 전송되도록 지원하는 것이 바람직하다. 다시 말해, 광 데이터는 집적소자의 하나의 층 상의 광 소자로부터 집적소자의 다른 층 상의 다른 광 소자로 전송되는 것이 바람직하다.
집적소자의 여러 층들 간의 광 전송을 용이하게 하기 위한 다양한 기술들이 개발되어 왔다. 하나의 광 소자에서 다른 광 소자로의 수직 전송은 수직 도파로들 간의 도파로-대-도파로 전송을 포함할 수 있다. 수직 도파로들 간의 전송에 있어서, 20 나노미터에서 300 나노미터 이하로 간격을 두는 것이 바람직할 수 있다. 따라서, 이러한 광 데이터의 수직 전송은 매우 짧은 거리로 제한된다. 매우 큰 광 비아(optical via)들은 광 데이터를 수직 전송할 수 있다. 그러나 이러한 비아들은 다중모드이므로 바람직하지 않다. 실리콘 상의 큰 도파로들도 광 데이터 전송에 이용될 수 있다. 이러한 도파로들은 일반적으로 다중모드이며 실리콘 기판에 빛을 결합시키는데, 이러한 특성 모두 바람직하지 않다. 이와 같은 광 데이터 전송법들 중 일부는 도파로에서부터 대형 광 비아로 빛을 반사시키기 위해 45도의 반사면을 구비한 반사경도 필요로 한다. 이러한 반사경은 일반적으로 소형이기 때문에 제조가 매우 어렵다.
그러므로, 개선된 광 정보 전송 매커니즘이 필요하다.
본 개시의 실시예들에 따른 과제는 고대역폭의 초고속 인트라-다이 통신을 용이하게 하는 수직형 광 비아 및 그 제조방법을 제공하는데 있다.
전면과 후면을 갖는 반도체 기판에 대해 수직형 광 비아를 구비하는 방법 및 이에 따라 형성된 수직형 광 비아가 설명된다. 본 방법은 반도체 기판의 전면 상에 하드마스크를 형성하는 단계를 포함한다. 하드마스크는 내부에 개구를 갖는다. 반도체 기판의 제1 부분은 개구에 의해 노출된다. 반도체 기판의 제1 부분은 반도체 기판에 비아홀을 형성하도록 제거된다. 비아홀은 바닥을 가지며 100 마이크로미터 이하의 폭을 갖는다. 적어도 하나의 클래딩층이 비아홀에 구비된다. 클래딩층(들)은 최소한 제1 굴절률을 갖는다. 적어도 하나의 코어층이 비아홀에 구비된다. 코어층(들)은 최소한 제2 굴절률을 가지며, 제2 굴절률은 제1 굴절률보다 크다. 후면을 포함하는 반도체 기판의 제2 부분과 비아홀의 바닥은 클래딩층(들) 및 코어층(들)의 바닥부와 반도체 기판의 바닥면이 노출되도록 제거된다. 수직형 광 비아는 클래딩층(들)과 코어층(들)을 포함한다. 수직형 광 비아는 반도체 기판의 전면에서부터 바닥면까지 연장된다.
본 개시의 다양한 실시예들에 따른 수직형 광 비아는 반도체 기판을 통해 광 전송을 제공함으로써 고대역폭의 초고속 인트라-다이(intra-die) 통신을 용이하게 할 수 있다. 예를 들어, 로직 다이와 로직 다이 상에 수직 적층된 하나 이상의 디램 다이들 간의 통신을 개선할 수 있다.
도 1은 반도체 소자에 수직형 광 비아를 구비하는 방법에 대한 예시적인 실시예의 흐름도이다.
도 2a 내지 도 2d는 제조공정 동안의 수직형 광 비아에 대한 예시적인 실시예의 일부를 도시한다.
도 3은 반도체 소자에 수직형 광 비아를 구비하는 방법에 대한 예시적인 실시예의 흐름도이다.
도 4 내지 도 17은 제조공정 동안 수직형 광 비아(들)를 구비하는 반도체 소자에 대한 예시적인 실시예의 일부를 도시한다.
본 개시의 예시적인 실시예들은 미세크기로 스케일링될 수 있는 광 비아의 형성에 관한 것이다. 이하의 설명은 본 개시의 기술분야에 속한 통상의 기술자가 발명을 생산 및 사용할 수 있도록 제시되며 특허 출원 및 그 요건들 하에서 제공된다. 예시적인 실시예들에 대한 다양한 변형들 및 본 명세서에 설명된 일반적인 원리들 및 특징들은 쉽게 명백해질 것이다. 예시적인 실시예들은 주로 특정 구현예들에서 제시되는 특정 방법들 및 시스템들 측면에서 설명된다. 그러나 이러한 방법들 및 시스템들은 다른 구현예들에서도 효과적으로 동작할 것이다.
예시적인 실시예", "일 실시예" 및 "다른 실시예"와 같은 문구들은 동일하거나 상이한 실시예들을 지칭할 뿐만 아니라 다수의 실시예들을 지칭할 수 있다. 실시예들은 소정의 구성요소들을 포함하는 시스템들 및/또는 장치들과 관련하여 설명될 것이다. 다만, 시스템들 및/또는 장치들은 도시된 것보다 많거나 적은 구성요소들을 포함할 수 있고 구성요소들의 배열 및 유형은 본 개시의 범위에서 벗어나지 않고 변형될 수 있다. 또한, 예시적인 실시예들은 소정의 단계들을 포함하는 특정 방법들의 관점에서 설명될 것이다. 그러나 본 방법 및 시스템은 다른 단계들 및/또는 추가 단계들을 포함하고 예시적인 실시예들과 모순되지 않는 상이한 순서의 단계들을 포함하는 다른 방법들에 대해서도 효과적으로 동작한다. 따라서, 본 개시는 도시된 실시예들로 제한되는 것이 아니라, 본 명세서에서 설명되는 원리들 및 특징들에 부합하는 가장 넓은 범위에 따른다.
본 개시를 설명하는 맥락에서(특히 청구범위의 맥락에서) 단수형태 용어는 본 명세서에서 달리 지시하거나 문맥상 명백히 모순되지 않는 한 단수 및 복수의 의미가 모두 내포된 것으로 해석되어야 한다. "포함하는", "갖는", "구비하는" 및 "함유하는" 등과 같은 용어들은 달리 언급되지 않는 한 확장 가능한 용어들(즉, "포함하지만 이에 한정되지 않음"을 의미)로 해석되어야 한다.
본 명세서에서 사용되는 모든 기술용어 및 과학용어는 달리 정의되지 않는 한 본 개시가 속한 기술분야의 통상의 기술자가 일반적으로 이해하는 바와 동일한 의미를 갖는다. 본 명세서에 제공된 임의의 예시들 및 모든 예시들, 또는 예시적인 용어들의 사용은 달리 명시되지 않는 한 본 개시를 보다 명확히 설명하기 위한 것이며 본 개시의 범위를 제한하고자 하는 것이 아님을 유의해야 한다. 또한, 일반적으로 사용되는 사전들에서 정의된 모든 용어들은 달리 정의되지 않는 한 과도하게 해석되지 않을 수 있다.
전면과 후면을 갖는 반도체 기판에 대해 수직형 광 비아를 구비하는 방법 및 이에 따라 형성된 수직형 광 비아가 설명된다. 본 방법은 반도체 기판의 전면 상에 하드마스크를 형성하는 단계를 포함한다. 하드마스크는 내부에 개구를 갖는다. 반도체 기판의 제1 부분은 개구에 의해 노출된다. 반도체 기판의 제1 부분은 반도체 기판에 비아홀을 형성하도록 제거된다. 비아홀은 바닥을 가지며 100 마이크로미터 이하의 폭을 갖는다. 적어도 하나의 클래딩층이 비아홀에 구비된다. 클래딩층(들)은 최소한 제1 굴절률을 갖는다. 적어도 하나의 코어층이 비아홀에 구비된다. 코어층(들)은 최소한 제2 굴절률을 가지며, 제2 굴절률은 제1 굴절률보다 크다. 후면을 포함하는 반도체 기판의 제2 부분과 비아홀의 바닥은 클래딩층(들) 및 코어층(들)의 바닥부와 반도체 기판의 바닥면이 노출되도록 제거된다. 수직형 광 비아는 클래딩층(들)과 코어층(들)을 포함한다. 수직형 광 비아는 반도체 기판의 전면에서부터 바닥면까지 연장된다.
도 1은 반도체 소자에 수직형 광 비아를 구비하는 방법에 대한 예시적인 실시예의 흐름도이다. 설명의 간결성을 위해 일부 단계들은 생략되거나, 다른 순서로 수행되거나, 통합될 수 있다. 또한, 본 방법(100)은 반도체 소자를 형성하는 다른 단계들이 수행된 이후에 개시될 수 있다. 예를 들어, 본 방법은 제공된 기판에 다양한 구조들이 구비된 이후에 개시될 수 있다. 도 2a 내지 도 2d는 본 방법(100)을 이용하여 광 비아들을 제조하는 동안의 반도체 소자(200)에 대한 예시적인 실시예의 일부를 도시한다. 간결성을 위해 도 2a 내지 도 2d에 모든 구성요소들이 도시되지는 않으며 일정한 비율로 도시되는 것도 아니다. 또한, 층들의 두께는 설명을 위해 과장될 수 있다. 단일 광 비아가 제조되는 것으로 도시되었더라도 본 개시가 속한 기술분야의 통상의 기술자는 일반적으로 각 유형마다 다수의 구성요소들이 형성된다는 것을 인식할 것이다. 본 방법(100)은 반도체 소자(200)와 관련하여 설명된다. 그러나 본 방법(100)은 다른 반도체 소자에도 사용될 수 있다.
단계 102를 통해, 하드마스크가 반도체 기판의 전면 상에 형성된다. 하드마스크는 하부 반도체 기판을 노출시키는 개구를 갖는다. 단계 102는 반도체 기판 상에 얇은 산화물층을 구비하는 단계, 마스크층을 증착하는 단계, 및 산화물층과 마스크층을 패터닝하여 하드마스크를 형성하는 단계를 포함할 수 있다.
단계 104를 통해, 개구에 의해 노출된 반도체 기판의 일부가 제거된다. 결과적으로, 비아홀이 반도체 기판에 형성된다. 일부 실시예들에 있어서, 단계 104는 실리콘관통비아(Through Silicon Via: TSV) 기술을 이용하여 수행된다.
도 2a는 단계 104가 수행된 이후의 반도체 소자(200)를 도시한다. 이에 따라, 개구(206)를 갖는 하드마스크(204)가 반도체 기판(202) 상에 도시된다. 반도체 기판은 실리콘으로 형성될 수 있다. 일부 실시예들에 있어서, 반도체 기판(202)은 전 두께 실리콘 웨이퍼(full thickness silicon wafer)이다. 다른 실시예들에 있어서, 반도체 기판(202)은 박형 실리콘 웨이퍼(thinned silicon wafer)이다. 다만, 본 방법 및 소자는 GaAs와 같은 다른 기판들에 까지 확장 적용될 수 있다. 비아홀(208)도 도시된다. 일부 실시예들에 있어서, 비아홀은 실질적으로 원형의 횡단면을 갖는다. 비아홀은 바닥 및 폭(w)을 갖는다. 따라서, 비아홀(208)은 반도체 기판을 완전히 관통하여 연장되지 않는다. 광 비아는 비아홀(208) 내에 형성될 것이다. 광 비아는 특정 파장범위의 빛에 의해 전달되는 광 데이터를 전송한다. 일부 실시예들에 있어서, 광 비아가 형성되는 것이므로 비아홀(208)은 광 비아에 의해 전송되는 빛의 파장범위의 단일모드가 될 만큼 충분히 좁다. 따라서, 폭(w)은 단일모드 광 비아를 제공할 만큼 충분히 작을 수 있다. 일부 실시예들에 있어서, 폭은 100 마이크로미터 이하이다. 경우에 따라 폭은 적어도 10 마이크로미터이다. 일부 실시예들에 있어서, 폭은 적어도 20 마이크로미터이다.
단계 106을 통해, 적어도 하나의 클래딩층이 비아홀(208) 내에 구비된다. 클래딩층은 비아홀(208)의 측벽들을 열산화시킴으로써 형성될 수 있다. 이에 따라, 실리콘 기판의 경우 클래딩층은 실리콘 이산화물로 형성될 수 있다. 다른 실시예에 따르면, 클래딩층은 증착될 수 있다. 예를 들어, 증착된 클래딩층은 실리콘 산질화물, 타이타늄 이산화물, 알루미늄 산화물, 실록세인계 재료, 리튬 칼슘 알루미늄 플루오린화물 및 마그네슘 플루오린화물 중 하나 이상을 포함할 수 있다. 비아홀 내에 존재하는 클래딩층의 일부는 형성되는 광 비아의 클래딩이 된다. 도 2b는 단계 106이 수행된 이후의 반도체 소자(200)를 도시한다. 따라서, 클래딩층(210)이 도시된다. 명확성을 위해, 개구(206)는 도 2a에만 표시된다. 최소한 제1 굴절률을 갖는 적어도 하나의 클래딩층이 비아홀 내에 구비된다.
단계 108을 통해, 적어도 하나의 코어층이 비아홀 내에 구비된다. 단계 108은 코어층(들)을 전면증착(blanket deposition)하고 반도체 소자(200)를 평탄화하는 단계를 포함할 수 있다. 이러한 평탄화 단계의 일부로서, 비아홀(208)로부터 떨어진 코어층의 일부는 평탄화를 향상시키기 위해 식각될 수 있다. 평탄화 단계 이후 비아홀 내의 나머지 코어재료 부분은 산화될 수 있다.
단계 108에서 구비되는 코어층(들)은 클래딩층(들)의 굴절률보다 큰 굴절률을 갖는다. 일부 실시예들에 있어서, 코어층(들)은 실리콘계 재료(들)이다. 이러한 재료는 깊은 비아홀(208)(예: 대략 200 마이크로미터 또는 그 이상)이 균일하게 채워지는 것을 보장할 수 있다. 다른 실시예들에 있어서, 다른 재료(들)가 사용될 수 있다. 다만, 코어 굴절률은 클래딩 굴절률보다 큰 것이 바람직하다. 예를 들어, 코어층(들)은 저마늄, 실리콘 질화물, 폴리머, 실록세인계 재료, 타이타늄산 스트론튬, 타이타늄산 바륨 스트론튬, 마그네슘 산화물, 타이타늄 이산화물, 아연 이산화물, 지르코니아 이산화물, 아연 셀렌화물 및 타이타늄 질화물 중 하나 이상을 포함할 수 있다. 하드마스크도 제거될 수 있다.
도 2c는 단계 108이 수행된 이후의 반도체 소자(200)를 도시한다. 따라서, 코어재료(들)(212) 및 클래딩(210)이 비아홀(208, 도 2c 및 2d에는 미표시)에 남아있다. 산화물층(미도시)은 반도체 소자(200)의 전면(214) 상에 구비될 수 있다. 여기서, 반도체 소자(200)는 뒤집힌 뒤 광 소자들이 형성된 다른 다이(미도시)와 정렬 및 접합될 수 있다. 대안적으로, 도파로와 커플링 소자들(예: 격자(grating) 또는 반사경)과 같은 광 소자들이 반도체 기판(202)의 전면(214) 상에 제조될 수 있다. 간결성을 위해 이러한 구조물들은 도 2c에 도시하지 않는다. 도 2c에서 알 수 있는 바와 같이 반도체 기판의 후면(216)은 코어(212)가 노출되지 않도록 비아홀(208)의 바닥을 덮는다.
단계 110을 통해, 후면(216)을 포함하는 반도체 기판의 일부와 비아홀(208)의 바닥이 제거된다. 단계 110은 기판(202)을 캐리어 웨이퍼에 접합하고 기판(202)의 후면(216)을 연마함으로써 적어도 부분적으로 수행될 수 있다. 이에 따라, 코어층(들) 및 클래딩(210)의 일부가 노출된다.
도 2d는 단계 110이 수행된 이후의 반도체 소자(200)를 도시한다. 반도체 소자(200)는 뒤집힌 상태이다. 코어재료(들)(212) 및 클래딩(210)은 전면(214) 및 바닥면(216') 상에 노출된다. 결과적으로, 광 비아(220)가 형성된 것으로 볼 수 있다. 광 비아(220)는 반도체 기판(202)의 잔존부분을 통해 전면(214)에서부터 연마에 의해 노출된 바닥면(216')까지 연장된다. 산화물층(미도시)은 반도체 소자(200)의 전면(214) 상에 구비될 수 있다. 도파로와 커플링 소자들(예: 격자 또는 반사경)과 같은 광 소자들이 반도체 기판(202)의 바닥면(216') 상에 제조될 수 있다. 간결성을 위해 이러한 구조물들은 도 2d에 도시하지 않는다. 대안적으로, 광 소자들이 포함된 다른 다이(미도시)가 반도체 소자(200)와 정렬하여 반도체 소자(200)의 바닥면(216')에 접합될 수 있다.
본 방법(100)은 완전히 반도체 기판(202)을 통해 광 데이터 전송을 제공하는 광 비아들(220)을 형성한다. 이러한 광 비아들은 미세크기(예: 직경 100 마이크로미터 이하)일 수 있다. 이러한 크기는 TSV를 이용하여 달성될 수 있다. 이와 같은 광 비아들(220)의 배치는 에어갭을 제거하며 보다 밀착된 접합 레이아웃을 제공할 수 있다. 광 비아들(220)은 효율적으로 에너지를 전송할 수 있으며, 일부 실시예들에서는 단일모드일 수 있다. 따라서, 고대역폭의 초고속 인트라-다이 통신이 용이해질 수 있다. 기판(202) 상에 광 소자들을 형성하는 것과 같은 후속 공정들이 수행될 수 있다. 광 비아들(220)은 공지의 웨이퍼 접합 공정들을 이용하여 다른 기판들/다른 다이들 상의 광 소자들과 정렬될 수 있다. 이에 따라, 제조공정이 개선된다. 또한, 광 비아들(220)은 여러 가지 유형의 도파로들 및 커플링 구조들과 공존할 수 있다. 예를 들어, 광 비아(220)는 횡배향을 갖는 단일(monolithic) 또는 이종(heterogeneous) 도파로, 커플링 격자(coupling grating) 및 반사경과 함께 사용될 수 있다. 따라서, 광 비아(220)는 적응적으로 사용될 수 있다.
도 3은 광 비아를 이용하는 반도체 소자를 제공하는 방법(120)에 대한 예시적인 실시예의 흐름도이다. 설명의 간결성을 위해 일부 단계들은 생략되거나, 다른 순서로 수행되거나, 및/또는 통합될 수 있다. 또한, 본 방법(120)은 반도체 소자를 형성하는 다른 단계들이 수행된 이후에 개시될 수 있다. 도 4 내지 도 17은 제조공정 동안의 반도체 소자(250)에 대한 예시적인 실시예의 일부를 도시한다. 간결성을 위해 도 4 내지 도 17에 모든 구성요소들이 도시되지는 않으며 일정한 비율로 도시되는 것도 아니다. 예를 들어, 소정의 광 소자들만이 도시된다. 전기 배선(interconnect) 및 트랜지스터와 같은 다른 전기 구조들은 간결성을 위해 도시되지 않는다. 층들의 두께는 설명을 위해 과장될 수 있다. 명확성을 위해 광 비아들이 형성되는 영역의 구조들만이 도시된다. 따라서, 하부 토폴로지는 표시되지 않는다. 본 방법(120)은 반도체 소자(250)와 관련하여 설명된다. 그러나 다른 반도체 소자에도 본 방법(120)이 사용될 수 있다.
단계 122를 통해, 얇은 산화물층이 반도체(예: 실리콘) 기판의 전면 상에 구비된다. 단계 124를 통해, 질화물층도 실리콘 기판의 전면 상에 구비된다. 단계 124는 실리콘 질화물을 100 나노미터 내지 200 나노미터로 증착하는 단계를 포함할 수 있다. 단계 122 및 단계 124에서 구비된 얇은 산화물층 및 질화물층은 하드마스크를 형성할 수 있다. 도 4는 단계 124가 수행된 이후의 반도체 소자(250)를 도시한다. 따라서, 반도체 기판(252), 실리콘 산화물층(254) 및 실리콘 질화물층(256)이 도시된다.
단계 126을 통해, 하드마스크가 패터닝된다. 이에 따라, 질화물층(256) 및 하부 실리콘 산화물층(254)이 기존의 포토리소그래피 공법을 이용하여 패터닝될 수 있다. 예를 들어, 하드마스크의 개구들을 형성하고자 하는 위치들의 영역들이 제거되도록 포토레지스트층이 구비 및 패터닝될 수 있다. 그런 다음, 하부 반도체 기판(252)이 노출되도록 질화물층(256) 및 산화물층(254)이 식각될 수 있다. 도 5는 단계 126이 수행된 이후의 반도체 소자(250)를 도시한다. 결과적으로, 산화물층(254') 및 질화물층(256')에 개구들(258)이 형성된다.
이어서 단계 128을 통해, 반도체 기판(252)이 목표 깊이까지 식각된다. 이에 따라, 개구들(258)에 의해 노출된 반도체 기판(252)의 영역들이 제거된다. 도 6은 단계 128이 수행된 이후의 반도체 소자(250)를 도시한다. 결과적으로, 비아홀들(260)이 반도체 기판(252) 내에 형성된다. 반도체 기판(252)을 통해 연장되는 광 비아들이 형성되는 것이 바람직하다. 따라서, 비아홀들(260)에 대한 목표 깊이는 원하는 광 비아 깊이보다 약간 더 깊다. 일부 실시예들에 있어서, 광 비아가 형성되는 것이므로 비아홀들(260)은 광 비아에 의해 전송되는 빛의 파장범위의 단일모드가 될 만큼 충분히 좁다. 일부 실시예들에 있어서, 비아홀들(260)의 폭은 적어도 20 마이크로미터에서 100 마이크로미터 이하이다. 간결성을 위해 비아홀들만이 도 6에 표시된다.
단계 130을 통해, 광 비아들에 대한 클래딩이 구비된다. 단계 130은 비아홀들(260)의 측벽을 열산화시킴으로써 수행될 수 있다. 예를 들어, 균일성을 향상시키고 형성 시간을 감축하기 위해 고압 산화 공정이 이용될 수 있다. 산화물의 두께는 적어도 1 마이크로미터에서 2 마이크로미터 이하일 수 있다. 대안적으로, 산화된 기판(예: 실리콘 산화물)의 굴절률과 다른 굴절률이 요구되는 경우에는 클래딩층이 증착될 수 있다. 형성되는 광 비아들에 의해 전달되는 광 신호들에 짧은 파장이 사용되는 경우, 클래딩 재료 증착이 선택될 수 있다. 도 7은 단계 130이 형성된 이후의 반도체 소자(250)를 도시한다. 결과적으로, 클래딩(262)이 비아홀들(260) 내에 형성된다.
단계 132를 통해, 코어재료(들)가 증착된다. 코어는 클래딩(262)보다 높은 굴절률을 갖는다. 단계 132에서 비아홀들(260)의 충전을 향상시키기 위해 실리콘계 재료가 구비되는 것이 바람직할 수 있다. 그러나 다른 재료들이 사용될 수도 있다. 이러한 재료들은 형성되는 광 비아들에 의해 전송되어야 하는 파장이 실리콘계 재료들에 의해 지원되는 파장과 다른 경우(지원되는 파장보다 길거나 짧은 경우)에 바람직할 수 있다. 도 8은 단계 132가 수행된 이후의 반도체 소자(250)를 도시한다. 따라서, 반도체 소자(250) 표면에 걸쳐 코어재료들(264)이 증착된다.
단계 134를 통해, 평탄화 공정 및 식각 공정이 수행될 수 있다. 예를 들어, 비아홀들(260)로부터 떨어진 코어(264)의 두께를 줄이는데 역식각(inverse etch) 마스크 및 플라즈마 식각이 이용될 수 있다. 이는 평탄화의 균일성을 향상시킬 수 있다. 그런 다음, 코어(264)를 평탄화하기 위해 반도체 소자(250)는 예를 들어 산화세륨 화합물을 이용하여 연마될 수 있다. 비아홀들(260) 부근에 대해서도 식각이 추가적으로 수행될 수 있다. 도 9는 단계 134가 수행된 이후의 반도체 소자(250)를 도시한다. 따라서, 초과재료가 제거되어 코어재료(264)는 비아홀들(260) 내부와 그 주변에 남게 된다.
단계 136을 통해, 노출된 실리콘 코어(264)가 산화될 수 있다. 단계 132에서 다른 코어재료가 구비되는 경우, 단계 136은 수행되지 않을 수 있다. 대신, 비-실리콘 질화물과 같은 얇은 보호층이 구비될 수 있다. 도 10은 단계 136이 수행된 이후의 반도체 소자(250)를 도시한다. 얇은 실리콘 산화물층이 코어(264')의 상부에 형성된다. 이 층과 클래딩은 함께 262'로 표시된다.
단계 138을 통해, 질화물층(256')이 제거될 수 있다. 도 11은 단계 138이 수행된 이후의 반도체 소자(250)를 도시한다. 얇은 산화물층(254')도 본 실시예에서 제거된다. 따라서, 반도체 기판(252) 및 층(262') 상부가 노출된다.
단계 140을 통해, 산화물층이 구비된다. 단계 140은 저응력(low stress) 실리콘 이산화물층을 증착하는 단계를 포함할 수 있다. 예를 들어, 이 층은 적어도 1000 나노미터에서 3000 나노미터 이하일 수 있다. 도 12는 단계 140이 수행된 이후의 반도체 소자(250)를 도시한다. 따라서, 산화물층(266)이 도시된다.
단계 142를 통해, 도파로와 커플링 구조와 같은 광 소자들이 형성될 수 있다. 이러한 광 소자들은 단계 144를 통해 산화물층으로 둘러싸일 수 있다. 예를 들어, 이 산화물층의 두께는 적어도 100 나노미터에서 1500 나노미터 이하일 수 있다. 단계 146을 통해, 반도체 기판(252)은 다른 다이에 접합될 수 있다. 3차원 웨이퍼 집적이 필요하지 않은 경우에 단계 146은 생략될 수 있다. 일부 실시예들에 있어서, 단계 142에서 형성된 광 소자들은 산화물층(266) 상에 제조된다. 따라서, 이러한 광 소자들은 반도체 기판(252)의 전면 상에 형성될 수 있다. 광 소자 형성 시, 광 소자들은 광 비아들의 코어(264')에 정렬된다. 이 경우, 3차원 집적을 위한 접합 공정 동안 기계적 안정성을 향상시키기 위해 반도체 기판(252)은 단계 146에서 접합될 수 있다. 다른 실시예에 있어서, 단계 142에서 형성된 광 소자들은 다른 기판 상에 제조된다. 이 경우, 반도체 기판(252)의 전면이 광 소자들을 포함하는 추가 다이에 접합될 수 있다. 본 실시예에서 코어(264')는 추가 다이 상의 광 소자들 중 적절한 부분들에 정렬된다.
도 13a 및 도 13b는 단계 146이 수행된 이후의 반도체 소자(250 및 250')에 대한 실시예들을 도시한다. 도 13a에 도시된 반도체 소자(250)에 있어서, 광 소자들(270 및 272)(예: 도파로)은 기판(276) 상에 형성된다. 산화물(274)도 도시되어 있다. 산화물(274)은 다중의 산화물층들을 포함할 수 있다. 즉, 광 소자들(270 및 272)이 형성되는 기판(276)과 접하는 층과, 광 소자들(270 및 272)을 둘러싸는 층과, 반도체 기판(252)의 상부면과 접하는 층(산화물층(268), 별도로 미도시)을 포함할 수 있다. 도 13a에서 알 수 있는 바와 같이, 클래딩(262')을 포함하는 반도체 기판(252)은 뒤집힌 상태이다. 도 13b에 도시된 반도체 소자(250')에 있어서, 광 소자들(270' 및 272')(예: 도파로)은 반도체 기판(252) 상에 형성된다. 산화물(274')도 도시되어 있다. 산화물(274')은 다중의 산화물층들을 포함할 수 있다. 즉, 광 소자들(270' 및 272')이 형성되는 산화물층(268, 별도로 미도시)과, 광 소자들(270' 및 272')을 둘러싸는 층과, 반도체 기판(276)의 상부면과 접하는 층을 포함할 수 있다. 도 13b에서 알 수 있는 바와 같이, 클래딩(262')을 포함하는 반도체 기판(252)은 뒤집힌 상태이다. 반도체 소자들(250 및 250')은 서로 기능적으로 유사하다. 따라서, 이하에서는 반도체 소자(250)를 참조하여 설명한다.
단계 148을 통해, 반도체 기판(252)의 후면이 통상적으로 연마 공정을 통해 제거된다. 이에 따라, 비아홀들(260) 내의 재료들(264' 및 262')이 노출된다. 도 14는 단계 148이 수행된 이후의 반도체 소자(250)를 도시한다. 반도체 기판(252)의 일부가 후면으로부터 제거된다. 이에 따라, 바닥면(281)이 노출된다. 또한, 비아홀들(260)의 바닥에 존재했던 코어(264') 및 클래딩(262')도 노출된다. 이에 따라, 광 비아들(280)이 형성된다. 광 비아들(280)은 반도체 기판(252)을 통해 연장되며 광 데이터를 전달할 수 있다.
단계 150을 통해, 산화물층은 반도체 기판(252)의 바닥면(281) 상에 증착될 수 있다. 예를 들어, 실리콘 이산화물이 적어도 100 나노미터에서 1500 나노미터 이하로 증착될 수 있다. 단계 152를 통해, 커플링 구조들을 포함하는 추가적인 광 소자들이 구비될 수 있다. 이러한 광 소자들은 단계 154를 통해 추가 산화물층으로 둘러싸일(encapsulation) 수 있다. 예를 들어, 실리콘 이산화물이 적어도 100 나노미터에서 1500 나노미터 이하로 증착될 수 있다. 간결성을 위해 반도체 기판(252)의 바닥면(281)만이 도 14에 표시된다
도 15는 단계 154가 수행된 이후의 반도체 소자(250)를 도시한다. 따라서, 추가 산화물(282) 및 광 소자들(284 및 286)이 형성된다. 산화물(282)은 단계 142(광 소자들(284 및 286) 제조) 및 단계 146(광 소자들(284 및 286) 둘러쌈)에서 형성된 다중 산화물층을 포함할 수 있다. 이에 따라, 광 비아들(280)은 광 소자들(270 및 284) 사이와 광 소자들(272 및 286) 사이의 광 신호들을 전송할 수 있다. 도시된 실시예에 있어서, 광 소자들(270, 272, 284 및 286)은 커플링 구조로서 격자들을 포함한다. 다른 실시예들에 있어서, 다른 커플링 구조(들)가 사용될 수 있다. 도 16은 단계 146이 수행된 이후의 반도체 소자(250A)에 대한 다른 예시적인 실시예들을 도시한다. 본 실시예에서 광 소자(274A)는 단계 144에서 제조된다. 따라서, 광 신호는 광 소자들(270 및 284A) 사이와 광 소자들(272A 및 284A) 사이에서 전달될 수 있고, 결과적으로 광 소자들(270 및 272A) 사이에서 전달될 수 있다. 다만, 다른 실시예들에서는 광 소자들(270 및 272A) 사이가 직접 커플링되는 것이 바람직할 수 있다. 또한, 다른 커플링 구조들이 사용된다. 광 소자(284A)는 반사경뿐만 아니라 격자를 포함한다. 광 소자(272A)는 반사경을 포함한다.
수직 집적은 선택적으로 단계 156을 통해 계속될 수 있다. 예를 들어, 추가적인 광 비아들(미도시)을 포함하는 추가 다이들이 제조되어 반도체 소자(250 또는 250A)에 접합될 수 있다. 예를 들어, 기판(276), 산화물(274) 및 광 구조들(270 및 272/272A)을 포함하는 다이는 로직 다이일 수 있다. 반도체 기판(252), 광 비아들(280) 및 광 소자(들)(284/284A 및 286)을 포함하는 다이, 및/또는 반도체 소자에 접합된 후속 다이들은 디램 다이와 같은 메모리 소자들일 수 있다. 도 17은 단계 156에서 집적이 계속된 경우의 반도체 소자(250B)에 대한 예시적인 실시예를 도시한다. 따라서, 후공정(back end of line) 구조들(290 및 296), 선택적인 광 비아들(294) 및 기판(292)을 포함하는 추가 다이가 나머지 다이들에 접합되었다. 예를 들어, 기판(276)을 포함하는 다이는 로직 다이일 수 있다. 기판(292)을 포함하는 다이는 디램 소자일 수 있다. 반도체 기판(252) 및 광 비아들(280)을 포함하는 다이는 나머지 다이들을 커플링시키는데에만 이용될 수 있거나, 또는 디램이나 다른 기능 소자일 수 있다. 3개의 기판들/다이들만이 도시되었지만, 다른 실시예들에서는 단계 156에서 추가 다이들이 더 집적될 수 있다.
방법(120) 및 반도체 소자(250)는 방법(100) 및 반도체 소자(200)의 이점들을 공유할 수 있다. 방법(120)을 이용하여 광 비아들(280)이 형성될 수 있다. 이러한 광 비아들은 완전히 반도체 기판(252)을 통해 또는 여러 소자들 사이에서 고대역폭 광 데이터 전송을 효율적으로 제공할 수 있다. 이러한 광 비아들(280)은 미세크기(예: 직경 100 마이크로미터 이하)일 수 있다. 이와 같은 광 비아들(280)의 배치는 에어갭을 제거하며 보다 밀착된 접합 레이아웃을 제공할 수 있다. 기판(252) 상에 광 소자들을 형성하는 것과 같은 후속 공정들이 수행될 수 있다. 광 비아들(280)은 공지의 웨이퍼 접합 공정을 이용하여 다른 기판들/다른 다이들 상의 광 소자들과 정렬될 수 있다. 또한, 광 비아들(228)은 여러 가지 유형의 도파로들 및 커플링 구조들과 공존할 수 있다. 따라서, 반도체 소자들(250, 250', 250A 및/또는 250B)의 제조 및/또는 성능이 향상될 수 있다.
여기까지 광 비아들을 제공하기 위한 방법 및 시스템에 대해 설명하였다. 본 방법 및 시스템은 도시된 예시적인 실시예들에 따라 설명되었고, 본 개시의 기술분야에 속한 통상의 기술자는 본 방법 및 시스템의 사상 및 범위 내에서 다양한 변형들이 가능함을 쉽게 인식할 것이다. 따라서, 청구범위의 사상 및 범위에서 벗어나지 않고 통상의 기술자에 의한 많은 변형들이 이루어질 수 있다.
200, 250, 250', 250A, 250B: 반도체 소자 202, 252: 반도체 기판
204: 하드마스크 206, 258: 개구
208. 260: 비아홀 210, 262, 262': 클래딩층
212, 264, 264': 코어층 214: 전면
216: 후면 216': 바닥면
220, 280, 294: 광 비아
254, 254', 266, 274, 274', 282: 산화물층
256, 256': 질화물 276, 292: 기판
270, 270', 272, 272', 272A, 284,284A, 286: 광 소자
290, 296: 후공정 구조

Claims (19)

  1. 전면 및 후면을 갖는 반도체 기판에 대해 수직형 광 비아를 구비하는 방법에 있어서,
    개구를 구비한 하드마스크를 상기 개구에 의해 상기 반도체 기판의 제1 부분이 노출되도록 상기 반도체 기판의 상기 전면 상에 형성하는 단계;
    바닥 및 100 마이크로미터 이하의 폭을 갖는 비아홀을 상기 반도체 기판에 형성하도록 상기 반도체 기판의 상기 제1 부분을 제거하는 단계;
    최소한 제1 굴절률을 갖는 적어도 하나의 클래딩층을 상기 비아홀에 구비하는 단계;
    최소한 상기 제1 굴절률보다 큰 제2 굴절률을 갖는 적어도 하나의 코어층을 상기 비아홀에 구비하는 단계;
    상기 하드마스크를 제거하는 단계;
    상기 반도체 기판의 상기 전면 상에 산화물층을 증착하는 단계;
    상기 산화물층 상에 상기 적어도 하나의 코어층과 정렬하여 적어도 하나의 광 소자를 형성하는 단계; 및
    상기 적어도 하나의 코어층의 바닥부와 상기 반도체 기판의 바닥면이 노출되도록, 상기 후면 및 상기 비아홀의 상기 바닥을 포함하는 상기 반도체 기판의 제2 부분을 제거하는 단계를 포함하되,
    상기 수직형 광 비아는 상기 적어도 하나의 클래딩층 및 상기 적어도 하나의 코어층을 포함하며, 상기 반도체 기판의 상기 전면에서부터 상기 바닥면까지 연장되고,
    상기 반도체 기판의 상기 제2 부분을 제거하는 단계는 상기 적어도 하나의 광 소자를 형성하는 단계 이후에 수행되며,
    상기 반도체 기판의 상기 제2 부분을 제거하는 단계 이후에 상기 바닥면 상에 추가 산화물층을 구비하는 단계; 및
    상기 추가 산화물층 상에 상기 적어도 하나의 코어층과 정렬하여 추가 광 소자를 구비하는 단계가 수행되며,
    상기 반도체 기판의 상기 전면 및 상기 수직형 광 비아의 전면은 상기 산화물층의 하면과 공면(coplanar)을 이루고, 및
    상기 반도체 기판의 상기 바닥면 및 상기 수직형 광 비아의 바닥면은 상기 추가 산화물층의 상면과 공면을 이루는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 폭은 적어도 10 마이크로미터인, 방법.
  3. 제2항에 있어서,
    상기 폭은 적어도 20 마이크로미터인, 방법.
  4. 제1항에 있어서,
    상기 비아홀은 상기 반도체 기판으로 형성된 측벽을 구비하고,
    상기 적어도 하나의 클래딩층을 상기 비아홀에 구비하는 단계는 상기 측벽을 열산화시키는 단계를 더 포함하는, 방법.
  5. 제1항에 있어서,
    상기 적어도 하나의 클래딩층을 상기 비아홀에 구비하는 단계는,
    실리콘 산질화물, 타이타늄 이산화물, 알루미늄 산화물, 실록세인계 재료, 리튬 칼슘 알루미늄 플루오린화물 및 마그네슘 플루오린화물 중 적어도 하나를 포함하는 층을 증착하는 단계를 더 포함하는, 방법.
  6. 제1항에 있어서,
    상기 적어도 하나의 코어층을 상기 비아홀에 구비하는 단계는,
    평탄화를 수행하는 단계; 및
    상기 적어도 하나의 코어층을 산화시키는 단계를 더 포함하는, 방법.
  7. 제6항에 있어서,
    상기 적어도 하나의 코어층은 실리콘계 재료를 포함하는, 방법.
  8. 제1항에 있어서,
    상기 적어도 하나의 코어층은 저마늄, 실리콘 질화물, 폴리머, 실록세인계 재료, 타이타늄산 스트론튬, 타이타늄산 바륨 스트론튬, 마그네슘 산화물, 타이타늄 이산화물, 아연 이산화물, 지르코니아 이산화물, 아연 셀렌화물 및 타이타늄 질화물 중 적어도 하나를 포함하는, 방법.
  9. 삭제
  10. 제1항에 있어서,
    상기 산화물층은 적어도 1000 나노미터에서 3000 나노미터 이하 두께의 실리콘 산화물층인, 방법.
  11. 삭제
  12. 제1항에 있어서,
    상기 추가 광 소자는 추가 기판 상에 존재하고,
    상기 추가 광 소자를 구비하는 단계는 상기 추가 광 소자가 상기 광 비아와 정렬되도록 상기 추가 기판을 상기 반도체 기판에 정렬시키는 단계를 더 포함하는, 방법.
  13. 전면 및 후면을 갖는 반도체 기판에 대해 수직형 광 비아를 구비하는 방법에 있어서,
    개구를 구비한 하드마스크를 상기 개구에 의해 상기 반도체 기판의 제1 부분이 노출되도록 상기 반도체 기판의 상기 전면 상에 구비하는 단계;
    측벽, 바닥 및 적어도 20 마이크로미터에서 100 마이크로미터 이하의 직경을 갖는 비아홀을 상기 반도체 기판에 형성하도록 상기 반도체 기판의 상기 제1 부분을 제거하는 단계;
    제1 굴절률을 갖는 적어도 하나의 클래딩층을 상기 비아홀에 구비하는 단계로서 상기 측벽을 열산화시키는 단계를 포함하는 단계;
    상기 제1 굴절률보다 큰 제2 굴절률을 갖는 적어도 하나의 코어층을 상기 적어도 하나의 코어층의 일부가 상기 비아홀 내에 존재하도록 증착하는 단계;
    평탄화를 수행하는 단계;
    상기 적어도 하나의 코어층을 산화시키는 단계;
    상기 반도체 기판의 상기 전면 상에 제1 산화물층을 증착하는 단계;
    상기 제1 산화물층 상에 상기 적어도 하나의 코어층과 정렬하여 적어도 하나의 제1 광 소자를 형성하는 단계;
    상기 적어도 하나의 제1 광 소자 상에 제2 산화물층을 증착하는 단계;
    상기 적어도 하나의 코어층의 바닥부와 상기 반도체 기판의 바닥면이 노출되도록, 상기 후면 및 상기 비아홀의 상기 바닥을 포함하는 상기 반도체 기판의 제2 부분을 제거하는 단계;
    상기 반도체 기판의 상기 제2 부분을 제거하는 단계 이후에 상기 바닥면 상에 제3 산화물층을 증착하는 단계;
    상기 제3 산화물층 상에 상기 적어도 하나의 코어층과 정렬하여 적어도 하나의 제2 광 소자를 구비하는 단계; 및
    상기 제2 광 소자 상에 제4 산화물층을 증착하는 단계를 포함하되,
    상기 수직형 광 비아는 상기 적어도 하나의 클래딩층 및 상기 적어도 하나의 코어층을 포함하며, 상기 반도체 기판의 상기 전면에서부터 상기 바닥면까지 연장되며,
    상기 적어도 하나의 제1 광 소자를 형성하는 단계 이후에 상기 반도체 기판의 상기 제2 부분을 제거하는 단계가 수행되며,
    상기 반도체 기판의 상기 전면 및 상기 수직형 광 비아의 전면은 상기 제1 산화물층의 하면과 공면을 이루고, 및
    상기 반도체 기판의 상기 바닥면 및 상기 수직형 광 비아의 바닥면은 상기 제3 산화물층의 상면과 공면을 이루는 것을 특징으로 하는 방법.
  14. 전면 및 바닥면을 갖는 반도체 기판;
    상기 전면에서부터 상기 바닥면까지 연장되는 수직형 광 비아;
    상기 전면과 인접하여 상기 수직형 광 비아와 정렬된 적어도 하나의 제1 광 소자;
    상기 바닥면과 인접하여 상기 수직형 광 비아와 정렬된 적어도 하나의 제2 광 소자;
    상기 반도체 기판의 상기 전면 및 상기 적어도 하나의 제1 광 소자에 인접하는 제1 산화물층; 및
    상기 반도체 기판의 상기 바닥면 및 상기 적어도 하나의 제2 광 소자에 인접하는 제2 산화물층;을 포함하되,
    상기 수직형 광 비아는, 100 마이크로미터 이하의 폭을 갖고, 최소한 제1 굴절률을 갖는 적어도 하나의 클래딩층 및 최소한 상기 제1 굴절률보다 큰 제2 굴절률을 갖는 적어도 하나의 코어층을 포함하며, 상기 전면과 상기 바닥면 사이에서 광 신호 전송이 가능하며,
    상기 반도체 기판의 상기 전면 및 상기 수직형 광 비아의 전면은 상기 제1 산화물층의 하면과 공면을 이루고, 및
    상기 반도체 기판의 상기 바닥면 및 상기 수직형 광 비아의 바닥면은 상기 제2 산화물층의 상면과 공면을 이루는 것을 특징으로 하는 반도체 소자.
  15. 삭제
  16. 제14항에 있어서,
    상기 폭은 적어도 20 마이크로미터인, 반도체 소자.
  17. 제14항에 있어서,
    상기 적어도 하나의 클래딩층은 상기 반도체 기판의 열산화물, 실리콘 산질화물, 타이타늄 이산화물, 알루미늄 산화물, 실록세인계 재료, 리튬 칼슘 알루미늄 플루오린화물 및 마그네슘 플루오린화물 중 적어도 하나를 포함하는, 반도체 소자.
  18. 제14항에 있어서,
    상기 적어도 하나의 코어층은 실리콘계 재료, 저마늄, 실리콘 질화물, 폴리머, 실록세인계 재료, 타이타늄산 스트론튬, 타이타늄산 바륨 스트론튬, 마그네슘 산화물, 타이타늄 이산화물, 아연 이산화물, 지르코니아 이산화물, 아연 셀렌화물 및 타이타늄 질화물 중 적어도 하나를 포함하는, 반도체 소자.
  19. 삭제
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3506002B1 (en) * 2017-12-29 2022-06-08 IHP GmbH - Innovations for High Performance Microelectronics / Leibniz-Institut für innovative Mikroelektronik Electrooptical device
US11614592B2 (en) 2020-01-22 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
US11387916B1 (en) 2021-01-25 2022-07-12 Raytheon Company Three-dimensional wafer-stacked optical and radio frequency phased array transceiver system
EP4083671A1 (en) * 2021-04-27 2022-11-02 IHP GmbH - Innovations for High Performance Microelectronics / Leibniz-Institut für innovative Mikroelektronik Integrated optical waveguide

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030176002A1 (en) * 2001-06-29 2003-09-18 Jun-Ying Zhang Process for fabrication of optical waveguides
JP2006171157A (ja) 2004-12-14 2006-06-29 Sony Corp 光導波装置、光導波モジュール及び光・電気複合デバイス
US20090136237A1 (en) * 2003-04-29 2009-05-28 Francesco Martini Coupling structure for optical fibres and process for making it
JP2010093053A (ja) 2008-10-08 2010-04-22 Toyota Motor Corp 半導体装置の製造方法
US20110091157A1 (en) 2009-10-19 2011-04-21 Sun Microsystems, Inc. Three-dimensional macro-chip including optical interconnects

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4018596B2 (ja) * 2002-10-02 2007-12-05 株式会社東芝 半導体装置の製造方法
US8755644B2 (en) 2003-09-30 2014-06-17 International Business Machines Corporation Silicon based optical vias
CN102130045B (zh) * 2010-12-31 2015-12-02 上海集成电路研发中心有限公司 通孔加工方法
US8548288B2 (en) 2011-12-20 2013-10-01 Oracle International Corporation Efficient inter-chip optical coupling
WO2014193978A1 (en) * 2013-05-28 2014-12-04 Georgia Tech Research Corporation Glass-polymer optical interposer
EP2860560B1 (en) 2013-10-14 2019-07-24 ams AG Semiconductor device with optical and electrical vias
US9529150B2 (en) 2013-10-22 2016-12-27 Massachusetts Institute Of Technology Waveguide formation using CMOS fabrication techniques
KR102240456B1 (ko) * 2014-07-30 2021-04-15 에스케이하이닉스 주식회사 광학적 관통 비아를 가지는 반도체 소자
US9543463B2 (en) 2014-10-27 2017-01-10 International Business Machines Corporation Signal distribution in integrated circuit using optical through silicon via
US9236328B1 (en) 2014-10-27 2016-01-12 International Business Machines Corporation Electrical and optical through-silicon-via (TSV)
CN104360442B (zh) * 2014-11-18 2017-02-01 四川飞阳科技有限公司 一种平面光波导器件及其制作方法
JP6674691B2 (ja) * 2014-12-10 2020-04-01 日東電工株式会社 光電気混載基板
US9818690B2 (en) * 2015-10-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned interconnection structure and method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030176002A1 (en) * 2001-06-29 2003-09-18 Jun-Ying Zhang Process for fabrication of optical waveguides
US20090136237A1 (en) * 2003-04-29 2009-05-28 Francesco Martini Coupling structure for optical fibres and process for making it
JP2006171157A (ja) 2004-12-14 2006-06-29 Sony Corp 光導波装置、光導波モジュール及び光・電気複合デバイス
JP2010093053A (ja) 2008-10-08 2010-04-22 Toyota Motor Corp 半導体装置の製造方法
US20110091157A1 (en) 2009-10-19 2011-04-21 Sun Microsystems, Inc. Three-dimensional macro-chip including optical interconnects

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