TW201923402A - 半導體器件及為半導體基底提供垂直光學通孔的方法 - Google Patents

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Abstract

本發明闡述一種為半導體基底提供垂直光學通孔的方法及半導體器件。半導體基底具有前表面及後側。在前表面上形成硬罩幕，硬罩幕中具有開孔。移除半導體基底的被開孔暴露出的部分以形成通孔孔洞。通孔孔洞具有不超過一百微米的寬度及底部。在通孔孔洞中提供包覆層及芯層。芯層具有比包覆層的折射率大的至少第二折射率。移除半導體基底的包括後側的部分以暴露出芯層的底部部分及半導體基底的底表面。垂直光學通孔包括包覆層及芯層。垂直光學通孔從前表面延伸到底表面。

Description

半導體器件及為半導體基底提供垂直光學通孔的方法
本發明主張在2017年11月17日提出申請且名稱為“垂直光學通孔（VERTICAL OPTICAL VIA）”的序號為第62/587,835號的臨時專利申請的權利，所述臨時專利申請被轉讓給本申請的受讓人且併入本申請供參考。
本發明一般來說有關半導體器件及為半導體基底提供垂直光學通孔的方法。
光子器件已與大量半導體技術整合在一起。這種整合器件可具有改善的性能及/或額外的功能。在這種整合光子電路中，期望支援光學資料在器件的多個層之間的垂直傳送。換句話說，期望將光學資料從整合器件的一個層上的光子器件傳送到整合器件的另一個層上的另一個光子器件。
已開發出各種技術以便於整合器件的各個層之間的光學傳輸。從一個光子器件到另一個光子器件的垂直傳輸可有關各個垂直波導之間的波導-波導（waveguide to waveguide）傳輸。為實現垂直波導之間的傳輸，可能期望間距為二十奈米到不大於三百奈米。因此，光學資料的這種垂直傳輸僅限於非常小的距離。非常大的光學通孔可垂直地傳輸光學資料。然而，這些通孔是多模的（multimode），這是不期望的。矽上的大的波導可用於傳送光學資料。這種波導一般來說是多模的且將光耦合到矽基底中，這兩者都是不期望的。一些這種方式還需要轉向鏡（turning mirror），所述轉向鏡提供四十五度反射表面來將來自波導的光反射到大的光學通孔。以小的尺寸來製作這種鏡通常具有挑戰性。
因此，需要一種改善的光學資訊傳輸機制。
本發明闡述一種為半導體基底提供垂直光學通孔的方法以及由此形成的垂直光學通孔，所述半導體基底具有前表面及後側。所述方法包括在半導體基底的前表面上形成硬罩幕。硬罩幕中具有開孔。半導體基底的第一部分被開孔暴露出。移除半導體基底的第一部分以在半導體基底中形成通孔孔洞。通孔孔洞具有底部及不大於一百微米的寬度。在通孔孔洞中提供至少一個包覆層。包覆層具有至少第一折射率。在通孔孔洞中提供至少一個芯層。芯層具有比至少第一折射率大的至少第二折射率。移除半導體基底的包括後側及通孔孔洞的底部的第二部分以暴露出包覆層的底部部分及芯層的底部部分以及半導體基底的底表面。垂直光學通孔包括包覆層及所述芯層。垂直光學通孔從半導體基底的前表面延伸到底表面。
所述垂直光學通孔可通過半導體基底提供光學傳輸。因此可實現高頻寬的超快速晶粒內通訊。舉例來說，可改善邏輯晶粒與垂直堆疊在邏輯晶粒上的一個或多個動態隨機存取記憶體晶粒之間的通訊。
示例性實施例有關可被縮放到微小尺寸的光學通孔的形成。提出以下說明是為了使所屬領域中的一般技術人員能夠製作並使用本發明，且以下說明是在專利申請及其要求的上下文中提供。對在本文中闡述的示例性實施例以及一般性原理及特徵的各種修改將顯而易見。示例性實施例主要是針對在具體實施方式中提供的具體方法及系統進行闡述。然而，所述方法及系統在其他實施方式中也將有效地發揮作用。
例如“示例性實施例”、“一個實施例”及“另一個實施例”等短語可指相同或不同的實施例以及多個實施例。實施例將針對具有某些元件的系統及/或器件進行闡述。然而，所述系統及/或器件可包括比圖中所示元件更多或更少的元件，且可對元件的排列及類型進行改變，而此並不背離本發明的範圍。示例性實施例還將在具有某些步驟的具體方法的上下文中進行闡述。然而，所述方法及系統對於不與示例性實施例相矛盾的具有不同的及/或附加的步驟以及處於不同次序的步驟的其他方法而言也會有效地發揮作用。因此，本發明並非旨在僅限於圖中所示實施例，而是符合與本文中所述原理及特徵相一致的最廣範圍。
除非在本文中另外指明或明顯與上下文相矛盾，否則在闡述本發明的上下文中（尤其在以上申請專利範圍的上下文中）使用的用語“一（a及an）”及“所述（the）”以及相似的指示語應被視為涵蓋單數及複數兩者。除非另外注明，否則用語“包含（comprising）”、“具有（having）”、“包括（including）”及“含有（containing）”應被視為開放式用語（即，意指“包括但不限於”）。
除非另外定義，否則本文所用所有技術及科學用語的含意均與本發明所屬領域中的一般技術人員所通常理解的含意相同。應注意，除非另外規定，否則使用本文所提供的任何實例或示例性用語僅旨在更好地說明本發明而並非限制本發明的範圍。另外，除非另外定義，否則常用字典中定義的所有用語均不能被過度解釋。
本發明闡述一種為半導體基底提供垂直光學通孔的方法以及由此形成的垂直光學通孔，所述半導體基底具有前表面及後側。所述方法包括在所述半導體基底的前表面上形成硬罩幕。所述硬罩幕中具有開孔。所述半導體基底的第一部分被所述開孔暴露出。移除所述半導體基底的第一部分以在所述半導體基底中形成通孔孔洞。所述通孔孔洞具有底部及不大於一百微米的寬度。在所述通孔孔洞中提供至少一個包覆層。所述包覆層具有至少第一折射率。在所述通孔孔洞中提供至少一個芯層。所述芯層具有比所述至少第一折射率大的至少第二折射率。移除所述半導體基底的包括所述後側及所述通孔孔洞的底部的第二部分以暴露出所述包覆層的底部部分及所述芯層的底部部分以及所述半導體基底的底表面。所述垂直光學通孔包括所述包覆層及所述芯層。所述垂直光學通孔從所述半導體基底的前表面延伸到所述底表面。
圖1是繪示用於在半導體器件中提供垂直光學通孔的方法的示例性實施例的流程圖。為簡明起見，一些步驟可被省略、以另一種次序執行及/或進行組合。另外，方法100可在已執行用於形成半導體器件的其他步驟之後開始。舉例來說，方法100可在已在所提供的基底中提供各種結構之後開始。圖2A到圖2D繪示在使用方法100製作光學通孔期間的半導體器件200的示例性實施例的一些部分。為簡明起見，在圖2A到圖2D中未示出所有組件且圖2A到圖2D並非按比例繪示。另外，可出於解釋目的而誇大各個層的厚度。儘管圖中示出正在製作單個光學通孔，然而所屬領域中的一般技術人員將認識到，通常會每一類型形成多個組件。方法100是在半導體器件200的上下文中進行闡述。然而，方法100也可用於不同的半導體器件。
通過步驟102，在半導體基底的前表面上形成硬罩幕。硬罩幕具有開孔，所述開孔暴露出下伏的半導體器件。步驟102可包括：在半導體基底上提供薄的氧化物層；沉積罩幕層；及將氧化物層及罩幕層圖案化以形成硬罩幕。
通過步驟104，移除半導體基底的被開孔暴露出的部分。結果，在半導體基底中形成通孔孔洞。在一些實施例中，步驟104是使用矽通孔（through silicon via，TSV）技術施行的。
圖2A繪示在執行步驟104之後的半導體器件200。因此，在半導體基底202上示出具有開孔206的硬罩幕204。半導體基底可由矽形成。在一些實施例中，半導體基底202是全厚度矽晶片（full thickness silicon wafer）。在其他實施例中，半導體基底202是經薄化的矽晶片。然而，所述方法及器件可擴展到其他基底，例如GaAs。圖中還示出通孔孔洞208。在一些實施例中，通孔孔洞具有實質上圓形的橫截面。通孔孔洞具有底部及寬度w。因此，孔洞208不完全延伸穿過半導體基底。在通孔孔洞208中將形成光學通孔。所述光學通孔被配置成傳輸由特定波長範圍的光載送的光學資料。在一些實施例中，所形成的光學通孔以及因而通孔孔洞208足夠窄以在通過光學通孔傳輸的光的波長範圍方面為單模的（single mode）。因此，寬度w可足夠小以提供單模光學通孔。在一些實施例中，寬度不大於一百微米。在一些情形中，寬度為至少十微米。在一些實施例中，寬度為至少二十微米。
通過步驟106，在通孔孔洞208中提供至少一個包覆層。包覆層可通過對孔洞208的側壁進行熱氧化形成。因此，對於矽基底而言，包覆層可由二氧化矽形成。在另一個實施例中，包覆層可沉積而成。舉例來說，所沉積的包覆層可包含以下中的一者或多者：氮氧化矽、二氧化鈦、氧化鋁、矽氧烷系材料、氟化鋰鈣鋁及氟化鎂。包覆層的駐留在孔中的部分變成所形成的光學通孔的包覆物。圖2B繪示在步驟106之後的半導體器件200。因此，圖中示出包覆層210。為清晰起見，僅在圖2A中標記出開孔206。在孔洞中提供具有至少第一折射率的所述至少一個包覆層。
通過步驟108，在通孔孔洞中提供至少一個芯層。步驟108可包括均厚沉積芯層以及將半導體器件200平坦化。作為這種平坦化的一部分，可對芯層的遠離通孔孔洞208的部分進行蝕刻以改善平坦化。可將在平坦化之後孔洞中的芯材料的剩餘部分氧化。
在步驟108中提供的芯層具有比包覆層的折射率大的折射率。在一些實施例中，芯層是矽系材料。這些材料可確保深（例如，大約200微米或大於200微米）的通孔孔洞208的均勻填充。在其他實施例中，可使用其他材料。然而，期望芯折射率超過包覆物折射率。舉例來說，芯層可包含以下中的一者或多者：鍺、氮化矽、聚合物、矽氧烷系材料、鈦酸鍶（strontium titanate）、鈦酸鋇鍶（barium strontium titanate）、氧化鎂、二氧化鈦、二氧化鋅、二氧化鋯、硒化鋅及氮化鈦。還可移除硬罩幕。
圖2C繪示在執行步驟108之後的半導體器件200。因此，芯材料212及包覆物210餘留在通孔孔洞208（在圖2C到圖2D中未標記出）中。可在半導體器件200的前表面214上提供氧化物層（圖中未示出）。此時，可將半導體器件200翻轉，與上面已形成光子器件的另一個晶粒（圖中未示出）對準並結合到所述另一個晶粒。作為另外一種選擇，可在半導體基底202的前表面214上製作光子器件（例如，波導）及耦合器件（例如，光柵（grating）或轉向鏡）。為簡明起見，在圖2C中未示出這些結構。如在圖2C中可看出，半導體基底的後側216仍會覆蓋通孔孔洞208的底部以使得芯212不會被暴露出。
通過步驟110，移除半導體基底的包括後側216及通孔孔洞208的底部的部分。步驟110可至少部分地通過將基底202結合到載體晶片以及對基底202的後側216進行研磨來執行。因此，芯層以及包覆物210的一部分被暴露出。
圖2D繪示在執行步驟110之後的半導體器件200。因此，器件200已被翻轉。芯材料212及包覆物210在前表面214及底表面216'上被暴露出。因此，可認為已形成光學通孔220。光學通孔220穿過半導體基底202的剩餘部分從前表面214延伸到通過研磨被暴露出的底表面216'。可在半導體器件200的前表面214上提供氧化物層（圖中未示出）。可在半導體基底202的底表面216'上製作光子器件（例如，波導）及耦合器件（例如，光柵或轉向鏡）。為簡明起見，在圖2D中未示出這些結構。作為另外一種選擇，可將具有光子器件的另一個晶粒（圖中未示出）對準半導體器件200並結合到半導體器件200的底表面216'。
方法100形成完全穿過半導體基底202提供光學資料傳輸的光學通孔220。這些光學通孔的尺寸可為微小的，例如直徑不大於一百微米。這種尺寸可利用TSV來實現。這種光學通孔220的排列可消除氣隙並提供更緊密的結合佈局。光學通孔220可高效地傳輸能量且在一些實施例中可為單模的。因此，可實現高頻寬的超快速晶粒內通訊。可施行例如在基底202上形成光子器件等後續製程。可使用已知的晶片結合製程來將光學通孔220對準其他基底/其他晶粒上的光子器件。因此，製作會得到改善。光學通孔220還與多種類型的波導及耦合結構相容。舉例來說，光學通孔220可與具有橫向取向的單片式波導或異質波導、耦合光柵及轉向鏡結合使用。因此，可靈活地使用光學通孔220。
圖3是繪示用於提供使用光學通孔的半導體器件的方法120的示例性實施例的流程圖。為簡明起見，一些步驟可被省略、以另一種次序執行及/或進行組合。另外，方法120可在已執行用於形成半導體器件的其他步驟之後開始。圖4到圖17繪示製作期間半導體器件250的示例性實施例的一些部分。為簡明起見，在圖4到圖17中未示出所有組件且圖4到圖17並非按比例繪示。舉例來說，圖中僅示出某些光子組件。為簡明起見，圖中未示出電性互連件及其他電性結構（例如電晶體）。可出於解釋目的而誇大各個層的厚度。為清晰起見，僅示出所形成的光學通孔的區中的結構。因此，未表示出下伏的拓撲。方法120是在半導體器件250的上下文中進行闡述。然而，方法120也可用於不同的半導體器件。
通過步驟122，在半導體（例如，矽）基底的前側上提供薄的氧化物層。通過步驟124，還在矽基底的前側上提供氮化物層。步驟124可包括沉積一百奈米到二百奈米的氮化矽。在步驟122及步驟124中提供的薄的氧化物層及氮化物層可形成硬罩幕。圖4繪示在執行步驟124之後的半導體器件250。因此，圖中示出半導體基底252、氧化矽層254及氮化矽層256。
通過步驟126，將硬罩幕圖案化。因此，可使用傳統的微影技術將氮化物層256及下伏的氧化矽層254圖案化。舉例來說，可提供光阻層並將光阻層圖案化以使得在期望存在硬罩幕中的開孔的位置上方的一些部分被移除。可接著蝕刻穿過層256及層254以暴露出下伏的半導體基底252。圖5繪示在執行步驟126之後的半導體器件250。因此，已在氧化物層254'及氮化物層256'中形成了開孔258。
通過步驟128，接著將半導體基底252蝕刻到目標深度。因此，將半導體基底252的被開孔258暴露出的區移除。圖6繪示在執行步驟128之後的半導體器件250。結果，在半導體基底252中形成了通孔孔洞260。期望形成延伸穿過半導體基底252的光學通孔。因此，通孔孔洞260的目標深度稍微大於光學通孔的期望深度。在一些實施例中，形成光學通孔以及因而通孔孔洞260足夠窄以在通過光學通孔傳輸的光的波長範圍方面為單模的。在一些實施例中，通孔孔洞260的寬度為至少二十微米且不大於一百微米。為簡明起見，僅在圖6中標記出通孔孔洞。
通過步驟130，提供光學通孔的包覆物。步驟130可通過將孔洞260的側壁熱氧化來執行。舉例來說，可使用高壓氧化步驟來改善均勻性並縮短形成時間。氧化物可為至少一微米且不大於兩微米厚。作為另外一種選擇，如果期望具有與氧化基底（例如，氧化矽）的折射率不同的折射率，則可沉積包覆層。如果在由所形成的光學通孔載送的光學信號中使用的波長較短，則可對沉積的包覆材料進行選擇。圖7繪示在執行步驟130之後的半導體器件250。結果，在通孔孔洞260中形成了包覆物262。
通過步驟132，沉積芯材料。芯具有比包覆物262高的折射率。可能期望在步驟132中提供矽系材料以改善通孔孔洞260的填充。然而，還可使用其他材料。如果要通過所形成的光學通孔傳輸除了矽系材料所支持的波長以外的其他波長（更長或更短的波長），則可能期望使用這些其他材料。圖8繪示在執行步驟132之後的半導體器件250。由此，便已在器件250的整個表面上沉積了芯材料264。
通過步驟134，可執行平坦化及蝕刻。舉例來說，可使用反向蝕刻罩幕（inverse etch mask）及電漿蝕刻來減小遠離通孔孔洞260的芯264的厚度。這可改善平坦化的均勻性。可接著例如使用鈰土化合物（ceria compound）來對半導體器件250進行拋光以將芯264平坦化。還可執行在通孔孔洞260附近進行的附加蝕刻。圖9繪示在執行步驟134之後的半導體器件250。由此，過量的材料便已被移除，從而在通孔孔洞260中及通孔孔洞260周圍留下芯材料264。
通過步驟136，接著可將暴露出的矽芯264氧化。如果在步驟132中提供另一種芯材料，則可不執行步驟136。而是，可提供薄的保護層，例如非矽氮化物。圖10繪示在施行步驟136之後的半導體器件250。在芯264'的頂部上已形成薄的氧化矽層。這個層與包覆物一起被表示為262'。
通過步驟138，可移除氮化物層256'。圖11繪示在執行步驟138之後的半導體器件250。在此實施例中還將薄的氧化物層254'移除。因此，半導體基底252的頂部及層262'被暴露出。
通過步驟140，提供氧化物層。步驟140可包括沉積低應力二氧化矽層。舉例來說，所述層可為至少一千奈米且不大於三千奈米。圖12繪示在執行步驟140之後的半導體器件250。因此，圖中示出氧化物層266。
通過步驟142，可形成光子器件（例如，波導）及耦合結構。通過步驟144，還可將這些光子器件封閉在氧化物層中。這種氧化物層可例如為至少一百奈米且不大於一千五百奈米厚。通過步驟146，可接著將半導體基底252結合到另一個晶粒。如果不期望進行三維晶片整合，則可跳過步驟146。在一些實施例中，在氧化物層266上製作在步驟142中形成的光子器件。因此，可在半導體基底252的前表面上形成這種光子器件。在形成光子器件時，將光子器件對準光學通孔的芯264'。在這種情形中，可接著在步驟146中對半導體基底252進行結合以提高結合期間的機械穩定性或者實現三維整合。在另一個實施例中，在步驟142中形成的光子器件被製作在不同的基底上。在這種情形中，可將半導體基底252的正面結合到包含光子器件的附加晶粒。在這種實施例中，將芯264'對準附加晶粒上的光子器件的適當部分。
圖13A及圖13B繪示在執行步驟146之後的半導體器件250及半導體器件250'的實施例。對於在圖13A中繪示的半導體器件250來說，在基底276上形成光子器件270及光子器件272（例如，波導）。圖中還示出氧化物274。氧化物274可包括多個氧化物層：位於上面形成有光子器件270及光子器件272的基底276上的一個氧化物層；對光子器件270及光子器件272進行封閉的一個氧化物層；以及位於半導體基底252的頂表面上的一個氧化物層（氧化物層，未單獨表示）。如在圖13A中可看出，包含包覆物262'的半導體基底252已被翻轉。對於在圖13B中繪示的半導體器件250'來說，在半導體基底252上形成光子器件270'及光子器件272'（例如，波導）。圖中還示出氧化物274'。氧化物274'可包括多個氧化物層：上面形成有光子器件270'及光子器件272'的氧化物層（未單獨表示）；對光子器件270'及光子器件272'進行封閉的一個氧化物層；以及位於半導體基底276的頂表面上的一個氧化物層。如在圖13B中可看出，包含包覆物262'的半導體基底252已被翻轉。半導體器件250與半導體器件250'在功能上類似。因此，在隨後的論述中將參考半導體器件250。
通過步驟148，移除半導體基底252的後側（通常通過研磨來移除）。因此，通孔孔洞260內的材料264'及262'被暴露出。圖14繪示在執行步驟148之後的半導體器件250。已從後側移除半導體基底252的一部分。因此，底表面281被暴露出。還暴露出位於通孔孔洞260底部處的芯264'及包覆物262'。由此，形成光學通孔280。光學通孔280延伸穿過半導體基底252且可穿過半導體基底252載送光學資料。
通過步驟150，可在半導體基底252的底表面281上沉積氧化物層。舉例來說，可沉積至少一百奈米且不大於一千五百奈米的二氧化矽。通過步驟152，可提供包括耦合結構的附加光子器件。通過步驟154，可將這些光子器件包封在附加氧化物層中。舉例來說，可沉積至少一百奈米且不大於一千五百奈米的二氧化矽。為簡明起見，只在圖14中標記出半導體基底252的底表面281。
圖15繪示在執行步驟154之後的半導體器件250。因此，已形成附加氧化物282以及光子器件284及光子器件286。氧化物282可包括多個氧化物層：在步驟142中形成的氧化物層（在上面製作光子器件284及光子器件286）以及在步驟146中形成的氧化物層（包封光子器件284及光子器件286）。因此，光學通孔280可在光子器件270與光子器件284之間以及光子器件272與光子器件286之間傳輸光學信號。在圖中示出的實施例中，光子器件270、272、284及286包括光柵作為耦合結構。在其他實施例中，可使用不同的耦合結構。圖16繪示在執行步驟146之後的半導體器件250A的另一個示例性實施例。在此實施例中，是在步驟144中製作光子器件284A。因此，可在光子器件270與光子器件284A之間、光子器件272A與光子器件284A之間且因此在光子器件270與光子器件272A之間載送光學信號。然而，在其他實施例中，光子器件270與光子器件272A之間的耦合可優選地直接進行。另外，還使用其他耦合結構。光子器件284A包括光柵以及轉向鏡。光子器件272A包括轉向鏡。
通過步驟156，可哥選地繼續進行垂直整合。舉例來說，可製作包括附加光學通孔（圖中未示出）的附加晶粒並將附加晶粒結合到半導體器件250或250A。舉例來說，包括基底276、氧化物274以及光子結構270及272/272A的晶粒可為邏輯晶粒。包括半導體基底252、光學通孔280及光子器件284/284A及286的晶粒及/或結合到半導體器件的後續晶粒可為記憶體器件（例如，DRAM晶粒）。圖17繪示在步驟156中繼續進行了整合的半導體器件250B的示例性實施例。因此，包括後道製程結構290及後道製程結構296、可選的光學通孔294及基底292的附加晶粒已被結合到其餘晶粒。因此，包括基底276的晶粒可為邏輯晶粒。包括基底292的晶粒可為DRAM器件。包括半導體基底252及光學通孔280的晶粒可僅用於耦合其餘晶粒或者可為DRAM或其他功能器件。儘管圖中僅示出三個基底/晶粒，然而在其他實施例中，在步驟156中可整合附加晶粒。
方法120及半導體器件250也可具有方法100及半導體器件200的有益效果。使用方法120，可形成光學通孔280。這種光學通孔可高效地提供完全穿過半導體基底252/在多個器件之間進行的高頻寬光學資料傳輸。這些光學通孔280的尺寸可為微小的，例如直徑不大於一百微米。這種光學通孔280的排列可消除氣隙並提供更緊密的結合佈局。可施行例如在基底252上形成光子器件等後續製程。可使用已知的晶片結合製程來將光學通孔280對準其他基底/其他晶粒上的光子器件。光學通孔280還與多種類型的波導及耦合結構相容。因此，可改善半導體器件250、250'、250A及/或250B的製作及/或性能。
已闡述了用於提供光學通孔的方法及系統。所述方法及系統已根據所示示例性實施例進行了闡述，且所屬領域中的一般技術人員將容易地認識到，可存在實施例的變化，且任何變化均將處於所述方法及系統的精神及範圍內。因此，在不背離申請專利範圍的精神及範圍的條件下，所屬領域中的一般技術人員可作出許多修改。
100、120‧‧‧方法
102、104、106、108、110、122、124、126、128、130、132、134、136、138、140、142、144、146、148、150、152、154、156‧‧‧步驟
200、250‧‧‧半導體器件/器件
202、252、276‧‧‧半導體基底/基底
204‧‧‧硬罩幕
206、258‧‧‧開孔
208、260‧‧‧通孔孔洞/孔洞
210‧‧‧包覆層/包覆物
212‧‧‧芯/芯材料
214‧‧‧前表面
216‧‧‧後側
216'、281‧‧‧底表面
220、280、294‧‧‧光學通孔
250A、250B‧‧‧半導體器件
254‧‧‧氧化矽層/層
254'、266‧‧‧氧化物層
256‧‧‧氮化矽層/層/氮化物層
256'‧‧‧氮化物層
262‧‧‧包覆物
262'‧‧‧層/材料/包覆物
264‧‧‧芯材料/芯/矽芯
264'‧‧‧芯/材料
270、272、272A‧‧‧光子器件/光子結構
270'、272'、284、284A、286‧‧‧光子器件
274、274'‧‧‧氧化物
282‧‧‧附加氧化物/氧化物
290、296‧‧‧後道製程結構
292‧‧‧基底
w‧‧‧寬度
圖1是繪示用於在半導體器件中提供垂直光學通孔的方法的示例性實施例的流程圖。 圖2A到圖2D繪示垂直光學通孔的示例性實施例在製作期間的一些部分。 圖3是繪示用於在半導體器件中提供垂直光學通孔的方法的示例性實施例的流程圖。 圖4到圖17繪示具有垂直光學通孔的半導體器件的示例性實施例在製作期間的一些部分。

Claims (19)

  1. 一種為半導體基底提供垂直光學通孔的方法，所述半導體基底具有前表面及後側，所述方法包括： 在所述半導體基底的所述前表面上形成硬罩幕，所述硬罩幕中具有開孔，所述半導體基底的第一部分被所述開孔暴露出； 移除所述半導體基底的所述第一部分，以在所述半導體基底中形成通孔孔洞，所述通孔孔洞具有底部及不大於一百微米的寬度； 在所述通孔孔洞中提供至少一個包覆層，所述至少一個包覆層具有至少第一折射率； 在所述通孔孔洞中提供至少一個芯層，所述至少一個芯層具有比所述至少第一折射率大的至少第二折射率；以及 移除所述半導體基底的包括所述後側及所述通孔孔洞的所述底部的第二部分，以暴露出所述至少一個芯層的底部部分及所述半導體基底的底表面，所述垂直光學通孔包括所述至少一個包覆層及所述至少一個芯層，所述垂直光學通孔從所述半導體基底的所述前表面延伸到所述底表面。
  2. 如申請專利範圍第1項所述的方法，其中所述寬度為至少十微米。
  3. 如申請專利範圍第2項所述的方法，其中所述寬度為至少二十微米。
  4. 如申請專利範圍第1項所述的方法，其中所述通孔孔洞具有由所述半導體基底形成的側壁，提供所述至少一個包覆層的步驟更包括：將所述側壁熱氧化。
  5. 如申請專利範圍第1項所述的方法，其中提供所述至少一個包覆層的步驟更包括： 沉積包含以下中的至少一者的層：氮氧化矽、二氧化鈦、氧化鋁、矽氧烷系材料、氟化鋰鈣鋁及氟化鎂。
  6. 如申請專利範圍第1項所述的方法，其中提供所述至少一個芯層的步驟更包括： 執行平坦化；以及 將所述至少一個芯層氧化。
  7. 如申請專利範圍第6項所述的方法，其中所述至少一個芯層包含矽系材料。
  8. 如申請專利範圍第6項所述的方法，其中所述至少一個芯層包含以下中的至少一者：鍺、氮化矽、聚合物、矽氧烷系材料、鈦酸鍶、鈦酸鋇鍶、氧化鎂、二氧化鈦、二氧化鋅、二氧化鋯、硒化鋅及氮化鈦。
  9. 如申請專利範圍第1項所述的方法，更包括： 移除所述硬罩幕； 在所述半導體基底的所述前表面上沉積氧化物層；以及 在所述氧化物層上形成與所述至少一個芯層對準的至少一個光子器件； 其中移除所述半導體基底的所述第二部分的步驟是在形成所述至少一個光子器件的步驟之後執行。
  10. 如申請專利範圍第9項所述的方法，其中所述氧化物層是厚度至少一千奈米且不大於三千奈米的氧化矽層。
  11. 如申請專利範圍第9項所述的方法，更包括： 在移除所述半導體基底的所述第二部分的步驟之後，在所述底表面上提供附加氧化物層；以及 在所述附加氧化物層上提供附加光子器件，所述附加光子器件與所述至少一個芯層對準。
  12. 如申請專利範圍第11項所述的方法，其中所述附加光子器件駐留在附加基底上，且其中提供所述附加光子器件的步驟更包括： 將所述附加基底對準所述半導體基底，以使所述附加光子器件對準所述垂直光學通孔。
  13. 一種為半導體基底提供垂直光學通孔的方法，所述半導體基底具有前表面及後側，所述方法包括： 在所述半導體基底的所述前表面上提供硬罩幕，所述硬罩幕中具有開孔，所述半導體基底的第一部分被所述開孔暴露出； 移除所述半導體基底的所述第一部分，以在所述半導體基底中形成通孔孔洞，所述通孔孔洞具有側壁、底部及至少二十微米且不大於一百微米的直徑； 在所述通孔孔洞中提供至少一個包覆層，提供所述至少一個包覆層的步驟包括將所述側壁熱氧化，所述至少一個包覆層具有第一折射率； 沉積至少一個芯層，所述至少一個芯層中的每一者的部分駐留在所述通孔孔洞中，所述至少一個芯層具有比所述第一折射率大的第二折射率； 執行平坦化； 將所述至少一個芯層氧化； 在所述半導體基底的所述前表面上沉積第一氧化物層； 在所述第一氧化物層上形成與所述至少一個芯層對準的至少第一光子器件； 在所述至少第一光子器件上沉積第二氧化物層； 移除所述半導體基底的包括所述後側及所述通孔孔洞的所述底部的第二部分，以暴露出所述至少一個芯層的底部部分及所述半導體基底的底表面，所述垂直光學通孔包括所述至少一個包覆層及所述至少一個芯層，所述垂直光學通孔從所述半導體基底的所述前表面延伸到所述底表面； 在移除所述半導體基底的所述第二部分的步驟之後，在所述底表面上沉積第三氧化物層； 在所述第三氧化物層上提供至少第二光子器件，所述至少第二光子器件與所述至少一個芯層對準；以及 在所述第二光子器件上沉積第四氧化物層。
  14. 一種半導體器件，包括： 半導體基底，具有前表面及底表面；以及 垂直光學通孔，從所述前表面延伸到所述底表面，所述垂直光學通孔具有不大於一百微米的寬度，所述垂直光學通孔包括至少一個包覆層及至少一個芯層，所述至少一個包覆層具有至少第一折射率，所述至少一個芯層具有比所述至少第一折射率大的至少第二折射率，所述垂直光學通孔能夠在所述前表面與所述底表面之間傳輸光學信號。
  15. 如申請專利範圍第14項所述的半導體器件，更包括： 至少第一光子器件，與所述前表面相鄰且與所述垂直光學通孔對準；以及 至少第二光子器件，與所述底表面相鄰且與所述垂直光學通孔對準。
  16. 如申請專利範圍第15項所述的半導體器件，其中所述寬度為至少二十微米。
  17. 如申請專利範圍第14項所述的半導體器件，其中所述至少一個包覆層包含以下中的至少一者：所述半導體基底的熱氧化物、氮氧化矽、二氧化鈦、氧化鋁、矽氧烷系材料、氟化鋰鈣鋁及氟化鎂。
  18. 如申請專利範圍第14項所述的半導體器件，其中所述至少一個芯層包含以下中的至少一者：矽系材料、鍺、聚合物、矽氧烷系材料、鈦酸鍶、鈦酸鋇鍶、氧化鎂、二氧化鈦、二氧化鋅、二氧化鋯、硒化鋅及氮化鈦。
  19. 如申請專利範圍第15項所述的半導體器件，更包括： 第一氧化物層，與所述半導體基底的所述前表面及所述至少第一光子器件毗鄰；以及 第二氧化物層，與所述半導體基底的所述底表面及所述至少第二光子器件毗鄰。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3506002B1 (en) * 2017-12-29 2022-06-08 IHP GmbH - Innovations for High Performance Microelectronics / Leibniz-Institut für innovative Mikroelektronik Electrooptical device
US11614592B2 (en) * 2020-01-22 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
US11387916B1 (en) 2021-01-25 2022-07-12 Raytheon Company Three-dimensional wafer-stacked optical and radio frequency phased array transceiver system
EP4083671A1 (en) * 2021-04-27 2022-11-02 IHP GmbH - Innovations for High Performance Microelectronics / Leibniz-Institut für innovative Mikroelektronik Integrated optical waveguide

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6946238B2 (en) * 2001-06-29 2005-09-20 3M Innovative Properties Company Process for fabrication of optical waveguides
JP4018596B2 (ja) * 2002-10-02 2007-12-05 株式会社東芝 半導体装置の製造方法
AU2003232225A1 (en) * 2003-04-29 2004-11-23 Pirelli And C. S.P.A. Coupling structure for optical fibres and process for making it
US8755644B2 (en) 2003-09-30 2014-06-17 International Business Machines Corporation Silicon based optical vias
JP2006171157A (ja) * 2004-12-14 2006-06-29 Sony Corp 光導波装置、光導波モジュール及び光・電気複合デバイス
JP5353174B2 (ja) * 2008-10-08 2013-11-27 トヨタ自動車株式会社 半導体装置の製造方法
US8267583B2 (en) * 2009-10-19 2012-09-18 Oracle America, Inc. Three-dimensional macro-chip including optical interconnects
CN102130045B (zh) * 2010-12-31 2015-12-02 上海集成电路研发中心有限公司 通孔加工方法
US8548288B2 (en) 2011-12-20 2013-10-01 Oracle International Corporation Efficient inter-chip optical coupling
WO2014193978A1 (en) * 2013-05-28 2014-12-04 Georgia Tech Research Corporation Glass-polymer optical interposer
EP2860560B1 (en) 2013-10-14 2019-07-24 ams AG Semiconductor device with optical and electrical vias
US9529150B2 (en) 2013-10-22 2016-12-27 Massachusetts Institute Of Technology Waveguide formation using CMOS fabrication techniques
KR102240456B1 (ko) * 2014-07-30 2021-04-15 에스케이하이닉스 주식회사 광학적 관통 비아를 가지는 반도체 소자
US9236328B1 (en) 2014-10-27 2016-01-12 International Business Machines Corporation Electrical and optical through-silicon-via (TSV)
US9543463B2 (en) 2014-10-27 2017-01-10 International Business Machines Corporation Signal distribution in integrated circuit using optical through silicon via
CN104360442B (zh) * 2014-11-18 2017-02-01 四川飞阳科技有限公司 一种平面光波导器件及其制作方法
JP6674691B2 (ja) * 2014-12-10 2020-04-01 日東電工株式会社 光電気混載基板
US9818690B2 (en) * 2015-10-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned interconnection structure and method

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