CN109799577A - 半导体器件及为半导体衬底提供垂直光学通孔的方法 - Google Patents

半导体器件及为半导体衬底提供垂直光学通孔的方法 Download PDF

Info

Publication number
CN109799577A
CN109799577A CN201811249930.5A CN201811249930A CN109799577A CN 109799577 A CN109799577 A CN 109799577A CN 201811249930 A CN201811249930 A CN 201811249930A CN 109799577 A CN109799577 A CN 109799577A
Authority
CN
China
Prior art keywords
semiconductor substrate
hole
sandwich layer
photonic device
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811249930.5A
Other languages
English (en)
Other versions
CN109799577B (zh
Inventor
丹尼尔·卡罗瑟斯
提塔许·瑞许特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109799577A publication Critical patent/CN109799577A/zh
Application granted granted Critical
Publication of CN109799577B publication Critical patent/CN109799577B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/43—Arrangements comprising a plurality of opto-electronic elements and associated optical interconnections
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/12002—Three-dimensional structures
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/13—Integrated optical circuits characterised by the manufacturing method
    • G02B6/136—Integrated optical circuits characterised by the manufacturing method by etching
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/36—Mechanical coupling means
    • G02B6/3628—Mechanical coupling means for mounting fibres to supporting carriers
    • G02B6/3648—Supporting carriers of a microbench type, i.e. with micromachined additional mechanical structures
    • G02B6/3652—Supporting carriers of a microbench type, i.e. with micromachined additional mechanical structures the additional structures being prepositioning mounting areas, allowing only movement in one dimension, e.g. grooves, trenches or vias in the microbench surface, i.e. self aligning supporting carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/26—Optical coupling means
    • G02B6/34—Optical coupling means utilising prism or grating

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Optics & Photonics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electromagnetism (AREA)
  • Inorganic Chemistry (AREA)
  • Optical Integrated Circuits (AREA)
  • Led Device Packages (AREA)

Abstract

本发明阐述一种为半导体衬底提供垂直光学通孔的方法及半导体器件。半导体衬底具有前表面及后侧。在前表面上形成硬掩模，硬掩模中具有开孔。移除半导体衬底的被开孔暴露出的部分以形成通孔孔洞。通孔孔洞具有不超过一百微米的宽度及底部。在通孔孔洞中提供包覆层及芯层。芯层具有比包覆层的折射率大的至少第二折射率。移除半导体衬底的包括后侧的部分以暴露出芯层的底部部分及半导体衬底的底表面。垂直光学通孔包括包覆层及芯层。垂直光学通孔从前表面延伸到底表面。

Description

半导体器件及为半导体衬底提供垂直光学通孔的方法
[相关申请的交叉参考]
本申请主张在2017年11月17日提出申请且名称为“垂直光学通孔(VERTICALOPTICAL VIA)”的序列号为第62/587,835号的临时专利申请的权利，所述临时专利申请被转让给本申请的受让人且并入本申请供参考。
技术领域
本公开大体来说涉及半导体器件及为半导体衬底提供垂直光学通孔的方法。
背景技术
光子器件已与大量半导体技术集成在一起。这种集成器件可具有改善的性能和/或额外的功能。在这种集成光子电路中，期望支持光学数据在器件的多个层之间的垂直传送。换句话说，期望将光学数据从集成器件的一个层上的光子器件传送到集成器件的另一个层上的另一个光子器件。
已开发出各种技术以便于集成器件的各个层之间的光学传输。从一个光子器件到另一个光子器件的垂直传输可涉及各个垂直波导之间的波导-波导(waveguide towaveguide)传输。为实现垂直波导之间的传输，可能期望间距为二十纳米到不大于三百纳米。因此，光学数据的这种垂直传输仅限于非常小的距离。非常大的光学通孔可垂直地传输光学数据。然而，这些通孔是多模的(multimode)，这是不期望的。硅上的大的波导可用于传送光学数据。这种波导一般来说是多模的且将光耦合到硅衬底中，这两者都是不期望的。一些这种方式还需要转向镜(turning mirror)，所述转向镜提供四十五度反射表面来将来自波导的光反射到大的光学通孔。以小的尺寸来制作这种镜通常具有挑战性。
因此，需要一种改善的光学信息传输机制。
发明内容
本发明阐述一种为半导体衬底提供垂直光学通孔的方法以及由此形成的垂直光学通孔，所述半导体衬底具有前表面及后侧。所述方法包括在半导体衬底的前表面上形成硬掩模。硬掩模中具有开孔。半导体衬底的第一部分被开孔暴露出。移除半导体衬底的第一部分以在半导体衬底中形成通孔孔洞。通孔孔洞具有底部及不大于一百微米的宽度。在通孔孔洞中提供至少一个包覆层。包覆层具有至少第一折射率。在通孔孔洞中提供至少一个芯层。芯层具有比至少第一折射率大的至少第二折射率。移除半导体衬底的包括后侧及通孔孔洞的底部的第二部分以暴露出包覆层的底部部分及芯层的底部部分以及半导体衬底的底表面。垂直光学通孔包括包覆层及所述芯层。垂直光学通孔从半导体衬底的前表面延伸到底表面。
所述垂直光学通孔可通过半导体衬底提供光学传输。因此可实现高带宽的超快速裸片内通信。举例来说，可改善逻辑裸片与垂直堆叠在逻辑裸片上的一个或多个动态随机存取存储器裸片之间的通信。
附图说明
图1是绘示用于在半导体器件中提供垂直光学通孔的方法的示例性实施例的流程图。
图2A到图2D绘示垂直光学通孔的示例性实施例在制作期间的一些部分。
图3是绘示用于在半导体器件中提供垂直光学通孔的方法的示例性实施例的流程图。
图4到图17绘示具有垂直光学通孔的半导体器件的示例性实施例在制作期间的一些部分。
[符号的说明]
100、120：方法
102、104、106、108、110、122、124、126、128、130、132、134、136、138、140、142、144、146、148、150、152、154、156：步骤
200、250：半导体器件/器件
202、252、276：半导体衬底/衬底
204：硬掩模
206、258：开孔
208、260：通孔孔洞/孔洞
210：包覆层/包覆物
212：芯/芯材料
214：前表面
216：后侧
216'、281：底表面
220、280、294：光学通孔
250A、250B：半导体器件
254：氧化硅层/层
254'、266：氧化物层
256：氮化硅层/层/氮化物层
256'：氮化物层
262：包覆物
262'：层/材料/包覆物
264：芯材料/芯/硅芯
264'：芯/材料
270、272、272A：光子器件/光子结构
270'、272'、284、284A、286：光子器件
274、274'：氧化物
282：附加氧化物/氧化物
290、296：后道工艺结构
292：衬底
w：宽度
具体实施方式
示例性实施例涉及可被缩放到微小尺寸的光学通孔的形成。提出以下说明是为了使所属领域中的一般技术人员能够制作并使用本发明，且以下说明是在专利申请及其要求的上下文中提供。对在本文中阐述的示例性实施例以及一般性原理及特征的各种修改将显而易见。示例性实施例主要是针对在具体实施方式中提供的具体方法及系统进行阐述。然而，所述方法及系统在其他实施方式中也将有效地发挥作用。
例如“示例性实施例”、“一个实施例”及“另一个实施例”等短语可指相同或不同的实施例以及多个实施例。实施例将针对具有某些组件的系统和/或器件进行阐述。然而，所述系统和/或器件可包括比图中所示组件更多或更少的组件，且可对组件的排列及类型进行改变，而此并不背离本发明的范围。示例性实施例还将在具有某些步骤的具体方法的上下文中进行阐述。然而，所述方法及系统对于不与示例性实施例相矛盾的具有不同的和/或附加的步骤以及处于不同次序的步骤的其他方法而言也会有效地发挥作用。因此，本发明并非旨在仅限于图中所示实施例，而是符合与本文中所述原理及特征相一致的最广范围。
除非在本文中另外指明或明显与上下文相矛盾，否则在阐述本发明的上下文中(尤其在以上权利要求书的上下文中)使用的用语“一(a及an)”及“所述(the)”以及相似的指示语应被视为涵盖单数及复数两者。除非另外注明，否则用语“包含(comprising)”、“具有(having)”、“包括(including)”及“含有(containing)”应被视为开放式用语(即，意指“包括但不限于”)。
除非另外定义，否则本文所用所有技术及科学用语的含意均与本发明所属领域中的一般技术人员所通常理解的含意相同。应注意，除非另外规定，否则使用本文所提供的任何实例或示例性用语仅旨在更好地说明本发明而并非限制本发明的范围。另外，除非另外定义，否则常用字典中定义的所有用语均不能被过度解释。
本发明阐述一种为半导体衬底提供垂直光学通孔的方法以及由此形成的垂直光学通孔，所述半导体衬底具有前表面及后侧。所述方法包括在所述半导体衬底的前表面上形成硬掩模。所述硬掩模中具有开孔。所述半导体衬底的第一部分被所述开孔暴露出。移除所述半导体衬底的第一部分以在所述半导体衬底中形成通孔孔洞。所述通孔孔洞具有底部及不大于一百微米的宽度。在所述通孔孔洞中提供至少一个包覆层。所述包覆层具有至少第一折射率。在所述通孔孔洞中提供至少一个芯层。所述芯层具有比所述至少第一折射率大的至少第二折射率。移除所述半导体衬底的包括所述后侧及所述通孔孔洞的底部的第二部分以暴露出所述包覆层的底部部分及所述芯层的底部部分以及所述半导体衬底的底表面。所述垂直光学通孔包括所述包覆层及所述芯层。所述垂直光学通孔从所述半导体衬底的前表面延伸到所述底表面。
图1是绘示用于在半导体器件中提供垂直光学通孔的方法的示例性实施例的流程图。为简明起见，一些步骤可被省略、以另一种次序执行和/或进行组合。另外，方法100可在已执行用于形成半导体器件的其他步骤之后开始。举例来说，方法100可在已在所提供的衬底中提供各种结构之后开始。图2A到图2D绘示在使用方法100制作光学通孔期间的半导体器件200的示例性实施例的一些部分。为简明起见，在图2A到图2D中未示出所有组件且图2A到图2D并非按比例绘示。另外，可出于解释目的而夸大各个层的厚度。尽管图中示出正在制作单个光学通孔，然而所属领域中的一般技术人员将认识到，通常会每一类型形成多个组件。方法100是在半导体器件200的上下文中进行阐述。然而，方法100也可用于不同的半导体器件。
通过步骤102，在半导体衬底的前表面上形成硬掩模。硬掩模具有开孔，所述开孔暴露出下伏的半导体器件。步骤102可包括：在半导体衬底上提供薄的氧化物层；沉积掩模层；及将氧化物层及掩模层图案化以形成硬掩模。
通过步骤104，移除半导体衬底的被开孔暴露出的部分。结果，在半导体衬底中形成通孔孔洞。在一些实施例中，步骤104是使用硅通孔(through silicon via，TSV)技术施行的。
图2A绘示在执行步骤104之后的半导体器件200。因此，在半导体衬底202上示出具有开孔206的硬掩模204。半导体衬底可由硅形成。在一些实施例中，半导体衬底202是全厚度硅晶片(full thickness silicon wafer)。在其他实施例中，半导体衬底202是经薄化的硅晶片。然而，所述方法及器件可扩展到其他衬底，例如GaAs。图中还示出通孔孔洞208。在一些实施例中，通孔孔洞具有实质上圆形的横截面。通孔孔洞具有底部及宽度w。因此，孔洞208不完全延伸穿过半导体衬底。在通孔孔洞208中将形成光学通孔。所述光学通孔被配置成传输由特定波长范围的光载送的光学数据。在一些实施例中，所形成的光学通孔以及因而通孔孔洞208足够窄以在通过光学通孔传输的光的波长范围方面为单模的(singlemode)。因此，宽度w可足够小以提供单模光学通孔。在一些实施例中，宽度不大于一百微米。在一些情形中，宽度为至少十微米。在一些实施例中，宽度为至少二十微米。
通过步骤106，在通孔孔洞208中提供至少一个包覆层。包覆层可通过对孔洞208的侧壁进行热氧化形成。因此，对于硅衬底而言，包覆层可由二氧化硅形成。在另一个实施例中，包覆层可沉积而成。举例来说，所沉积的包覆层可包含以下中的一者或多者：氮氧化硅、二氧化钛、氧化铝、硅氧烷系材料、氟化锂钙铝及氟化镁。包覆层的驻留在孔中的部分变成所形成的光学通孔的包覆物。图2B绘示在步骤106之后的半导体器件200。因此，图中示出包覆层210。为清晰起见，仅在图2A中标记出开孔206。在孔洞中提供具有至少第一折射率的所述至少一个包覆层。
通过步骤108，在通孔孔洞中提供至少一个芯层。步骤108可包括均厚沉积芯层以及将半导体器件200平坦化。作为这种平坦化的一部分，可对芯层的远离通孔孔洞208的部分进行蚀刻以改善平坦化。可将在平坦化之后孔洞中的芯材料的剩余部分氧化。
在步骤108中提供的芯层具有比包覆层的折射率大的折射率。在一些实施例中，芯层是硅系材料。这些材料可确保深(例如，大约200微米或大于200微米)的通孔孔洞208的均匀填充。在其他实施例中，可使用其他材料。然而，期望芯折射率超过包覆物折射率。举例来说，芯层可包含以下中的一者或多者：锗、氮化硅、聚合物、硅氧烷系材料、钛酸锶(strontium titanate)、钛酸钡锶(barium strontium titanate)、氧化镁、二氧化钛、二氧化锌、二氧化锆、硒化锌及氮化钛。还可移除硬掩模。
图2C绘示在执行步骤108之后的半导体器件200。因此，芯材料212及包覆物210余留在通孔孔洞208(在图2C到图2D中未标记出)中。可在半导体器件200的前表面214上提供氧化物层(图中未示出)。此时，可将半导体器件200翻转，与上面已形成光子器件的另一个裸片(图中未示出)对准并结合到所述另一个裸片。作为另外一种选择，可在半导体衬底202的前表面214上制作光子器件(例如，波导)及耦合器件(例如，光栅(grating)或转向镜)。为简明起见，在图2C中未示出这些结构。如在图2C中可看出，半导体衬底的后侧216仍会覆盖通孔孔洞208的底部以使得芯212不会被暴露出。
通过步骤110，移除半导体衬底的包括后侧216及通孔孔洞208的底部的部分。步骤110可至少部分地通过将衬底202结合到载体晶片以及对衬底202的后侧216进行研磨来执行。因此，芯层以及包覆物210的一部分被暴露出。
图2D绘示在执行步骤110之后的半导体器件200。因此，器件200已被翻转。芯材料212及包覆物210在前表面214及底表面216'上被暴露出。因此，可认为已形成光学通孔220。光学通孔220穿过半导体衬底202的剩余部分从前表面214延伸到通过研磨被暴露出的底表面216'。可在半导体器件200的前表面214上提供氧化物层(图中未示出)。可在半导体衬底202的底表面216'上制作光子器件(例如，波导)及耦合器件(例如，光栅或转向镜)。为简明起见，在图2D中未示出这些结构。作为另外一种选择，可将具有光子器件的另一个裸片(图中未示出)对准半导体器件200并结合到半导体器件200的底表面216'。
方法100形成完全穿过半导体衬底202提供光学数据传输的光学通孔220。这些光学通孔的尺寸可为微小的，例如直径不大于一百微米。这种尺寸可利用TSV来实现。这种光学通孔220的排列可消除气隙并提供更紧密的结合布局。光学通孔220可高效地传输能量且在一些实施例中可为单模的。因此，可实现高带宽的超快速裸片内通信。可施行例如在衬底202上形成光子器件等后续工艺。可使用已知的晶片结合工艺来将光学通孔220对准其他衬底/其他裸片上的光子器件。因此，制作会得到改善。光学通孔220还与多种类型的波导及耦合结构兼容。举例来说，光学通孔220可与具有横向取向的单片式波导或异质波导、耦合光栅及转向镜结合使用。因此，可灵活地使用光学通孔220。
图3是绘示用于提供使用光学通孔的半导体器件的方法120的示例性实施例的流程图。为简明起见，一些步骤可被省略、以另一种次序执行和/或进行组合。另外，方法120可在已执行用于形成半导体器件的其他步骤之后开始。图4到图17绘示制作期间半导体器件250的示例性实施例的一些部分。为简明起见，在图4到图17中未示出所有组件且图4到图17并非按比例绘示。举例来说，图中仅示出某些光子组件。为简明起见，图中未示出电性互连件及其他电性结构(例如晶体管)。可出于解释目的而夸大各个层的厚度。为清晰起见，仅示出所形成的光学通孔的区中的结构。因此，未表示出下伏的拓扑。方法120是在半导体器件250的上下文中进行阐述。然而，方法120也可用于不同的半导体器件。
通过步骤122，在半导体(例如，硅)衬底的前侧上提供薄的氧化物层。通过步骤124，还在硅衬底的前侧上提供氮化物层。步骤124可包括沉积一百纳米到二百纳米的氮化硅。在步骤122及步骤124中提供的薄的氧化物层及氮化物层可形成硬掩模。图4绘示在执行步骤124之后的半导体器件250。因此，图中示出半导体衬底252、氧化硅层254及氮化硅层256。
通过步骤126，将硬掩模图案化。因此，可使用传统的光刻技术将氮化物层256及下伏的氧化硅层254图案化。举例来说，可提供光刻胶层并将光刻胶层图案化以使得在期望存在硬掩模中的开孔的位置上方的一些部分被移除。可接着蚀刻穿过层256及层254以暴露出下伏的半导体衬底252。图5绘示在执行步骤126之后的半导体器件250。因此，已在氧化物层254'及氮化物层256'中形成了开孔258。
通过步骤128，接着将半导体衬底252蚀刻到目标深度。因此，将半导体衬底252的被开孔258暴露出的区移除。图6绘示在执行步骤128之后的半导体器件250。结果，在半导体衬底252中形成了通孔孔洞260。期望形成延伸穿过半导体衬底252的光学通孔。因此，通孔孔洞260的目标深度稍微大于光学通孔的期望深度。在一些实施例中，形成光学通孔以及因而通孔孔洞260足够窄以在通过光学通孔传输的光的波长范围方面为单模的。在一些实施例中，通孔孔洞260的宽度为至少二十微米且不大于一百微米。为简明起见，仅在图6中标记出通孔孔洞。
通过步骤130，提供光学通孔的包覆物。步骤130可通过将孔洞260的侧壁热氧化来执行。举例来说，可使用高压氧化步骤来改善均匀性并缩短形成时间。氧化物可为至少一微米且不大于两微米厚。作为另外一种选择，如果期望具有与氧化衬底(例如，氧化硅)的折射率不同的折射率，则可沉积包覆层。如果在由所形成的光学通孔载送的光学信号中使用的波长较短，则可对沉积的包覆材料进行选择。图7绘示在执行步骤130之后的半导体器件250。结果，在通孔孔洞260中形成了包覆物262。
通过步骤132，沉积芯材料。芯具有比包覆物262高的折射率。可能期望在步骤132中提供硅系材料以改善通孔孔洞260的填充。然而，还可使用其他材料。如果要通过所形成的光学通孔传输除了硅系材料所支持的波长以外的其他波长(更长或更短的波长)，则可能期望使用这些其他材料。图8绘示在执行步骤132之后的半导体器件250。由此，便已在器件250的整个表面上沉积了芯材料264。
通过步骤134，可执行平坦化及蚀刻。举例来说，可使用反向蚀刻掩模(inverseetch mask)及等离子体蚀刻来减小远离通孔孔洞260的芯264的厚度。这可改善平坦化的均匀性。可接着例如使用铈土化合物(ceria compound)来对半导体器件250进行抛光以将芯264平坦化。还可执行在通孔孔洞260附近进行的附加蚀刻。图9绘示在执行步骤134之后的半导体器件250。由此，过量的材料便已被移除，从而在通孔孔洞260中及通孔孔洞260周围留下芯材料264。
通过步骤136，接着可将暴露出的硅芯264氧化。如果在步骤132中提供另一种芯材料，则可不执行步骤136。而是，可提供薄的保护层，例如非硅氮化物。图10绘示在施行步骤136之后的半导体器件250。在芯264'的顶部上已形成薄的氧化硅层。这个层与包覆物一起被表示为262'。
通过步骤138，可移除氮化物层256'。图11绘示在执行步骤138之后的半导体器件250。在此实施例中还将薄的氧化物层254'移除。因此，半导体衬底252的顶部及层262'被暴露出。
通过步骤140，提供氧化物层。步骤140可包括沉积低应力二氧化硅层。举例来说，所述层可为至少一千纳米且不大于三千纳米。图12绘示在执行步骤140之后的半导体器件250。因此，图中示出氧化物层266。
通过步骤142，可形成光子器件(例如，波导)及耦合结构。通过步骤144，还可将这些光子器件封闭在氧化物层中。这种氧化物层可例如为至少一百纳米且不大于一千五百纳米厚。通过步骤146，可接着将半导体衬底252结合到另一个裸片。如果不期望进行三维晶片集成，则可跳过步骤146。在一些实施例中，在氧化物层266上制作在步骤142中形成的光子器件。因此，可在半导体衬底252的前表面上形成这种光子器件。在形成光子器件时，将光子器件对准光学通孔的芯264'。在这种情形中，可接着在步骤146中对半导体衬底252进行结合以提高结合期间的机械稳定性或者实现三维集成。在另一个实施例中，在步骤142中形成的光子器件被制作在不同的衬底上。在这种情形中，可将半导体衬底252的正面结合到包含光子器件的附加裸片。在这种实施例中，将芯264'对准附加裸片上的光子器件的适当部分。
图13A及图13B绘示在执行步骤146之后的半导体器件250及半导体器件250'的实施例。对于在图13A中绘示的半导体器件250来说，在衬底276上形成光子器件270及光子器件272(例如，波导)。图中还示出氧化物274。氧化物274可包括多个氧化物层：位于上面形成有光子器件270及光子器件272的衬底276上的一个氧化物层；对光子器件270及光子器件272进行封闭的一个氧化物层；以及位于半导体衬底252的顶表面上的一个氧化物层(氧化物层，未单独表示)。如在图13A中可看出，包含包覆物262'的半导体衬底252已被翻转。对于在图13B中绘示的半导体器件250'来说，在半导体衬底252上形成光子器件270'及光子器件272'(例如，波导)。图中还示出氧化物274'。氧化物274'可包括多个氧化物层：上面形成有光子器件270'及光子器件272'的氧化物层(未单独表示)；对光子器件270'及光子器件272'进行封闭的一个氧化物层；以及位于半导体衬底276的顶表面上的一个氧化物层。如在图13B中可看出，包含包覆物262'的半导体衬底252已被翻转。半导体器件250与半导体器件250'在功能上类似。因此，在随后的论述中将参考半导体器件250。
通过步骤148，移除半导体衬底252的后侧(通常通过研磨来移除)。因此，通孔孔洞260内的材料264'及262'被暴露出。图14绘示在执行步骤148之后的半导体器件250。已从后侧移除半导体衬底252的一部分。因此，底表面281被暴露出。还暴露出位于通孔孔洞260底部处的芯264'及包覆物262'。由此，形成光学通孔280。光学通孔280延伸穿过半导体衬底252且可穿过半导体衬底252载送光学数据。
通过步骤150，可在半导体衬底252的底表面281上沉积氧化物层。举例来说，可沉积至少一百纳米且不大于一千五百纳米的二氧化硅。通过步骤152，可提供包括耦合结构的附加光子器件。通过步骤154，可将这些光子器件包封在附加氧化物层中。举例来说，可沉积至少一百纳米且不大于一千五百纳米的二氧化硅。为简明起见，只在图14中标记出半导体衬底252的底表面281。
图15绘示在执行步骤154之后的半导体器件250。因此，已形成附加氧化物282以及光子器件284及光子器件286。氧化物282可包括多个氧化物层：在步骤142中形成的氧化物层(在上面制作光子器件284及光子器件286)以及在步骤146中形成的氧化物层(包封光子器件284及光子器件286)。因此，光学通孔280可在光子器件270与光子器件284之间以及光子器件272与光子器件286之间传输光学信号。在图中示出的实施例中，光子器件270、272、284及286包括光栅作为耦合结构。在其他实施例中，可使用不同的耦合结构。图16绘示在执行步骤146之后的半导体器件250A的另一个示例性实施例。在此实施例中，是在步骤144中制作光子器件284A。因此，可在光子器件270与光子器件284A之间、光子器件272A与光子器件284A之间且因此在光子器件270与光子器件272A之间载送光学信号。然而，在其他实施例中，光子器件270与光子器件272A之间的耦合可优选地直接进行。另外，还使用其他耦合结构。光子器件284A包括光栅以及转向镜。光子器件272A包括转向镜。
通过步骤156，可可选地继续进行垂直集成。举例来说，可制作包括附加光学通孔(图中未示出)的附加裸片并将附加裸片结合到半导体器件250或250A。举例来说，包括衬底276、氧化物274以及光子结构270及272/272A的裸片可为逻辑裸片。包括半导体衬底252、光学通孔280及光子器件284/284A及286的裸片和/或结合到半导体器件的后续裸片可为存储器器件(例如，DRAM裸片)。图17绘示在步骤156中继续进行了集成的半导体器件250B的示例性实施例。因此，包括后道工艺结构290及后道工艺结构296、可选的光学通孔294及衬底292的附加裸片已被结合到其余裸片。因此，包括衬底276的裸片可为逻辑裸片。包括衬底292的裸片可为DRAM器件。包括半导体衬底252及光学通孔280的裸片可仅用于耦合其余裸片或者可为DRAM或其他功能器件。尽管图中仅示出三个衬底/裸片，然而在其他实施例中，在步骤156中可集成附加裸片。
方法120及半导体器件250也可具有方法100及半导体器件200的有益效果。使用方法120，可形成光学通孔280。这种光学通孔可高效地提供完全穿过半导体衬底252/在多个器件之间进行的高带宽光学数据传输。这些光学通孔280的尺寸可为微小的，例如直径不大于一百微米。这种光学通孔280的排列可消除气隙并提供更紧密的结合布局。可施行例如在衬底252上形成光子器件等后续工艺。可使用已知的晶片结合工艺来将光学通孔280对准其他衬底/其他裸片上的光子器件。光学通孔280还与多种类型的波导及耦合结构兼容。因此，可改善半导体器件250、250'、250A和/或250B的制作和/或性能。
已阐述了用于提供光学通孔的方法及系统。所述方法及系统已根据所示示例性实施例进行了阐述，且所属领域中的一般技术人员将容易地认识到，可存在实施例的变化，且任何变化均将处于所述方法及系统的精神及范围内。因此，在不背离随附权利要求书的精神及范围的条件下，所属领域中的一般技术人员可作出许多修改。

Claims (19)

1.一种为半导体衬底提供垂直光学通孔的方法，所述半导体衬底具有前表面及后侧，其特征在于，所述方法包括：
在所述半导体衬底的所述前表面上形成硬掩模，所述硬掩模中具有开孔，所述半导体衬底的第一部分被所述开孔暴露出；
移除所述半导体衬底的所述第一部分，以在所述半导体衬底中形成通孔孔洞，所述通孔孔洞具有底部及不大于一百微米的宽度；
在所述通孔孔洞中提供至少一个包覆层，所述至少一个包覆层具有至少第一折射率；
在所述通孔孔洞中提供至少一个芯层，所述至少一个芯层具有比所述至少第一折射率大的至少第二折射率；以及
移除所述半导体衬底的包括所述后侧及所述通孔孔洞的所述底部的第二部分，以暴露出所述至少一个芯层的底部部分及所述半导体衬底的底表面，所述垂直光学通孔包括所述至少一个包覆层及所述至少一个芯层，所述垂直光学通孔从所述半导体衬底的所述前表面延伸到所述底表面。
2.根据权利要求1所述的方法，其特征在于，所述宽度为至少十微米。
3.根据权利要求2所述的方法，其特征在于，所述宽度为至少二十微米。
4.根据权利要求1所述的方法，其特征在于，所述通孔孔洞具有由所述半导体衬底形成的侧壁，提供所述至少一个包覆层的步骤还包括：
将所述侧壁热氧化。
5.根据权利要求1所述的方法，其特征在于，提供所述至少一个包覆层的步骤还包括：
沉积包含以下中的至少一者的层：氮氧化硅、二氧化钛、氧化铝、硅氧烷系材料、氟化锂钙铝及氟化镁。
6.根据权利要求1所述的方法，其特征在于，提供所述至少一个芯层的步骤还包括：
执行平坦化；以及
将所述至少一个芯层氧化。
7.根据权利要求6所述的方法，其特征在于，所述至少一个芯层包含硅系材料。
8.根据权利要求6所述的方法，其特征在于，所述至少一个芯层包含以下中的至少一者：锗、氮化硅、聚合物、硅氧烷系材料、钛酸锶、钛酸钡锶、氧化镁、二氧化钛、二氧化锌、二氧化锆、硒化锌及氮化钛。
9.根据权利要求1所述的方法，其特征在于，还包括：
移除所述硬掩模；
在所述半导体衬底的所述前表面上沉积氧化物层；以及
在所述氧化物层上形成与所述至少一个芯层对准的至少一个光子器件；
其中移除所述半导体衬底的所述第二部分的步骤是在形成所述至少一个光子器件的步骤之后执行。
10.根据权利要求9所述的方法，其特征在于，所述氧化物层是厚度至少一千纳米且不大于三千纳米的氧化硅层。
11.根据权利要求9所述的方法，其特征在于，还包括：
在移除所述半导体衬底的所述第二部分的步骤之后，在所述底表面上提供附加氧化物层；以及
在所述附加氧化物层上提供附加光子器件，所述附加光子器件与所述至少一个芯层对准。
12.根据权利要求11所述的方法，其特征在于，所述附加光子器件驻留在附加衬底上，且其中提供所述附加光子器件的步骤还包括：
将所述附加衬底对准所述半导体衬底，以使所述附加光子器件对准所述垂直光学通孔。
13.一种为半导体衬底提供垂直光学通孔的方法，所述半导体衬底具有前表面及后侧，其特征在于，所述方法包括：
在所述半导体衬底的所述前表面上提供硬掩模，所述硬掩模中具有开孔，所述半导体衬底的第一部分被所述开孔暴露出；
移除所述半导体衬底的所述第一部分，以在所述半导体衬底中形成通孔孔洞，所述通孔孔洞具有侧壁、底部及至少二十微米且不大于一百微米的直径；
在所述通孔孔洞中提供至少一个包覆层，提供所述至少一个包覆层的步骤包括将所述侧壁热氧化，所述至少一个包覆层具有第一折射率；
沉积至少一个芯层，所述至少一个芯层中的每一者的部分驻留在所述通孔孔洞中，所述至少一个芯层具有比所述第一折射率大的第二折射率；
执行平坦化；
将所述至少一个芯层氧化；
在所述半导体衬底的所述前表面上沉积第一氧化物层；
在所述第一氧化物层上形成与所述至少一个芯层对准的至少第一光子器件；
在所述至少第一光子器件上沉积第二氧化物层；
移除所述半导体衬底的包括所述后侧及所述通孔孔洞的所述底部的第二部分，以暴露出所述至少一个芯层的底部部分及所述半导体衬底的底表面，所述垂直光学通孔包括所述至少一个包覆层及所述至少一个芯层，所述垂直光学通孔从所述半导体衬底的所述前表面延伸到所述底表面；
在移除所述半导体衬底的所述第二部分的步骤之后，在所述底表面上沉积第三氧化物层；
在所述第三氧化物层上提供至少第二光子器件，所述至少第二光子器件与所述至少一个芯层对准；以及
在所述第二光子器件上沉积第四氧化物层。
14.一种半导体器件，其特征在于，包括：
半导体衬底，具有前表面及底表面；以及
垂直光学通孔，从所述前表面延伸到所述底表面，所述垂直光学通孔具有不大于一百微米的宽度，所述垂直光学通孔包括至少一个包覆层及至少一个芯层，所述至少一个包覆层具有至少第一折射率，所述至少一个芯层具有比所述至少第一折射率大的至少第二折射率，所述垂直光学通孔能够在所述前表面与所述底表面之间传输光学信号。
15.根据权利要求14所述的半导体器件，其特征在于，还包括：
至少第一光子器件，与所述前表面相邻且与所述垂直光学通孔对准；以及
至少第二光子器件，与所述底表面相邻且与所述垂直光学通孔对准。
16.根据权利要求15所述的半导体器件，其特征在于，所述宽度为至少二十微米。
17.根据权利要求14所述的半导体器件，其特征在于，所述至少一个包覆层包含以下中的至少一者：所述半导体衬底的热氧化物、氮氧化硅、二氧化钛、氧化铝、硅氧烷系材料、氟化锂钙铝及氟化镁。
18.根据权利要求14所述的半导体器件，其特征在于，所述至少一个芯层包含以下中的至少一者：硅系材料、锗、聚合物、硅氧烷系材料、钛酸锶、钛酸钡锶、氧化镁、二氧化钛、二氧化锌、二氧化锆、硒化锌及氮化钛。
19.根据权利要求15所述的半导体器件，其特征在于，还包括：
第一氧化物层，与所述半导体衬底的所述前表面及所述至少第一光子器件毗邻；以及
第二氧化物层，与所述半导体衬底的所述底表面及所述至少第二光子器件毗邻。
CN201811249930.5A 2017-11-17 2018-10-25 半导体器件及为半导体衬底提供垂直光学通孔的方法 Active CN109799577B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762587835P 2017-11-17 2017-11-17
US62/587,835 2017-11-17
US15/965,154 US10585254B2 (en) 2017-11-17 2018-04-27 Vertical optical via and method of fabrication
US15/965,154 2018-04-27

Publications (2)

Publication Number Publication Date
CN109799577A true CN109799577A (zh) 2019-05-24
CN109799577B CN109799577B (zh) 2022-07-12

Family

ID=66532301

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811249930.5A Active CN109799577B (zh) 2017-11-17 2018-10-25 半导体器件及为半导体衬底提供垂直光学通孔的方法

Country Status (4)

Country Link
US (2) US10585254B2 (zh)
KR (1) KR102626836B1 (zh)
CN (1) CN109799577B (zh)
TW (1) TWI782123B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113156578A (zh) * 2020-01-22 2021-07-23 台湾积体电路制造股份有限公司 半导体器件和制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3506002B1 (en) * 2017-12-29 2022-06-08 IHP GmbH - Innovations for High Performance Microelectronics / Leibniz-Institut für innovative Mikroelektronik Electrooptical device
US11387916B1 (en) 2021-01-25 2022-07-12 Raytheon Company Three-dimensional wafer-stacked optical and radio frequency phased array transceiver system
EP4083671A1 (en) * 2021-04-27 2022-11-02 IHP GmbH - Innovations for High Performance Microelectronics / Leibniz-Institut für innovative Mikroelektronik Integrated optical waveguide

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1729415A (zh) * 2002-12-24 2006-02-01 3M创新有限公司 光波导制造方法
US7645076B2 (en) * 2003-04-29 2010-01-12 Pirelli & C. S.P.A. Coupling structure for optical fibres and process for making it
US20100322551A1 (en) * 2003-09-30 2010-12-23 Budd Russell A Silicon based optical vias
US20110091157A1 (en) * 2009-10-19 2011-04-21 Sun Microsystems, Inc. Three-dimensional macro-chip including optical interconnects
CN102130045A (zh) * 2010-12-31 2011-07-20 上海集成电路研发中心有限公司 通孔加工方法
US20140355931A1 (en) * 2013-05-28 2014-12-04 Georgia Tech Research Corporation Glass-Polymer Optical Interposer
CN104360442A (zh) * 2014-11-18 2015-02-18 四川飞阳科技有限公司 一种平面光波导器件及其制作方法
CN106653681A (zh) * 2015-10-30 2017-05-10 台湾积体电路制造股份有限公司 自对准互连结构和方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4018596B2 (ja) * 2002-10-02 2007-12-05 株式会社東芝 半導体装置の製造方法
JP2006171157A (ja) * 2004-12-14 2006-06-29 Sony Corp 光導波装置、光導波モジュール及び光・電気複合デバイス
JP5353174B2 (ja) * 2008-10-08 2013-11-27 トヨタ自動車株式会社 半導体装置の製造方法
US8548288B2 (en) 2011-12-20 2013-10-01 Oracle International Corporation Efficient inter-chip optical coupling
EP2860560B1 (en) 2013-10-14 2019-07-24 ams AG Semiconductor device with optical and electrical vias
TWI634716B (zh) 2013-10-22 2018-09-01 美國麻省理工學院 使用ｃｍｏｓ製造技術之波導形成
KR102240456B1 (ko) * 2014-07-30 2021-04-15 에스케이하이닉스 주식회사 광학적 관통 비아를 가지는 반도체 소자
US9236328B1 (en) 2014-10-27 2016-01-12 International Business Machines Corporation Electrical and optical through-silicon-via (TSV)
US9543463B2 (en) 2014-10-27 2017-01-10 International Business Machines Corporation Signal distribution in integrated circuit using optical through silicon via
JP6674691B2 (ja) * 2014-12-10 2020-04-01 日東電工株式会社 光電気混載基板

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1729415A (zh) * 2002-12-24 2006-02-01 3M创新有限公司 光波导制造方法
US7645076B2 (en) * 2003-04-29 2010-01-12 Pirelli & C. S.P.A. Coupling structure for optical fibres and process for making it
US20100322551A1 (en) * 2003-09-30 2010-12-23 Budd Russell A Silicon based optical vias
US20110091157A1 (en) * 2009-10-19 2011-04-21 Sun Microsystems, Inc. Three-dimensional macro-chip including optical interconnects
CN102130045A (zh) * 2010-12-31 2011-07-20 上海集成电路研发中心有限公司 通孔加工方法
US20140355931A1 (en) * 2013-05-28 2014-12-04 Georgia Tech Research Corporation Glass-Polymer Optical Interposer
CN104360442A (zh) * 2014-11-18 2015-02-18 四川飞阳科技有限公司 一种平面光波导器件及其制作方法
CN106653681A (zh) * 2015-10-30 2017-05-10 台湾积体电路制造股份有限公司 自对准互连结构和方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113156578A (zh) * 2020-01-22 2021-07-23 台湾积体电路制造股份有限公司 半导体器件和制造方法
US11614592B2 (en) 2020-01-22 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
CN113156578B (zh) * 2020-01-22 2023-06-20 台湾积体电路制造股份有限公司 半导体器件和制造方法

Also Published As

Publication number Publication date
US10935743B2 (en) 2021-03-02
US10585254B2 (en) 2020-03-10
TW201923402A (zh) 2019-06-16
CN109799577B (zh) 2022-07-12
TWI782123B (zh) 2022-11-01
KR102626836B1 (ko) 2024-01-18
KR20190056955A (ko) 2019-05-27
US20200158970A1 (en) 2020-05-21
US20190154933A1 (en) 2019-05-23

Similar Documents

Publication Publication Date Title
CN109799577A (zh) 半导体器件及为半导体衬底提供垂直光学通孔的方法
CN106057773B (zh) 封装件及其形成方法
JP4702812B2 (ja) Ｃｍｏｓ適合の集積型誘電体光導波路カプラ及び製造法
TWI705482B (zh) 用於後段製程（ｂｅｏｌ）互連的預形成通孔和插塞的自對準等向蝕刻
CN104051379B (zh) 具有超薄介电层的无焊内建层（bbul）半导体封装
JP2016507894A (ja) フォトニック構造及び電子構造のための半導体基板及び製造方法
TW202005046A (zh) 使用暫時及永久接合的多層堆疊光學元件
CN103377984A (zh) 硅通孔背面导通的制造工艺方法
TW202002314A (zh) 用於通信的方法
CN110120335A (zh) 使用定向自组装的光刻工艺
US11906781B2 (en) End-face coupling structures underneath a photonic layer
CN109314112A (zh) 形成用于三维存储器件双侧布线的阶梯结构的方法
CN102915960B (zh) 金属互连结构的制作方法
CN109962022A (zh) 一种半导体器件及其制造方法
CN106024756B (zh) 一种3d集成电路结构及其制造方法
CN105470146B (zh) 采用cmp工艺制作大通孔晶圆转接板的方法
CN107731821B (zh) 一种三维存储器件的制造方法及其器件结构
JP2008085173A (ja) 半導体装置及びその製造方法
KR20210010180A (ko) 반도체 장치 및 반도체 패키지
DE102009047872B4 (de) Halbleiterbauelement mit einem vergrabenen Wellenleiter für die bauteilinterne optische Kommunikation
CN112558219A (zh) 一种光器件及其制造方法
TW202349594A (zh) 具有電子裝置及光子裝置的整合封裝及其製造方法
CN107359137A (zh) 一种用于制造转接板的方法
US20080009139A1 (en) Structure in a substrate for the manufacturing of a semiconductor device and process for manufacturing of a semiconductor device
CN109904110B (zh) 形成垂直孔的刻蚀方法及其结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant