JP2001509095A - 大きな寸法を有した半導体材料ウェハの作製方法ならびに絶縁体上に半導体を配したタイプの基板の作製に際しての得られた基板の利用 - Google Patents
大きな寸法を有した半導体材料ウェハの作製方法ならびに絶縁体上に半導体を配したタイプの基板の作製に際しての得られた基板の利用Info
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Links
- 238000000034 method Methods 0.000 title claims abstract description 89
- 239000000758 substrate Substances 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 239000000463 material Substances 0.000 title claims abstract description 31
- 239000012212 insulator Substances 0.000 title claims abstract description 14
- 235000012431 wafers Nutrition 0.000 title claims description 117
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 41
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 41
- 239000010703 silicon Substances 0.000 claims abstract description 41
- 238000005520 cutting process Methods 0.000 claims abstract description 35
- 239000010409 thin film Substances 0.000 claims description 20
- 239000013078 crystal Substances 0.000 claims description 17
- 238000000407 epitaxy Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000010276 construction Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000004377 microelectronic Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000001534 heteroepitaxy Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000003351 stiffener Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004261 CaF 2 Inorganic materials 0.000 description 1
- 241000255925 Diptera Species 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000001015 X-ray lithography Methods 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- WUKWITHWXAAZEY-UHFFFAOYSA-L calcium difluoride Chemical compound [F-].[F-].[Ca+2] WUKWITHWXAAZEY-UHFFFAOYSA-L 0.000 description 1
- 229910001634 calcium fluoride Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000004857 zone melting Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B28—WORKING CEMENT, CLAY, OR STONE
- B28D—WORKING STONE OR STONE-LIKE MATERIALS
- B28D5/00—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/02—Elements
- C30B29/06—Silicon
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
- C30B33/06—Joining of crystals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02027—Setting crystal orientation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02035—Shaping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S117/00—Single-crystal, oriented-crystal, and epitaxy growth processes; non-coating apparatus therefor
- Y10S117/901—Levitation, reduced gravity, microgravity, space
- Y10S117/902—Specified orientation, shape, crystallography, or size of seed or substrate
Abstract
(57)【要約】
本発明は、半導体材料からなるインゴット（１）をカットすることにより、半導体材料からなる少なくとも１つのウェハを得るための方法に関するものである。大面積のウェハ（１０）を得るために、カットは、インゴットの長さ方向面に沿って行われる。得られたウェハは、例えば、絶縁体上にシリコンが配されたタイプの基板のような、絶縁体上に半導体が配されたタイプの基板を作製するために使用することができる。
Description
【発明の詳細な説明】
大きな寸法を有した半導体材料ウェハの作製方法ならびに 絶縁体上に半導体を配したタイプの基板の作製に際しての 得られた基板の利用
本発明は、半導体材料からなる大面積ウェハの作製方法に関するものである。
本発明は、また、絶縁体上に半導体を配したタイプの基板、とりわけ、絶縁体上
にシリコンを配したタイプの基板、の作製に際しての、得られた基板の利用に関
するものである。
絶縁性支持体上に半導体材料製層またはフィルムを備えてなるタイプの基板の
作製に関しては、いくつかの公知プロセスがある。特に、これらプロセスは、絶
縁体上にシリコンを配したタイプの基板の作製に使用することができる。
ヘテロエピタキシー法は、結晶成長を行うために使用することができる。例え
ば、シリコンとは異なる性状の単結晶基板上に、薄膜状のシリコン結晶を成長さ
せるために使用することができる。この場合、単結晶基板としては、シリコンの
格子定数に類似した格子定数を有したものが使用され、例えば、サファイア基板
（Ａｌ2Ｏ3）やフッ化カルシウム基板（ＣａＦ2）が使用される。
ＳＩＭＯＸプロセスは、基板から隔離された単結晶シリコン薄膜をなすシリコ
ンの体積内に酸化シリコン層を形成するために、シリコン基板を使用することな
く、高酸素照射量によるイオン打込を使用する。
他のプロセスは、機械−化学的除去あるいは化学的除去によるウェハの薄化と
いう原理を使用している。このカテゴリーにおいて最も有効なプロセスは、また
、エッチング停止バリアの原理を使用している。このエッチング停止バリアは、
要望された厚さに到達した時点で、ウェハの薄化を停止させる。したがって、一
様な厚さを保証する。一例として、この手法においては、要求されたフィルム厚
さを超えてｎタイプ基板のｐタイプドーピングを行い、ｎタイプシリコンに対し
て活性でありかつｐタイプシリコンに対して不活性であるような化学バスによっ
て、基板の化学エッチングを行う。
半導体薄膜の主要な応用は、絶縁体上にシリコンが配されたタイプの基板、Ｘ
線リソグラフィーに関するマスク形成のためのシリコンまたはシリコンカーバイ
ド製自己支持（自立性）膜、センサ、太陽電池、および、複数の活性層を備えた
集積回路の作製、である。
薄膜を形成するための様々な方法は、製造技術に関連した欠点を有している。
ヘテロエピタキシー法は、基板の性質によって制限される。基板の格子定数が
半導体の格子定数と厳密に一致していないことのために、薄膜内には、多数の結
晶欠陥が発生してしまうこととなる。さらに、これら基板は、高価であるととも
に脆性が大きく、限られた寸法でしか利用することができない。
ＳＩＭＯＸ法は、非常に大きな照射量のイオン打込を必要とする。このために
は、非常に重くかつ複雑な打込装置が必要である。この装置の処理効率は、低く
、進み具合の確認が困難である。
厚さを減少させる方法は、エッチング停止バリアの原理を使用している場合に
は、均一性や品質の点から競合的である。うまくないことに、停止バリアの形成
が、このプロセスを複雑なものとしており、多くの場合、フィルムの応用を制限
している。ｎタイプ基板内においてｐタイプドーピングによってエッチング停止
バリアが形成されている場合には、このフィルムを使用して作製された電子デバ
イスは、フイルムのｐタイプ性状に応じた設計としなければならない。
最近のプロセスは、これら従来技術の欠点を克服するために開発された。この
プロセスは、仏国特許出願公開明細書第２ ６８１ ４７２号に開示されている。
このプロセスにおいては、平面状表面を有した所望半導体材料製ウェハに関して
、
−第１ステップとして、希ガスまたは水素ガスであるように選択されたイオンに
よって、打ち込まれたイオンが拡散によって半導体から散逸し得る温度よりも低
い温度とされたウェハの平面状表面に衝撃による打込を行い、ウェハの厚さ内に
、イオンの侵入深さとほぼ同じ深さでもって、基板の大部分からなる下部領域と
薄膜をなす上部領域とに基板を分割するようなマイクロキャビティ層を形成し、
−可能であれば第２ステップとして、ウェハの平面状表面を、少なくとも１つの
堅固な材料層からなる支持体（スティフナー）に対して素密に当接させ、この素
密な当接に際しては、可能であれば、例えば、接着剤を使用し、あるいは、予備
的表面処理の効果によって行い、および、可能であれば、支持体とウェハとの間
の原子間結合を増強させ得るような加熱および／または静電処理を行い、
−第３ステップとして、ウェハと支持体とからなるアセンブリを、イオン打込が
行われた温度を超えるような温度でありかつウェハ内における結晶再配列効果に
よってまたマイクロキャビティにかかる圧力によって薄膜と基板の大部分との間
の分離が起こるのに十分な温度でもって（このような温度は、シリコンの場合に
は、例えば、５００℃とすることができる）、加熱処理を行う。
このプロセスは、非常に有望である。例えば、単結晶シリコンウェハから出発
して、ＳＯＩ（Silicon On Insulator）基板を得るために使用することができる
。マイクロエレクトロニクスへの応用に際しては、半導体材料は、エレクトロニ
クス的品質のものでなければならない。シリコンの場合には、この品質のウェハ
は、２つの成長方法を使用して、工業的に得られている。１つは、溶融シリコン
バスから出発するチョクラルスキー引上法（ＣＺ）であり、他は、多結晶インゴ
ットから出発するゾーン溶融法（ＦＺ）である。これらの中では、第１方法の方
が、よく使用される。これら成長方法は、通常的には内周歯を有した環状ソーを
使用して円柱形状の軸に対して垂直に複数のスライスへとカットされるような、
円柱状インゴットをもたらす。
したがって、仏国特許出願公開明細書第２ ６８１ ４７２号に開示された上記
方法を使用する可能性のある当業者は、半導体材料源として、半導体インゴット
のスライスからカットされたウェハを使用するであろう。大きなＳＯＩ基板を得
たいと思えば、スライス内において適切にウェハをカットするであろう。現在の
技術では、３００ｍｍ直径のインゴットを製造することができる。したがって、
このような寸法が、ＳＯＩ基板に対しての寸法的限界を与える。
しかしながら、ＳＯＩ基板の寸法として最も大きなインゴットよりも大きな寸
法のものが要求される場合が、発生している。例えば、これは、とりわけＬＣＤ
／ＴＦＴタイプのデイスプレイスクリーンを製造するための、「ガラス上に配さ
れたシリコン」という応用に関する場合である。上記スクリーンは、例えば１６
／９型式といった、矩形である。したがって、この型式の３００ｍｍ高さのスク
リーンは、約５３３ｍｍ幅となる。そのため、３００ｍｍ直径のウェハでは、こ
のタイプのスクリーンを使用することはできない。
薄膜シリコン製自立性フィルムや光セルといった、他の応用は、また、同等寸
法の基板を必要としている。
したがって、このタイプの大面積デバイスは、半導体インゴットのスライスか
ら構成される従来の円形ウェハからは、製造することができない。
この欠点を克服するために、本発明は、円柱状インゴットを、円柱形状の軸に
対して垂直なスライスというよりも、円柱形状の軸に対して平行な長さ方向スラ
イスへと、カットすることを提案する。この場合、インゴットは、要求されたウ
ェハの幅以上とされた直径を有するように、かつ、要求されたウェハの長さ以上
とされた長さを有するように、選択されている。
半導体材料インゴットのこのようなカット方法は、半導体ウェハの使用者によ
りまた製造者により採用されているすべての標準的な慣行に反している。使用者
は、利用可能なサイズに応じて、製造者からウェハを購入する。製造者は、特に
従来方法でカットするように構成された設備であることにより、従来方法以外の
方法で、半導体材料インゴットをカットすることは想定していない。
したがって、本発明の目的は、シリコンインゴットをカットすることにより少
なくとも１つのシリコンウェハを得るための方法であって、カットを、インゴッ
トの長さ方向面に沿って行うことを特徴とする方法である。このカットであると
、大きな寸法のウェハを作製することができる。
インゴットの長さ方向面とは、必ずしも、インゴットの最大寸法に沿う軸に対
して平行な面を意味しているわけではない。この面は、インゴットの最大寸法に
沿う軸に対して傾斜することができる。例えば、単結晶半導体材料の特定の結晶
面とすることができる。本発明の原理は、インゴットの最大寸法方向の軸に対し
て垂直にカットすることにより得られるウェハよりも、大きな表面積を有したウ
ェハを得ることができる点にある。
カットは、有利には、シリコンインゴットの実際の結晶面に対して平行なまた
はほぼ平行な面に沿って行うことがてきる。本発明の他の革新的な見地は、カッ
トを、インゴットに沿って長さ方向においてのみ行い得ることだけでなく、結晶
面方向に配向した基板を得るためにも使用することができることである。
しかしながら、一般的には、本発明は、任意の半導体材料（単結晶、多結晶、
アモルファス）からなるインゴットに対して適用することができる。
本発明によるプロセスは、特に、インゴットが、ＣＺ引上法またはＦＺ引上法
によって得られたシリコンインゴットである場合に関連している。この場合、イ
ンゴットは、＜１，０，０＞タイプの面がインゴットの軸に対して垂直となるよ
うな引上によって、得られている。
インゴットは、有利には、２つの異なる方法によってカットすることができる
。インゴットは、互いに平行な複数のウェハへとカットすることができる。また
、インゴットは、互いに平行なある１つのウェハグループとこれらに垂直な他の
ウェハグループとからなる２つのウェハグループへとカットすることもできる。
このようにして得られたウェハは、絶縁体上に半導体が配されたタイプの基板
を作製するために、特に、大きな寸法を有した基板を作製するために、使用する
ことができる。その場合、仏国特許出願公開明細書第２ ６８１ ４７２号に開示
されたプロセスを使用して、また、少なくとも１つの絶縁部分を含有した支持体
を使用して、このような基板を得ることが、特に興味深い。
添付図面を参照した、非制限的な例示としての以下の説明を読むことにより、
本発明がよりよく理解され、また、他の利点や特徴点が明瞭となるであろう。
図１は、結晶面とともに単結晶シリコンインゴットを示す図である。
図２は、本発明による半導体材料インゴットの第１カット方法を示す図である
。
図３は、本発明による半導体材料インゴットの第２カット方法を示す図である
。
以降の説明においては、記載される半導体材料インゴットは、単結晶シリコン
インゴットであり、必要とされるウェハは、矩形形状のウェハである。この材料
は、現在のところマイクロエレクトロニクスにおいて最も頻繁に使用されている
材料であることにより、選択された。しかしながら、本発明は、このタイプの材
料に限定されるものではない。
図１は、ＣＺまたはＦＺ引上法によって得られた単結晶シリコン製のインゴッ
ト１を示している。インゴット１は、おおよそ、軸２に対して回転対称な円柱形
状とされている。この円柱状インゴットにおいては、軸２に対して垂直な２つの
ベース３，４を規定することができる。引上は、図１において参照符号５によっ
て示されているような＜１，０，０＞結晶面に沿って配向したインゴットが得ら
れるように、選択された。この場合、異なるタイプの２つの＜１，０，０＞面が
存在する。すなわち、インゴット軸２に対して平行な、それぞれ参照符号６，７
で示されているような、＜０，０，１＞面と＜０，１，０＞面とが存在する。
本発明の目的が大きな寸法を有した少なくとも１つのウェハを得ることである
ことにより、インゴット径は、ウェハの矩形表面の幅以上のものであり、また、
インゴットの長さがウェハの矩形表面の長さ以上であるようにして引上が行われ
ている。
図２は、図１に示したようなインゴット１の第１カット様式を示している。こ
の場合、カットは、ウェハどうしが互いに平行であるようにして、かつ、ウェハ
が図１において参照符号６，７で示した＜１，０，０＞面のいずれかに平行であ
るようにして、行われる。ウェハ１０のように得られた複数のウェハは、すべて
同じ長さを有しているものの、幅は異なっている。好ましくは、カットは、ワイ
ヤソーを使用して行われる。
図３は、図１に示すようなインゴット１の第２カット様式を示している。この
場合のカットは、主軸２回りに、インゴットを９０°ずつ周期的に回転させるこ
とにより行うことができる。よって、例えば、２つのウェハ１１，１１’がカッ
トされた後には、インゴットを９０°だけ回転させて、２つのウェハ１２，１２
’をカットすることができる。その後、インゴットを９０°だけさらに回転させ
て、２つのウェハ１３，１３’をカットすることができる。以降、同様である。
カットは、また、好ましくは、ワイヤソーを使用して行うことができる。
得られたウェハは、その後、マイクロエレクトロニクスにおいて使用される加
熱処理を受けることができ、また、とりわけ、マイクロエレクトロニクス的表面
品質をもたらすよう従来的な研磨処理を受けることができる。
この場合、このようにして得られたウェハをシリコン源とすることにより、仏
国特許出願公開明細書第２ ６８１ ４７２号に開示されたような、絶縁性基板上
にシリコンが配されたタイプの基板を得るためのプロセスを、使用することがで
きる。
そのようにして製造された単結晶シリコンウェハの各々は、多数のＳＯＩ基板
（例えば、ガラス上にシリコンが配されたタイプの基板）を形成するために使用
することができる。得られたウェハの厚さは、１ｍｍまたは数ｍｍの程度であり
、絶縁性支持体上に転送されるシリコンの厚さは、マイクロメートルの程度であ
る。仏国特許出願公開明細書第２ ６８１ ４７２号によるシリコン転送プロセス
（可能であれば、スティフナーなし）が適用された後においては、ウェハを単に
再研磨することにより、ウェハを再使用することができる。シリコン転送プロセ
スに適用した後においては、ウェハ表面を、さらに、再研磨することができ、初
期厚さを再度得るために、表面上に他の、シリコン上にシリコンを形成するとい
うタイプのエピタキシーを行うことができる。
このエピタキシー技術は、また、ウェハのカット後において初期厚さの一部ま
たは全部を回復させるような、半導体インゴットの再構築のために使用すること
ができる。
【手続補正書】特許法第１８４条の８第１項
【提出日】平成１０年９月９日（１９９８．９．９）
【補正内容】
請求の範囲
１．シリコンインゴット（１）をカットすることにより少なくとも１つのシリコ
ンウェハを得るための方法であって、
前記カットを、前記インゴットのうちの、前記シリコンインゴット内における
結晶面に対して平行なまたはほぼ平行な長さ方向面に沿って、行うことを特徴と
する方法。
２．前記カットを、前記インゴットの最大寸法に対して平行な軸（２）に対して
平行な面に沿って行うことを特徴とする請求項１記載の方法。
３．ＣＺ引上法またはＦＺ引上法によって得られたシリコンインゴットをカット
することを特徴とする請求項１記載の方法。
４．＜１，０，０＞タイプの面が前記インゴットの前記軸に対して垂直となるよ
うな引上によって得られたインゴット（１）に対して、前記カットを行うことを
特徴とする請求項３記載の方法。
５．前記インゴットがカットされた後において、前記カットされたウェハの厚さ
分の全部または一部を再構築するために、エピタキシーを行うことを特徴とする
請求項１記載の方法。
６．前記カットに際しては、前記インゴット（１）を、互いに平行な複数のウェ
ハ（１０）へとカットすることを特徴とする請求項１〜４のいずれかに記載の方
法。
７．前記カットに際しては、互いに平行なある１つのグループをなすウェハ（１
１，１１’，１３，１３’）とこれらに垂直な他のグループをなすウェハ（１２
，１２’）とからなる２つのウェハグループへとカットすることを特徴とする請
求項１〜４のいずれかに記載の方法。
８．あるグループに属する２つのウェハをカットし、その後、他のグループに属
する２つのウェハをカットすることを特徴とする請求項７記載の方法。
９．半導体材料からなるインゴット（１）をカットすることにより、半導体材料
からなるウェハを得るための方法であって、
前記インゴットが、互いに平行なある１つのグループをなすウェハ（１１，１
１’，１３，１３’）とこれらに垂直な他のグループをなすウェハとからなる２
つのウェハグループへとカットされるようにして、前記カットを、前記インゴッ
トの長さ方向面に沿って行うことを特徴とする方法。
１０．あるグループに属する２つのウェハをカットし、その後、他のグループに
属する２つのウェハをカットすることを特徴とする請求項９記載の方法。
１１．絶縁体上に半導体が配されたタイプの基板の作製に際しての、請求項１〜
１０のいずれかに記載の方法によるウェハの使用。
１２．−前記ウェハ内において薄膜を規定するマイクロキャビティ層を得るため
に、半導体材料からなる前記ウェハに対して、イオン打込を行い、
−その後、前記ウェハの前記薄膜側の面を、少なくとも１つの絶縁体部分を備え
た支持体に対して緊密に当接させ、
−最後に、前記薄膜を前記ウェハの残部から分離させるよう、前記ウェハと前記
支持体とからなるアセンブリを加熱処理する、
ことを特徴とする請求項１１記載の使用。
１３．前記ウェハの前記残部に対して、前記薄膜の厚さ分の全部または一部を再
構築するための、エピタキシーを施すことを特徴とする請求項１２記載の使用。
【手続補正書】
【提出日】平成１１年３月４日（１９９９．３．４）
【補正内容】
特許請求の範囲
１．シリコンインゴット（１）をカットすることにより少なくとも１つのシリコ
ンウェハを得るための方法であって、
前記カットを、前記インゴットのうちの、前記シリコンインゴット内における
結晶面に対して平行なまたはほぼ平行な長さ方向面に沿って、行うことを特徴と
する方法。
２．前記カットを、前記インゴットの最大寸法に対して平行な軸（２）に対して
平行な面に沿って行うことを特徴とする請求項１記載の方法。
３．ＣＺ引上法またはＦＺ引上法によって得られたシリコンインゴットをカット
することを特徴とする請求項１記載の方法。
４．＜１，０，０＞タイプの面が前記インゴットの前記軸に対して垂直となるよ
うな引上によって得られたインゴット（１）に対して、前記カットを行うことを
特徴とする請求項３記載の方法。
５．前記インゴットがカットされた後において、前記カットされたウェハの厚さ
分の全部または一部を再構築するために、エピタキシーを行うことを特徴とする
請求項１記載の方法。
６．前記カットに際しては、前記インゴット（１）を、互いに平行な複数のウェ
ハ（１０）へとカットすることを特徴とする請求項１〜４のいずれかに記載の方
法。
７．前記カットに際しては、互いに平行なある１つのグループをなすウェハ（１
１，１１’，１３，１３’）とこれらに垂直な他のグループをなすウェハ（１２
，１２’）とからなる２つのウェハグループへとカットすることを特徴とする請
求項１〜４のいずれかに記載の方法。
８．あるグループに属する２つのウェハをカットし、その後、他のグループに属
する２つのウェハをカットすることを特徴とする請求項７記載の方法。
９．半導体材料からなるインゴット（１）をカットすることにより、半導体材料
からなるウェハを得るための方法であって、
前記インゴットが、互いに平行なある１つのグループをなすウェハ（１１，１
１’，１３，１３’）とこれらに垂直な他のグループをなすウェハとからなる２
つのウェハグループへとカットされるようにして、前記カットを、前記インゴッ
トの長さ方向面に沿って行うことを特徴とする方法。
１０．あるグループに属する２つのウェハをカットし、その後、他のグループに
属する２つのウェハをカットすることを特徴とする請求項９記載の方法。１１．半導体材料からなるインゴット（１）をカットすることにより、半導体材 料からなる少なくとも１つのウェハを得るための方法であって、 前記カットを、前記インゴットのうちの、前記シリコンインゴット内における 結晶面に対して平行なまたはほぼ平行な長さ方向面に沿って、行い、 前記インゴットがカットされた後において、前記カットされたウェハの厚さ分 の全部または一部を再構築するために、エピタキシーを行うことを特徴とする方 法。 １２．前記カットを、前記インゴットの最大寸法に対して平行な軸（２）に対し て平行な面に沿って行うことを特徴とする請求項１１記載の方法。 １３．ＣＺ引上法またはＦＺ引上法によって得られた半導体材料インゴットをカ ットすることを特徴とする請求項１１記載の方法。 １４．＜１，０，０＞タイプの面が前記インゴットの前記軸に対して垂直となる ような引上によって得られたインゴット（１）に対して、前記カットを行うこと を特徴とする請求項１３記載の方法。 １５．前記カットに際しては、前記インゴット（１）を、互いに平行な複数のウ ェハ（１０）へとカットすることを特徴とする請求項１１〜１４のいずれかに記 載の方法。 １６．前記カットに際しては、互いに平行なある１つのグループをなすウェハ（ １１，１１’，１３，１３’）とこれらに垂直な他のグループをなすウェハ（１ ２，１２’）とからなる２つのウェハグループへとカットすることを特徴とする 請求項１１〜１４のいずれかに記載の方法。 １７．あるグループに属する２つのウェハをカットし、その後、他のグループに 属する２つのウェハをカットすることを特徴とする請求項１６記載の方法。 １８
．絶縁体上に半導体が配されたタイプの基板の作製に際しての、請求項１〜１７
のいずれかに記載の方法によって得られたウェハの使用。１９
．−前記ウェハ内において薄膜を規定するマイクロキャビティ層を得るため
に、半導体材料からなる前記ウェハに対して、イオン打込を行い、
−その後、前記ウェハの前記薄膜側の面を、少なくとも１つの絶縁体部分を備え
た支持体に対して緊密に当接させ、
−最後に、前記薄膜を前記ウェハの残部から分離させるよう、前記ウェハと前記
支持体とからなるアセンブリを加熱処理する、
ことを特徴とする請求項１８記載の使用。２０
．前記ウェハの前記残部に対して、前記薄膜の厚さ分の全部または一部を再
構築するための、エピタキシーを施すことを特徴とする請求項１９記載の使用。
Claims (1)
- 【特許請求の範囲】 １．シリコンインゴット（１）をカットすることにより少なくとも１つのシリコ ンウェハを得るための方法であって、 前記カットを、前記インゴットの長さ方向面に沿って行うことを特徴とする方 法。 ２．前記カットを、前記シリコンインゴットの結晶面に対して平行なまたはほぼ 平行な面に沿って行うことを特徴とする請求項１記載の方法。 ３．前記長さ方向面（６，７）が、前記インゴットの最大寸法に対して平行な軸 （２）に対して平行であることを特徴とする請求項１または２記載の方法。 ４．前記インゴット（１）が、ＣＺ引上法またはＦＺ引上法によって得られたシ リコンインゴットであることを特徴とする請求項１記載の方法。 ５．＜１，０，０＞タイプの面が前記インゴットの前記軸に対して垂直となるよ うな引上によって、前記インゴット（１）が得られたことを特徴とする請求項４ 記載の方法。 ６．前記インゴットがカットされた後において、前記カットされたウェハの厚さ 分の全部または一部を再構築するために、エピタキシーを行うことを特徴とする 請求項１記載の方法。 ７．前記カットに際しては、前記インゴット（１）を、互いに平行な複数のウェ ハ（１０）へとカットすることを特徴とする請求項１〜５のいずれかに記載の方 法。 ８．前記カットに際しては、互いに平行なある１つのグループをなすウェハ（１ １，１１’，１３，１３’）とこれらに垂直な他のグループをなすウェハ（１２ ，１２’）とからなる２つのウェハグループへとカットすることを特徴とする請 求項１〜５のいずれかに記載の方法。 ９．あるグループに属する２つのウェハをカットし、その後、他のグループに属 する２つのウェハをカットすることを特徴とする請求項８記載の方法。 １０．半導体材料からなるインゴット（１）をカットすることにより、半導体材 料からなるウェハを得るための方法であって、 前記インゴットが、互いに平行なある１つのグループをなすウェハ（１１，１ １’，１３，１３’）とこれらに垂直な他のグループをなすウェハとからなる２ つのウェハグループへとカットされるようにして、前記カットを、前記インゴッ トの長さ方向面に沿って行うことを特徴とする方法。 １１．あるグループに属する２つのウェハをカットし、その後、他のグループに 属する２つのウェハをカットすることを特徴とする請求項１０記載の方法。 １２．絶縁体上に半導体が配されたタイプの基板の作製に際しての、請求項１〜 １１のいずれかに記載の方法によって得られたウェハの使用。 １３．−前記ウェハ内において薄膜を規定するマイクロキャビティ層を得るため に、前記半導体材料ウェハに対してイオン打込を行い、 −その後、前記ウェハの前記薄膜側の面を、少なくとも１つの絶縁体部分を備え た支持体に対して緊密に当接させ、 −最後に、前記薄膜を前記ウェハの残部から分離させるよう、前記ウェハと前記 支持体とからなるアセンブリを加熱処理する、 というプロセスによって、前記基板を得ることを特徴とする請求項１２記載の使 用。 １４．前記ウェハの前記残部に対して、前記薄膜の厚さ分の全部または一部を再 構築するための、エピタキシーを施すことを特徴とする請求項１３記載の使用。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR96/10482 | 1996-08-27 | ||
| FR9610482A FR2752768B1 (fr) | 1996-08-27 | 1996-08-27 | Procede d'obtention d'une plaquette de materiau semiconducteur de grandes dimensions et utilisation de la plaquette obtenue pour realiser des substrats du type semiconducteur sur isolant |
| PCT/FR1997/001526 WO1998008664A1 (fr) | 1996-08-27 | 1997-08-26 | Procede d'obtention d'une plaquette de materiau semiconducteur de grandes dimensions et utilisation de la plaquette obtenue pour realiser des substrats du type semiconducteur sur isolant |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001509095A true JP2001509095A (ja) | 2001-07-10 |
Family
ID=9495231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51133898A Pending JP2001509095A (ja) | 1996-08-27 | 1997-08-26 | 大きな寸法を有した半導体材料ウェハの作製方法ならびに絶縁体上に半導体を配したタイプの基板の作製に際しての得られた基板の利用 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6059877A (ja) |
| EP (1) | EP0923438B1 (ja) |
| JP (1) | JP2001509095A (ja) |
| KR (1) | KR20000035823A (ja) |
| DE (1) | DE69727303T2 (ja) |
| FR (1) | FR2752768B1 (ja) |
| WO (1) | WO1998008664A1 (ja) |
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| JP2003529526A (ja) * | 2000-04-03 | 2003-10-07 | エス オー イ テク シリコン オン インシュレータ テクノロジース | 基板製作方法及び装置 |
| WO2011162380A1 (ja) * | 2010-06-25 | 2011-12-29 | 三洋電機株式会社 | 太陽電池、太陽電池モジュールおよび太陽電池の製造方法 |
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| FR2906077B1 (fr) * | 2006-09-18 | 2009-03-06 | Michel Roche | Procede et appareillages associes, destine a la fabrication de substrats semiconducteurs poly ou monocristallins minces |
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| FR2978600B1 (fr) | 2011-07-25 | 2014-02-07 | Soitec Silicon On Insulator | Procede et dispositif de fabrication de couche de materiau semi-conducteur |
| US11047650B2 (en) | 2017-09-29 | 2021-06-29 | Saint-Gobain Ceramics & Plastics, Inc. | Transparent composite having a laminated structure |
| CN109747055B (zh) * | 2019-03-04 | 2020-12-04 | 常州时创能源股份有限公司 | 单晶硅片的制备方法和应用 |
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| FR2681472B1 (fr) * | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
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-
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- 1996-08-27 FR FR9610482A patent/FR2752768B1/fr not_active Expired - Fee Related
-
1997
- 1997-08-26 KR KR1019997001479A patent/KR20000035823A/ko not_active Application Discontinuation
- 1997-08-26 JP JP51133898A patent/JP2001509095A/ja active Pending
- 1997-08-26 DE DE1997627303 patent/DE69727303T2/de not_active Expired - Lifetime
- 1997-08-26 WO PCT/FR1997/001526 patent/WO1998008664A1/fr active IP Right Grant
- 1997-08-26 US US09/147,692 patent/US6059877A/en not_active Expired - Lifetime
- 1997-08-26 EP EP97938950A patent/EP0923438B1/fr not_active Expired - Lifetime
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Also Published As
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|---|---|
| US6059877A (en) | 2000-05-09 |
| EP0923438B1 (fr) | 2004-01-21 |
| EP0923438A1 (fr) | 1999-06-23 |
| WO1998008664A1 (fr) | 1998-03-05 |
| DE69727303D1 (de) | 2004-02-26 |
| KR20000035823A (ko) | 2000-06-26 |
| DE69727303T2 (de) | 2004-11-18 |
| FR2752768A1 (fr) | 1998-03-06 |
| FR2752768B1 (fr) | 2003-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040412 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050802 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20051028 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20051212 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060118 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060328 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060726 |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060817 |
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| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070822 |
|
| A602 | Written permission of extension of time |
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