JP2001257581A - レベルシフタ - Google Patents

Abstract

(57)【要約】 【課題】 大きな電圧レベル差間のレベル変換を容易に
し、低消費電力、高速動作、そしてコンパクトなレベル
シフタを提供する。 【解決手段】 電圧調整回路１０ａ、ＰチャネルＭＯＳ
型電界効果トランジスタ（以下、ＰＭＯＳＴ）１０１、
ＰＭＯＳＴ１０３、ＮチャネルＭＯＳ型電界効果トラン
ジスタ（以下、ＮＭＯＳＴ）１０５を２つの電源間で直
列接続し、同様に電圧調整回路１０ｂ、ＰＭＯＳＴ１０
２、ＰＭＯＳＴ１０４、ＮＭＯＳＴ１０６を２つの電源
間で直列接続する。レベル変換動作の過渡期に貫通電流
が流れる際に、電源電圧を実効的に縮小させる前記電圧
調整回路により、大きな電圧レベル差間のレベル変換を
容易にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

【０００２】本発明は、マトリクス状に配置されたスイ
ッチング素子と画素により映像などの情報の表示を行な
う画像表示装置（アクティブマトリクス型画像表示装
置）の駆動回路に用いられるレベルシフタに関する。

【０００３】

【従来の技術】近年、半導体製造技術の微細化が進み、
また、携帯機器用ＬＳＩなどのように低消費電力が要求
されるようになり３．３Ｖといった低電源電圧駆動のＬ
ＳＩが主流になっている。

【０００４】一方で、携帯端末やコンピューター用モニ
ターなどの用途として最近需要が高い液晶ディスプレイ
は、液晶駆動を１０〜２０Ｖの電圧振幅の信号で行うこ
とから、その駆動回路には対応する高電源電圧で動作す
る回路部が少なくとも存在する。

【０００５】従って、コントローラーＬＳＩの低電圧振
幅信号と液晶ディスプレイの駆動に必要な高電圧振幅信
号との間には、電圧振幅の変換を行うレベルシフタが不
可欠となる。

【０００６】従来の広く用いられているレベルシフタを
図２３に示す。これは、０〜ＶＤＤ１（＞０、例えば５
Ｖ）の電圧振幅の信号を、０〜ＶＤＤ２（＞ＶＤＤ１、
例えば１０Ｖ）の電圧振幅の信号に変換する、つまり低
電位側は固定で高電位側をシフトさせるレベルシフタで
ある。このレベルシフタの構成は以下のようになってい
る。電源ＶＤＤ２に、ＰチャネルＭＯＳトランジスタ
（以下、ＰＭＯＳＴと略す）１０１のソースおよびＰＭ
ＯＳＴ１０２のソースをそれぞれ接続し、ＰＭＯＳＴ１
０１のドレインをＰＭＯＳＴ１０３のソースへ、ＰＭＯ
ＳＴ１０２のドレインをＰＭＯＳＴ１０４のソースへそ
れぞれ接続している。また、ＰＭＯＳＴ１０３のドレイ
ンをＰＭＯＳＴ１０２のゲートとＮチャネルＭＯＳトラ
ンジスタ（以下、ＮＭＯＳＴと略す）１０５のドレイン
へ接続し、ＰＭＯＳＴ１０４のドレインをＰＭＯＳＴ１
０１のゲートとＮＭＯＳＴ１０６のドレインへ接続し、
ＮＭＯＳＴ１０５のソースとＮＭＯＳＴ１０６のソース
をＧＮＤ（０Ｖ）へ接続している。また、入力信号（Ｉ
Ｎ）はＰＭＯＳＴ１０３とＮＭＯＳＴ１０５のゲート
へ、入力信号（ＩＮ）の反転入力信号（／ＩＮ）はＰＭ
ＯＳＴ１０４とＮＭＯＳＴ１０６のゲートへそれぞれ入
力され、ＮＭＯＳＴ１０６のドレインから出力信号（Ｏ
ＵＴ）を取り出している。なお、ＮＭＯＳＴ１０５のド
レインから前記出力信号（ＯＵＴ）の反転出力信号（／
ＯＵＴ）を取り出すこともできる。

【０００７】なお、本明細書においては電源電圧がＶＤ
Ｄ＃の電源を電源ＶＤＤ＃と表記する。また、５種類の
の電源電圧としてＧＮＤ、ＶＤＤ１、ＶＤＤ２、ＶＤＤ
３、ＶＤＤ４を取り扱うが、これらの大小関係は、 ＶＤＤ４＜ＶＤＤ３＜ＧＮＤ＜ＶＤＤ１＜ＶＤＤ２ を満たすものとする。ただし、説明を容易にするためＧ
ＮＤは０Ｖとした。

【０００８】次に、この従来例のレベルシフタの基本的
な動作を説明する。入力信号（ＩＮ）の電位がＶＤＤ１
の“Ｈｉ”の時、ＮＭＯＳＴ１０５はオンしＰＭＯＳＴ
１０３はオフするので、ＰＭＯＳＴ１０２のゲートは電
位がＧＮＤの“Ｌｏ”が入力されＰＭＯＳＴ１０２はオ
ンする。一方、反転入力信号（／ＩＮ）は電位がＧＮＤ
の“Ｌｏ”なので、ＮＭＯＳＴ１０６はオフしＰＭＯＳ
Ｔ１０４はオンする。従って、ＰＭＯＳＴ１０２、１０
４が共にオンしたことになり出力（ＯＵＴ）は、電位が
シフトしてＶＤＤ２の“Ｈｉ”の状態となる。なお、Ｐ
ＭＯＳＴ１０１はオフになりＰＭＯＳＴ１０２のゲート
を電位がＧＮＤの“Ｌｏ”レベルに保持することを保証
する。

【０００９】入力信号（ＩＮ）の電位がＧＮＤの“Ｌ
ｏ”の時は、図２３に示すレベルシフタが対称構造をと
ることから上記と同様に理解でき、出力端子（ＯＵＴ）
からは電位がＧＮＤ（０Ｖ）の“Ｌｏ”が出力される。

【００１０】このようにして、０〜ＶＤＤ１の電圧振幅
の信号は、０〜ＶＤＤ２の電圧振幅の信号に変換され
る。

【００１１】次に、高電位側は固定で低電位側をシフト
させる従来例のレベルシフタを図２４に示す。これは、
ＶＤＤ３（＜０）〜０の電圧振幅の信号を、ＶＤＤ４
（＜ＶＤＤ３）〜０の電圧振幅の信号に変換するもので
ある。このレベルシフタの構成は以下のようになってい
る。電源ＶＤＤ４に、ＮＭＯＳＴ１０７のソースおよび
ＮＭＯＳＴ１０８のソースをそれぞれ接続し、ＮＭＯＳ
Ｔ１０７のドレインをＮＭＯＳＴ１０９のソースへ、Ｎ
ＭＯＳＴ１０８のドレインをＮＭＯＳＴ１１０のソース
へそれぞれ接続している。また、ＮＭＯＳＴ１０９のド
レインをＮＭＯＳＴ１０８のゲートとＰＭＯＳＴ１１１
のドレインへ接続し、ＮＭＯＳＴ１１０のドレインをＮ
ＭＯＳＴ１０７のゲートとＰＭＯＳＴ１１２のドレイン
へ接続し、ＰＭＯＳＴ１１１のソースとＰＭＯＳＴ１１
２のソースをそれぞれＧＮＤ（０Ｖ）へ接続している。
また、入力信号（ＩＮ）はＮＭＯＳＴ１０９とＰＭＯＳ
Ｔ１１１のゲートへ、入力信号（ＩＮ）の反転入力信号
（／ＩＮ）はＮＭＯＳＴ１１０とＰＭＯＳＴ１１２のゲ
ートへそれぞれ入力され、ＰＭＯＳＴ１１２のドレイン
から出力信号（ＯＵＴ）を取り出している。なお、ＰＭ
ＯＳＴ１１１のドレインから前記出力信号（ＯＵＴ）の
反転出力信号（／ＯＵＴ）を取り出すこともできる。

【００１２】次に、図２４で示される従来例のレベルシ
フタの基本的な動作を説明する。入力信号（ＩＮ）の電
位がＶＤＤ３の“Ｌｏ”の時、ＰＭＯＳＴ１１１はオン
しＮＭＯＳＴ１０９はオフするので、ＮＭＯＳＴ１０８
のゲートは電位がＧＮＤの“Ｈｉ”が入力されＮＭＯＳ
Ｔ１０８はオンする。一方、反転入力信号（／ＩＮ）は
電位がＧＮＤの“Ｈｉ”なので、ＰＭＯＳＴ１１２はオ
フしＮＭＯＳＴ１１０はオンする。従って、ＮＭＯＳＴ
１０８、１１０が共にオンしたことになり出力（ＯＵ
Ｔ）は電位がシフトしてＶＤＤ４の“Ｌｏ”の状態とな
る。なお、ＮＭＯＳＴ１０７はオフになりＮＭＯＳＴ１
０８のゲートを電位がＧＮＤの“Ｈｉ”レベルに保持す
ることを保証する。

【００１３】入力信号（ＩＮ）の電位がＧＮＤの“Ｈ
ｉ”の時は、図２４に示すレベルシフタが対称構造をと
ることから上記と同様に理解でき、出力端子（ＯＵＴ）
からは電位がＧＮＤの“Ｈｉ”が出力される。

【００１４】このようにして、ＶＤＤ３〜０の電圧振幅
の信号は、ＶＤＤ４〜０の電圧振幅の信号に変換され
る。

【００１５】

【発明が解決しようとする課題】上記で説明した従来例
のレベルシフタは、小さな電圧振幅差間のレベル変換は
比較的容易に行えるが、その電圧振幅差間が大きくなれ
ばなる程レベル変換は困難になり、問題点も生じてく
る。以下に、これらの問題点について説明する。

【００１６】従来例のレベルシフタの基本的な動作は上
記で簡単に説明したが、正確には変換する電圧振幅やト
ランジスタの特性などに依存して動作の可否や動作時間
などが決まってくる。図２３に示したレベルシフタにお
いて、例えば、ＶＤＤ１＝５Ｖ、ＶＤＤ２＝１５Ｖ、Ｐ
ＭＯＳＴ１０１〜１０４のしきい値電圧＝−２Ｖ、ＮＭ
ＯＳＴ１０５および１０６のしきい値電圧＝２Ｖとす
る。この条件で、且つ正常動作時における定常状態の下
で、入力信号（ＩＮ）が、電位が０Ｖの“Ｌｏ”から電
位が５Ｖの“Ｈｉ”に変化すると、ＮＭＯＳＴ１０５は
そのゲート・ソース間電圧がＮＭＯＳＴ１０５のしきい
値電圧を超えるのでＮＭＯＳＴ１０５はオンする。一
方、ＰＭＯＳＴ１０３のソース電位は初め１５Ｖである
ので、そのゲート・ソース間電圧は−１０ＶでありＰＭ
ＯＳＴ１０３のしきい値電圧を超え、これもオンの状態
となる。ＰＭＯＳＴ１０１も初めはオン状態であるの
で、電源ＶＤＤ２とＧＮＤ間にＰＭＯＳＴ１０１、１０
３、ＮＭＯＳＴ１０５を介して貫通電流が流れることに
なる。この状態は、ＰＭＯＳＴ１０１或いはＰＭＯＳＴ
１０３がオフにならない限り継続する。従ってこの貫通
電流を回避するために、まず、１）ＰＭＯＳＴ１０１を
オフにする方法、次ぎに、２）ＰＭＯＳＴ１０３をオフ
にする方法、を考える。

【００１７】１）ＰＭＯＳＴ１０１をオフにする方法 ＰＭＯＳＴ１０１をオフにするには、ＰＭＯＳＴ１０２
および１０４をオンしてＰＭＯＳＴ１０２のソースに接
続された電源ＶＤＤ２から電荷の供給を受けてＰＭＯＳ
Ｔ１０１のゲート電位を１３Ｖ以上にする必要がある。
ここで、入力信号（ＩＮ）の反転入力信号（／ＩＮ）
は、電位が０Ｖの“Ｌｏ”なので、ＮＭＯＳＴ１０６は
オフ、ＰＭＯＳＴ１０４はオンになる。ＰＭＯＳＴ１０
２がオンになればＮＭＯＳＴ１０６がオフなので貫通電
流が流れることなく速やかにＰＭＯＳＴ１０１のゲート
電位を１５Ｖまで充電できるが、そのためにはＰＭＯＳ
Ｔ１０２のゲート電位が１３Ｖより小さくなる、すなわ
ちＰＭＯＳＴ１０２のゲートからＮＭＯＳＴ１０５を介
してＧＮＤへ電荷を放電する必要がある。しかし、前述
したようにＰＭＯＳＴ１０１、１０３、ＮＭＯＳＴ１０
５を介して貫通電流が流れているのでＰＭＯＳＴ１０２
のゲートからの放電は十分ではない。結局、貫通電流が
流れた状態でＮＭＯＳＴ１０５のドレイン電位が１３Ｖ
より小さくなるようにＰＭＯＳＴ１０１、１０３および
ＮＭＯＳＴ１０５の設計をすればＰＭＯＳＴ１０１をオ
フにすることができる。

【００１８】２）ＰＭＯＳＴ１０３をオフにする方法 ＰＭＯＳＴ１０３をオフにするにはそのゲート・ソース
間電圧を−２Ｖ以上にする必要がある。入力信号（Ｉ
Ｎ）が５Ｖなので、ＰＭＯＳＴ１０３のゲート電位も同
じく５Ｖである。したがって、ＰＭＯＳＴ１０３のソー
ス電位を７Ｖ以下にする必要がある。この場合も、貫通
電流が流れた状態でＮＭＯＳＴ１０３のソース電位が７
Ｖより小さくなるようにＰＭＯＳＴ１０１、１０３およ
びＮＭＯＳＴ１０５の設計をすればＰＭＯＳＴ１０３を
オフにすることができる。

【００１９】いずれにしても上述した２つの方法は、貫
通電流が流れてもそれをカットしレベル変換ができるよ
うにオン抵抗などを考慮してＰＭＯＳＴ１０１、１０
３、ＮＭＯＳＴ１０５を設計しなくてはならない。ま
た、高速に動作させるには、ＰＭＯＳＴ１０１のソース
に接続された電源ＶＤＤ２からＰＭＯＳＴ１０１、１０
３を介してＰＭＯＳＴ１０２のゲートへ流れ込む電流を
如何に抑え、ＮＭＯＳＴ１０５を介してＰＭＯＳＴ１０
２のゲートからＧＮＤへ流出する電流を如何に増やすか
に関わってくる。また、ＰＭＯＳＴ１０２がオンしてか
ら出力（ＯＵＴ）を速く“Ｈｉ”に立ち上がらせるには
ＰＭＯＳＴ１０２、１０４の電流駆動能力も考慮されな
ければならない。

【００２０】入力信号（ＩＮ）が、電位が５Ｖの“Ｈ
ｉ”から電位が０Ｖの“Ｌｏ”に変化する時は、ＰＭＯ
ＳＴ１０１と１０２、ＰＭＯＳＴ１０３と１０４、ＮＭ
ＯＳＴ１０５と１０６、それぞれの役割が入れ替わるだ
けなので上記で述べたことも各トランジスタを入れ替え
ればそのまま通用する。

【００２１】以上により、図２３の従来例のレベルシフ
タについては、ＰＭＯＳＴ１０１〜１０４は最低限の電
流駆動能力を持ち、ＮＭＯＳＴ１０５、１０６はＰＭＯ
ＳＴ１０１〜１０４と較べて大きな電流駆動能力を持つ
ように設計することがポイントとなる。これに従えば、
電圧振幅差間の大きなレベル変換になればなる程、ＮＭ
ＯＳＴ１０５や１０６はチャネル幅を長く設計すれば良
いが、レベルシフタ自体が大きくなり、また、入力ゲー
ト容量も大きくなることから上流の回路もそれにつれて
大きくなり、回路の占有面積の増大を招く。

【００２２】同様なことは、図２４の従来例のレベルシ
フタについてもいえる。

【００２３】そこで、本発明は、動作の過渡期に生じる
貫通電流に起因する消費電力を減少させ、大きな電圧振
幅差間のレベル変換を容易にし、且つ、動作速度を向上
させつつ回路の占有面積の増加を抑制するレベルシフタ
を新たに提供するものである。

【００２４】

【課題を解決するための手段】本発明のある一態様によ
るレベルシフタは、第１の電源に接続されたソースと、
第１の入力信号が入力されたゲートとを有する第１導電
型式の第１のＭＯＳトランジスタと、前記第１の電源に
接続されたソースと、前記第１の入力信号の反転信号で
ある第２の入力信号が入力されたゲートとを有する、前
記第１導電形式と同じ導電形式の第２のＭＯＳトランジ
スタと、を有する。

【００２５】さらに、前記第１のＭＯＳトランジスタの
ドレインに接続されたドレインと、前記第１の入力信号
が入力されたゲートとを有する、前記第１導電形式とは
別の導電形式である第２導電形式の第３のＭＯＳトラン
ジスタと、前記第２のＭＯＳトランジスタのドレインに
接続されたドレインと、前記第２の入力信号が入力され
たゲートとを有する、前記第２導電形式と同じ導電形式
の第４のＭＯＳトランジスタと、を有する。

【００２６】さらに、前記第３のＭＯＳトランジスタの
ソースに接続されたドレインと、前記第２のＭＯＳトラ
ンジスタのドレインに接続されたゲートとを有する、前
記第２導電形式と同じ導電形式の第５のＭＯＳトランジ
スタと、前記第４のＭＯＳトランジスタのソースに接続
されたドレインと、前記第１のＭＯＳトランジスタのド
レインに接続されたゲートとを有する、前記第２導電形
式と同じ導電形式の第６のＭＯＳトランジスタと、を有
する。

【００２７】さらに、前記第５のＭＯＳトランジスタの
ソースおよび第２の電源との間に接続された第１の電圧
調整回路と、前記第６のＭＯＳトランジスタのソースお
よび前記第２の電源との間に接続された第２の電圧調整
回路と、を有する。

【００２８】このレベルシフタは、第１の電圧振幅の前
記第１および第２の入力信号を、第２の電圧振幅の信号
に変換して前記第１のＭＯＳトランジスタのドレインと
前記第２のＭＯＳトランジスタのドレインの少なくとも
一方から出力する。前記２つの電圧調整回路は、レベル
変換動作の過渡期における前記第５のＭＯＳトランジス
タのソース電位および前記第６のＭＯＳトランジスタの
ソース電位を調整することで、大きな電圧振幅差間のレ
ベル変換を容易にし上記の課題を解決する。

【００２９】本発明の別のある一態様によるレベルシフ
タは、第１の電源に接続されたソースと、第１の入力信
号が入力されたゲートとを有する第１導電型式の第１の
ＭＯＳトランジスタと、前記第１の電源に接続されたソ
ースと、前記第１の入力信号の反転信号である第２の入
力信号が入力されたゲートとを有する、前記第１導電形
式と同じ導電形式の第２のＭＯＳトランジスタと、を有
する。

【００３０】さらに、前記第１のＭＯＳトランジスタの
ドレインに接続されたドレインと、前記第２のＭＯＳト
ランジスタのドレインに接続されたゲートとを有する、
前記第１導電形式とは別の導電形式である第２導電形式
の第３のＭＯＳトランジスタと、前記第２のＭＯＳトラ
ンジスタのドレインに接続されたドレインと、前記第１
のＭＯＳトランジスタのドレインに接続されたゲートと
を有する、前記第２導電形式と同じ導電形式の第４のＭ
ＯＳトランジスタと、を有する。

【００３１】さらに、前記第３のＭＯＳトランジスタの
ソースおよび第２の電源との間に接続された第１の電圧
調整回路と、前記第４のＭＯＳトランジスタのソースお
よび前記第２の電源との間に接続された第２の電圧調整
回路と、を有する。

【００３２】このレベルシフタは、第１の電圧振幅の前
記第１および第２の入力信号を、第２の電圧振幅の信号
に変換して前記第１のＭＯＳトランジスタのドレインと
前記第２のＭＯＳトランジスタのドレインの少なくとも
一方から出力する。前記２つの電圧調整回路は、レベル
変換動作の過渡期における前記第３のＭＯＳトランジス
タのソース電位および前記第４のＭＯＳトランジスタの
ソース電位を調整することで、大きな電圧振幅差間のレ
ベル変換を容易にし上記の課題を解決する。

【００３３】上記電圧調整回路は、ドレインとゲートが
接続されたＭＯＳトランジスタを有するものでもよい。

【００３４】また、上記電圧調整回路は、不純物を添加
されたシリコン層またはポリシリコン層を含む抵抗器を
有するものでもよい。

【００３５】また、上記電圧調整回路は、ゲートに定電
圧を印加されたＭＯＳトランジスタを有するものでもよ
い。

【００３６】

【発明の実施の形態】以下、本発明の実施の形態につい
て，図面を参照しながら説明する。なお、従来例との比
較を容易にするため、以下の実施形態の説明には従来例
の各部に対応するトランジスタなどについては同一の符
号を用いた。

【００３７】[実施形態１]本実施形態では、信号の低電
位側は固定で高電位側をシフトさせる図１に示す形態の
レベルシフタについて説明する。その構成は、まず電源
ＶＤＤ２（＞ＶＤＤ１＞０）に、電流が流れることで電
位差を発生させる素子或いは回路（以下、電圧調整回路
と言う）を２つ（１０ａ、１０ｂ）接続する。電圧調整
回路１０は少なくとも２つの端子を有し、その第１の端
子は電源ＶＤＤ２に接続し第２の端子はＰＭＯＳＴのソ
ースに接続する。図１においては、第１の電圧調整回路
１０ａの第２の端子はＰＭＯＳＴ１０１のソースに、そ
して第２の電圧調整回路１０ｂの第２の端子はＰＭＯＳ
Ｔ１０２のソースにそれぞれ接続する。ＰＭＯＳＴ１０
１のドレインはＰＭＯＳＴ１０３のソースへ、ＰＭＯＳ
Ｔ１０２のドレインはＰＭＯＳＴ１０４のソースへそれ
ぞれ接続する。また、ＰＭＯＳＴ１０３のドレインはＰ
ＭＯＳＴ１０２のゲートおよびＮＭＯＳＴ１０５のドレ
インへ接続し、ＰＭＯＳＴ１０４のドレインはＰＭＯＳ
Ｔ１０１のゲートおよびＮＭＯＳＴ１０６のドレインへ
接続する。ＮＭＯＳＴ１０５のソースおよびＮＭＯＳＴ
１０６のソースはＧＮＤ（０Ｖ）へ接続する。また、０
〜ＶＤＤ１の電圧振幅である入力信号（ＩＮ）はＰＭＯ
ＳＴ１０３およびＮＭＯＳＴ１０５のゲートへ、同じ電
圧振幅である、入力信号（ＩＮ）の反転入力信号（／Ｉ
Ｎ）は、ＰＭＯＳＴ１０４およびＮＭＯＳＴ１０６のゲ
ートへそれぞれ入力され、ＮＭＯＳＴ１０６のドレイン
からレベル変換された出力信号（ＯＵＴ）を取り出して
いる。なお、ＮＭＯＳＴ１０５のドレインから前記出力
信号（ＯＵＴ）の反転出力信号（／ＯＵＴ）を取り出す
こともできる。２つの電圧調整回路１０ａおよび１０ｂ
が電源ＶＤＤ２とＰＭＯＳＴ１０１および１０２のソー
スとの間に接続されていることが従来例と異なる。

【００３８】これらの電圧調整回路１０ａおよび１０ｂ
により、レベル変換動作の過渡期に生じる貫通電流が流
れる時に、ＰＭＯＳＴ１０１および１０２のソース電位
を電源電圧ＶＤＤ２より小さくし、大きな電圧振幅差間
のレベル変換動作を容易にさせる。容易にレベル変換で
きればレベル変換動作も高速になり、これは貫通電流が
流れる時間の減少、つまり消費電力の低減にも効果があ
る。

【００３９】[実施形態２]本実施形態では、信号の高電
位側は固定で低電位側をシフトさせる図２に示す形態の
レベルシフタについて説明する。その構成は、まず電源
ＶＤＤ４（＜ＶＤＤ３＜０）に、実施形態１と同様に２
つの電圧調整回路１０ｃおよび１０ｄの第１の端子を接
続する。第１の電圧調整回路１０ｃの第２の端子はＮＭ
ＯＳＴ１０７のソースに、そして第２の電圧調整回路１
０ｄの第２の端子はＮＭＯＳＴ１０８のソースにそれぞ
れ接続する。ＮＭＯＳＴ１０７のドレインはＮＭＯＳＴ
１０９のソースへ、ＮＭＯＳＴ１０８のドレインはＮＭ
ＯＳＴ１１０のソースへそれぞれ接続する。また、ＮＭ
ＯＳＴ１０９のドレインはＮＭＯＳＴ１０８のゲートお
よびＰＭＯＳＴ１１１のドレインへ接続し、ＮＭＯＳＴ
１１０のドレインはＮＭＯＳＴ１０７のゲートおよびＰ
ＭＯＳＴ１１２のドレインへ接続する。ＰＭＯＳＴ１１
１のソースおよびＰＭＯＳＴ１１２のソースはＧＮＤ
（０Ｖ）へ接続する。また、ＶＤＤ３〜０の電圧振幅で
ある入力信号（ＩＮ）はＮＭＯＳＴ１０９およびＰＭＯ
ＳＴ１１１のゲートへ、同じ電圧振幅である、入力信号
（ＩＮ）の反転入力信号（／ＩＮ）は、ＮＭＯＳＴ１１
０およびＰＭＯＳＴ１１２のゲートへそれぞれ入力さ
れ、ＰＭＯＳＴ１１２のドレインからレベル変換された
出力信号（ＯＵＴ）を取り出している。なお、ＰＭＯＳ
Ｔ１１１のドレインから前記出力信号（ＯＵＴ）の反転
出力信号（／ＯＵＴ）を取り出すこともできる。２つの
電圧調整回路１０ｃおよび１０ｄが電源ＶＤＤ４とＮＭ
ＯＳＴ１０７および１０８のソースとの間に接続されて
いることが従来例と異なる。

【００４０】これらの電圧調整回路１０ｃおよび１０ｄ
により、レベル変換動作の過渡期に生じる貫通電流が流
れる時に、ＮＭＯＳＴ１０７および１０８のソース電位
を電源電圧ＶＤＤ４より大きくし、大きな電圧振幅差間
のレベル変換動作を容易にさせる。容易にレベル変換で
きればレベル変換動作も高速になり、これは貫通電流が
流れる時間の減少、つまり消費電力の低減にも効果があ
る。

【００４１】[実施形態３]本実施形態では、信号の低電
位側は固定で高電位側をシフトさせる実施形態１とは異
なる図３に示す形態のレベルシフタについて説明する。
その構成は、まず電源ＶＤＤ２（＞ＶＤＤ１＞０）に、
実施形態１と同様に２つの電圧調整回路１０ａおよび１
０ｂの第１の端子を接続する。第１の電圧調整回路１０
ａの第２の端子はＰＭＯＳＴ１０１のソースに、そして
第２の電圧調整回路１０ｂの第２の端子はＰＭＯＳＴ１
０２のソースにそれぞれ接続する。ＰＭＯＳＴ１０１の
ドレインはＰＭＯＳＴ１０２のゲートおよびＮＭＯＳＴ
１０５のドレインへ接続し、ＰＭＯＳＴ１０２のドレイ
ンはＰＭＯＳＴ１０１のゲートおよびＮＭＯＳＴ１０６
のドレインへ接続する。ＮＭＯＳＴ１０５のソースおよ
びＮＭＯＳＴ１０６のソースはＧＮＤ（０Ｖ）へ接続す
る。また、０〜ＶＤＤ１の電圧振幅である入力信号（Ｉ
Ｎ）はＮＭＯＳＴ１０５のゲートへ、同じ電圧振幅であ
る、入力信号（ＩＮ）の反転入力信号（／ＩＮ）は、Ｎ
ＭＯＳＴ１０６のゲートへそれぞれ入力され、ＮＭＯＳ
Ｔ１０６のドレインからレベル変換された出力信号（Ｏ
ＵＴ）を取り出している。なお、ＮＭＯＳＴ１０５のド
レインから前記出力信号（ＯＵＴ）の反転出力信号（／
ＯＵＴ）を取り出すこともできる。実施形態１における
ＰＭＯＳＴ１０３および１０４が削除されたものが本実
施形態である。なお、比較を容易にするため、実施形態
１と対応する部分には同一の符号を用いた。

【００４２】これらの電圧調整回路１０ａおよび１０ｂ
により、レベル変換動作の過渡期に生じる貫通電流が流
れる時に、ＰＭＯＳＴ１０１および１０２のソース電位
を電源電圧ＶＤＤ２より小さくし、大きな電圧振幅差間
のレベル変換動作を容易にさせる。容易にレベル変換で
きればレベル変換動作も高速になり、これは貫通電流が
流れる時間の減少、つまり消費電力の低減にも効果があ
る。また、実施形態１と比べてトランジスタ数を削減す
ることが可能である。

【００４３】[実施形態４]本実施形態では、信号の高電
位側は固定で低電位側をシフトさせる実施形態２とは異
なる図４に示す形態のレベルシフタについて説明する。
その構成は、まず電源ＶＤＤ４（＜ＶＤＤ３＜０）に、
実施形態２と同様に２つの電圧調整回路１０ｃおよび１
０ｄの第１の端子を接続する。第１の電圧調整回路１０
ｃの第２の端子はＮＭＯＳＴ１０７のソースに、そして
第２の電圧調整回路１０ｄの第２の端子はＮＭＯＳＴ１
０８のソースにそれぞれ接続する。ＮＭＯＳＴ１０７の
ドレインはＮＭＯＳＴ１０８のゲートおよびＰＭＯＳＴ
１１１のドレインへ接続し、ＮＭＯＳＴ１０８のドレイ
ンはＮＭＯＳＴ１０７のゲートおよびＰＭＯＳＴ１１２
のドレインへ接続する。ＰＭＯＳＴ１１１のソースおよ
びＰＭＯＳＴ１１２のソースはＧＮＤ（０Ｖ）へ接続す
る。また、ＶＤＤ３〜０の電圧振幅である入力信号（Ｉ
Ｎ）はＰＭＯＳＴ１１１のゲートへ、同じ電圧振幅であ
る、入力信号（ＩＮ）の反転入力信号（／ＩＮ）はＰＭ
ＯＳＴ１１２のゲートへそれぞれ入力され、ＰＭＯＳＴ
１１２のドレインからレベル変換された出力信号（ＯＵ
Ｔ）を取り出している。なお、ＰＭＯＳＴ１１１のドレ
インから前記出力信号（ＯＵＴ）の反転出力信号（／Ｏ
ＵＴ）を取り出すこともできる。実施形態２におけるＮ
ＭＯＳＴ１０９および１１０が削除されたものが本実施
形態である。なお、比較を容易にするため、実施形態２
と対応する部分には同一の符号を用いた。

【００４４】これらの電圧調整回路１０ｃおよび１０ｄ
により、レベル変換動作の過渡期に生じる貫通電流が流
れる時に、ＮＭＯＳＴ１０７および１０８のソース電位
を電源電圧ＶＤＤ４より大きくし、大きな電圧振幅差間
のレベル変換動作を容易にさせる。容易にレベル変換で
きればレベル変換動作も高速になり、これは貫通電流が
流れる時間の減少、つまり消費電力の低減にも効果があ
る。また、実施形態２と比べてトランジスタ数を削減す
ることが可能である。

【００４５】

【実施例】ここで、本発明の実施例について、図面を参
照しながら説明する。

【００４６】[実施例１]本実施例では、信号の低電位側
は固定で高電位側をシフトさせる図５に示すレベルシフ
タについて説明する。なお、本実施例は実施形態１に対
して電圧調整回路の具体例を明示した実施例である。ま
た、本実施例は図２３で示した従来例の改良型と言え、
各部に対応するトランジスタなどには同一の符号を用い
た。

【００４７】本実施例のレベルシフタの構成は以下のよ
うになっている。電源ＶＤＤ２に、ＰＭＯＳＴ１１３の
ソースおよびＰＭＯＳＴ１１４のソースをそれぞれ接続
し、ＰＭＯＳＴ１１３のゲートおよびドレインをＰＭＯ
ＳＴ１０１のソースへ、またＰＭＯＳＴ１１４のゲート
およびドレインをＰＭＯＳＴ１０２のソースへそれぞれ
接続する。ＰＭＯＳＴ１０１のドレインはＰＭＯＳＴ１
０３のソースへ、ＰＭＯＳＴ１０２のドレインはＰＭＯ
ＳＴ１０４のソースへそれぞれ接続する。また、ＰＭＯ
ＳＴ１０３のドレインはＰＭＯＳＴ１０２のゲートおよ
びＮＭＯＳＴ１０５のドレインへ接続し、ＰＭＯＳＴ１
０４のドレインはＰＭＯＳＴ１０１のゲートおよびＮＭ
ＯＳＴ１０６のドレインへ接続する。ＮＭＯＳＴ１０５
のソースおよびＮＭＯＳＴ１０６のソースはＧＮＤ（０
Ｖ）へ接続する。また、０〜ＶＤＤ１の電圧振幅である
入力信号（ＩＮ）はＰＭＯＳＴ１０３およびＮＭＯＳＴ
１０５のゲートへ、同じ電圧振幅である、入力信号（Ｉ
Ｎ）の反転入力信号（／ＩＮ）は、ＰＭＯＳＴ１０４お
よびＮＭＯＳＴ１０６のゲートへそれぞれ入力され、Ｎ
ＭＯＳＴ１０６のドレインからレベル変換された出力信
号（ＯＵＴ）を取り出している。なお、ＮＭＯＳＴ１０
５のドレインから前記出力信号（ＯＵＴ）の反転出力信
号（／ＯＵＴ）を取り出すこともできる。ＰＭＯＳＴ１
１３および１１４が追加されたことが従来例と異なる。

【００４８】引き続いて、本実施例のレベルシフタの動
作について説明する。ただし、トランジスタ１０１〜１
０６については従来例と同様な役割をするのでその説明
は簡略化し、ＰＭＯＳＴ１１３および１１４が加わった
ことで動作が如何に変わるかについて主に説明する。

【００４９】図５に示したレベルシフタにおいて、例え
ば、ＶＤＤ１＝５Ｖ、ＶＤＤ２＝１５Ｖ、ＰＭＯＳＴ１
０１〜１０４および１１３、１１４のしきい値電圧＝−
２Ｖ、ＮＭＯＳＴ１０５および１０６のしきい値電圧＝
２Ｖとする。この条件で、入力信号（ＩＮ）の電位が０
Ｖの“Ｌｏ”である定常状態をまず考える。この時、Ｐ
ＭＯＳＴ１０１および１０３はオンしＮＭＯＳＴ１０５
はオフしているのでＰＭＯＳＴ１０２のゲートへは電源
ＶＤＤ２から充電される。ただし、ＰＭＯＳＴ１１３は
常に飽和領域での動作となるので、充電が完了した定常
状態ではＰＭＯＳＴ１０１のソース電位はＶＤＤ２の電
位１５ＶからＰＭＯＳＴ１１３のしきい値電圧の絶対値
だけ引かれた１３Ｖとなる。従って、ＰＭＯＳＴ１０２
のゲート（反転出力信号（／ＯＵＴ））もその電位が１
３Ｖの“Ｈｉ”となる。一方、ＰＭＯＳＴ１０２はオ
フ、ＮＭＯＳＴ１０６はオンなのでＰＭＯＳＴ１０１の
ゲート（出力信号（ＯＵＴ））は電位が０Ｖの“Ｌｏ”
であり、ＰＭＯＳＴ１０２のソース電位はＰＭＯＳＴ１
０１のそれと同様に１３Ｖとなる。

【００５０】この状態から入力信号（ＩＮ）が、電位が
５Ｖの“Ｈｉ”になるとどうなるかを次に考える。この
時も、入力信号の変化の直後は前述と同様にＰＭＯＳＴ
１０１、１０３およびＮＭＯＳＴ１０５はオンなので、
ＰＭＯＳＴ１１３のソースに接続された電源ＶＤＤ２と
ＮＭＯＳＴ１０５のソースに接続されたＧＮＤとの間を
貫通電流が流れようとする。ただし、飽和領域で動作す
るＰＭＯＳＴ１１３があるために、流れようとする電流
の分だけＰＭＯＳＴ１１３のソース・ドレイン間電圧が
更に大きくなり（以下、この大きくなった分をΔ₁とす
る）、ＰＭＯＳＴ１０１のソース電位は（１３−Δ₁）
Ｖと更に小さくなる。従って、従来例のレベルシフタに
おいて電源電圧ＶＤＤ２を１５Ｖから（１３−Δ₁）Ｖ
へと小さくしたのと同じ効果が得られる。このΔ₁は、
貫通電流が大きいほど大きくなりＰＭＯＳＴ１０１のソ
ース電位もそれに合わせて小さくなりＰＭＯＳＴ１０１
や１０３がオフになり易くなり、結果的に貫通電流もカ
ットされるように働く。一方、貫通電流が小さいとＮＭ
ＯＳＴ１０５を介してＰＭＯＳＴ１０２のゲートから放
電される電流が勝り、直ちにＰＭＯＳＴ１０２がオンに
なる。これによりＰＭＯＳＴ１０１のゲートは１３Ｖに
充電され、結局このトランジスタのオフに結びつく。こ
のようにＰＭＯＳＴ１１３はレベル変換を容易にする効
果を持つ。

【００５１】これらの様子は、図６に示すシミュレーシ
ョン結果により確認できる。図中には同時に従来例の結
果も白抜きのマークにより示した。なお、シミュレーシ
ョンに用いたトランジスタの主なパラメータは、全ての
ＰＭＯＳＴのしきい値電圧、移動度をそれぞれ−２Ｖ、
１００ｃｍ²／Ｖｓとし、全てのＮＭＯＳＴのしきい値
電圧、移動度をそれぞれ２Ｖ、１００ｃｍ²／Ｖｓとし
た。また、トランジスタのチャネル長は全て４μｍと
し、チャネル幅については、ＰＭＯＳＴ１０１〜１０４
は１０μｍ、ＮＭＯＳＴ１０５、１０６は３０μｍ、Ｐ
ＭＯＳＴ１１３、１１４は２０μｍとした。なお、Ｖ
_s101はＰＭＯＳＴ１０１のソース電位を、Ｉ ₁はＰＭＯ
ＳＴ１０１０のソース・ドレイン間を流れる電流をそれ
ぞれ示す。従来例に比べてレベル変換の動作速度が向上
し、貫通電流も少なく低消費電力であることが分かる。

【００５２】また、ＮＭＯＳＴ１０５、１０６のチャネ
ル幅（Ｗ）を変え（他の条件は前述と同じ）、入力信号
（ＩＮ）が５０％立ち上がってから、出力信号（ＯＵ
Ｔ）が７．５Ｖ（１５Ｖの５０％とした）に立ち上がる
までの遅延時間（Ｔｄ）をシミュレーションにより求め
たものを図７（Ａ）に示す。従来例に比べ、ＮＭＯＳＴ
１０５および１０６のチャネル幅が約２０μｍ小さくて
も同等の動作をすることが示されている。従って、ＰＭ
ＯＳＴ１１３および１１４を付加したことによる回路の
占有面積増加は殆どない。

【００５３】図７（Ｂ）には、電源電圧ＶＤＤ２を変え
たときの遅延時間（Ｔｄ）をシミュレーションした結果
である。ただし、この場合の遅延時間は入力信号（Ｉ
Ｎ）が５０％立ち上がってから、出力信号（ＯＵＴ）が
電源電圧ＶＤＤ２の５０％立ち上がるまでの時間とし
た。また、この時のシミュレーションに用いた移動度、
しきい値などは前述と同じで、チャネル幅については、
ＰＭＯＳＴ１０１〜１０４は１０μｍ、ＮＭＯＳＴ１０
５、１０６は２０μｍ、ＰＭＯＳＴ１１３、１１４は１
０μｍとした。比較のため図７（Ｂ）には従来例のシミ
ュレーション結果も示した。ただし、従来例については
ＮＭＯＳＴ１０５、１０６のチャネル幅を３０μｍとし
て、本実施例で付加したＰＭＯＳＴ１１３、１１４の分
だけ大きくし占有面積がほぼ同じ条件とした。図から判
るように従来例では大きな電圧振幅差間のレベル変換が
困難であるのに対し、本実施例では容易にレベル変換が
可能である。また、従来例では電源電圧ＶＤＤ２を増加
させると急激にレベル変換が破綻する傾向にあるが、本
発明ではそれが緩やかなため、トランジスタの特性バラ
ツキにも強いレベルシフタであると言える。

【００５４】入力信号（ＩＮ）が、電位が５Ｖの“Ｈ
ｉ”から電位が０Ｖの“Ｌｏ”に変化するときは、ＰＭ
ＯＳＴ１１３と１１４、ＰＭＯＳＴ１０１と１０２、Ｐ
ＭＯＳＴ１０３と１０４、ＮＭＯＳＴ１０５と１０６、
それぞれの役割が入れ替わるだけなので上記で述べたこ
とも各トランジスタを入れ替えればそのまま通用する。

【００５５】[実施例２]本実施例でも、信号の低電位側
は固定で高電位側をシフトさせるレベルシフタの別例に
ついて説明する。本実施例のレベルシフタは図８で示さ
れるように、実施例１のレベルシフタにおいてＰＭＯＳ
Ｔ１１３、１１４をＮＭＯＳＴ１１５、１１６にそれぞ
れ置き換え、それらのゲートを電源ＶＤＤ２と接続した
ものである。なお、本実施例も実施形態１に対して電圧
調整回路の具体例を明示した実施例である。また、本実
施例も図２３で示した従来例の改良型と言え、各部に対
応するトランジスタなどには同一の符号を用いた。

【００５６】本実施例のレベルシフタの構成は以下のよ
うになっている。電源ＶＤＤ２に、ＮＭＯＳＴ１１５の
ドレインおよびゲートを、そしてＮＭＯＳＴ１１６のド
レインおよびゲートをそれぞれ接続し、ＮＭＯＳＴ１１
５のソースをＰＭＯＳＴ１０１のソースへ、またＮＭＯ
ＳＴ１１６のソースをＰＭＯＳＴ１０２のソースへそれ
ぞれ接続する。ＰＭＯＳＴ１０１のドレインはＰＭＯＳ
Ｔ１０３のソースへ、ＰＭＯＳＴ１０２のドレインはＰ
ＭＯＳＴ１０４のソースへそれぞれ接続する。また、Ｐ
ＭＯＳＴ１０３のドレインはＰＭＯＳＴ１０２のゲート
およびＮＭＯＳＴ１０５のドレインへ接続し、ＰＭＯＳ
Ｔ１０４のドレインはＰＭＯＳＴ１０１のゲートおよび
ＮＭＯＳＴ１０６のドレインへ接続する。ＮＭＯＳＴ１
０５のソースおよびＮＭＯＳＴ１０６のソースはＧＮＤ
（０Ｖ）へ接続する。また、０〜ＶＤＤ１の電圧振幅で
ある入力信号（ＩＮ）はＰＭＯＳＴ１０３およびＮＭＯ
ＳＴ１０５のゲートへ、同じ電圧振幅である、入力信号
（ＩＮ）の反転入力信号（／ＩＮ）は、ＰＭＯＳＴ１０
４およびＮＭＯＳＴ１０６のゲートへそれぞれ入力さ
れ、ＮＭＯＳＴ１０６のドレインからレベル変換された
出力信号（ＯＵＴ）を取り出している。なお、ＮＭＯＳ
Ｔ１０５のドレインから前記出力信号（ＯＵＴ）の反転
出力信号（／ＯＵＴ）を取り出すこともできる。ＮＭＯ
ＳＴ１１５および１１６が追加されたことが従来例と異
なる。

【００５７】本実施例のレベルシフタは、その動作につ
いては基本的には実施例１と同じであり、実施例１にお
けるＰＭＯＳＴ１１３および１１４の役割をＮＭＯＳＴ
１１５および１１６に代替させたものである。従って、
本実施例のレベルシフタは、０〜ＶＤＤ１の電圧振幅の
信号を、０〜（ＶＤＤ２−Ｖ_th1）の電圧振幅の信号に
変換する。ここで、Ｖ_th1はＮＭＯＳＴ１１５または１
１６のしきい値電圧である。

【００５８】以上のように、本実施例のレベルシフタは
実施例１と同様に、従来例に比べて大きなレベル差間の
レベル変換を容易にし、動作速度も向上し、また、貫通
電流も少なく消費電力の低減に効果がある。加えて、ト
ランジスタの特性バラツキにも強い。また、本実施例で
は、ＮＭＯＳのしきい値電圧をＰＭＯＳＴのしきい値電
圧の絶対値より小さくするようにトランジスタを作成す
れば、本実施例のレベルシフタの出力信号を入力する次
段の論理回路のＰＭＯＳＴをオフするマージンを十分持
たせることができる。

【００５９】[実施例３]本実施例では、信号の高電位側
は固定で低電位側をシフトさせる図９に示すレベルシフ
タについて説明する。なお、本実施例は実施形態２に対
して電圧調整回路の具体例を明示した実施例である。ま
た、本実施例は図２４で示した従来例の改良型と言え、
各部に対応するトランジスタなどには同一の符号を用い
た。

【００６０】本実施例のレベルシフタの構成は以下のよ
うになっている。電源ＶＤＤ４に、ＮＭＯＳＴ１１７の
ソースおよびＮＭＯＳＴ１１８のソースをそれぞれ接続
し、ＮＭＯＳＴ１１７のゲートおよびドレインをＮＭＯ
ＳＴ１０７のソースへ、また、ＮＭＯＳＴ１１８のゲー
トおよびドレインをＮＭＯＳＴ１０８のソースへそれぞ
れ接続する。ＮＭＯＳＴ１０７のドレインはＮＭＯＳＴ
１０９のソースへ、ＮＭＯＳＴ１０８のドレインはＮＭ
ＯＳＴ１１０のソースへそれぞれ接続する。また、ＮＭ
ＯＳＴ１０９のドレインはＮＭＯＳＴ１０８のゲートお
よびＰＭＯＳＴ１１１のドレインへ接続し、ＮＭＯＳＴ
１１０のドレインはＮＭＯＳＴ１０７のゲートおよびＰ
ＭＯＳＴ１１２のドレインへ接続し、ＰＭＯＳＴ１１１
のソースおよびＰＭＯＳＴ１１２のソースをそれぞれＧ
ＮＤ（０Ｖ）へ接続する。また、ＶＤＤ３〜０の電圧振
幅である入力信号（ＩＮ）はＮＭＯＳＴ１０９およびＰ
ＭＯＳＴ１１１のゲートへ、同じ電圧振幅である、入力
信号（ＩＮ）の反転入力信号（／ＩＮ）はＮＭＯＳＴ１
１０およびＰＭＯＳＴ１１２のゲートへそれぞれ入力
し、ＰＭＯＳＴ１１２のドレインからレベル変換された
出力信号（ＯＵＴ）を取り出している。なお、ＰＭＯＳ
Ｔ１１１のドレインから前記出力信号（ＯＵＴ）の反転
出力信号を取り出すこともできる。ＮＭＯＳＴ１１７お
よびＮＭＯＳＴ１１８が追加されたことが従来例と異な
る。

【００６１】引き続いて、本実施例のレベルシフタの動
作について説明する。ただし、トランジスタ１０７〜１
１２については従来例と同様な役割をするのでその説明
は簡略化し、ＮＭＯＳＴ１１７および１１８が加わった
ことで動作が如何に変わるかについて主に説明する。

【００６２】図９に示したレベルシフタにおいて、例え
ば、ＶＤＤ３＝−５Ｖ、ＶＤＤ４＝−１５Ｖ、ＮＭＯＳ
Ｔ１０７〜１１０および１１７、１１８のしきい値電圧
＝２Ｖ、ＰＭＯＳＴ１１１および１１２のしきい値電圧
＝−２Ｖとする。この条件で、入力信号（ＩＮ）の電位
が０Ｖの“Ｈｉ”である定常状態をまず考える。この
時、ＮＭＯＳＴ１０７および１０９はオンしＰＭＯＳＴ
１１１はオフしているのでＮＭＯＳＴ１０８のゲートに
蓄えられた電荷は電源ＶＤＤ４へ放電される。ただし、
ＮＭＯＳＴ１１７は常に飽和領域での動作となるので、
放電が完了した定常状態ではＮＭＯＳＴ１０７のソース
の電位は電源電圧ＶＤＤ４の電位−１５ＶからＮＭＯＳ
Ｔ１１７のしきい値電圧だけ足された−１３Ｖとなる。
従って、ＮＭＯＳＴ１０８のゲート（反転出力信号（／
ＯＵＴ））もその電位が−１３Ｖの“Ｌｏ”となる。一
方、ＮＭＯＳＴ１０８はオフ、ＰＭＯＳＴ１１２はオン
なのでＮＭＯＳＴ１０７のゲート（出力信号（ＯＵ
Ｔ））は電位が０Ｖの“Ｈｉ”であり、ＮＭＯＳＴ１０
８のソースはＮＭＯＳＴ１１７のそれと同様に−１３Ｖ
となる。

【００６３】この状態から入力信号（ＩＮ）が、電位が
−５Ｖの“Ｌｏ”になるとどうなるかを次に考える。こ
の時も、入力信号の変化の直後は前述と同様にＮＭＯＳ
Ｔ１０７、１０９およびＰＭＯＳＴ１１１はオンなの
で、ＮＭＯＳＴ１１７のソースに接続された電源ＶＤＤ
４とＰＭＯＳＴ１１１のソースに接続されたＧＮＤとの
間を貫通電流が流れようとする。ただし、飽和領域で動
作するＮＭＯＳＴ１１７があるために、流れようとする
電流の分だけＮＭＯＳＴ１１７のソース・ドレイン間電
圧が更に大きくなり（以下、この大きくなった分をΔ₂
とする）、ＮＭＯＳＴ１０７のソース電位は−（１３−
Δ₂）Ｖと更に大きくなる。従って、従来例のレベルシ
フタにおいて電源電圧ＶＤＤ４を−１５Ｖから−（１３
−Δ₂）Ｖへと大きくしたのと同じ効果が得られる。こ
のΔ₂は、貫通電流が大きいほど大きくなりＮＭＯＳＴ
１０７のソース電位もそれに合わせて大きくなりＮＭＯ
ＳＴ１０７や１０９がオフになり易くなり、結果的に貫
通電流もカットされるように働く。一方、貫通電流が小
さいとＰＭＯＳＴ１１１を介してＮＭＯＳＴ１０８のゲ
ートへ充電される電流が勝り、直ちにＮＭＯＳＴ１０８
がオンになる。これによりＮＭＯＳＴ１０７のゲートは
−１３Ｖに充電され、結局このトランジスタのオフに結
びつく。このようにＮＭＯＳＴ１１７はレベル変換を容
易にする効果を持つ。

【００６４】これらの様子は、図１０に示すシミュレー
ション結果により確認できる。図中には同時に従来例の
結果も白抜きのマークにより示した。なお、シミュレー
ションに用いたトランジスタの主なパラメータは、全て
のＰＭＯＳＴのしきい値電圧、移動度をそれぞれ−２
Ｖ、１００ｃｍ²／Ｖｓとし、全てのＮＭＯＳＴのしき
い値電圧、移動度をそれぞれ２Ｖ、１００ｃｍ²／Ｖｓ
とした。また、トランジスタのチャネル長は全て４μｍ
とし、チャネル幅については、ＮＭＯＳＴ１０７〜１１
０は１０μｍ、ＰＭＯＳＴ１１１、１１２は３０μｍ、
ＮＭＯＳＴ１１７、１１８は２０μｍとした。なお、Ｖ
_s107はＮＭＯＳＴ１０７のソース電位を、Ｉ₂はＮＭＯ
ＳＴ１０７０のソース・ドレイン間を流れる電流をそれ
ぞれ示す。従来例に比べてレベル変換の動作速度が向上
し、貫通電流も少なく低消費電力であることが分かる。
また、実施例１と同様に本実施例のレベルシフタはトラ
ンジスタの特性バラツキにも強い。

【００６５】入力信号（ＩＮ）が、電位が−５Ｖの“Ｌ
ｏ”から電位が０Ｖの“Ｈｉ”に変化するときは、ＮＭ
ＯＳＴ１１７と１１８、ＮＭＯＳＴ１０７と１０８、Ｎ
ＭＯＳＴ１０９と１１０、ＰＭＯＳＴ１１１と１１２、
それぞれの役割が入れ替わるだけなので上記で述べたこ
とも各トランジスタを入れ替えればそのまま通用する。

【００６６】[実施例４]本実施例でも、信号の高電位側
は固定で低電位側をシフトさせるレベルシフタの別例に
ついて説明する。本実施例のレベルシフタは図１１で示
されるように、実施例３のレベルシフタにおいてＮＭＯ
ＳＴ１１７、１１８をＰＭＯＳＴ１１９、１２０にそれ
ぞれ置き換え、それらのゲートを電源ＶＤＤ４と接続し
たものである。なお、本実施例も実施形態２に対して電
圧調整回路の具体例を明示した実施例である。また、本
実施例も図２４で示した従来例の改良型と言え、各部に
対応するトランジスタなどには同一の符号を用いた。

【００６７】本実施例のレベルシフタの構成は以下のよ
うになっている。電源ＶＤＤ４に、ＰＭＯＳＴ１１９の
ドレインおよびゲートを、ＰＭＯＳＴ１２０のドレイン
およびゲートをそれぞれ接続し、ＰＭＯＳＴ１１９のソ
ースをＮＭＯＳＴ１０７のソースへ、また、ＰＭＯＳＴ
１２０のソースをＮＭＯＳＴ１０８のソースへそれぞれ
接続する。ＮＭＯＳＴ１０７のドレインはＮＭＯＳＴ１
０９のソースへ、ＮＭＯＳＴ１０８のドレインはＮＭＯ
ＳＴ１１０のソースへそれぞれ接続する。また、ＮＭＯ
ＳＴ１０９のドレインはＮＭＯＳＴ１０８のゲートおよ
びＰＭＯＳＴ１１１のドレインへ接続し、ＮＭＯＳＴ１
１０のドレインはＮＭＯＳＴ１０７のゲートおよびＰＭ
ＯＳＴ１１２のドレインへ接続し、ＰＭＯＳＴ１１１の
ソースおよびＰＭＯＳＴ１１２のソースはそれぞれＧＮ
Ｄ（０Ｖ）へ接続する。また、ＶＤＤ３〜０の電圧振幅
である入力信号（ＩＮ）はＮＭＯＳＴ１０９およびＰＭ
ＯＳＴ１１１のゲートへ、同じ電圧振幅である、入力信
号（ＩＮ）の反転入力信号（／ＩＮ）はＮＭＯＳＴ１１
０およびＰＭＯＳＴ１１２のゲートへそれぞれ入力し、
ＰＭＯＳＴ１１２のドレインからレベル変換された出力
信号（ＯＵＴ）を取り出している。なお、ＰＭＯＳＴ１
１１のドレインから前記出力信号（ＯＵＴ）の反転出力
信号を取り出すこともできる。ＰＭＯＳＴ１１９および
ＰＭＯＳＴ１２０が追加されたことが従来例と異なる。

【００６８】本実施例のレベルシフタは、その動作につ
いては基本的には実施例３と同じであり、実施例３にお
けるＮＭＯＳＴ１１７および１１８の役割をＰＭＯＳＴ
１１９および１２０に代替させたものである。従って、
本実施例のレベルシフタは、ＶＤＤ３〜０の電圧振幅の
信号を、（ＶＤＤ４−Ｖ_th2）〜０の電圧振幅の信号に
変換する。ここで、Ｖ_th2はＮＭＯＳＴ１１９または１
２０のしきい値電圧である。

【００６９】以上のように、本実施例のレベルシフタは
実施例３と同様に、従来例に比べて大きなレベル差間の
レベル変換を容易にし、動作速度も向上し、また、貫通
電流も少なく消費電力の低減に効果がある。加えて、ト
ランジスタの特性バラツキにも強い。また、本実施例で
は、ＰＭＯＳのしきい値電圧の絶対値をＮＭＯＳＴのし
きい値電圧より小さくするようにトランジスタを作成す
れば、本実施例のレベルシフタの出力信号を入力する次
段の論理回路のＮＭＯＳＴをオフするマージンを十分持
たせることができる。

【００７０】[実施例５]本実施例では、信号の低電位側
は固定で高電位側をシフトさせる図１２に示すレベルシ
フタについて説明する。なお、本実施例は実施形態３に
対して電圧調整回路の具体例を明示した実施例である。
また、本実施例は、図５で示される実施例１の改良型と
も言え、各部に対応するトランジスタなどには同一の符
号を用いた。

【００７１】本実施例のレベルシフタの構成は以下のよ
うになっている。電源ＶＤＤ２に、ＰＭＯＳＴ１１３の
ソースおよびＰＭＯＳＴ１１４のソースをそれぞれ接続
し、ＰＭＯＳＴ１１３のゲートおよびドレインをＰＭＯ
ＳＴ１０１のソースへ、またＰＭＯＳＴ１１４のゲート
およびドレインをＰＭＯＳＴ１０２のソースへそれぞれ
接続する。ＰＭＯＳＴ１０１のドレインはＰＭＯＳＴ１
０２のゲートおよびＮＭＯＳＴ１０５のドレインへ接続
し、ＰＭＯＳＴ１０２のドレインはＰＭＯＳＴ１０１の
ゲートおよびＮＭＯＳＴ１０６のドレインへ接続する。
ＮＭＯＳＴ１０５のソースおよびＮＭＯＳＴ１０６のソ
ースはＧＮＤ（０Ｖ）へ接続する。また、０〜ＶＤＤ１
の電圧振幅である入力信号（ＩＮ）はＮＭＯＳＴ１０５
のゲートへ、同じ電圧振幅である、入力信号（ＩＮ）の
反転入力信号（／ＩＮ）はＮＭＯＳＴ１０６のゲートへ
それぞれ入力され、ＮＭＯＳＴ１０６のドレインからレ
ベル変換された出力信号（ＯＵＴ）を取り出している。
なお、ＮＭＯＳＴ１０５のドレインから前記出力信号
（ＯＵＴ）の反転出力信号（／ＯＵＴ）を取り出すこと
もできる。

【００７２】本実施例のレベルシフタは、その動作につ
いては基本的には実施例１と同じであり、実施例１にお
けるＰＭＯＳＴ１０３および１０４を削除したものであ
る。大きなレベル差間のレベル変換では、これらＰＭＯ
ＳＴ１０３および１０４は本来の役割を果たさないので
削除しても問題にはならない。本実施例のレベルシフタ
は、０〜ＶＤＤ１の電圧振幅の信号を、０〜（ＶＤＤ２
−Ｖ_th3）の電圧振幅の信号に変換する。ここで、Ｖ_th3
はＰＭＯＳＴ１１３または１１４のしきい値電圧であ
る。

【００７３】以上のように、本実施例のレベルシフタは
実施例１と同様に、従来例に比べて大きなレベル差間の
レベル変換を容易にし、動作速度も向上し、また、貫通
電流も少なく消費電力の低減に効果がある。加えて、ト
ランジスタの特性バラツキにも強い。なお、本実施例は
従来例と同じトランジスタの個数で構成されるので同程
度の動作特性のレベルシフタであれば回路の占有面積は
小さくすることができる。

【００７４】[実施例６]本実施例でも、信号の低電位側
は固定で高電位側をシフトさせるレベルシフタの別例に
ついて説明する。本実施例のレベルシフタは図１３で示
されるように、図１２で示した実施例５のレベルシフタ
においてＰＭＯＳＴ１１３、１１４をＮＭＯＳＴ１１
５、１１６にそれぞれ置き換え、それらのゲートを電源
ＶＤＤ２と接続したものである。なお、本実施例も実施
形態３に対して電圧調整回路の具体例を明示した実施例
である。また、本実施例は図８で示した実施例２の改良
型とも言え、各部に対応するトランジスタなどには同一
の符号を用いた。

【００７５】本実施例のレベルシフタの構成は以下のよ
うになっている。電源ＶＤＤ２に、ＮＭＯＳＴ１１５の
ドレインおよびゲートを、そしてＮＭＯＳＴ１１６のド
レインおよびゲートをそれぞれ接続し、ＮＭＯＳＴ１１
５のソースをＰＭＯＳＴ１０１のソースへ、またＮＭＯ
ＳＴ１１６のソースをＰＭＯＳＴ１０２のソースへそれ
ぞれ接続する。ＰＭＯＳＴ１０１のドレインはＰＭＯＳ
Ｔ１０２のゲートおよびＮＭＯＳＴ１０５のドレインへ
接続し、ＰＭＯＳＴ１０２のドレインはＰＭＯＳＴ１０
１のゲートおよびＮＭＯＳＴ１０６のドレインへ接続す
る。ＮＭＯＳＴ１０５のソースおよびＮＭＯＳＴ１０６
のソースはＧＮＤ（０Ｖ）へ接続する。また、０〜ＶＤ
Ｄ１の電圧振幅である入力信号（ＩＮ）はＮＭＯＳＴ１
０５のゲートへ、同じ電圧振幅である、入力信号（Ｉ
Ｎ）の反転入力信号（／ＩＮ）はＮＭＯＳＴ１０６のゲ
ートへそれぞれ入力され、ＮＭＯＳＴ１０６のドレイン
から出力信号（ＯＵＴ）を取り出している。なお、ＮＭ
ＯＳＴ１０５のドレインから前記出力信号（ＯＵＴ）の
反転出力信号（／ＯＵＴ）を取り出すこともできる。

【００７６】本実施例のレベルシフタは、その動作につ
いては基本的には実施例２と同じであり、実施例２にお
けるＰＭＯＳＴ１０３および１０４を削除したものであ
る。大きなレベル差間のレベル変換では、これらＰＭＯ
ＳＴ１０３および１０４は本来の役割を果たさないので
削除しても問題にはならない。本実施例のレベルシフタ
は、０〜ＶＤＤ１の電圧振幅の信号を、０〜（ＶＤＤ２
−Ｖ_th1）の電圧振幅の信号に変換する。ここで、Ｖ_th1
はＮＭＯＳＴ１１５または１１６のしきい値電圧であ
る。

【００７７】以上のように、本実施例のレベルシフタは
実施例２と同様に、従来例に比べて大きなレベル差間の
レベル変換を容易にし、動作速度も向上し、また、貫通
電流も少なく消費電力の低減に効果がある。加えて、ト
ランジスタの特性バラツキにも強い。また、本実施例で
は、ＮＭＯＳのしきい値電圧をＰＭＯＳＴのしきい値電
圧の絶対値より小さくするようにトランジスタを作成す
れば、本実施例のレベルシフタの出力信号を入力する次
段の論理回路のＰＭＯＳＴをオフするマージンを十分持
たせることができる。なお、本実施例は従来例と同じト
ランジスタの個数で構成されるので同程度の動作特性の
レベルシフタであれば回路の占有面積は小さくすること
ができる。

【００７８】[実施例７]本実施例では、信号の高電位側
は固定で低電位側をシフトさせる図１４に示すレベルシ
フタについて説明する。なお、本実施例は実施形態４に
対して電圧調整回路の具体例を明示した実施例である。
また、本実施例は、図９で示される実施例３の改良型と
言え、各部に対応するトランジスタなどには同一の符号
を用いた。

【００７９】本実施例のレベルシフタの構成は以下のよ
うになっている。電源ＶＤＤ４に、ＮＭＯＳＴ１１７の
ソースおよびＮＭＯＳＴ１１８のソースをそれぞれ接続
し、ＮＭＯＳＴ１１７のゲートおよびドレインをＮＭＯ
ＳＴ１０７のソースへ、またＮＭＯＳＴ１１８のゲート
およびドレインをＮＭＯＳＴ１０８のソースへそれぞれ
接続する。ＮＭＯＳＴ１０７のドレインはＮＭＯＳＴ１
０８のゲートおよびＰＭＯＳＴ１１１のドレインへ接続
し、ＮＭＯＳＴ１０８のドレインはＮＭＯＳＴ１０７の
ゲートおよびＰＭＯＳＴ１１２のドレインへ接続する。
ＰＭＯＳＴ１１１のソースおよびＰＭＯＳＴ１１２のソ
ースはＧＮＤ（０Ｖ）へ接続する。また、ＶＤＤ３〜０
の電圧振幅である入力信号（ＩＮ）はＰＭＯＳＴ１１１
のゲートへ、同じ電圧振幅である、入力信号（ＩＮ）の
反転入力信号（／ＩＮ）はＰＭＯＳＴ１１２のゲートへ
それぞれ入力され、ＰＭＯＳＴ１１２のドレインから出
力信号（ＯＵＴ）を取り出している。なお、ＰＭＯＳＴ
１１１のドレインから前記出力信号（ＯＵＴ）の反転出
力信号（／ＯＵＴ）を取り出すこともできる。

【００８０】本実施例のレベルシフタは、その動作につ
いては基本的には実施例３と同じであり、実施例３にお
けるＮＭＯＳＴ１０９および１１０を削除したものであ
る。大きなレベル差間のレベル変換では、これらＮＭＯ
ＳＴ１０９および１１０は本来の役割を果たさないので
削除しても問題にはならない。本実施例のレベルシフタ
は、ＶＤＤ３〜０の電圧振幅の信号を、（ＶＤＤ４−Ｖ
_th2）〜０の電圧振幅の信号に変換する。ここで、Ｖ_th2
はＮＭＯＳＴ１１９または１２０のしきい値電圧であ
る。

【００８１】以上のように、本実施例のレベルシフタは
実施例３と同様に、従来例に比べて大きなレベル差間の
レベル変換を容易にし、動作速度も向上し、また、貫通
電流も少なく消費電力の低減に効果がある。加えて、ト
ランジスタの特性バラツキにも強い。なお、本実施例は
従来例と同じトランジスタの個数で構成されるので同程
度の動作特性のレベルシフタであれば回路の占有面積は
小さくすることができる。

【００８２】[実施例８]本実施例でも、信号の高電位側
は固定で低電位側をシフトさせるレベルシフタの別例に
ついて説明する。本実施例のレベルシフタは図１５で示
されるように、図１４で示した実施例７のレベルシフタ
においてＮＭＯＳＴ１１７、１１８をＰＭＯＳＴ１１
９、１２０にそれぞれ置き換え、それらのゲートを電源
ＶＤＤ４と接続したものである。なお、本実施例は実施
形態４に対して電圧調整回路の具体例を明示した実施例
である。また、本実施例は図１１で示した実施例４の改
良型とも言え、各部に対応するトランジスタなどには同
一の符号を用いた。

【００８３】本実施例のレベルシフタの構成は以下のよ
うになっている。電源ＶＤＤ４に、ＰＭＯＳＴ１１９の
ドレインおよびゲートを、そしてＰＭＯＳＴ１２０のド
レインおよびゲートをそれぞれ接続し、ＰＭＯＳＴ１１
９のソースをＮＭＯＳＴ１０７のソースへ、またＰＭＯ
ＳＴ１２０のソースをＮＭＯＳＴ１０８のソースへそれ
ぞれ接続する。ＮＭＯＳＴ１０７のドレインはＮＭＯＳ
Ｔ１０８のゲートおよびＰＭＯＳＴ１１１のドレインへ
接続し、ＮＭＯＳＴ１０８のドレインはＮＭＯＳＴ１０
７のゲートおよびＰＭＯＳＴ１１２のドレインへ接続す
る。ＰＭＯＳＴ１１１のソースおよびＰＭＯＳＴ１１２
のソースはＧＮＤ（０Ｖ）へ接続する。また、ＶＤＤ３
〜０の電圧振幅である入力信号（ＩＮ）はＰＭＯＳＴ１
１１のゲートへ、同じ電圧振幅である、入力信号（Ｉ
Ｎ）の反転入力信号（／ＩＮ）はＰＭＯＳＴ１１２のゲ
ートへそれぞれ入力され、ＰＭＯＳＴ１０７のドレイン
から出力信号（ＯＵＴ）を取り出している。なお、ＰＭ
ＯＳＴ１１１のドレインから前記出力信号（ＯＵＴ）の
反転出力信号（／ＯＵＴ）を取り出すこともできる。図
１１で示される実施例４とはＮＭＯＳＴ１０９および１
１０の有無が異なる。

【００８４】本実施例のレベルシフタは、その動作につ
いては基本的には実施例４と同じであり、実施例４にお
けるＮＭＯＳＴ１０９および１１０を削除したものであ
る。大きなレベル差間のレベル変換では、これらＮＭＯ
ＳＴ１０９および１１０は本来の役割を果たさないので
削除しても問題にはならない。本実施例のレベルシフタ
は、ＶＤＤ３〜０の電圧振幅の信号を、（ＶＤＤ４−Ｖ
_th2）〜０の電圧振幅の信号に変換する。ここで、Ｖ_th2
はＮＭＯＳＴ１１９または１２０のしきい値電圧であ
る。

【００８５】以上のように、本実施例のレベルシフタは
実施例４と同様に、従来例に比べて大きなレベル差間の
レベル変換を容易にし、動作速度も向上し、また、貫通
電流も少なく消費電力の低減に効果がある。加えて、ト
ランジスタの特性バラツキにも強い。また、本実施例で
は、ＰＭＯＳのしきい値電圧の絶対値をＮＭＯＳＴのし
きい値電圧より小さくするようにトランジスタを作成す
れば、本実施例のレベルシフタの出力信号を入力する次
段の論理回路のＮＭＯＳＴをオフするマージンを十分持
たせることができる。なお、本実施例は従来例と同じト
ランジスタの個数で構成されるので同程度の動作特性の
レベルシフタであれば回路の占有面積は小さくすること
ができる。

【００８６】[実施例９]本実施例では、実施形態１乃至
実施形態４において電圧調整回路として抵抗を用いたレ
ベルシフタについて説明する。この抵抗としては、トラ
ンジスタのゲートをそのしきい値電圧以上にバイアスし
常にオン状態にしてそのソース・ドレイン間を抵抗に利
用する方法、トランジスタのソース・ドレイン領域を利
用する方法、また、ＬＤＤ領域を利用する方法などがあ
る。これらの抵抗を用いることでもレベル変換動作を容
易にする効果がある。なお、この場合はレベルシフタの
出力振幅は、実施例１乃至実施例９のようにしきい値電
圧だけ変動することはなくフルスケールとなる。 [実施例１０]本実施例では、実施例１〜実施例９のレベ
ルシフタをアクティブマトリクス型液晶表示装置の駆動
回路に適用した場合の作成方法例について説明する。な
お、画素部のスイッチング素子である画素ＴＦＴと、画
素部の周辺に設けられる本発明のレベルシフタを有する
駆動回路（信号線駆動回路、走査線駆動回路等）のＴＦ
Ｔとを同一基板上に作製する工程を取り上げる。但し、
説明を容易にするために、駆動回路部にはその基本構成
回路であるＣＭＯＳ回路を、画素部の画素ＴＦＴにはｎ
チャネル型ＴＦＴとを、ある経路に沿った断面により図
示することにする。

【００８７】まず、図１６（Ａ）に示すように、コーニ
ング社の＃７０５９ガラスや＃１７３７ガラスなどに代
表されるバリウムホウケイ酸ガラス、またはアルミノホ
ウケイ酸ガラスなどのガラスから成る基板４００上に酸
化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜から成る下地膜４０１を形成する。例え
ば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作
製される酸化窒化シリコン膜４０１ａを１０〜２００nm
（好ましくは５０〜１００nm）形成し、同様にＳｉ
Ｈ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜４
０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０
nm）の厚さに積層形成する。本実施例では下地膜４０１
を２層構造として示したが、前記絶縁膜の単層膜または
２層以上積層させた構造として形成しても良い。

【００８８】島状半導体層４０２〜４０６は、非晶質構
造を有する半導体膜をレーザー結晶化法や公知の熱結晶
化法を用いて作製した結晶質半導体膜で形成する。この
島状半導体層４０２〜４０６の厚さは２５〜８０ｎｍ
（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶
質半導体膜の材料に限定はないが、好ましくはシリコン
またはシリコンゲルマニウム（ＳｉＧｅ）合金などで形
成すると良い。

【００８９】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３０Ｈｚとし、レーザーエ
ネルギー密度を１００〜４００mJ/cm²(代表的には２０
０〜３００mJ/cm²)とする。また、ＹＡＧレーザーを用
いる場合にはその第２高調波を用いパルス発振周波数１
〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜
６００mJ/cm²(代表的には３５０〜５００mJ/cm²)とする
と良い。そして幅１００〜１０００μｍ、例えば４００
μｍで線状に集光したレーザー光を基板全面に渡って照
射し、この時の線状レーザー光の重ね合わせ率（オーバ
ーラップ率）を８０〜９８％として行う。

【００９０】次いで、島状半導体層４０２〜４０６を覆
うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７
はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４
０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成す
る。本実施例では、１２０ｎｍの厚さの酸化窒化シリコ
ン膜で形成する。勿論、ゲート絶縁膜はこのような酸化
窒化シリコン膜に限定されるものでなく、他のシリコン
を含む絶縁膜を単層または積層構造として用いても良
い。例えば、酸化シリコン膜を用いる場合には、プラズ
マＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）と
Ｏ₂とを混合し、反応圧力４０Pa、基板温度３００〜４
００℃とし、高周波（１３．５６MHz）電力密度０．５
〜０．８W/cm²で放電させて形成することができる。こ
のようにして作製される酸化シリコン膜は、その後４０
０〜５００℃の熱アニールによりゲート絶縁膜として良
好な特性を得ることができる。

【００９１】そして、ゲート絶縁膜４０７上にゲート電
極（ＴＦＴのゲートに相当する部分）を形成するための
第１の導電膜４０８と第２の導電膜４０９とを形成す
る。本実施例では、第１の導電膜４０８をＴａで５０〜
１００ｎｍの厚さに形成し、第２の導電膜４０９をＷで
１００〜３００ｎｍの厚さに形成する。

【００９２】Ｔａ膜はスパッタ法で形成し、Ｔａのター
ゲットをＡｒでスパッタする。この場合、Ａｒに適量の
ＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜
の剥離を防止することができる。また、α相のＴａ膜の
抵抗率は２０μΩcm程度でありゲート電極に使用するこ
とができるが、β相のＴａ膜の抵抗率は１８０μΩcm程
度でありゲート電極とするには不向きである。α相のＴ
ａ膜を形成するために、Ｔａのα相に近い結晶構造をも
つ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下
地に形成しておくとα相のＴａ膜を容易に得ることがで
きる。

【００９３】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも
できる。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μ
Ωｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大き
くすることで低抵抗率化を図ることができるが、Ｗ中に
酸素などの不純物元素が多い場合には結晶化が阻害され
高抵抗化する。このことより、スパッタ法による場合、
純度９９．９９９９％のＷターゲットを用い、さらに成
膜時に気相中からの不純物の混入がないように十分配慮
してＷ膜を形成することにより、抵抗率９〜２０μΩｃ
ｍを実現することができる。

【００９４】なお、本実施例では、第１の導電膜４０８
をＴａ、第２の導電膜４０９をＷとしたが、いずれもＴ
ａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、ま
たは前記元素を主成分とする合金材料若しくは化合物材
料で形成してもよい。また、リン等の不純物元素をドー
ピングした多結晶シリコン膜に代表される半導体膜を用
いてもよい。本実施例以外の組み合わせとしては、第１
の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導
電膜をＷとする組み合わせ、第１の導電膜を窒化タンタ
ル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み
合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成
し、第２の導電膜をＣｕとする組み合わせなどがある。
いずれにしても、エッチングで選択比のとれる導電性材
料による組み合わせが望ましい。

【００９５】次に、レジストによるマスク４１０〜４１
７を形成し、電極及び配線を形成するための第１のエッ
チング処理を行う。本実施例ではＩＣＰ（Inductively
Coupled Plasma：誘導結合型プラズマ）エッチング法を
用い、エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１Pa
の圧力でコイル型の電極に５００WのＲＦ（13.56MHz）
電力を投入してプラズマを生成して行う。基板側（試料
ステージ）にも１００WのＲＦ（13.56MHz）電力を投入
し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄
とＣｌ₂を混合した場合にはＷ膜及びＴａ膜とも同程度
にエッチングされる。

【００９６】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー部の角度が１５〜４５°の
テーパー形状となる。ゲート絶縁膜上に残渣を残すこと
なくエッチングするためには、１０〜２０％程度の割合
でエッチング時間を増加させると良い。Ｗ膜に対する酸
化窒化シリコン膜の選択比は２〜４（代表的には３）で
あるので、オーバーエッチング処理により、酸化窒化シ
リコン膜が露出した面は２０〜５０nm程度エッチングさ
れることになる。こうして、第１のエッチング処理によ
り第１の導電層と第２の導電層から成る第１の形状の導
電層４１９〜４２６（第１の導電層４１９ａ〜４２６ａ
と第２の導電層４１９ｂ〜４２６ｂ）を形成する。４１
８はゲート絶縁膜であり、第１の形状の導電層４１９〜
４２６で覆われない領域は２０〜５０nm程度エッチング
され薄くなった領域が形成される。

【００９７】そして、第１のドーピング処理を行い、ｎ
型を付与する不純物元素を添加する。（図１６（Ｂ））
ドーピングの方法はイオンドープ法若しくはイオン注入
法で行えば良い。イオンドープ法の条件はドーズ量を１
×１０¹³〜５×１０¹⁴atoms/cm²とし、加速電圧を６０
〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素
として１５族に属する元素、典型的にはリン（Ｐ）また
は砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用い
る。この場合、導電層４１９〜４２３がｎ型を付与する
不純物元素に対するマスクとなり、自己整合的に第１の
不純物領域４２７〜４３１が形成される。第１の不純物
領域４２７〜４３１には１×１０²⁰〜１×１０²¹atomic
/cm³の濃度範囲でｎ型を付与する不純物元素を添加す
る。

【００９８】次に、図１６（Ｃ）に示すように第２のエ
ッチング処理を行う。同様にＩＣＰエッチング法を用
い、エッチングガスにＣＦ₄とＣｌ₂とＯ₂を混合して、
１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.
56MHz)を供給し、プラズマを生成して行う。基板側（試
料ステージ）には５０WのＲＦ（13.56MHz）電力を投入
し、第１のエッチング処理に比べ低い自己バイアス電圧
を印加する。このような条件によりＷ膜を異方性エッチ
ングし、かつ、それより遅いエッチング速度で第１の導
電層であるＴａを異方性エッチングして第２の形状の導
電層４３３〜４４０（第１の導電層４３３ａ〜４４０ａ
と第２の導電層４３３ｂ〜４４０ｂ）を形成する。４３
２はゲート絶縁膜であり、第２の形状の導電層４３３〜
４３７で覆われない領域はさらに２０〜５０nm程度エッ
チングされ薄くなった領域が形成される。

【００９９】Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することができる。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ₆が極端に高く、その他のＷＣ
ｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、Ｃ
Ｆ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ₂を添加す
るとＣＦ₄とＯ₂が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ₂を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。

【０１００】そして、図１７（Ａ）に示すように第２の
ドーピング処理を行う。この場合、第１のドーピング処
理よりもドーズ量を下げて高い加速電圧の条件としてｎ
型を付与する不純物元素をドーピングする。例えば、加
速電圧を７０〜１２０ｋｅＶとし、１×１０¹³/cm²のド
ーズ量で行い、図１６（Ｂ）で島状半導体層に形成され
た第１の不純物領域の内側に新な不純物領域を形成す
る。ドーピングは、第２の形状の導電層４３３〜４３７
を不純物元素に対するマスクとして用い、第１の導電層
４３３ａ〜４３７ａの下側の領域にも不純物元素が添加
されるようにドーピングする。こうして、第１の導電層
４３３ａ〜４３７ａと重なる第３の不純物領域４４１〜
４４５と、第１の不純物領域と第３の不純物領域との間
の第２の不純物領域４４６〜４５０とを形成する。ｎ型
を付与する不純物元素は、第２の不純物領域で１×１０
¹⁷〜１×１０¹⁹atoms/cm³の濃度となるようにし、第３
の不純物領域で１×１０¹⁶〜１×１０¹⁸atoms/cm³の濃
度となるようにする。

【０１０１】そして、図１７（Ｂ）に示すように、ｐチ
ャネル型ＴＦＴを形成する島状半導体層４０３に一導電
型とは逆の導電型の第４の不純物領域４５４〜４５６を
形成する。第２の形状の導電層４３４を不純物元素に対
するマスクとして用い、自己整合的に不純物領域を形成
する。このとき、ｎチャネル型ＴＦＴを形成する島状半
導体層４０２、４０４、４０５、４０６はレジストマス
ク４５１〜４５３で全面を被覆しておく。不純物領域４
５４〜４５６にはそれぞれ異なる濃度でリンが添加され
ているが、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法
により、そのいずれの領域においても不純物濃度を２×
１０²⁰〜２×１０²¹atoms/cm³となるようにする。

【０１０２】以上の工程により、それぞれの島状半導体
層に不純物領域が形成される。島状半導体層と重なる導
電層４３３〜４３６がＴＦＴのゲート電極として機能す
る。また、４３９は信号線、４４０は走査線、４３７は
容量配線、４３８は駆動回路内の配線として機能する。

【０１０３】こうして導電型の制御を目的として図１７
（Ｃ）に示すように、それぞれの島状半導体層に添加さ
れた不純物元素を活性化する工程を行う。この工程はフ
ァーネスアニール炉を用いる熱アニール法で行う。その
他に、レーザーアニール法、またはラピッドサーマルア
ニール法（ＲＴＡ法）を適用することができる。熱アニ
ール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的
には５００〜６００℃で行うものであり、本実施例では
５００℃で４時間の熱処理を行う。ただし、４３３〜４
４０に用いた配線材料が熱に弱い場合には、配線等を保
護するため層間絶縁膜（シリコンを主成分とする）を形
成した後で活性化を行うことが好ましい。

【０１０４】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行う。この工程は
熱的に励起された水素により半導体層のダングリングボ
ンドを終端する工程である。水素化の他の手段として、
プラズマ水素化（プラズマにより励起された水素を用い
る）を行っても良い。

【０１０５】次いで、第１の層間絶縁膜４５７は酸化窒
化シリコン膜から１００〜２００ｎｍの厚さで形成す
る。その上に有機絶縁物材料から成る第２の層間絶縁膜
４５８を形成する。次いで、コンタクトホールを形成す
るためのエッチング工程を行う。

【０１０６】そして、駆動回路部において島状半導体層
のソース領域（ＴＦＴのソースに相当する部分）とコン
タクトを形成するソース配線４５９〜４６１、ドレイン
領域（ＴＦＴのドレインに相当する部分）とコンタクト
を形成するドレイン配線４６２〜４６４を形成する。ま
た、画素部においては、画素電極４６６、４６７、接続
電極４６５を形成する。（図１８）この接続電極４６５
により信号線４３９は、画素ＴＦＴ５０４と電気的な接
続が形成される。画素電極４６６は、画素ＴＦＴの活性
層に相当する島状半導体層４０５及び保持容量を形成す
る島状半導体層（図示せず）とそれぞれ電気的な接続が
形成される。なお、画素電極４６７及び保持容量５０５
は隣り合う画素のものである。

【０１０７】以上のようにして、ｎチャネル型ＴＦＴ５
０１、ｐチャネル型ＴＦＴ５０２、ｎチャネル型ＴＦＴ
５０３を有する駆動回路部と、画素ＴＦＴ５０４、保持
容量５０５とを有する画素部を同一基板上に形成するこ
とができる。本明細書中ではこのような基板を便宜上ア
クティブマトリクス基板と呼ぶ。

【０１０８】駆動回路部のｎチャネル型ＴＦＴ５０１は
チャネル形成領域４６８、ゲート電極を形成する導電層
４３３と重なる第３の不純物領域４４１（ＧＯＬＤ領
域）、ゲート電極の外側に形成される第２の不純物領域
４４６（ＬＤＤ領域）とソース領域またはドレイン領域
として機能する第１の不純物領域４２７を有している。
ｐチャネル型ＴＦＴ５０２にはチャネル形成領域４６
９、ゲート電極を形成する導電層４３４と重なる第４の
不純物領域４５６、ゲート電極の外側に形成される第４
の不純物領域４５５、ソース領域またはドレイン領域と
して機能する第４の不純物領域４５４を有している。ｎ
チャネル型ＴＦＴ５０３にはチャネル形成領域４７０、
ゲート電極を形成する導電層４３５と重なる第３の不純
物領域４４３（ＧＯＬＤ領域）、ゲート電極の外側に形
成される第２の不純物領域４４８（ＬＤＤ領域）とソー
ス領域またはドレイン領域として機能する第１の不純物
領域４２９を有している。

【０１０９】画素部の画素ＴＦＴ５０４にはチャネル形
成領域４７１、ゲート電極を形成する導電層４３６と重
なる第３の不純物領域４４４（ＧＯＬＤ領域）、ゲート
電極の外側に形成される第２の不純物領域４４９（ＬＤ
Ｄ領域）とソース領域またはドレイン領域として機能す
る第１の不純物領域４３０を有している。また、保持容
量５０５の一方の電極として機能する半導体層４３１に
は第１の不純物領域と同じ濃度で、半導体層４４５には
第３の不純物領域と同じ濃度で、半導体層４５０には第
２の不純物領域と同じ濃度で、それぞれｎ型を付与する
不純物元素が添加されており、容量配線４３７とその間
の絶縁層（ゲート絶縁膜と同じ層）とで保持容量を形成
している。

【０１１０】本実施例は、ブラックマトリクスを用いる
ことなく、画素電極間の隙間を遮光することができるよ
うに、画素電極の端部を信号線や走査線と重なるように
配置されている。

【０１１１】また、本実施例で示す工程に従えば、アク
ティブマトリクス基板の作製に必要なフォトマスクの数
を５枚（島状半導体層パターン、第１配線パターン（走
査線、信号線、容量配線）、ｎチャネル領域のマスクパ
ターン、コンタクトホールパターン、第２配線パターン
（画素電極、接続電極含む））とすることができる。そ
の結果、工程を短縮し、製造コストの低減及び歩留まり
の向上に寄与することができる。

【０１１２】[実施例１１]本実施例では、実施例１０で
作製したアクティブマトリクス基板から、アクティブマ
トリクス型液晶表示装置を作製する工程を以下に説明す
る。説明には図１９を用いる。

【０１１３】まず、実施例１０に従い、図１８の状態の
アクティブマトリクス基板を得た後、図１８のアクティ
ブマトリクス基板上に配向膜５０６を形成しラビング処
理を行う。

【０１１４】一方、対向基板５０７を用意する。対向基
板５０７にはカラーフィルター層５０８、５０９、オー
バーコート層５１０を形成する。カラーフィルター層は
ＴＦＴの上方で赤色のカラーフィルター層５０８と青色
のカラーフィルター層５０９とを重ねて形成し遮光膜を
兼ねる構成とする。実施例１０の基板を用いた場合、少
なくともＴＦＴと、接続電極と画素電極との間を遮光す
る必要があるため、それらの位置を遮光するように赤色
のカラーフィルターと青色のカラーフィルターを重ねて
配置することが好ましい。

【０１１５】また、接続電極４６５に合わせて赤色のカ
ラーフィルター層５０８、青色のカラーフィルター層５
０９、緑色のカラーフィルター層５１１とを重ね合わせ
てスペーサを形成する。各色のカラーフィルターはアク
リル樹脂に顔料を混合したもので１〜３μmの厚さで形
成する。これは感光性材料を用い、マスクを用いて所定
のパターンに形成することができる。スペーサの高さは
オーバーコート層５１０の厚さ１〜４μmを考慮するこ
とにより２〜７μm、好ましくは４〜６μmとすることが
でき、この高さによりアクティブマトリクス基板と対向
基板とを貼り合わせた時のギャップを形成する。オーバ
ーコート層５１０は光硬化型または熱硬化型の有機樹脂
材料で形成し、例えば、ポリイミドやアクリル樹脂など
を用いる。

【０１１６】スペーサの配置は任意に決定すれば良い
が、例えば図１９で示すように接続電極上に位置が合う
ように対向基板に配置すると良い。また、駆動回路部の
ＴＦＴ上にその位置を合わせてスペーサを対向基板上に
配置してもよい。このスペーサは駆動回路部の全面に渡
って配置しても良いし、ソース配線およびドレイン配線
を覆うようにして配置しても良い。

【０１１７】オーバーコート層５１０を形成した後、対
向電極５１２をパターニング形成し、配向膜５１３を形
成した後ラビング処理を行う。

【０１１８】そして、画素部と駆動回路部が形成された
アクティブマトリクス基板と対向基板とをシール剤５１
４で貼り合わせる。シール剤５１４にはフィラーが混入
されていて、このフィラーとスペーサによって均一な間
隔を持って２枚の基板が貼り合わせられる。その後、両
基板の間に液晶５１５を注入し、封止剤（図示せず）に
よって完全に封止する。液晶５１５には公知の液晶材料
を用いれば良い。このようにして図１９に示すアクティ
ブマトリクス型液晶表示装置が完成する。

【０１１９】なお、上記の行程により作成されるＴＦＴ
はトップゲート構造であるが、ボトムゲート構造のＴＦ
Ｔやその他の構造のＴＦＴに対しても本発明は適用され
得る。

【０１２０】また、液晶の代わりにエレクトロルミネッ
センス（ＥＬ：Electro Luminescence）を用いた自発光
型の画像表示装置であるＥＬ表示装置に対しても本発明
は適用され得る。

【０１２１】[実施例１２]本実施例では、本発明のレベ
ルシフタを用いたアクティブマトリクス型液晶表示装置
或いはＥＬ表示装置を組み込んだ電子機器について説明
する。これらの電子機器には、携帯情報端末（電子手
帳、モバイルコンピュータ、携帯電話等）、ビデオカメ
ラ、スチルカメラ、パーソナルコンピュータ、テレビ等
が挙げられる。それらの一例を図２０〜図２２に示す。
ただし、アクティブマトリクス型液晶表示装置について
は、図２０、図２１、図２２が適用され、ＥＬ表示装置
については、図２０、図２１が適用される。

【０１２２】図２０（Ａ）は携帯電話であり、本体９０
０１、音声出力部９００２、音声入力部９００３、表示
部９００４、操作スイッチ９００５、アンテナ９００６
から構成されている。本発明は表示部９００４に適用す
ることができる

【０１２３】図２０（Ｂ）はビデオカメラであり、本体
９１０１、表示部９１０２、音声入力部９１０３、操作
スイッチ９１０４、バッテリー９１０５、受像部９１０
６から成っている。本発明は表示部９１０２に適用する
ことができる。

【０１２４】図２０（Ｃ）はパーソナルコンピュータの
一種であるモバイルコンピュータ或いは携帯型情報端末
であり、本体９２０１、カメラ部９２０２、受像部９２
０３、操作スイッチ９２０４、表示部９２０５で構成さ
れている。本発明は表示部９２０５に適用することがで
きる。

【０１２５】図２０（Ｄ）はヘッドマウントディスプレ
イ（ゴーグル型ディスプレイ）であり、本体９３０１、
表示部９３０２、アーム部９３０３で構成される。本発
明は表示部９３０２に適用することができる。

【０１２６】図２０（Ｅ）はテレビであり、本体９４０
１、スピーカ９４０２、表示部９４０３、受信装置９４
０４、増幅装置９４０５等で構成される。本発明は表示
部９４０２に適用することができる。

【０１２７】図２０（Ｆ）は携帯書籍であり、本体９５
０１、表示部９５０２、記憶媒体９５０４、操作スイッ
チ９５０５、アンテナ９５０６から構成されており、ミ
ニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒ
ｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は
表示部９５０２に適用することができる。

【０１２８】図２１（Ａ）はパーソナルコンピュータで
あり、本体９６０１、画像入力部９６０２、表示部９６
０３、キーボード９６０４で構成される。本発明は表示
部９６０３に適用することができる。

【０１２９】図２１（Ｂ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、表示装置９７０２、スピーカ部９７
０３、記録媒体９７０４、操作スイッチ９７０５で構成
される。なお、この装置は記録媒体としてＤＶＤ、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部９７０２に適用
することができる。

【０１３０】図２１（Ｃ）はデジタルカメラであり、本
体９８０１、表示部９８０２、接眼部９８０３、操作ス
イッチ９８０４、受像部（図示しない）で構成される。
本発明は表示部９８０２に適用することができる。

【０１３１】図２１（Ｄ）は片眼のヘッドマウントディ
スプレイであり、表示部９９０１、ヘッドマウント部９
９０２で構成される。本発明は表示部９９０１に適用す
ることができる。

【０１３２】図２２（Ａ）はフロント型プロジェクター
であり、投射装置３６０１、スクリーン３６０２で構成
される。

【０１３３】図２２（Ｂ）はリア型プロジェクターであ
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４で構成される。

【０１３４】なお、図２２（Ｃ）は、図２２（Ａ）及び
図２２（Ｂ）中における投射装置３６０１、３７０２の
構造の一例を示した図である。投射装置３６０１、３７
０２は、光源光学系３８０１、ミラー３８０２、３８０
４〜３８０６、ダイクロイックミラー３８０３、プリズ
ム３８０７、液晶表示部３８０８、位相差板３８０９、
投射光学系３８１０で構成される。投射光学系３８１０
は、投射レンズを含む光学系で構成される。本実施例は
三板式の例を示したが、これに限定されず、例えば単板
式であってもよい。また、図２２（Ｃ）中において矢印
で示した光路に実施者が適宜、光学レンズや、偏光機能
を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。本発明は
液晶表示部３８０８に適用することができる。

【０１３５】また、図２２（Ｄ）は、図２２（Ｃ）中に
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、リフレクタ
ー３８１１、光源３８１２、レンズアレイ３８１３、３
８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図２２（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【０１３６】以上の様に、本発明の適用範囲はきわめて
広く、画像表示装置を用いるあらゆる分野の電子機器に
適用することが可能である。

【０１３７】

【発明の効果】本発明のレベルシフタによれば、レベル
変換動作の過渡期に生じる貫通電流を減少させ、大きな
電圧振幅差間のレベル変換を容易におこなうことが可能
となる。また、回路の占有面積の増加を抑制しつつ動作
速度を向上させることも可能となる。このように、消費
電力の小さく動作マージンの大きな本発明のレベルシフ
タは、歩留まりを向上させ製品コストの低減に効果的で
ある。

【図面の簡単な説明】

【図１】 実施形態１によるレベルシフタである。

【図２】 実施形態２によるレベルシフタである。

【図３】 実施形態３によるレベルシフタである。

【図４】 実施形態４によるレベルシフタである。

【図５】 実施例１によるレベルシフタである。

【図６】 実施例１と従来例の動作比較をしたシミュレ
ーション結果である。

【図７】 実施例１と従来例の動作遅延時間を比較した
シミュレーション結果である。

【図８】 実施例２によるレベルシフタである。

【図９】 実施例３によるレベルシフタである。

【図１０】 実施例３と従来例の動作比較をしたシミュ
レーション結果である。

【図１１】 実施例４によるレベルシフタである。

【図１２】 実施例５によるレベルシフタである。

【図１３】 実施例６によるレベルシフタである。

【図１４】 実施例７によるレベルシフタである。

【図１５】 実施例８によるレベルシフタである。

【図１６】 ＴＦＴの作製工程を示す断面図である。

【図１７】 ＴＦＴの作製工程を示す断面図である。

【図１８】 アクティブマトリクス基板断面図である。

【図１９】 アクティブマトリクス型液晶表示装置の断
面構造図を示す図である。

【図２０】 本発明を用いた電子機器の一例を示す図で
ある。

【図２１】 本発明を用いた電子機器の一例を示す図で
ある。

【図２２】 投影型液晶表示装置の構成を示す図であ
る。

【図２３】 従来例のレベルシフタの一例である。

【図２４】 従来例のレベルシフタの一例である。

【符号の説明】

１０ａ（〜ｄ） 電圧調整回路 １０１〜１０４ ＰチャネルＭＯＳトランジスタ １０５〜１１０ ＮチャネルＭＯＳトランジスタ １１１〜１１４ ＰチャネルＭＯＳトランジスタ １１５〜１１８ ＮチャネルＭＯＳトランジスタ １１９〜１２０ ＰチャネルＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/30 Ｈ０３Ｋ 19/00 １０１Ｅ

Claims (16)

【特許請求の範囲】
1. 【請求項１】第１の電源に接続されたソースと、第１の
   入力信号が入力されたゲートとを有する、第１導電型式
   の第１のＭＯＳトランジスタと、 前記第１の電源に接続されたソースと、前記第１の入力
   信号の反転信号である第２の入力信号が入力されたゲー
   トとを有する、前記第１導電形式と同じ導電形式の第２
   のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタのドレインに接続された
   ドレインと、前記第１の入力信号が入力されたゲートと
   を有する、前記第１導電形式とは別の導電形式である第
   ２導電形式の第３のＭＯＳトランジスタと、 前記第２のＭＯＳトランジスタのドレインに接続された
   ドレインと、前記第２の入力信号が入力されたゲートと
   を有する、前記第２導電形式と同じ導電形式の第４のＭ
   ＯＳトランジスタと、 前記第３のＭＯＳトランジスタのソースに接続されたド
   レインと、前記第２のＭＯＳトランジスタのドレインに
   接続されたゲートとを有する、前記第２導電形式と同じ
   導電形式の第５のＭＯＳトランジスタと、 前記第４のＭＯＳトランジスタのソースに接続されたド
   レインと、前記第１のＭＯＳトランジスタのドレインに
   接続されたゲートとを有する、前記第２導電形式と同じ
   導電形式の第６のＭＯＳトランジスタと、 前記第５のＭＯＳトランジスタのソースおよび第２の電
   源との間に接続された第１の電圧調整回路と、 前記第６のＭＯＳトランジスタのソースおよび前記第２
   の電源との間に接続された第２の電圧調整回路と、 を有するレベルシフタであって、 第１の電圧振幅の前記第１および第２の入力信号を、第
   ２の電圧振幅の信号に変換して前記第１のＭＯＳトラン
   ジスタのドレインと前記第２のＭＯＳトランジスタのド
   レインの少なくとも一方から出力するレベルシフタ。
2. 【請求項２】第１の電源に接続されたソースと、第１の
   入力信号が入力されたゲートとを有する、第１導電型式
   の第１のＭＯＳトランジスタと、 前記第１の電源に接続されたソースと、前記第１の入力
   信号の反転信号である第２の入力信号が入力されたゲー
   トとを有する、前記第１導電形式と同じ導電形式の第２
   のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタのドレインに接続された
   ドレインと、前記第２のＭＯＳトランジスタのドレイン
   に接続されたゲートとを有する、前記第１導電形式とは
   別の導電形式である第２導電形式の第３のＭＯＳトラン
   ジスタと、 前記第２のＭＯＳトランジスタのドレインに接続された
   ドレインと、前記第１のＭＯＳトランジスタのドレイン
   に接続されたゲートとを有する、前記第２導電形式と同
   じ導電形式の第４のＭＯＳトランジスタと、 前記第３のＭＯＳトランジスタのソースおよび第２の電
   源との間に接続された第１の電圧調整回路と、 前記第４のＭＯＳトランジスタのソースおよび前記第２
   の電源との間に接続された第２の電圧調整回路と、 を有するレベルシフタであって、 第１の電圧振幅の前記第１および第２の入力信号を、第
   ２の電圧振幅の信号に変換して前記第１のＭＯＳトラン
   ジスタのドレインと前記第２のＭＯＳトランジスタのド
   レインの少なくとも一方から出力するレベルシフタ。
3. 【請求項３】前記電圧調整回路は、ドレインとゲートが
   接続されたＭＯＳトランジスタを有することを特徴とす
   る請求項１または請求項２に記載のレベルシフタ。
4. 【請求項４】前記電圧調整回路は、不純物を添加された
   シリコン層またはポリシリコン層を含む抵抗器を有する
   ことを特徴とする請求項１または請求項２に記載のレベ
   ルシフタ。
5. 【請求項５】前記電圧調整回路は、ゲートに定電圧を印
   加されたＭＯＳトランジスタを有することを特徴とする
   請求項１または請求項２に記載のレベルシフタ。
6. 【請求項６】液晶を用いる画像表示装置であって、請求
   項１乃至請求項５のいずれか１項に記載のレベルシフタ
   を駆動回路に用いる画像表示装置。
7. 【請求項７】エレクトロルミネッセンス（ＥＬ）を用い
   る画像表示装置であって、請求項１乃至請求項５のいず
   れか１項に記載のレベルシフタを駆動回路に用いる画像
   表示装置。
8. 【請求項８】請求項１乃至請求項５のいずれか１項に記
   載のレベルシフタを有する携帯電話。
9. 【請求項９】請求項１乃至請求項５のいずれか１項に記
   載のレベルシフタを有するビデオカメラ。
10. 【請求項１０】請求項１乃至請求項５のいずれか１項に
    記載のレベルシフタを有するパーソナルコンピュータ。
11. 【請求項１１】請求項１乃至請求項５のいずれか１項に
    記載のレベルシフタを有するヘッドマウントディスプレ
    イ。
12. 【請求項１２】請求項１乃至請求項５のいずれか１項に
    記載のレベルシフタを有するテレビ。
13. 【請求項１３】請求項１乃至請求項５のいずれか１項に
    記載のレベルシフタを有する携帯書籍。
14. 【請求項１４】請求項１乃至請求項５のいずれか１項に
    記載のレベルシフタを有するＤＶＤプレーヤー。
15. 【請求項１５】請求項１乃至請求項５のいずれか１項に
    記載のレベルシフタを有するデジタルカメラ。
16. 【請求項１６】請求項１乃至請求項５のいずれか１項に
    記載のレベルシフタを有するプロジェクター。