JP2001249707A - プログラマブルコントローラシステム - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、稼働系から待機系へ制御権を移行
する際に待機系で必要となるデータの生成及び／又は転
送を高速化することができるプログラマブルコントロー
ラシステムを提供することにある。 【解決手段】 稼働系ＣＰＵ１１のアドレスＡは稼働系
主メモリ２１に入力される。同時に、稼働系ＣＰＵ１１
のアドレスＡは、バッファ６１から中継後バッファメモ
リアドレスバス１２２、バッファ７１、トラッキング伝
送路２００を介してバッファ７２からアドレス変換メモ
リ４２に入力される。そして、アドレス変換メモリ４２
では、待機系バッファメモリ３２内の領域を指すアドレ
ス情報Ｂに変換して変換後主メモリアドレスバス１４２
に出力し、アドレス切換器９２を経由して待機系バッフ
ァメモリ３２にこのアドレス情報Ｂが供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラマブルコ
ントローラシステムの２重化に関する。

【０００２】

【従来の技術】従来のプログラマブルコントローラシス
テムにあっては、図９に示すように、２個のプログラマ
ブルコントローラを必要とする待機冗長方式が知られて
いる。このうち一方のプログラマブルコントローラが被
制御対象に制御信号の入出力を実行する稼働系（１００
１）として動作し、他方は被制御対象に出力を行わない
待機系（１００２）として動作することとなる。

【０００３】ここで、稼働系の停止には故意に停止する
正常停止と、故障などによる異常停止があるが、このい
ずれの場合にも、待機系は稼働系に昇格し被制御対象に
対する制御信号の出力を開始する。

【０００４】このような待機系から稼働系への昇格の際
に、旧稼働系が直前まで行っていた制御に対し連続して
制御を継続させようとすると、待機系は直前の制御入出
力および旧稼働系の内部状態を知る必要がある。

【０００５】このため、トラッキングデータ転送を行っ
ていた。トラッキングデータ転送は、稼働系での処理結
果のうち少なくとも待機系が稼働系に昇格した際に必要
になる情報を、稼働系から待機系にデータ転送する方法
である。プログラマブルコントローラは、定周期にて制
御入出力を行い、かつ繰り返し同じプログラムを起動し
てスキャン実行し、リアルタイム性を確保していた。

【０００６】詳しくは、スキャン実行の出力は、実際に
被制御対象に出力される制御出力と、被制御対象に直接
には出力されない内部状態への出力からなっており、制
御入力の変化、時間の経過、処理の繰り返し回数などに
より変化する。

【０００７】すなわち、各スキャン実行毎に制御出力と
内部状態への出力の情報が確定するので、これらの情報
があればプログラマブルコントローラの物理的な位置に
よらず、次のスキャン実行を行うことができることにな
る。

【０００８】トラッキングデータ転送は、各スキャン実
行毎にこのような情報を稼働系から待機系へと転送する
方法である。

【０００９】

【発明が解決しようとする課題】ところで、トラッキン
グデータ転送において、最も問題となるのはその処理時
間である。冗長のないシステムに比べると、トラッキン
グデータ転送の処理時間分だけプログラマブルコントロ
ーラの処理能力が低下することになる。

【００１０】このトラッキングデータ転送の負荷の大部
分を占めるものは、以下の通りである。

【００１１】以下、図９に示す従来のプログラマブルコ
ントローラシステムを参照して、稼働系の負荷、待機系
の負荷、データ転送の負荷などについて説明する。

【００１２】（１）稼働系の負荷 トラッキングデータ転送においては、必要最小限のデー
タを転送するパッキング処理が有効であり、稼働系主メ
モリ２１の中から必要な部分だけを探し出し、稼働系バ
ッファメモリ３１に圧縮して格納する処理により実現さ
れ、高速化に貢献することとなる。

【００１３】しかしながら、パッキング処理は、転送す
べきデータを稼働系主メモリ２１上のアドレス毎に予め
テーブルを設定しておく場合でも、手間のかかる複雑な
処理となる。また、全てのデータが各スキャン毎に変化
するとは限らず、上述したように圧縮したとしても、前
回から変化しないデータをもパッキング処理の対象とな
り、無駄な処理時間が生じる。

【００１４】（２）待機系の負荷 （１）のように稼働系から送られてきたデータが圧縮さ
れているとすると、待機系では、これを解凍して待機系
主メモリ２２に展開するアンパッキング処理が必要にな
る。待機系は、基本的に制御プログラムを実行していな
いため、アンパッキング処理を実行しても２重化系全体
の処理速度に影響を及ぼさないように見える。

【００１５】しかしながら、実際には、待機系のアンパ
ッキング処理は稼働系のパッキング処理と同期して行う
処理であるため、時間的に余裕のある処理とは言えな
い。また、パッキング処理の高速化と合わせて高速化が
必要となるものである。

【００１６】（３）データ転送の負荷 稼働系と待機系の両者に各々バッファメモリ３１，３２
が設けられている場合、実際はバッファメモリ間のデー
タ転送となる。一般に、データ転送に使用する伝送路の
形態によって転送速度の大部分が決定される。

【００１７】しかしながら、これはパッキング処理とア
ンパッキング処理の間に挟まれて実行されるので、両処
理には高速化が要求される。

【００１８】本発明は、上記に鑑みてなされたもので、
その目的としては、稼働系から待機系へ制御権を移行す
る際に待機系で必要となるデータの生成及び／又は転送
を高速化することができるプログラマブルコントローラ
システムを提供することにある。

【００１９】

【課題を解決するための手段】請求項１記載の発明は、
上記課題を解決するため、一方が稼働系となり他方が待
機系となる２台のプログラマブルコントローラのそれぞ
れに、制御処理を実行するＣＰＵと、ＣＰＵから出力さ
れるデータを記憶する主メモリと、稼働系から待機系へ
制御権を移行する際に待機系で必要となるデータを記憶
するバッファメモリとを備えたプログラマブルコントロ
ーラシステムにおいて、前記待機系プログラマブルコン
トローラは、稼働系ＣＰＵから稼働系主メモリへ出力さ
れるアドレスのうち特定アドレスを待機系バッファメモ
リへ出力するアドレスに変換するアドレス変換メモリを
備え、アドレス変換メモリにより変換されたアドレスに
応じて稼働系ＣＰＵから稼働系主メモリに出力される特
定データを待機系バッファメモリにも同時に記憶するこ
とを要旨とする。

【００２０】請求項２記載の発明は、上記課題を解決す
るため、前記待機系プログラマブルコントローラは、待
機系ＣＰＵから前記待機系バッファメモリに出力される
アドレスのうち特定アドレスを待機系主メモリへ出力す
るアドレスに変換するアドレス変換メモリを備え、アド
レス変換メモリにより変換されたアドレスに応じて待機
系バッファメモリから読み出される特定データを待機系
主メモリに記憶することを要旨とする。

【００２１】請求項３記載の発明は、上記課題を解決す
るため、前記待機系バッファメモリを一体化して備えた
ことを要旨とする。

【００２２】請求項４記載の発明は、上記課題を解決す
るため、一方が稼働系となり他方が待機系となる２台の
プログラマブルコントローラのそれぞれに、制御処理を
実行するＣＰＵと、ＣＰＵから出力されるデータを記憶
する主メモリと、稼働系から待機系へ制御権を移行する
際に待機系で必要となるデータを記憶するバッファメモ
リとを備えたプログラマブルコントローラシステムにお
いて、前記稼働系プログラマブルコントローラは、稼働
系ＣＰＵから稼働系主メモリへ出力されるアドレスのう
ち特定アドレスを稼働系バッファメモリへ出力するアド
レスに変換するアドレス変換メモリを備え、アドレス変
換メモリにより変換されたアドレスに応じて稼働系ＣＰ
Ｕから稼働系主メモリに出力される特定データを稼働系
バッファメモリにも同時に記憶することを要旨とする。

【００２３】請求項５記載の発明は、上記課題を解決す
るため、前記待機系プログラマブルコントローラは、待
機系ＣＰＵから前記稼働系バッファメモリに出力される
アドレスのうち特定アドレスを待機系主メモリへ出力す
るアドレスに変換するアドレス変換メモリを備え、アド
レス変換メモリにより変換されたアドレスに応じて稼働
系バッファメモリから読み出される特定データを待機系
主メモリに記憶することを要旨とする。

【００２４】請求項６記載の発明は、上記課題を解決す
るため、前記稼働系バッファメモリを一体化して備えた
ことを要旨とする。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００２６】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係るプログラマブルコントローラシス
テムのブロック構成図である。

【００２７】第１の実施の形態に係るプログラマブルコ
ントローラシステムは、図１に示すように、稼働系プロ
グラマブルコントローラ１と待機系プログラマブルコン
トローラ２から構成されている。

【００２８】詳しくは、稼働系プログラマブルコントロ
ーラ１は、稼働系ＣＰＵ１１、アドレス変換メモリ５
１、アドレス切換器８１、稼働系主メモリ２１、バッフ
ァ６１、アドレス変換メモリ４１、アドレス切換器９
１、稼働系バッファメモリ３１、バッファ７１から構成
されている。

【００２９】また、待機系プログラマブルコントローラ
２は、待機系ＣＰＵ１２、アドレス変換メモリ５２、ア
ドレス切換器８２、待機系主メモリ２２、バッファ６
２、アドレス変換メモリ４２、アドレス切換器９２、待
機系バッファメモリ３２、バッファ７２から構成されて
いる。

【００３０】まず、稼働系プログラマブルコントローラ
１に設けられた稼働系ＣＰＵ１１は、内部ＲＯＭに記憶
された制御プログラムに従って制御処理を実行する。

【００３１】アドレス変換メモリ５１は、入力されるア
ドレスのうち特定アドレスを稼働系主メモリ２１へ出力
するアドレスに変換する。

【００３２】詳しくは、アドレス変換メモリ４２は、書
込サイクルにおいて、稼働系ＣＰＵ１１から出力される
稼働系主メモリ２１の特定番地を指すアドレスが待機系
バッファメモリ３２への割付がなされているアドレスの
場合、このアドレスに対応した待機系バッファメモリ３
２のアドレスを出力する。稼働系主メモリ２１への書込
は書込パルスＷＲによって完了するが、待機系バッファ
メモリ３２への書込も同じタイミングの書込パルスＷＲ
によって完了する。これにより稼働系主メモリ２１への
データの更新と待機系バッファメモリ３２への更新が同
時に完了する。

【００３３】一方、アドレス変換メモリ４２は、稼働系
主メモリ２１への書込サイクルにおいて、稼働系ＣＰＵ
１１から出力される稼働系主メモリ２１の特定番地を指
すアドレスが待機系バッファメモリ３２への割付がなさ
れていないアドレスの場合、無効なアドレスを出力す
る。このとき、待機系バッファメモリ３２の内容は書き
換えられないか、予め無効と定めた番地のデータを書き
換えることとする。

【００３４】アドレス切換器８１は、アドレス変換メモ
リ５１から出力されるアドレスとプロセッサアドレスバ
ス１０１上のアドレスから一方のアドレスを選択して稼
働系主メモリ２１に出力する。稼働系主メモリ２１は、
稼働系ＣＰＵ１１から出力されるデータを記憶する。

【００３５】バッファ６１は、アドレスバス１０１，１
２１とデータバス１１１，１３１の入出力方向を切り替
える。アドレス変換メモリ４１は、入力されるアドレス
のうち特定アドレスを稼働系バッファメモリ３１へ出力
するアドレスに変換する。アドレス切換器９１は、アド
レス変換メモリ４１から出力されるアドレスと中継後バ
ッファメモリアドレスバス１２１上のアドレスから一方
のアドレスを選択して稼働系バッファメモリ３１に出力
する。待機系バッファメモリ３１は、稼働系ＣＰＵ１１
から出力される特定アドレス上のデータを記憶する。

【００３６】バッファ７１は、中継後バッファメモリア
ドレスバス１２１とバッファメモリデータバス１３１、
トラッキング伝送路２００との間で入出力方向を切り替
える。

【００３７】なお、待機系プログラマブルコントローラ
２に設けられた各部の構成は上述した稼働系プログラマ
ブルコントローラ１の基本的構成と同様であるので、そ
の説明を省略する。

【００３８】次に、図２を参照して、本実施の形態に係
るプログラマブルコントローラシステムの書込サイクル
の動作を説明する。

【００３９】まず、稼働系ＣＰＵ１１が稼働系主メモリ
２１へデータＡを書込む場合、稼働系ＣＰＵ１１から出
力されたアドレスＡは、プロセッサアドレスバス１０１
からアドレス切換器８１を介して稼働系主メモリ２１に
入力される。

【００４０】同時に、稼働系ＣＰＵ１１から出力された
アドレスＡは、バッファ６１から中継後バッファメモリ
アドレスバス１２２、バッファ７１、トラッキング伝送
路２００を介して待機系プログラマブルコントローラ２
に設けられたバッファ７２からアドレス変換メモリ４２
に入力される。

【００４１】そして、アドレス変換メモリ４２では、予
め初期化などによって登録された内容に従い、無効アド
レスまたは有効な待機系バッファメモリ３２内の領域を
指すアドレス情報Ｂに変換して変換後主メモリアドレス
バス１４２に出力し、アドレス切換器９２を経由して待
機系バッファメモリ３２にこのアドレス情報Ｂが供給さ
れる。

【００４２】この結果、稼働系ＣＰＵ１１から出力され
たデータＡは、稼働系主メモリ２１上のアドレスＡに書
込まれ、同時に、待機系バッファメモリ３２のアドレス
Ｂにも書込まれることとなる。

【００４３】このように、アドレス変換メモリ４２によ
り変換されたアドレスに応じて稼働系ＣＰＵ１１から稼
働系主メモリ２１に出力される特定データを待機系バッ
ファメモリ３２にも同時に記憶することで、稼働系ＣＰ
Ｕ１１から主メモリ２１に記憶される特定データを同時
に待機系バッファメモリ３２にも記憶することができ、
稼働系から待機系へ制御権を移行する際に待機系で必要
となる待機系バッファメモリ３２上のデータを高速に生
成することができる。この結果、ソフトウエア処理の介
在なしにパッキング処理が完了することとなる。

【００４４】次に、図３を参照して、本実施の形態に係
るプログラマブルコントローラシステムの読出サイクル
の動作を説明する。

【００４５】まず、待機系ＣＰＵ１２が待機系バッファ
メモリ３２からアドレスＣ上のデータＣを読込む場合、
待機系ＣＰＵ１２は待機系プロセッサデータバス１０２
からバッファ６２、中継後バッファメモリアドレスバス
１２２、アドレス切換器９２、バッファメモリアドレス
バス１５２を介して直接に待機系バッファメモリ３２に
アドレス情報Ｃを与える。

【００４６】ここで、待機系バッファメモリ３２から読
み出されたデータＣを同じアドレスに書き戻す書込サイ
クルでは、待機系ＣＰＵ１２から待機系プロセッサアド
レスバス１０２を介しアドレス変換メモリ５２にアドレ
ス情報Ｃが与えられる。

【００４７】アドレス変換メモリ５２は、予め初期化な
どによって登録された内容に従い、待機系主メモリ２２
の領域内のアドレス情報Ｄに変換して主メモリアドレス
バス１７２に出力し、アドレス切換器８２を介して待機
系主メモリ３２に出力する。

【００４８】このように、アドレス変換メモリ５２によ
り変換されたアドレスに応じて待機系バッファメモリ３
２から読み出される特定データを待機系主メモリ２２に
記憶することで、待機系バッファメモリ３２から読み出
されるデータのうち特定データを待機系バッファメモリ
２２に同時に書き込むことができ、稼働系から待機系へ
制御権を移行する際に待機系バッファメモリ３２上のデ
ータを高速に待機系主メモリに転送することができる。
この結果、アンパッキング処理のうちアドレス変換に係
る処理が軽減される。

【００４９】また、書込サイクルと読出サイクルとで待
機系バッファメモリ３２を一体化して備えたことで、稼
働系ＣＰＵ１１から待機系バッファメモリ３２に直接デ
ータを書き込むことができ、稼働系から待機系へ制御権
を移行する際に待機系で必要となるデータの生成及び転
送を高速化することができる。

【００５０】すなわち、稼働系と待機系でバッファメモ
リが独立していると、パッキング処理とアンパッキング
処理の間に稼働系と待機系のバッファメモリ間でのデー
タ転送が必須であるが、本実施の形態のように、バッフ
ァメモリを共用化すると、稼働系主メモリ２１から待機
系主メモリ２２へデータを移動する際に、バッファメモ
リ間のデータ転送を省くことができる。

【００５１】（第２の実施の形態）図４は、本発明の第
２の実施の形態に係るプログラマブルコントローラシス
テムのブロック構成図である。

【００５２】図４に示すプログラマブルコントローラ
１′は、図１に示した第１の実施の形態に係るプログラ
マブルコントローラ１から、アドレス変換メモリ５１、
アドレス切換器８１、バッファ６１、アドレス変換メモ
リ４１、アドレス切換器９１、待機系バッファメモリ３
１、バッファ７１を削除し、上述した書込サイクル及び
読出サイクルを動作させるのに必要な最小限の部分のみ
を抜き出して構成するものである。

【００５３】なお、第２の実施の形態に係るプログラマ
ブルコントローラシステムの書込サイクルでは、稼働系
ＣＰＵ１１から出力されたアドレスＡは、プロセッサア
ドレスバス１０１から直接に稼働系主メモリ２１に入力
される。

【００５４】また、第２の実施の形態に係るプログラマ
ブルコントローラシステムの読出サイクルは、第１の実
施の形態に記載した動作内容と同様であり、また、同様
の効果を有するので、その説明を省略する。

【００５５】（第３の実施の形態）図５は、本発明の第
３の実施の形態に係るプログラマブルコントローラシス
テムのブロック構成図である。

【００５６】第３の実施の形態に係るプログラマブルコ
ントローラシステムは、図５に示すように、稼働系プロ
グラマブルコントローラ２０１と待機系プログラマブル
コントローラ２０２から構成されている。

【００５７】詳しくは、稼働系プログラマブルコントロ
ーラ２０１は、稼働系ＣＰＵ１１、稼働系主メモリ２
１、バッファ６１、アドレス変換メモリ４１、アドレス
切換器９１、稼働系バッファメモリ３１、バッファ７１
から構成されている。

【００５８】また、待機系プログラマブルコントローラ
２０２は、待機系ＣＰＵ１２、アドレス変換メモリ５
２、アドレス切換器８２、待機系主メモリ２２から構成
されている。

【００５９】なお、図５に示す各部の構成は、第１の実
施の形態において説明した内容と基本的に同様であるの
で、その説明を省略する。

【００６０】次に、本実施の形態に係るプログラマブル
コントローラシステムの書込サイクルの動作を説明す
る。

【００６１】まず、稼働系ＣＰＵ１１が稼働系主メモリ
２１へデータを書込む場合、稼働系ＣＰＵ１１から出力
されたアドレスは、プロセッサアドレスバス１０１から
直接に稼働系主メモリ２１に入力される。

【００６２】同時に、稼働系ＣＰＵ１１から出力された
アドレスは、バッファ６１から中継後バッファメモリア
ドレスバス１２１を介してアドレス変換メモリ４１に入
力される。

【００６３】そして、アドレス変換メモリ４１では、予
め初期化などによって登録された内容に従い、無効アド
レスまたは有効な稼働系バッファメモリ３１内の領域を
指すアドレス情報に変換して変換後主メモリアドレスバ
ス１４１に出力し、アドレス切換器９１を経由して稼働
系バッファメモリ３１にこのアドレス情報が供給され
る。

【００６４】この結果、稼働系ＣＰＵ１１から出力され
たデータは、稼働系主メモリ２１上のアドレスに書込ま
れ、同時に、稼働系バッファメモリ３１のアドレス上に
も書込まれることとなる。

【００６５】このように、アドレス変換メモリ４１によ
り変換されたアドレスに応じて稼働系ＣＰＵ１１から稼
働系主メモリ２１に出力される特定データを稼働系バッ
ファメモリ３１にも同時に記憶することで、稼働系ＣＰ
Ｕ１１から主メモリ２１に記憶される特定データを同時
に稼働系バッファメモリ３１にも記憶することができ、
稼働系から待機系へ制御権を移行する際に待機系で必要
となる稼働系バッファメモリ３１上のデータを高速に生
成することができる。

【００６６】次に、本実施の形態に係るプログラマブル
コントローラシステムの読出サイクルの動作を説明す
る。

【００６７】まず、待機系ＣＰＵ１２が稼働系バッファ
メモリ３１からアドレス上のデータを読込む場合、待機
系ＣＰＵ１２は待機系プロセッサデータバス１０２から
バッファ７２、トラッキング伝送路２００、バッファ７
１、中継後バッファメモリアドレスバス１２１、アドレ
ス切換器９１、バッファメモリアドレスバス１５１を介
して直接に稼働系バッファメモリ３１にアドレス情報を
与える。

【００６８】ここで、稼働系バッファメモリ３１から読
み出されたデータを同じアドレスに書き戻す書込サイク
ルでは、待機系ＣＰＵ１２から待機系プロセッサアドレ
スバス１０２を介しアドレス変換メモリ５２にアドレス
情報が与えられる。

【００６９】アドレス変換メモリ５２は、予め初期化な
どによって登録された内容に従い、待機系主メモリ２２
の領域内のアドレス情報に変換して主メモリアドレスバ
ス１７２に出力する。

【００７０】このように、アドレス変換メモリ５２によ
り変換されたアドレスに応じて稼働系バッファメモリ３
１から読み出される特定データを待機系主メモリ２２に
記憶することで、稼働系バッファメモリ３１から読み出
されるデータのうち特定データを待機系主メモリ２２に
同時に書き込むことができ、稼働系から待機系へ制御権
を移行する際に稼働系バッファメモリ３１上のデータを
高速に待機系主メモリ２２に転送することができる。

【００７１】また、稼働系バッファメモリ３１を一体化
して備えたことで、待機系ＣＰＵ１２により稼働系バッ
ファメモリ３１から直接データを読み出すことができ、
稼働系から待機系へ制御権を移行する際に待機系で必要
となるデータの生成及び転送を高速化することができ
る。

【００７２】（第４の実施の形態）図６は、本発明の第
４の実施の形態に係るプログラマブルコントローラシス
テムのブロック構成図である。

【００７３】第４の実施の形態に係るプログラマブルコ
ントローラシステムは、図６に示すように、稼働系プロ
グラマブルコントローラ３０１と待機系プログラマブル
コントローラ３０２から構成されている。

【００７４】詳しくは、稼働系プログラマブルコントロ
ーラ３０１は、稼働系ＣＰＵ１１、稼働系主メモリ２
１、バッファ６１、アドレス変換メモリ４１、稼働系バ
ッファメモリ３１、バッファ７１から構成されている。

【００７５】また、待機系プログラマブルコントローラ
３０２は、待機系ＣＰＵ１２、アドレス変換メモリ５
２、アドレス切換器８２、待機系主メモリ２２、待機系
バッファメモリ３２、バッファ６２、バッファ７２から
構成されている。

【００７６】なお、図６に示す各部の構成は、第１の実
施の形態において説明した内容と基本的に同様であるの
で、その説明を省略する。

【００７７】次に、本実施の形態に係るプログラマブル
コントローラシステムの書込サイクルの動作を説明す
る。

【００７８】まず、稼働系ＣＰＵ１１が稼働系主メモリ
２１へデータを書込む場合、稼働系ＣＰＵ１１から出力
されたアドレスは、プロセッサアドレスバス１０１から
直接に稼働系主メモリ２１に入力される。

【００７９】同時に、稼働系ＣＰＵ１１から出力された
アドレスは、バッファ６１から中継後バッファメモリア
ドレスバス１２１を介してアドレス変換メモリ４１に入
力される。

【００８０】そして、アドレス変換メモリ４１では、予
め初期化などによって登録された内容に従い、無効アド
レスまたは有効な稼働系バッファメモリ３１内の領域を
指すアドレス情報に変換してバッファメモリアドレスバ
ス１５１に出力し、稼働系バッファメモリ３１にこのア
ドレス情報が供給される。

【００８１】この結果、稼働系ＣＰＵ１１から出力され
たデータは、稼働系主メモリ２１上のアドレスに書込ま
れ、同時に、稼働系バッファメモリ３１のアドレス上に
も書込まれることとなる。

【００８２】このように、アドレス変換メモリ４１によ
り変換されたアドレスに応じて稼働系ＣＰＵ１１から稼
働系主メモリ２１に出力される特定データを稼働系バッ
ファメモリ３１にも同時に記憶することで、稼働系ＣＰ
Ｕ１１から主メモリ２１に記憶される特定データを同時
に稼働系バッファメモリ３１にも記憶することができ、
稼働系から待機系へ制御権を移行する際に待機系で必要
となる稼働系バッファメモリ３１上のデータを高速に生
成することができる。

【００８３】次に、本実施の形態に係るプログラマブル
コントローラシステムの読出サイクルの動作を説明す
る。

【００８４】ここで、稼働系バッファメモリ３１の記憶
内容は、例えば待機系ＣＰＵ１２に設けられた周知のＤ
ＭＡ転送機能により待機系バッファメモリ３２に転送さ
れることとする。

【００８５】そして、待機系ＣＰＵ１２が待機系バッフ
ァメモリ３２からアドレス上のデータを読込む場合、待
機系ＣＰＵ１２は待機系プロセッサデータバス１０２か
らバッファ６２を介して直接に待機系バッファメモリ３
２にアドレス情報を与える。

【００８６】ここで、待機系バッファメモリ３２から読
み出されたデータを同じアドレスに書き戻す書込サイク
ルでは、待機系ＣＰＵ１２から待機系プロセッサアドレ
スバス１０２を介しアドレス変換メモリ５２にアドレス
情報が与えられる。

【００８７】アドレス変換メモリ５２は、予め初期化な
どによって登録された内容に従い、待機系主メモリ２２
の領域内のアドレス情報に変換してアドレス切換器８２
を介して主メモリアドレスバス１７２に出力し、アドレ
ス切換器８２を介して待機系主メモリ３２に出力する。

【００８８】このように、アドレス変換メモリ５２によ
り変換されたアドレスに応じて待機系バッファメモリ３
２から読み出される特定データを待機系主メモリ２２に
記憶することで、待機系バッファメモリ３２から読み出
されるデータのうち特定データを待機系バッファメモリ
２２に同時に書き込むことができ、稼働系から待機系へ
制御権を移行する際に待機系バッファメモリ３２上のデ
ータを高速に待機系主メモリに転送することができる。

【００８９】（第５の実施の形態）図７は、本発明の第
５の実施の形態に係るプログラマブルコントローラシス
テムのブロック構成図である。

【００９０】第５の実施の形態に係るプログラマブルコ
ントローラシステムは、図６に示すように、稼働系プロ
グラマブルコントローラ４０１と待機系プログラマブル
コントローラ４０２から構成されている。

【００９１】詳しくは、稼働系プログラマブルコントロ
ーラ４０１は、稼働系ＣＰＵ１１、稼働系主メモリ２
１、バッファ６１、アドレス変換メモリ４１、稼働系バ
ッファメモリ３１、バッファ７１から構成されている。

【００９２】また、待機系プログラマブルコントローラ
４０２は、待機系ＣＰＵ１２、待機系主メモリ２２、待
機系バッファメモリ３２、バッファ６２、バッファ７２
から構成されている。

【００９３】なお、図７に示す各部の構成は、第１の実
施の形態において説明した内容と基本的に同様であるの
で、その説明を省略する。

【００９４】次に、本実施の形態に係るプログラマブル
コントローラシステムの書込サイクルの動作を説明す
る。

【００９５】まず、稼働系ＣＰＵ１１が稼働系主メモリ
２１へデータを書込む場合、稼働系ＣＰＵ１１から出力
されたアドレスは、プロセッサアドレスバス１０１から
直接に稼働系主メモリ２１に入力される。

【００９６】同時に、稼働系ＣＰＵ１１から出力された
アドレスは、バッファ６１から中継後バッファメモリア
ドレスバス１２１を介してアドレス変換メモリ４１に入
力される。

【００９７】そして、アドレス変換メモリ４１では、予
め初期化などによって登録された内容に従い、無効アド
レスまたは有効な稼働系バッファメモリ３１内の領域を
指すアドレス情報に変換してバッファメモリアドレスバ
ス１５１に出力し、稼働系バッファメモリ３１にこのア
ドレス情報が供給される。

【００９８】この結果、稼働系ＣＰＵ１１から出力され
たデータは、稼働系主メモリ２１上のアドレスに書込ま
れ、同時に、稼働系バッファメモリ３１のアドレス上に
も書込まれることとなる。

【００９９】このように、アドレス変換メモリ４１によ
り変換されたアドレスに応じて稼働系ＣＰＵ１１から稼
働系主メモリ２１に出力される特定データを稼働系バッ
ファメモリ３１にも同時に記憶することで、稼働系ＣＰ
Ｕ１１から主メモリ２１に記憶される特定データを同時
に稼働系バッファメモリ３１にも記憶することができ、
稼働系から待機系へ制御権を移行する際に待機系で必要
となる稼働系バッファメモリ３１上のデータを高速に生
成することができる。

【０１００】次に、本実施の形態に係るプログラマブル
コントローラシステムの読出サイクルの動作を説明す
る。

【０１０１】ここで、稼働系バッファメモリ３１の記憶
内容は、例えば待機系ＣＰＵ１２に設けられた周知のＤ
ＭＡ転送機能により待機系バッファメモリ３２に転送さ
れることとする。

【０１０２】そして、待機系ＣＰＵ１２が待機系バッフ
ァメモリ３２からアドレス上のデータを読込む場合、待
機系ＣＰＵ１２は待機系プロセッサデータバス１０２か
らバッファ６２を介して直接に待機系バッファメモリ３
２にアドレス情報を与える。

【０１０３】ここで、待機系バッファメモリ３２から読
み出されたデータは、待機系ＣＰＵ１２から待機系プロ
セッサアドレスバス１０２を介して待機系主メモリ３２
に出力する。なお、待機系バッファメモリ３２から読み
出されたデータは、ソフトウェア的処理によって待機系
主メモリ２２の対応するアドレスを計算した上で待機系
主メモリ２２に書き込まれる。

【０１０４】（第６の実施の形態）図８は、本発明の第
６の実施の形態に係るプログラマブルコントローラシス
テムのブロック構成図である。

【０１０５】第６の実施の形態に係るプログラマブルコ
ントローラシステムは、図８に示すように、稼働系プロ
グラマブルコントローラ５０１と待機系プログラマブル
コントローラ５０２から構成されている。

【０１０６】詳しくは、稼働系プログラマブルコントロ
ーラ５０１は、稼働系ＣＰＵ１１、稼働系主メモリ２
１、バッファ６１、稼働系バッファメモリ３１、バッフ
ァ７１から構成されている。

【０１０７】また、待機系プログラマブルコントローラ
５０２は、待機系ＣＰＵ１２、アドレス変換メモリ５
２、アドレス切換器８２、待機系主メモリ２２、待機系
バッファメモリ３２、バッファ６２、バッファ７２から
構成されている。

【０１０８】なお、図８に示す各部の構成は、第１の実
施の形態において説明した内容と基本的に同様であるの
で、その説明を省略する。

【０１０９】次に、本実施の形態に係るプログラマブル
コントローラシステムの書込サイクルの動作を説明す
る。

【０１１０】まず、稼働系ＣＰＵ１１が稼働系主メモリ
２１へデータを書込む場合、稼働系ＣＰＵ１１から出力
されたアドレスは、プロセッサアドレスバス１０１から
直接に稼働系主メモリ２１に入力される。

【０１１１】同時に、稼働系ＣＰＵ１１から出力された
アドレスは、バッファ６１から中継後バッファメモリア
ドレスバス１２１を介して稼働系バッファメモリ３１に
このアドレス情報が供給される。

【０１１２】この結果、稼働系ＣＰＵ１１から出力され
たデータは、稼働系主メモリ２１上のアドレスに書込ま
れ、同時に、稼働系バッファメモリ３１のアドレス上に
も書込まれることとなる。

【０１１３】次に、本実施の形態に係るプログラマブル
コントローラシステムの読出サイクルの動作を説明す
る。

【０１１４】ここで、稼働系バッファメモリ３１の記憶
内容は、例えば待機系ＣＰＵ１２に設けられた周知のＤ
ＭＡ転送機能により待機系バッファメモリ３２に転送さ
れることとする。

【０１１５】そして、待機系ＣＰＵ１２が待機系バッフ
ァメモリ３２からアドレス上のデータを読込む場合、待
機系ＣＰＵ１２は待機系プロセッサデータバス１０２か
らバッファ６２を介して直接に待機系バッファメモリ３
２にアドレス情報を与える。

【０１１６】ここで、待機系バッファメモリ３２から読
み出されたデータを同じアドレスに書き戻す書込サイク
ルでは、待機系ＣＰＵ１２から待機系プロセッサアドレ
スバス１０２を介しアドレス変換メモリ５２にアドレス
情報が与えられる。

【０１１７】アドレス変換メモリ５２は、予め初期化な
どによって登録された内容に従い、待機系主メモリ２２
の領域内のアドレス情報に変換してアドレス切換器８２
を介して主メモリアドレスバス１７２に出力し、アドレ
ス切換器８２を介して待機系主メモリ３２に出力する。

【０１１８】このように、アドレス変換メモリ５２によ
り変換されたアドレスに応じて待機系バッファメモリ３
２から読み出される特定データを待機系主メモリ２２に
記憶することで、待機系バッファメモリ３２から読み出
されるデータのうち特定データを待機系バッファメモリ
２２に同時に書き込むことができ、稼働系から待機系へ
制御権を移行する際に待機系バッファメモリ３２上のデ
ータを高速に待機系主メモリに転送することができる。

【０１１９】なお、始めに説明した書込サイクルでは、
稼働系バッファメモリ３１と同様の内容のデータを待機
系バッファメモリ３２にも書き込むので、必ずしも稼働
系バッファメモリ３１への書込は必要としない。

【０１２０】以上説明したように第１乃至第６の実施の
形態によれば、稼働系では、従来のような手間のかかる
複雑なパッキング処理におけるデータの選別の手順を省
くことができる。また、待機系では、トラッキングデー
タ転送されてきたデータを主メモリに展開するときのア
ドレス計算を省くことができる。さらに、稼働系から待
機系へのデータ転送時間を最低限に省くことができる。
この結果、非冗長系に対する性能低下を最小限に押さえ
ることができる。

【０１２１】

【発明の効果】請求項１記載の本発明によれば、待機系
プログラマブルコントローラは、稼働系ＣＰＵから稼働
系主メモリへ出力されるアドレスのうち特定アドレスを
待機系バッファメモリへ出力するアドレスに変換するア
ドレス変換メモリを備え、アドレス変換メモリにより変
換されたアドレスに応じて稼働系ＣＰＵから稼働系主メ
モリに出力される特定データを待機系バッファメモリに
も同時に記憶することで、稼働系ＣＰＵから主メモリに
記憶される特定データを同時に待機系バッファメモリに
も記憶することができ、稼働系から待機系へ制御権を移
行する際に待機系で必要となる待機系バッファメモリ上
のデータを高速に生成することができる。

【０１２２】また、請求項２記載の本発明によれば、待
機系プログラマブルコントローラは、待機系ＣＰＵから
待機系バッファメモリに出力されるアドレスのうち特定
アドレスを待機系主メモリへ出力するアドレスに変換す
るアドレス変換メモリを備え、アドレス変換メモリによ
り変換されたアドレスに応じて待機系バッファメモリか
ら読み出される特定データを待機系主メモリに記憶する
ことで、待機系バッファメモリから読み出されるデータ
のうち特定データを待機系バッファメモリに同時に書き
込むことができ、稼働系から待機系へ制御権を移行する
際に待機系バッファメモリ上のデータを高速に待機系主
メモリに転送することができる。

【０１２３】また、請求項３記載の本発明によれば、待
機系バッファメモリを一体化して備えたことで、稼働系
ＣＰＵから待機系バッファメモリに直接データを書き込
むことができ、稼働系から待機系へ制御権を移行する際
に待機系で必要となるデータの生成及び転送を高速化す
ることができる。

【０１２４】請求項４記載の本発明によれば、稼働系プ
ログラマブルコントローラは、稼働系ＣＰＵから稼働系
主メモリへ出力されるアドレスのうち特定アドレスを稼
働系バッファメモリへ出力するアドレスに変換するアド
レス変換メモリを備え、アドレス変換メモリにより変換
されたアドレスに応じて稼働系ＣＰＵから稼働系主メモ
リに出力される特定データを稼働系バッファメモリにも
同時に記憶することで、稼働系ＣＰＵから主メモリに記
憶される特定データを同時に稼働系バッファメモリにも
記憶することができ、稼働系から待機系へ制御権を移行
する際に待機系で必要となる稼働系バッファメモリ上の
データを高速に生成することができる。

【０１２５】また、請求項５記載の本発明によれば、待
機系プログラマブルコントローラは、待機系ＣＰＵから
稼働系バッファメモリに出力されるアドレスのうち特定
アドレスを待機系主メモリへ出力するアドレスに変換す
るアドレス変換メモリを備え、アドレス変換メモリによ
り変換されたアドレスに応じて稼働系バッファメモリか
ら読み出される特定データを待機系主メモリに記憶する
ことで、稼働系バッファメモリから読み出されるデータ
のうち特定データを待機系主メモリに同時に書き込むこ
とができ、稼働系から待機系へ制御権を移行する際に稼
働系バッファメモリ上のデータを高速に待機系主メモリ
に転送することができる。

【０１２６】また、請求項６記載の本発明によれば、稼
働系バッファメモリを一体化して備えたことで、待機系
ＣＰＵにより稼働系バッファメモリから直接データを読
み出すことができ、稼働系から待機系へ制御権を移行す
る際に待機系で必要となるデータの生成及び転送を高速
化することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るプログラマブ
ルコントローラシステムのブロック構成図である。

【図２】プログラマブルコントローラシステムの書込サ
イクルの動作を説明するための図である。

【図３】プログラマブルコントローラシステムの読出サ
イクルの動作を説明するための図である。

【図４】本発明の第２の実施の形態に係るプログラマブ
ルコントローラシステムのブロック構成図である。

【図５】本発明の第３の実施の形態に係るプログラマブ
ルコントローラシステムのブロック構成図である。

【図６】本発明の第４の実施の形態に係るプログラマブ
ルコントローラシステムのブロック構成図である。

【図７】本発明の第５の実施の形態に係るプログラマブ
ルコントローラシステムのブロック構成図である。

【図８】本発明の第６の実施の形態に係るプログラマブ
ルコントローラシステムのブロック構成図である。

【図９】従来のプログラマブルコントローラシステムの
ブロック構成図である。

【符号の説明】

１０ 稼働系プロセッサ １１ 待機系プロセッサ ２１ 稼働系主メモリ ２２ 待機系主メモリ ３１ 稼働系バッファメモリ ３２ 待機系バッファメモリ ４１ 稼働系主メモリアドレス変換メモリ ４２ 待機系主メモリアドレス変換メモリ ５１ 稼働系バッファメモリアドレス変換メモリ ５２ 待機系バッファメモリアドレス変換メモリ ６１ 稼働系プロセッサバス・バッファメモリバス接続
信号バッファ ６２ 待機系プロセッサバス・バッファメモリバス接続
信号バッファ ７１ 稼働系バッファメモリバス・トラッキングバス接
続信号バッファ ７２ 待機系バッファメモリバス・トラッキングバス信
号バッファ ８１ 稼働系主メモリアドレス切換器 ８２ 待機系主メモリアドレス切換器 ９１ 待機系バッファメモリアドレス切換器 ９２ 稼働系バッファメモリアドレス切換器 １０１ 稼働系プロセッサアドレスバス １０２ 待機系プロセッサアドレスバス １１１ 稼働系プロセッサデータバス １１２ 待機系プロセッサデータバス １２１ 稼働系中継後バッファメモリアドレスバス １２２ 待機系中継後バッファメモリアドレスバス １３１ 稼働系バッファメモリデータバス １３２ 待機系バッファメモリデータバス １４１ 稼働系変換後バッファメモリアドレスバス １４２ 待機系変換後バッファメモリアドレスバス １５１ 稼働系バッファメモリアドレスバス １５２ 待機系バッファメモリアドレスバス １６１ 稼働系変換後主メモリアドレスバス １６２ 待機系変換後主メモリアドレスバス １７１ 稼働系主メモリアドレスバス １７２ 待機系主メモリアドレスバス ２００ トラッキング伝送路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B018 GA04 HA05 KA13 MA01 MA03 QA20 5B034 BB02 CC05 5H209 CC03 DD04 SS01 SS04 SS08 TT01 5H220 BB03 BB13 CC05 CX04 HH04 JJ12 JJ38 KK01 MM08 9A001 BB04 CC01 DD10 EE02 LL09

Claims (6)

【特許請求の範囲】
1. 【請求項１】 一方が稼働系となり他方が待機系となる
   ２台のプログラマブルコントローラのそれぞれに、制御
   処理を実行するＣＰＵと、ＣＰＵから出力されるデータ
   を記憶する主メモリと、稼働系から待機系へ制御権を移
   行する際に待機系で必要となるデータを記憶するバッフ
   ァメモリとを備えたプログラマブルコントローラシステ
   ムにおいて、 前記待機系プログラマブルコントローラは、 稼働系ＣＰＵから稼働系主メモリへ出力されるアドレス
   のうち特定アドレスを待機系バッファメモリへ出力する
   アドレスに変換するアドレス変換メモリを備え、 アドレス変換メモリにより変換されたアドレスに応じて
   稼働系ＣＰＵから稼働系主メモリに出力される特定デー
   タを待機系バッファメモリにも同時に記憶することを特
   徴とするプログラマブルコントローラシステム。
2. 【請求項２】 前記待機系プログラマブルコントローラ
   は、 待機系ＣＰＵから前記待機系バッファメモリに出力され
   るアドレスのうち特定アドレスを待機系主メモリへ出力
   するアドレスに変換するアドレス変換メモリを備え、 アドレス変換メモリにより変換されたアドレスに応じて
   待機系バッファメモリから読み出される特定データを待
   機系主メモリに記憶することを特徴とするプログラマブ
   ルコントローラシステム。
3. 【請求項３】 前記待機系バッファメモリを一体化して
   備えたことを特徴とする請求項１及び２項に記載のプロ
   グラマブルコントローラシステム。
4. 【請求項４】 一方が稼働系となり他方が待機系となる
   ２台のプログラマブルコントローラのそれぞれに、制御
   処理を実行するＣＰＵと、ＣＰＵから出力されるデータ
   を記憶する主メモリと、稼働系から待機系へ制御権を移
   行する際に待機系で必要となるデータを記憶するバッフ
   ァメモリとを備えたプログラマブルコントローラシステ
   ムにおいて、 前記稼働系プログラマブルコントローラは、 稼働系ＣＰＵから稼働系主メモリへ出力されるアドレス
   のうち特定アドレスを稼働系バッファメモリへ出力する
   アドレスに変換するアドレス変換メモリを備え、 アドレス変換メモリにより変換されたアドレスに応じて
   稼働系ＣＰＵから稼働系主メモリに出力される特定デー
   タを介して稼働系バッファメモリにも同時に記憶するこ
   とを特徴とするプログラマブルコントローラシステム。
5. 【請求項５】 前記待機系プログラマブルコントローラ
   は、 待機系ＣＰＵから前記稼働系バッファメモリに出力され
   るアドレスのうち特定アドレスを待機系主メモリへ出力
   するアドレスに変換するアドレス変換メモリを備え、 アドレス変換メモリにより変換されたアドレスに応じて
   稼働系バッファメモリから読み出される特定データを待
   機系主メモリに記憶することを特徴とするプログラマブ
   ルコントローラシステム。
6. 【請求項６】 前記稼働系バッファメモリを一体化して
   備えたことを特徴とする請求項４及び５項に記載のプロ
   グラマブルコントローラシステム。