WO2017013785A1 - 二重化プロセス制御装置 - Google Patents
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- G05B9/03—Safety arrangements electric with multiple-channel loop, i.e. redundant control systems
Definitions
- the present invention relates to a duplex process control apparatus including a control system controller and a standby system controller, and more particularly to equivalence of control data of a standby system controller and control data of a control system controller.
- the control data used by the control system controller is equivalent to the standby system controller in order to prevent control data from changing suddenly. It is necessary to make it.
- the control data after the arithmetic processing is transmitted from the control system controller to the standby system controller, and the standby system controller develops the control data transmitted from the control system controller in its own memory. Has been adopted.
- the main system controller operates in a control cycle composed of process input, arithmetic processing, process output, and control data transmission for matching.
- the standby system controller operates in a control cycle composed of process input, arithmetic processing, no processing, and coincidence control data reception. Since the standby controller does not perform process output, no processing is performed as a dummy cycle.
- the main controller retrieves the control data to be matched from the control data memory, and transmits it to the standby controller via the matching control data transfer unit.
- the standby controller receives the data to be matched received via the matching control data transfer unit, and sets the received control data to the storage address of the standby control data corresponding to the control data in the control data memory. Overwrite.
- Patent Document 1 is a method of transferring control data in a matching control data transmission processing period after executing process input, arithmetic processing, and process output. When there is a large amount, there is a problem that it takes time to transmit the matching control data.
- the present invention has been made to solve the above-described problems. Even when there is a large amount of control data to be equivalenced, the control data is efficiently transmitted from the control system controller to the standby system controller.
- the object is to improve the arithmetic processing performance of the control device.
- a duplex process control device comprises a control system controller and a standby system controller, and control data that is subject to program calculation and process input / output by the CPU of the control system controller is stored in the control data memory of the control system controller.
- control data transmitted from the control system controller is expanded at the address transmitted from the control system controller before the program calculation of the CPU, and control data equivalence of the control system controller and the standby system controller is performed, From serial control system controller to the standby controller efficiently control data is transmitted, to improve processing performance of the duplex process control device.
- a duplex process control device comprises a control system controller and a standby system controller, and control data which is a target of program calculation and process input / output by the CPU of the control system controller is stored in a control data memory of the control system controller
- control data which is a target of program calculation and process input / output by the CPU of the control system controller is stored in a control data memory of the control system controller
- the address and control data of the control data memory accessed when the CPU performs a program operation are transmitted to the standby controller, and the standby controller
- the control data transmitted from the control system controller is expanded to the address transmitted from the control system controller before the CPU program calculation, and control data equivalence of the control system controller and the standby system controller is performed.
- the effect of processing performance is improved duplexing process control device.
- FIG. 9 is a diagram showing the second embodiment of the present invention, and shows the operation when the control data collection control unit of the control system controller monitors writing to the control data memory and stores the address and data at the time of writing in the buffer memory.
- FIG. 9 is a diagram showing a third embodiment of the present invention, and is an operation when the control data collection control unit of the control system controller monitors reading from the control data memory and stores the address and data at the time of reading in the buffer memory. It is operation
- Embodiment 4 of this invention and is a memory content block diagram which illustrates the content (content of transmission data) of the memory of the control data stored in the buffer memory.
- Embodiment 5 of this invention and is a memory content block diagram which illustrates the content (content of transmission data) of the memory of the control data stored in the buffer memory.
- FIG. 1 shows a configuration example of a duplex process control apparatus according to the present invention.
- the duplex process control device 1 has a control system controller 2 and a standby system controller 3.
- the control system controller 2 includes a CPU 11, a control data memory 12, a control data collection control unit 13, a buffer memory 14, a control data transmission control unit 15, a CPU bus 16, a buffer memory input bus 17, and a buffer memory output bus 18. is there.
- the standby controller 3 includes a CPU 21, a control data memory 22, a control data expansion control unit 23, a buffer memory 24, a control data reception control unit 25, a CPU bus 26, a buffer memory output bus 27, and a buffer memory input bus 28. is there.
- a process input / output device 4 is an input / output device of the duplex process control device 1.
- process state information data is transmitted from the control target process 5 via the process input / output device 4.
- the process control command information data corresponding to the state of the process 5 to be controlled is generated by the CPU 11 by a predetermined program operation for process control, and the generated process control command information data is input to the process input / output
- the data is output to the control target process 5 via the device 4, and the control target process 5 performs control according to the data of the process control command information.
- the process state information data and the process control command information data are also referred to as control data in process control.
- the monitoring device 6 acquires the status information of the control target process 5 from the duplex process control device 1 via the communication network 7 and monitors the status of the control target process 5.
- the control system controller 2 executes a control cycle composed of process input, program calculation, process output, control network communication processing, and the like at a constant cycle. See FIG. 2 and FIG.
- control data processed state information data
- control data memory 12 predetermined program calculation for process control
- calculation result Process control command information data
- the program calculation of the standby system controller 3 performs the same operation as the control system controller 2, but the program calculation is performed using the same control data as the control system controller 2 by the equivalence of the control data from the control system controller in the previous control cycle. Is done.
- control data collection control unit 13 When the CPU 11 sets the control data collection flag of the control data collection control unit 13 in the program calculation cycle of the control system controller 2, the control data collection control unit 13 thereafter controls the control data when the CPU 11 performs the program calculation of the control system controller.
- the memory address and memory data output to the CPU bus 16 are stored in the buffer memory 14. This operation is continued while the control data collection flag is set.
- the CPU 11 clears the control data collection flag at the end of the program calculation cycle, and the control data collection control unit 13 stops storing the memory address and the memory data in the buffer memory 14 when the control data collection flag is cleared.
- the CPU 11 performs a process output operation.
- the control data collection control unit 13 notifies the control data transmission control unit 15 of data transmission.
- the control data transmission control unit 13 sequentially reads out the memory address and the memory data from the head of the buffer memory 14 and transmits them to the standby controller 3 via the control data communication bus 8.
- the transmission operation is stopped.
- control data reception control unit 25 of the standby system controller 3 detects transmission of control data from the control system controller 2, it stores the memory address and memory data transmitted from the control system controller 2 in the buffer memory 24 of the standby system controller 3. To do.
- control data expansion control unit 23 of the standby controller 3 detects storage in the buffer memory 24, it reads out the address and data stored in the buffer memory 24 and expands them in the control data memory 22. At this time, the standby system controller 3 does not perform the process output process, and the CPU 21 does not operate, so the received data is written to the control data memory 22 at the address received by the control data development control unit 23.
- the first embodiment is configured by the control system controller 2 and the standby system controller 3, and control data to be subjected to program calculation and process input / output by the CPU 11 of the control system controller 3 is stored in the control system controller 2.
- the duplex process control device 1 stored in the control data memory 12 the address and control data of the control data memory 12 accessed when the CPU 11 performs the program operation are transmitted to the standby controller 3, and the standby controller 3
- the control data transmitted from the control system controller 2 is expanded to the address transmitted from the control system controller 2 before the program calculation of the CPU 21 of the standby system controller 3 and the control data of the control system controller 2 and the standby system controller 3 are made equivalent.
- Duplexing process is performed A Seth controller.
- each of the control system controller 2 and the standby system controller 3 is provided with buffer memories 14 and 24, and the address and control data accessed when the CPU 11 of the control system controller 2 performs a program operation is obtained.
- the address and control data stored in the buffer memory 14 of the control system controller 2 during the program calculation of the CPU 11 of the control system controller 2 and stored in the buffer memory 14 of the control system controller 2 are output when the process of the control system controller 2 is output.
- This is a duplex process control device stored in the buffer memory 24 of the standby controller 3.
- the CPU 11 of the control system controller 2 makes the control data used for program calculation and process input / output processing the control data memory 12, and at the same time, makes them equivalent.
- the buffer memory 14 in the control system controller 2 for storing the data, the control data collection control unit 13 for storing the control data in the buffer memory 14 of the control system controller 2, and the data stored in the buffer memory 14 of the control system controller 2 Is transmitted to the standby controller 3, the buffer controller 24 that stores data from the control controller 2 in the standby controller 3, and the buffer memory 24 that transmits data transmitted from the control controller 2 to the standby controller 3.
- Control data reception system that performs control stored in A part 25, in which a control data development control section 23 to expand the control data stored in the buffer memory 24 in the control data memory 22.
- the CPU 11 of the control system controller 2 writes the control data used for program calculation and process input / output processing to the control data memory 12 and at the same time, equivalences them. Is stored in the buffer memory 14 of the control system controller 2, and after the program operation is completed, the data is transmitted from the buffer memory 14 of the control system controller 2 to the buffer memory 24 of the standby system controller 3. Since the control data is written to its own control data memory 22 when the storage of the control data is completed, the time allocated for the equivalence of the control data can be allocated to another process such as a network process or to a program operation. Improving the availability of the process control device 1 It is possible to achieve the performance improvement.
- FIG. 4 shows the operation timing when the control data collection control unit 13 of the control system controller 2 monitors writing to the control data memory 12 and the address and data at the time of writing are stored in the buffer memory 14. Is.
- a clock line, an address line, an address strobe line, a data line, a data strobe line, and a write / read notification line are signal lines constituting a CPU bus that connects a CPU, a control memory, and a control data collection control unit.
- the memory address line, buffer memory data line, and buffer memory write strobe line are signal lines that constitute a buffer memory input bus 17 that connects the control data collection controller 13 and the buffer memory 14.
- control data collection control unit 13 of the control system controller 2 has a function of monitoring control data writing to the control data memory 12 and storing the control data in the buffer memory 14.
- the second embodiment is a duplex process control device 1 in which the control data transmitted from the control system controller 2 to the standby system controller 3 is control data that the CPU 11 of the control system controller 2 writes into the control data memory 12. .
- control data for equalization is transmitted to the buffer memory 24 of the standby system controller 3, and the standby system controller 3 transmits the buffer memory 24. Since the control data is written into its own control data memory 22 when the storage in the control data is completed, it is possible to efficiently equalize the control data by transmitting only the updated control data.
- FIG. 5 shows the operation timing when the control data collection controller 13 of the control system controller 2 monitors reading from the control data memory 12 and stores the address and data at the time of reading in the buffer memory 14. Is.
- a clock line, an address line, an address strobe line, a data line, a data strobe line, and a write / read notification line are signal lines constituting a CPU bus that connects a CPU, a control memory, and a control data collection control unit.
- the memory address line, buffer memory data line, and buffer memory write strobe line are signal lines that constitute a buffer memory input bus 17 that connects the control data collection controller 13 and the buffer memory 14.
- control data collection control unit 13 of the control system controller 2 has a function of monitoring the control data read from the control data memory 12 and storing the control data in the buffer memory 14.
- the third embodiment is a duplex process control device 1 in which the control data transmitted from the control system controller 2 to the standby system controller 3 is the control data read from the control data memory 12 by the CPU 11 of the control system controller 2. is there.
- control data for equalization is transmitted to the buffer memory 24 of the standby controller 3, and the standby controller 3 stores the data in the buffer memory 24.
- control data is written in its own control data memory 22, so that it is possible to arbitrarily transmit control data that requires equivalence.
- FIG. Embodiment 4 of the present invention will be described below with reference to the drawings.
- FIG. 6 shows the contents of the control data memory 12 stored in the buffer memory 14, in which start information for the first two words is stored, and thereafter, addresses and data are alternately stored at addresses. It is a thing.
- the start information 1 and the start information 2 are composed of character strings that can recognize the start of control data transmission, and the control system controller 2 writes to the buffer memory 14 at the start of control data transmission.
- the standby controller 3 receives the start information 1 and the start information 2, it recognizes the start of control data reception, and starts receiving control data and developing the control data in the control data memory 24.
- data transfer start information of control data transmitted from the control system controller 2 to the standby system controller 3 is added to transmission data from the control system controller 2 to the standby system controller 3. is there.
- the data transmission start information of the control data transmitted from the control system controller 2 to the standby system controller 3 is added to the control data transmitted from the control system controller 2 to the standby system controller 3.
- This is a duplex process control device 1.
- the data transfer start of the control data transmitted from the control system controller 2 to the standby system controller 3 is added to the transmission data from the control system controller 2 to the standby system controller 3.
- the control data equivalence in the standby system controller 3 can be started in synchronization with the control data transmission.
- FIG. 7 shows the contents of the control data memory stored in the buffer memory 14, in which addresses and data are alternately stored, and the end information for the last two words is stored.
- End information 1 and end information 2 are composed of character strings that can recognize the completion of control data transmission, and the control system controller 2 writes to the buffer memory 14 when control data transmission is completed.
- the standby controller 3 receives the completion information 1 and the completion information 2
- the standby controller 3 recognizes the completion of reception of the control data and stops the control data reception process and the development of the control data to the control data memory 22.
- final data transfer completion information of control data transmitted from the control system controller 2 to the standby system controller 3 is added to transmission data from the control system controller 2 to the standby system controller 3. It is.
- the final data transmission end information of the control data transmitted from the control system controller 2 to the standby system controller 3 is added to the control data transmitted from the control system controller 2 to the standby system controller 3. It is the duplexing process control apparatus 1 to be performed.
- the final data transfer completion of the control data transmitted from the control system controller 2 to the standby system controller 3 is added to the transmission data from the control system controller 2 to the standby system controller 3. Therefore, the end of control data equivalence in the standby controller 3 can be performed in synchronization with control data transmission.
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Abstract
制御系コントローラ（２）の制御データメモリ（１２）の、ＣＰＵ（１１）がプログラム演算を行う時にアクセスしたアドレスと制御データとが、待機系コントローラ（３）に送信され、待機系コントローラ（３）では、待機系コントローラ（３）のＣＰＵ（２１）のプログラム演算前に、制御データメモリ（２２）の、制御系コントローラ（２）から送信されたアドレスに制御系コントローラ（２）から送信された制御データが展開され、制御系コントローラ（２）および待機系コントローラ（３）の制御データ同値化が行われ、前記制御系コントローラ（２）から前記待機系コントローラ（３）へ効率良く制御データが送信され、二重化プロセス制御装置（１）の演算処理性能が向上する。
Description
この発明は、制御系コントローラおよび待機系コントローラで構成される二重化プロセス制御装置に関し、特に待機系コントローラの制御データと制御系コントローラの制御データとの同値化に関するものである。
発電所や工場などの各種プラントの制御を行うプロセス制御装置は異常発生によるプラント停止が社会に及ぼす影響が大きいため、一般的には、制御装置を二重化構成にすることによって、一方の制御装置に異常が発生してももう一方の制御装置で継続動作を行うことができるようしている。
二重化プロセス制御装置では、制御系コントローラの異常により待機系コントローラに制御を移行させる場合に、制御データの突変を防止するために、制御系コントローラで使用している制御データを待機系コントローラに同値化させることが必要である。
制御データを同値化させる方法として、演算処理後の制御データを制御系コントローラから待機系コントローラに送信し、待機系コントローラでは制御系コントローラから送信された制御データを自身のメモリに展開する、といった方法が採られている。
本発明に関連する先行技術文献として、特許第５４２１８９４号では、主系コントローラは、プロセス入力、演算処理、プロセス出力、一致化用制御データ送信で構成された制御サイクルで動作している。また待機系コントローラはプロセス入力、演算処理、無処理、一致化制御データ受信で構成された制御サイクルで動作している。待機系コントローラではプロセス出力を行わないためダミーサイクルとして無処理となる。
主系コントローラは、一致化対象の制御データを制御データメモリから取り出し、一致化用制御データ転送部を介して待機系コントローラへ送信する。
待機系コントローラは、一致化用制御データ転送部を介して受信した一致化対象のデータを受信し、受信した制御データを、制御データメモリの制御データに対応する待機系の制御データの格納アドレスに上書きする。
主系コントローラは、一致化対象の制御データを制御データメモリから取り出し、一致化用制御データ転送部を介して待機系コントローラへ送信する。
待機系コントローラは、一致化用制御データ転送部を介して受信した一致化対象のデータを受信し、受信した制御データを、制御データメモリの制御データに対応する待機系の制御データの格納アドレスに上書きする。
特許文献１に示されている方法は、プロセス入力、演算処理、プロセス出力を実行した後、一致化制御データ送信処理期間にて制御データを転送する方式であり、一致化が必要な制御データが大量にある場合、一致化制御データ送信に時間がかかってしまうといった問題があった。
また、制御サイクル内に一致化用制御データ送信処理を割り当てるため、本来の機能であるプログラム演算やプロセス入出力処理に割り当てる時間が不足してしまい、制御サイクルを長くしてプログラム演算や入出力処理に割り当てることになり、性能が低下するといった問題があった。
また、プログラム演算中に制御系コントローラから待機系コントローラに制御データを転送する場合、待機系のプログラム演算との競合を回避しなければならないといった問題があった。
この発明は、上述のような課題を解決するためになされたもので、同値化する制御データが大量にあった場合でも、制御系コントローラから待機系コントローラへ効率良く制御データを送信し、二重化プロセス制御装置の演算処理性能を向上することを目的とするものである。
この発明に係る二重化プロセス制御装置は、制御系コントローラおよび待機系コントローラで構成され、前記制御系コントローラのＣＰＵによるプログラム演算およびプロセス入出力の対象である制御データが前記制御系コントローラの制御データメモリに格納される二重化プロセス制御装置において、前記制御データメモリの、前記ＣＰＵがプログラム演算を行う時にアクセスしたアドレスと制御データとが、前記待機系コントローラに送信され、前記待機系コントローラでは、前記待機系コントローラのＣＰＵのプログラム演算前に前記制御系コントローラから送信されたアドレスに前記制御系コントローラから送信された制御データが展開され、前記制御系コントローラおよび前記待機系コントローラの制御データ同値化が行われ、前記制御系コントローラから前記待機系コントローラへ効率良く制御データが送信され、二重化プロセス制御装置の演算処理性能が向上する。
この発明による二重化プロセス制御装置は、制御系コントローラおよび待機系コントローラで構成され、前記制御系コントローラのＣＰＵによるプログラム演算およびプロセス入出力の対象である制御データが前記制御系コントローラの制御データメモリに格納される二重化プロセス制御装置において、前記制御データメモリの、前記ＣＰＵがプログラム演算を行う時にアクセスしたアドレスと制御データとが、前記待機系コントローラに送信され、前記待機系コントローラでは、前記待機系コントローラのＣＰＵのプログラム演算前に前記制御系コントローラから送信されたアドレスに前記制御系コントローラから送信された制御データが展開され、前記制御系コントローラおよび前記待機系コントローラの制御データ同値化が行われるので、前記制御系コントローラから前記待機系コントローラへ効率良く制御データが送信され、二重化プロセス制御装置の演算処理性能が向上する効果がある。
実施の形態１．
以下、この発明の実施の形態１を図に基づいて説明する。図１は本発明による二重化プロセス制御装置の構成例である。
図１において、二重化プロセス制御装置１は、制御系コントローラ２および待機系コントローラ３を有している。
以下、この発明の実施の形態１を図に基づいて説明する。図１は本発明による二重化プロセス制御装置の構成例である。
図１において、二重化プロセス制御装置１は、制御系コントローラ２および待機系コントローラ３を有している。
制御系コントローラ２は、ＣＰＵ１１、制御データメモリ１２、制御データ収集制御部１３、バッファメモリ１４、制御データ送信制御部１５、ＣＰＵバス１６、バッファメモリ入力バス１７、バッファメモリ出力バス１８を有する構成としてある。
待機系コントローラ３は、ＣＰＵ２１、制御データメモリ２２、制御データ展開制御部２３、バッファメモリ２４、制御データ受信制御部２５、ＣＰＵバス２６、バッファメモリ出力バス２７、バッファメモリ入力バス２８を有する構成としてある。
待機系コントローラ３は、ＣＰＵ２１、制御データメモリ２２、制御データ展開制御部２３、バッファメモリ２４、制御データ受信制御部２５、ＣＰＵバス２６、バッファメモリ出力バス２７、バッファメモリ入力バス２８を有する構成としてある。
なお、図１において、プロセス入出力装置４は、二重化プロセス制御装置１の入出力装置であり、二重化プロセス制御装置１では、プロセス入出力装置４を介して制御対象プロセス５からプロセス状態情報のデータを入力し、制御対象プロセス５の状態に応じたプロセス制御指令情報のデータをＣＰＵ１１でプロセス制御のための所定のプログラム演算により生成し、この生成されたプロセス制御指令情報のデータを、プロセス入出力装置４を介して制御対象プロセス５へ出力し、制御対象プロセス５ではプロセス制御指令情報のデータに応じた制御が行われる。なお、前記プロセス状態情報のデータおよび前記プロセス制御指令情報のデータは、プロセス制御においては制御データとも言われる。
監視装置６は、通信ネットワーク７を介して制御対象プロセス５の状態情報を二重化プロセス制御装置１から取得して制御対象プロセス５の状態を監視する。
監視装置６は、通信ネットワーク７を介して制御対象プロセス５の状態情報を二重化プロセス制御装置１から取得して制御対象プロセス５の状態を監視する。
次に動作について説明する。
制御系コントローラ２では、プロセス入力、プログラム演算、プロセス出力、制御ネットワーク通信処理等で構成される制御サイクルを定周期で実行している。図２、図３を参照。
一方、待機系コントローラ３では、プロセス入力、プログラム演算、制御系コントローラからの制御データ通信バス８を介した制御データ受信（制御データの同値化）、制御ネットワーク通信処理等で構成される制御サイクルを定周期で実行するが、プロセス出力を行わない。図２、図３を参照。
制御系コントローラ２では、プロセス入力、プログラム演算、プロセス出力、制御ネットワーク通信処理等で構成される制御サイクルを定周期で実行している。図２、図３を参照。
一方、待機系コントローラ３では、プロセス入力、プログラム演算、制御系コントローラからの制御データ通信バス８を介した制御データ受信（制御データの同値化）、制御ネットワーク通信処理等で構成される制御サイクルを定周期で実行するが、プロセス出力を行わない。図２、図３を参照。
制御系コントローラ２のＣＰＵ１１でのプログラム演算では、制御データメモリ１２に格納されている制御データ（プロセス状態情報のデータ）を読み出して演算（プロセス制御のための所定のプログラム演算）を行い、演算結果（プロセス制御指令情報のデータ）を制御データメモリ１２に書き込む。
待機系コントローラ３のプログラム演算も制御系コントローラ２と同じ動作を行うが、前の制御サイクルで制御系コントローラからの制御データの同値化により、制御系コントローラ２と同じ制御データを使用してプログラム演算が行われる。
次に制御データの同値化について説明する。
制御系コントローラ２のプログラム演算サイクルにおいて、ＣＰＵ１１が制御データ収集制御部１３の制御データ収集フラグをセットすると、それ以降、制御データ収集制御部１３はＣＰＵ１１が制御系コントローラのプログラム演算の際に制御データメモリ１２をアクセスする際、ＣＰＵバス１６に出力されるメモリアドレスとメモリデータをバッファメモリ１４に格納する。この動作を制御データ収集フラグがセットされている間継続する。
ＣＰＵ１１はプログラム演算サイクルの終了時に制御データ収集フラグをクリアし、制御データ収集制御部１３は、制御データ収集フラグがクリアされるとメモリアドレスとメモリデータのバッファメモリ１４への格納を停止する。
制御系コントローラ２のプログラム演算サイクルにおいて、ＣＰＵ１１が制御データ収集制御部１３の制御データ収集フラグをセットすると、それ以降、制御データ収集制御部１３はＣＰＵ１１が制御系コントローラのプログラム演算の際に制御データメモリ１２をアクセスする際、ＣＰＵバス１６に出力されるメモリアドレスとメモリデータをバッファメモリ１４に格納する。この動作を制御データ収集フラグがセットされている間継続する。
ＣＰＵ１１はプログラム演算サイクルの終了時に制御データ収集フラグをクリアし、制御データ収集制御部１３は、制御データ収集フラグがクリアされるとメモリアドレスとメモリデータのバッファメモリ１４への格納を停止する。
次に、ＣＰＵ１１はプロセス出力動作を行うが、制御データ収集フラグがクリアされると同時に、制御データ収集制御部１３は制御データ送信制御部１５に対してデータ送信通知を行う。制御データ送信制御部１３はデータ送信通知が行われると、バッファメモリ１４の先頭から順次メモリアドレスとメモリデータを読み出して、制御データ通信バス８を介して、待機系コントローラ３に送信する。バッファメモリ１４に格納されたメモリアドレスとメモリデータが格納されていない領域を検出すると送信動作を停止する。
待機系コントローラ３の制御データ受信制御部２５は、制御系コントローラ２からの制御データ送信を検出すると、制御系コントローラ２から送信されるメモリアドレスとメモリデータを待機系コントローラ３のバッファメモリ２４に格納する。
待機系コントローラ３の制御データ展開制御部２３は、バッファメモリ２４への格納を検出すると、バッファメモリ２４に格納されているアドレスとデータを読み出し、制御データメモリ２２に展開する。この時、待機系コントローラ３ではプロセス出力処理を行わず、ＣＰＵ２１が動作しないため制御データ展開制御部２３が受信したアドレスに対して受信したデータを制御データメモリ２２にライトする。
待機系コントローラ３の制御データ展開制御部２３は、バッファメモリ２４への格納を検出すると、バッファメモリ２４に格納されているアドレスとデータを読み出し、制御データメモリ２２に展開する。この時、待機系コントローラ３ではプロセス出力処理を行わず、ＣＰＵ２１が動作しないため制御データ展開制御部２３が受信したアドレスに対して受信したデータを制御データメモリ２２にライトする。
また、図２、図３は、本発明の二重化プロセス制御装置の制御系コントローラ２と待機系コントローラ３の制御サイクルにおける処理を例示したものであり、制御系コントローラ２によるプロセス出力時に同値化処理を行うことにより、図２に例示のように制御サイクルの空き時間を別処理に割り当てることや、図３に例示のようにプログラム演算処理に割り当てることが可能となる。
本実施の形態１は、前述のように、制御系コントローラ２および待機系コントローラ３で構成され、制御系コントローラ３のＣＰＵ１１によるプログラム演算およびプロセス入出力の対象である制御データが制御系コントローラ２の制御データメモリ１２に格納される二重化プロセス制御装置１において、制御データメモリ１２の、ＣＰＵ１１がプログラム演算を行う時にアクセスしたアドレスと制御データとが、待機系コントローラ３に送信され、待機系コントローラ３では、待機系コントローラ３のＣＰＵ２１のプログラム演算前に制御系コントローラ２から送信されたアドレスに制御系コントローラ２から送信された制御データが展開され、制御系コントローラ２および待機系コントローラ３の制御データ同値化が行われる二重化プロセス制御装置である。
また、本実施の形態１は、制御系コントローラ２および待機系コントローラ３の各々にバッファメモリ１４，２４が設けられ、制御系コントローラ２のＣＰＵ１１がプログラム演算を行う時にアクセスしたアドレスと制御データとが、制御系コントローラ２のＣＰＵ１１のプログラム演算時に制御系コントローラ２のバッファメモリ１４に格納され、制御系コントローラ２のプロセス出力時に、制御系コントローラ２のバッファメモリ１４に格納されたアドレスと制御データとが、待機系コントローラ３のバッファメモリ２４に格納される二重化プロセス制御装置である。
また、本実施の形態１は、制御系コントローラ２において、制御系コントローラ２のＣＰＵ１１がプログラム演算やプロセス入出力処理に使用する制御データを制御データメモリ１２にアクセスするのと同時に、同値化するためのデータ保存する制御系コントローラ２内のバッファメモリ１４と、制御系コントローラ２のバッファメモリ１４に制御データを格納する制御データ収集制御部１３と、制御系コントローラ２のバッファメモリ１４に格納されたデータを待機系コントローラ３へ送信する制御データ送信制御部１５と、待機系コントローラ３において、制御系コントローラ２からのデータを保存するバッファメモリ２４と、制御系コントローラ２から送信されたデータをバッファメモリ２４に保存する制御を行う制御データ受信制御部２５と、バッファメモリ２４に格納された制御データを制御データメモリ２２に展開する制御データ展開制御部２３を備えたものである。
この発明の実施の形態１によれば、制御系コントローラ２において、制御系コントローラ２のＣＰＵ１１がプログラム演算やプロセス入出力処理に使用する制御データを制御データメモリ１２に書き込むと同時に、同値化するためのデータを制御系コントローラ２のバッファメモリ１４に保存し、プログラム演算終了後、制御系コントローラ２のバッファメモリ１４から待機系コントローラ３のバッファメモリ２４に送信し、待機系コントローラ３はバッファメモリ２４への格納が完了すると自身の制御データメモリ２２に制御データを書き込むので、制御データの同値化に割り当てていた時間をネットワーク処理などの別の処理に割り当てたり、プログラム演算に割り当てることができるので、二重化プロセス制御装置１の可用性向上や性能向上を図ることができる。
実施の形態２．
以下、この発明の実施の形態を図に基づいて説明する。図４は、制御系コントローラ２の制御データ収集制御部１３に制御データメモリ１２への書き込みをモニタし、書き込み時のアドレスとデータをバッファメモリ１４に格納するようにした時の動作タイミングを示したものである。
以下、この発明の実施の形態を図に基づいて説明する。図４は、制御系コントローラ２の制御データ収集制御部１３に制御データメモリ１２への書き込みをモニタし、書き込み時のアドレスとデータをバッファメモリ１４に格納するようにした時の動作タイミングを示したものである。
次に動作について説明する。図４においてクロック線、アドレス線、アドレスストローブ線、データ線、データストローブ線、ライト／リード通知線はＣＰＵ、制御メモリ、制御データ収集制御部を接続するＣＰＵバスを構成する信号線であり、バッファメモリアドレス線、バッファメモリデータ線、バッファメモリライトストローブ線は、制御データ収集制御部１３とバッファメモリ１４とを接続するバッファメモリ入力バス１７を構成する信号線である。
ＣＰＵ１１が制御データメモリ１２に対してライトを行うとＣＰＵバス１６に信号線が出力され、その時に制御データ収集制御部１３がＣＰＵバス１６信号をモニタしてライト動作を検出する。ライト動作を検出するとバッファメモリ入力バス１７にＣＰＵバス１６に出力されたアドレス、データを出力して、バッファメモリライトストローブを出力してバッファメモリ１４に書き込みが行われる。
ＣＰＵ１１が制御データメモリ１２に対してライトを行うとＣＰＵバス１６に信号線が出力され、その時に制御データ収集制御部１３がＣＰＵバス１６信号をモニタしてライト動作を検出する。ライト動作を検出するとバッファメモリ入力バス１７にＣＰＵバス１６に出力されたアドレス、データを出力して、バッファメモリライトストローブを出力してバッファメモリ１４に書き込みが行われる。
本実施の形態２は、制御系コントローラ２の制御データ収集制御部１３に制御データメモリ１２への制御データ書き込みをモニタし、制御データをバッファメモリ１４に保存する機能を備えたものである。
また、本実施の形態２は、制御系コントローラ２から待機系コントローラ３に送信される制御データが、制御系コントローラ２のＣＰＵ１１が制御データメモリ１２に書き込む制御データである二重化プロセス制御装置１である。
また、この発明の本実施の形態２によれば、制御データメモリ１２の書き込みと同時に、同値化するためのデータを待機系コントローラ３のバッファメモリ２４に送信し、待機系コントローラ３はバッファメモリ２４への格納が完了すると自身の制御データメモリ２２に制御データを書き込むので、更新された制御データのみ送信することにより制御データの同値化を効率良く行うことができる。
実施の形態３．
以下、この発明の実施の形態を図に基づいて説明する。図５は、制御系コントローラ２の制御データ収集制御部１３に制御データメモリ１２からの読み出しをモニタし、読み出し時のアドレスとデータをバッファメモリ１４に格納するようにした時の動作タイミングを示したものである。
以下、この発明の実施の形態を図に基づいて説明する。図５は、制御系コントローラ２の制御データ収集制御部１３に制御データメモリ１２からの読み出しをモニタし、読み出し時のアドレスとデータをバッファメモリ１４に格納するようにした時の動作タイミングを示したものである。
次に動作について説明する。図５においてクロック線、アドレス線、アドレスストローブ線、データ線、データストローブ線、ライト／リード通知線はＣＰＵ、制御メモリ、制御データ収集制御部を接続するＣＰＵバスを構成する信号線であり、バッファメモリアドレス線、バッファメモリデータ線、バッファメモリライトストローブ線は、制御データ収集制御部１３とバッファメモリ１４とを接続するバッファメモリ入力バス１７を構成する信号線である。
ＣＰＵ１１が制御データメモリ１２に対してリードを行うとＣＰＵバス１６に信号線が出力され、その時に制御データ収集制御部１３がＣＰＵバス１６信号をモニタしてリード動作を検出する。リード動作を検出するとバッファメモリ入力バス１７にＣＰＵバス１６に出力されたアドレス、データを出力して、バッファメモリライトストローブを出力してバッファメモリ１４に書き込みが行われる。
ＣＰＵ１１が制御データメモリ１２に対してリードを行うとＣＰＵバス１６に信号線が出力され、その時に制御データ収集制御部１３がＣＰＵバス１６信号をモニタしてリード動作を検出する。リード動作を検出するとバッファメモリ入力バス１７にＣＰＵバス１６に出力されたアドレス、データを出力して、バッファメモリライトストローブを出力してバッファメモリ１４に書き込みが行われる。
本実施の形態３は、制御系コントローラ２の制御データ収集制御部１３に制御データメモリ１２からの制御データ読み出しをモニタし、制御データをバッファメモリ１４に保存する機能を備えたものである。
また、本実施の形態３は、制御系コントローラ２から待機系コントローラ３に送信される制御データが、制御系コントローラ２のＣＰＵ１１が制御データメモリ１２から読み出した制御データである二重化プロセス制御装置１である。
この発明の実施の形態３によれば、制御データメモリ２の読み出しと同時に、同値化するためのデータを待機系コントローラ３のバッファメモリ２４に送信し、待機系コントローラ３はバッファメモリ２４への格納が完了すると自身の制御データメモリ２２に制御データを書き込むので、同値化が必要な制御データを任意に送信することが可能となる。
実施の形態４．
以下、この発明の実施の形態４を図に基づいて説明する。図６はバッファメモリ１４に格納された制御データメモリ１２の内容を示したものであり、先頭２ワード分開始情報が格納されており、その後にアドレスにアドレスとデータが交互に格納するように構成したものである。
以下、この発明の実施の形態４を図に基づいて説明する。図６はバッファメモリ１４に格納された制御データメモリ１２の内容を示したものであり、先頭２ワード分開始情報が格納されており、その後にアドレスにアドレスとデータが交互に格納するように構成したものである。
開始情報１、開始情報２は制御データ送信開始を認識できるような文字列で構成され、制御系コントローラ２が制御データの送信開始時にバッファメモリ１４に書き込みを行う。待機系コントローラ３では開始情報１、開始情報２を受信すると制御データ受信開始を認識して制御データの受信処理及び制御データメモリ２４への制御データの展開を開始する。
本実施の形態４は、制御系コントローラ２から待機系コントローラ３に送信される制御データのデータ転送開始情報を制御系コントローラ２から待機系コントローラ３への送信データに付加するように構成したものである。
また、本実施の形態４は、制御系コントローラ２から待機系コントローラ３に送信される制御データのデータ送信開始の情報が、制御系コントローラ２から待機系コントローラ３に送信される制御データに付加される二重化プロセス制御装置１である。
この発明の実施の形態４によれば、制御系コントローラ２から待機系コントローラ３に送信される制御データのデータ転送開始を制御系コントローラ２から待機系コントローラ３への送信データに付加して行うので、待機系コントローラ３おける制御データ同値化の開始を制御データ送信と同期して行うことができる。
実施の形態５．
以下、この発明の実施の形態５を図に基づいて説明する。図７はバッファメモリ１４に格納された制御データメモリの内容を示したものであり、アドレスとデータが交互に格納しており、最終２ワード分終了情報が格納するように構成したものである。
以下、この発明の実施の形態５を図に基づいて説明する。図７はバッファメモリ１４に格納された制御データメモリの内容を示したものであり、アドレスとデータが交互に格納しており、最終２ワード分終了情報が格納するように構成したものである。
終了情報１、終了情報２は制御データ送信完了を認識できるような文字列で構成され、制御系コントローラ２が制御データ送信完了時にバッファメモリ１４に書き込みを行う。待機系コントローラ３では完了情報１、完了情報２を受信すると制御データ受信完了を認識して制御データの受信処理及び制御データメモリ２２への制御データの展開を停止する。
本実施の形態５は、制御系コントローラ２から待機系コントローラ３に送信される制御データの最終データ転送完了情報を制御系コントローラ２から待機系コントローラ３への送信データに付加するように構成したものである。
また、本実施の形態５は、制御系コントローラ２から待機系コントローラ３に送信される制御データの最終データ送信終了の情報が、制御系コントローラ２から待機系コントローラ３に送信される制御データに付加される二重化プロセス制御装置１である。
この発明の実施の形態５によれば、制御系コントローラ２から待機系コントローラ３に送信される制御データの最終データ転送完了を制御系コントローラ２から待機系コントローラ３への送信データに付加して行うので、待機系コントローラ３おける制御データ同値化の終了を制御データ送信と同期して行うことができる。
なお、本発明は、その発明の範囲内において、各実施の形態を適宜、組み合わせ、変形、省略することができる。
なお、各図中、同一符号は同一または相当部分を示す。
なお、各図中、同一符号は同一または相当部分を示す。
１ 二重化プロセス制御装置、 ２ 制御系コントローラ、
３ 待機系コントローラ、 ４ プロセス入出力装置、
５ 制御対象プロセス、 ６ 監視装置、
７ 通信ネットワーク、 ８ 制御データ通信バス、
１１，２１ ＣＰＵ、 １２，２２ 制御データメモリ、
１３ 制御データ収集制御部、 １４，２４ バッファメモリ
１５ 制御データ送信制御部、 １６，２６ ＣＰＵバス、
１７ バッファメモリ入力バス(制御系コントローラ)、
１８ バッファメモリ出力バス(制御系コントローラ)、
２３ 制御データ展開制御部、 ２５ 制御データ受信制御部、
２７ バッファメモリ出力バス(待機系コントローラ)、
２８ バッファメモリ入力バス(待機系コントローラ)。
３ 待機系コントローラ、 ４ プロセス入出力装置、
５ 制御対象プロセス、 ６ 監視装置、
７ 通信ネットワーク、 ８ 制御データ通信バス、
１１，２１ ＣＰＵ、 １２，２２ 制御データメモリ、
１３ 制御データ収集制御部、 １４，２４ バッファメモリ
１５ 制御データ送信制御部、 １６，２６ ＣＰＵバス、
１７ バッファメモリ入力バス(制御系コントローラ)、
１８ バッファメモリ出力バス(制御系コントローラ)、
２３ 制御データ展開制御部、 ２５ 制御データ受信制御部、
２７ バッファメモリ出力バス(待機系コントローラ)、
２８ バッファメモリ入力バス(待機系コントローラ)。
Claims (6)
- 制御系コントローラおよび待機系コントローラで構成され、前記制御系コントローラのＣＰＵによるプログラム演算およびプロセス入出力の対象である制御データが前記制御系コントローラの制御データメモリに格納される二重化プロセス制御装置において、
前記制御データメモリの、前記ＣＰＵがプログラム演算を行う時にアクセスしたアドレスと制御データとが、前記待機系コントローラに送信され、
前記待機系コントローラでは、前記待機系コントローラのＣＰＵのプログラム演算前に前記制御系コントローラから送信されたアドレスに前記制御系コントローラから送信された制御データが展開され、
前記制御系コントローラおよび前記待機系コントローラの制御データ同値化が行われる
ことを特徴とする二重化プロセス制御装置。 - 請求項１に記載の二重化プロセス制御装置において、
前記制御系コントローラおよび前記待機系コントローラの各々にバッファメモリが設けられ、
前記制御系コントローラの前記ＣＰＵがプログラム演算を行う時にアクセスしたアドレスと制御データとが、前記制御系コントローラの前記ＣＰＵの前記プログラム演算時に前記制御系コントローラの前記バッファメモリに格納され、
前記制御系コントローラのプロセス出力時に、前記制御系コントローラの前記バッファメモリに格納されたアドレスと制御データとが、前記待機系コントローラの前記バッファメモリに格納される
ことを特徴とする二重化プロセス制御装置。 - 請求項１または請求項２に記載の二重化プロセス制御装置において、
前記制御系コントローラから前記待機系コントローラに送信される制御データは、前記制御系コントローラの前記ＣＰＵが前記制御データメモリに書き込む制御データである
ことを特徴とする二重化プロセス制御装置。 - 請求項１から請求項３の何れか一つに記載の二重化プロセス制御装置において、
前記制御系コントローラから前記待機系コントローラに送信される制御データは、前記制御系コントローラの前記ＣＰＵが前記制御データメモリから読み出した制御データである
ことを特徴とする二重化プロセス制御装置。 - 請求項１から請求項４の何れか一つに記載の二重化プロセス制御装置において、
前記制御系コントローラから前記待機系コントローラに送信される制御データのデータ送信開始の情報が、前記制御系コントローラから前記待機系コントローラに送信される前記制御データに付加される
ことを特徴とする二重化プロセス制御装置。 - 請求項１から請求項５の何れか一つに記載の二重化プロセス制御装置において、
前記制御系コントローラから前記待機系コントローラに送信される制御データの最終データ送信終了の情報が、前記制御系コントローラから前記待機系コントローラに送信される前記制御データに付加される
ことを特徴とする二重化プロセス制御装置。
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|---|---|---|---|
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