JP6359192B2 - 二重化プロセス制御装置 - Google Patents

Description

この発明は、制御系コントローラおよび待機系コントローラで構成される二重化プロセス制御装置に関し、特に待機系コントローラの制御データと制御系コントローラの制御データとの同値化に関するものである。

発電所や工場などの各種プラントの制御を行うプロセス制御装置は異常発生によるプラント停止が社会に及ぼす影響が大きいため、一般的には、制御装置を二重化構成にすることによって、一方の制御装置に異常が発生してももう一方の制御装置で継続動作を行うことができるようしている。

二重化プロセス制御装置では、制御系コントローラの異常により待機系コントローラに制御を移行させる場合に、制御データの突変を防止するために、制御系コントローラで使用している制御データを待機系コントローラに同値化させることが必要である。

制御データを同値化させる方法として、演算処理後の制御データを制御系コントローラから待機系コントローラに送信し、待機系コントローラでは制御系コントローラから送信された制御データを自身のメモリに展開する、といった方法が採られている。

本発明に関連する先行技術文献として、特許第５４２１８９４号では、主系コントローラは、プロセス入力、演算処理、プロセス出力、一致化用制御データ送信で構成された制御サイクルで動作している。また待機系コントローラはプロセス入力、演算処理、無処理、一致化制御データ受信で構成された制御サイクルで動作している。待機系コントローラではプロセス出力を行わないためダミーサイクルとして無処理となる。
主系コントローラは、一致化対象の制御データを制御データメモリから取り出し、一致化用制御データ転送部を介して待機系コントローラへ送信する。
待機系コントローラは、一致化用制御データ転送部を介して受信した一致化対象のデータを受信し、受信した制御データを、制御データメモリの制御データに対応する待機系の制御データの格納アドレスに上書きする。

特許第５４２１８９４号（図２）

特許文献１に示されている方法は、プロセス入力、演算処理、プロセス出力を実行した後、一致化制御データ送信処理期間にて制御データを転送する方式であり、一致化が必要な制御データが大量にある場合、一致化制御データ送信に時間がかかってしまうといった問題があった。

また、制御サイクル内に一致化用制御データ送信処理を割り当てるため、本来の機能であるプログラム演算やプロセス入出力処理に割り当てる時間が不足してしまい、制御サイクルを長くしてプログラム演算や入出力処理に割り当てることになり、性能が低下するといった問題があった。

また、プログラム演算中に制御系コントローラから待機系コントローラに制御データを転送する場合、待機系のプログラム演算との競合を回避しなければならないといった問題があった。

この発明は、上述のような課題を解決するためになされたもので、同値化する制御データが大量にあった場合でも、制御系コントローラから待機系コントローラへ効率良く制御データを送信し、二重化プロセス制御装置の演算処理性能を向上することを目的とするものである。

この発明に係る二重化プロセス制御装置は、制御系コントローラおよび待機系コントローラで構成され、前記制御系コントローラのＣＰＵによるプログラム演算およびプロセス入出力の対象である制御データが前記制御系コントローラの制御データメモリに格納される二重化プロセス制御装置において、
前記制御系コントローラの前記ＣＰＵがプログラム演算を行う時にアクセスした前記制御系コントローラの前記制御データメモリのアドレスと制御データとが、前記制御系コントローラのプロセス出力時に、前記待機系コントローラに送信され、
前記待機系コントローラでは、前記待機系コントローラのＣＰＵのプログラム演算前に、前記制御系コントローラから送信された前記アドレスと前記制御データとが、前記待機系コントローラのＣＰＵが演算を行う時にアクセスする前記待機系コントローラの制御データメモリに書き込まれ、
前記制御系コントローラおよび前記待機系コントローラの制御データ同値化が行われるものである。

この発明による二重化プロセス制御装置は、制御系コントローラおよび待機系コントローラで構成され、前記制御系コントローラのＣＰＵによるプログラム演算およびプロセス入出力の対象である制御データが前記制御系コントローラの制御データメモリに格納される二重化プロセス制御装置において、前記制御系コントローラの前記ＣＰＵがプログラム演算を行う時にアクセスした前記制御系コントローラの前記制御データメモリのアドレスと制御データとが、前記制御系コントローラのプロセス出力時に、前記待機系コントローラに送信され、前記待機系コントローラでは、前記待機系コントローラのＣＰＵのプログラム演算前に、前記制御系コントローラから送信された前記アドレスと前記制御データとが、前記待機系コントローラのＣＰＵが演算を行う時にアクセスする前記待機系コントローラの制御データメモリに書き込まれ、前記制御系コントローラおよび前記待機系コントローラの制御データ同値化が行われるので、前記制御系コントローラから前記待機系コントローラへ効率良く制御データが送信され、二重化プロセス制御装置の演算処理性能が向上する効果がある。

この発明の実施の形態１を示す図で、二重化プロセス制御装置の一例を示すブロック図である。 この発明の実施の形態１を示す図で、制御系コントローラの制御サイクルにおける処理の一例を示す動作説明図である。 この発明の実施の形態１を示す図で、待機系コントローラの制御サイクルにおける処理の一例を示す動作説明図である。 この発明の実施の形態２を示す図で、制御系コントローラの制御データ収集制御部に制御データメモリへの書き込みをモニタし、書き込み時のアドレスとデータをバッファメモリに格納するようにした時の動作タイミングを例示する動作説明図である。 この発明の実施の形態３を示す図で、制御系コントローラの制御データ収集制御部に制御データメモリからの読み出しをモニタし、読み出し時のアドレスとデータをバッファメモリに格納するようにした時の動作タイミングを例示する動作説明図である。 この発明の実施の形態４を示す図で、バッファメモリに格納された制御データのメモリの内容（送信データの内容）を例示するメモリ内容構成図である。 この発明の実施の形態５を示す図で、バッファメモリに格納された制御データのメモリの内容（送信データの内容）を例示するメモリ内容構成図である。

実施の形態１．
以下、この発明の実施の形態１を図に基づいて説明する。図１は本発明による二重化プロセス制御装置の構成例である。
図１において、二重化プロセス制御装置１は、制御系コントローラ２および待機系コントローラ３を有している。

制御系コントローラ２は、ＣＰＵ１１、制御データメモリ１２、制御データ収集制御部１３、バッファメモリ１４、制御データ送信制御部１５、ＣＰＵバス１６、バッファメモリ入力バス１７、バッファメモリ出力バス１８を有する構成としてある。
待機系コントローラ３は、ＣＰＵ２１、制御データメモリ２２、制御データ展開制御部２３、バッファメモリ２４、制御データ受信制御部２５、ＣＰＵバス２６、バッファメモリ出力バス２７、バッファメモリ入力バス２８を有する構成としてある。

なお、図１において、プロセス入出力装置４は、二重化プロセス制御装置１の入出力装置であり、二重化プロセス制御装置１では、プロセス入出力装置４を介して制御対象プロセス５からプロセス状態情報のデータを入力し、制御対象プロセス５の状態に応じたプロセス制御指令情報のデータをＣＰＵ１１でプロセス制御のための所定のプログラム演算により生成し、この生成されたプロセス制御指令情報のデータを、プロセス入出力装置４を介して制御対象プロセス５へ出力し、制御対象プロセス５ではプロセス制御指令情報のデータに応じた制御が行われる。なお、前記プロセス状態情報のデータおよび前記プロセス制御指令情報のデータは、プロセス制御においては制御データとも言われる。
監視装置６は、通信ネットワーク７を介して制御対象プロセス５の状態情報を二重化プロセス制御装置１から取得して制御対象プロセス５の状態を監視する。

次に動作について説明する。
制御系コントローラ２では、プロセス入力、プログラム演算、プロセス出力、制御ネットワーク通信処理等で構成される制御サイクルを定周期で実行している。図２、図３を参照。
一方、待機系コントローラ３では、プロセス入力、プログラム演算、制御系コントローラからの制御データ通信バス８を介した制御データ受信（制御データの同値化）、制御ネットワーク通信処理等で構成される制御サイクルを定周期で実行するが、プロセス出力を行わない。図２、図３を参照。

制御系コントローラ２のＣＰＵ１１でのプログラム演算では、制御データメモリ１２に格納されている制御データ（プロセス状態情報のデータ）を読み出して演算（プロセス制御のための所定のプログラム演算）を行い、演算結果（プロセス制御指令情報のデータ）を制御データメモリ１２に書き込む。

待機系コントローラ３のプログラム演算も制御系コントローラ２と同じ動作を行うが、前の制御サイクルで制御系コントローラからの制御データの同値化により、制御系コントローラ２と同じ制御データを使用してプログラム演算が行われる。

次に制御データの同値化について説明する。
制御系コントローラ２のプログラム演算サイクルにおいて、ＣＰＵ１１が制御データ収集制御部１３の制御データ収集フラグをセットすると、それ以降、制御データ収集制御部１３はＣＰＵ１１が制御系コントローラのプログラム演算の際に制御データメモリ１２をアクセスする際、ＣＰＵバス１６に出力されるメモリアドレスとメモリデータをバッファメモリ１４に格納する。この動作を制御データ収集フラグがセットされている間継続する。
ＣＰＵ１１はプログラム演算サイクルの終了時に制御データ収集フラグをクリアし、制御データ収集制御部１３は、制御データ収集フラグがクリアされるとメモリアドレスとメモリデータのバッファメモリ１４への格納を停止する。

次に、ＣＰＵ１１はプロセス出力動作を行うが、制御データ収集フラグがクリアされると同時に、制御データ収集制御部１３は制御データ送信制御部１５に対してデータ送信通知を行う。制御データ送信制御部１５はデータ送信通知が行われると、バッファメモリ１４の先頭から順次メモリアドレスとメモリデータを読み出して、制御データ通信バス８を介して、待機系コントローラ３に送信する。バッファメモリ１４に格納されたメモリアドレスとメモリデータが格納されていない領域を検出すると送信動作を停止する。

待機系コントローラ３の制御データ受信制御部２５は、制御系コントローラ２からの制御データ送信を検出すると、制御系コントローラ２から送信されるメモリアドレスとメモリデータを待機系コントローラ３のバッファメモリ２４に格納する。
待機系コントローラ３の制御データ展開制御部２３は、バッファメモリ２４への格納を検出すると、バッファメモリ２４に格納されているアドレスとデータを読み出し、制御データメモリ２２に展開する。この時、待機系コントローラ３ではプロセス出力処理を行わず、ＣＰＵ２１が動作しないため制御データ展開制御部２３が受信したアドレスに対して受信したデータを制御データメモリ２２にライトする。

また、図２、図３は、本発明の二重化プロセス制御装置の制御系コントローラ２と待機系コントローラ３の制御サイクルにおける処理を例示したものであり、制御系コントローラ２によるプロセス出力時に同値化処理を行うことにより、図２に例示のように制御サイクルの空き時間を別処理に割り当てることや、図３に例示のようにプログラム演算処理に割り当てることが可能となる。

本実施の形態１は、前述のように、制御系コントローラ２および待機系コントローラ３で構成され、制御系コントローラ２のＣＰＵ１１によるプログラム演算およびプロセス入出力の対象である制御データが制御系コントローラ２の制御データメモリ１２に格納される二重化プロセス制御装置１において、制御データメモリ１２の、ＣＰＵ１１がプログラム演算を行う時にアクセスしたアドレスと制御データとが、待機系コントローラ３に送信され、待機系コントローラ３では、待機系コントローラ３のＣＰＵ２１のプログラム演算前に制御系コントローラ２から送信されたアドレスに制御系コントローラ２から送信された制御データが展開され、制御系コントローラ２および待機系コントローラ３の制御データ同値化が行われる二重化プロセス制御装置である。

また、本実施の形態１は、制御系コントローラ２および待機系コントローラ３の各々にバッファメモリ１４，２４が設けられ、制御系コントローラ２のＣＰＵ１１がプログラム演算を行う時にアクセスしたアドレスと制御データとが、制御系コントローラ２のＣＰＵ１１のプログラム演算時に制御系コントローラ２のバッファメモリ１４に格納され、制御系コントローラ２のプロセス出力時に、制御系コントローラ２のバッファメモリ１４に格納されたアドレスと制御データとが、待機系コントローラ３のバッファメモリ２４に格納される二重化プロセス制御装置である。

また、本実施の形態１は、制御系コントローラ２において、制御系コントローラ２のＣＰＵ１１がプログラム演算やプロセス入出力処理に使用する制御データを制御データメモリ１２にアクセスするのと同時に、同値化するためのデータ保存する制御系コントローラ２内のバッファメモリ１４と、制御系コントローラ２のバッファメモリ１４に制御データを格納する制御データ収集制御部１３と、制御系コントローラ２のバッファメモリ１４に格納されたデータを待機系コントローラ３へ送信する制御データ送信制御部１５と、待機系コントローラ３において、制御系コントローラ２からのデータを保存するバッファメモリ２４と、制御系コントローラ２から送信されたデータをバッファメモリ２４に保存する制御を行う制御データ受信制御部２５と、バッファメモリ２４に格納された制御データを制御データメモリ２２に展開する制御データ展開制御部２３を備えたものである。

この発明の実施の形態１によれば、制御系コントローラ２において、制御系コントローラ２のＣＰＵ１１がプログラム演算やプロセス入出力処理に使用する制御データを制御データメモリ１２に書き込むと同時に、同値化するためのデータを制御系コントローラ２のバッファメモリ１４に保存し、プログラム演算終了後、制御系コントローラ２のバッファメモリ１４から待機系コントローラ３のバッファメモリ２４に送信し、待機系コントローラ３はバッファメモリ２４への格納が完了すると自身の制御データメモリ２２に制御データを書き込むので、制御データの同値化に割り当てていた時間をネットワーク処理などの別の処理に割り当てたり、プログラム演算に割り当てることができるので、二重化プロセス制御装置１の可用性向上や性能向上を図ることができる。

実施の形態２．
以下、この発明の実施の形態を図に基づいて説明する。図４は、制御系コントローラ２の制御データ収集制御部１３に制御データメモリ１２への書き込みをモニタし、書き込み時のアドレスとデータをバッファメモリ１４に格納するようにした時の動作タイミングを示したものである。

次に動作について説明する。図４においてクロック線、アドレス線、アドレスストローブ線、データ線、データストローブ線、ライト／リード通知線はＣＰＵ、制御メモリ、制御データ収集制御部を接続するＣＰＵバスを構成する信号線であり、バッファメモリアドレス線、バッファメモリデータ線、バッファメモリライトストローブ線は、制御データ収集制御部１３とバッファメモリ１４とを接続するバッファメモリ入力バス１７を構成する信号線である。
ＣＰＵ１１が制御データメモリ１２に対してライトを行うとＣＰＵバス１６に信号線が出力され、その時に制御データ収集制御部１３がＣＰＵバス１６信号をモニタしてライト動作を検出する。ライト動作を検出するとバッファメモリ入力バス１７にＣＰＵバス１６に出力されたアドレス、データを出力して、バッファメモリライトストローブを出力してバッファメモリ１４に書き込みが行われる。

本実施の形態２は、制御系コントローラ２の制御データ収集制御部１３に制御データメモリ１２への制御データ書き込みをモニタし、制御データをバッファメモリ１４に保存する機能を備えたものである。

また、本実施の形態２は、制御系コントローラ２から待機系コントローラ３に送信される制御データが、制御系コントローラ２のＣＰＵ１１が制御データメモリ１２に書き込む制御データである二重化プロセス制御装置１である。

また、この発明の本実施の形態２によれば、制御データメモリ１２の書き込みと同時に、同値化するためのデータを待機系コントローラ３のバッファメモリ２４に送信し、待機系コントローラ３はバッファメモリ２４への格納が完了すると自身の制御データメモリ２２に制御データを書き込むので、更新された制御データのみ送信することにより制御データの同値化を効率良く行うことができる。

実施の形態３．
以下、この発明の実施の形態を図に基づいて説明する。図５は、制御系コントローラ２の制御データ収集制御部１３に制御データメモリ１２からの読み出しをモニタし、読み出し時のアドレスとデータをバッファメモリ１４に格納するようにした時の動作タイミングを示したものである。

次に動作について説明する。図５においてクロック線、アドレス線、アドレスストローブ線、データ線、データストローブ線、ライト／リード通知線はＣＰＵ、制御メモリ、制御データ収集制御部を接続するＣＰＵバスを構成する信号線であり、バッファメモリアドレス線、バッファメモリデータ線、バッファメモリライトストローブ線は、制御データ収集制御部１３とバッファメモリ１４とを接続するバッファメモリ入力バス１７を構成する信号線である。
ＣＰＵ１１が制御データメモリ１２に対してリードを行うとＣＰＵバス１６に信号が出力され、その時に制御データ収集制御部１３がＣＰＵバス１６信号をモニタしてリード動作を検出する。リード動作を検出するとバッファメモリ入力バス１７にＣＰＵバス１６に出力されたアドレス、データを出力して、バッファメモリライトストローブを出力してバッファメモリ１４に書き込みが行われる。

本実施の形態３は、制御系コントローラ２の制御データ収集制御部１３に制御データメモリ１２からの制御データ読み出しをモニタし、制御データをバッファメモリ１４に保存する機能を備えたものである。

また、本実施の形態３は、制御系コントローラ２から待機系コントローラ３に送信される制御データが、制御系コントローラ２のＣＰＵ１１が制御データメモリ１２から読み出した制御データである二重化プロセス制御装置１である。

この発明の実施の形態３によれば、制御データメモリ１２の読み出しと同時に、同値化するためのデータを待機系コントローラ３のバッファメモリ２４に送信し、待機系コントローラ３はバッファメモリ２４への格納が完了すると自身の制御データメモリ２２に制御データを書き込むので、同値化が必要な制御データを任意に送信することが可能となる。

実施の形態４．
以下、この発明の実施の形態４を図に基づいて説明する。図６はバッファメモリ１４に格納された制御データメモリ１２の内容を示したものであり、先頭２ワード分に開始情報が格納されており、その後のアドレスにアドレスとデータが交互に格納するように構成したものである。

開始情報１、開始情報２は制御データ送信開始を認識できるような文字列で構成され、制御系コントローラ２が制御データの送信開始時にバッファメモリ１４に書き込みを行う。待機系コントローラ３では開始情報１、開始情報２を受信すると制御データ受信開始を認識して制御データの受信処理及び制御データメモリ２２への制御データの展開を開始する。

本実施の形態４は、制御系コントローラ２から待機系コントローラ３に送信される制御データのデータ転送開始情報を制御系コントローラ２から待機系コントローラ３への送信データに付加するように構成したものである。

また、本実施の形態４は、制御系コントローラ２から待機系コントローラ３に送信される制御データのデータ送信開始の情報が、制御系コントローラ２から待機系コントローラ３に送信される制御データに付加される二重化プロセス制御装置１である。

この発明の実施の形態４によれば、制御系コントローラ２から待機系コントローラ３に送信される制御データのデータ転送開始を制御系コントローラ２から待機系コントローラ３への送信データに付加して行うので、待機系コントローラ３における制御データ同値化の開始を制御データ送信と同期して行うことができる。

実施の形態５．
以下、この発明の実施の形態５を図に基づいて説明する。図７はバッファメモリ１４に格納された制御データメモリの内容を示したものであり、アドレスとデータが交互に格納しており、最終２ワード分に終了情報が格納するように構成したものである。

終了情報１、終了情報２は制御データ送信完了を認識できるような文字列で構成され、制御系コントローラ２が制御データ送信完了時にバッファメモリ１４に書き込みを行う。待機系コントローラ３では終了情報１、終了情報２を受信すると制御データ受信完了を認識して制御データの受信処理及び制御データメモリ２２への制御データの展開を停止する。

本実施の形態５は、制御系コントローラ２から待機系コントローラ３に送信される制御データの最終データ転送完了情報を制御系コントローラ２から待機系コントローラ３への送信データに付加するように構成したものである。

また、本実施の形態５は、制御系コントローラ２から待機系コントローラ３に送信される制御データの最終データ送信終了の情報が、制御系コントローラ２から待機系コントローラ３に送信される制御データに付加される二重化プロセス制御装置１である。

この発明の実施の形態５によれば、制御系コントローラ２から待機系コントローラ３に送信される制御データの最終データ転送完了を制御系コントローラ２から待機系コントローラ３への送信データに付加して行うので、待機系コントローラ３における制御データ同値化の終了を制御データ送信と同期して行うことができる。

なお、本発明は、その発明の範囲内において、各実施の形態を適宜、組み合わせ、変形、省略することができる。
なお、各図中、同一符号は同一または相当部分を示す。

１ 二重化プロセス制御装置、 ２ 制御系コントローラ、
３ 待機系コントローラ、 ４ プロセス入出力装置、
５ 制御対象プロセス、 ６ 監視装置、
７ 通信ネットワーク、 ８ 制御データ通信バス、
１１，２１ ＣＰＵ、 １２，２２ 制御データメモリ、
１３ 制御データ収集制御部、 １４，２４ バッファメモリ
１５ 制御データ送信制御部、 １６，２６ ＣＰＵバス、
１７ バッファメモリ入力バス(制御系コントローラ)、
１８ バッファメモリ出力バス(制御系コントローラ)、
２３ 制御データ展開制御部、 ２５ 制御データ受信制御部、
２７ バッファメモリ出力バス(待機系コントローラ)、
２８ バッファメモリ入力バス(待機系コントローラ)。

Claims (6)

1. 制御系コントローラおよび待機系コントローラで構成され、前記制御系コントローラのＣＰＵによるプログラム演算およびプロセス入出力の対象である制御データが前記制御系コントローラの制御データメモリに格納される二重化プロセス制御装置において、
   前記制御系コントローラの前記ＣＰＵがプログラム演算を行う時にアクセスした前記制御系コントローラの前記制御データメモリのアドレスと制御データとが、前記制御系コントローラのプロセス出力時に、前記待機系コントローラに送信され、
   前記待機系コントローラでは、前記待機系コントローラのＣＰＵのプログラム演算前に、前記制御系コントローラから送信された前記アドレスと前記制御データとが、前記待機系コントローラのＣＰＵが演算を行う時にアクセスする前記待機系コントローラの制御データメモリに書き込まれ、
   前記制御系コントローラおよび前記待機系コントローラの制御データ同値化が行われる
   ことを特徴とする二重化プロセス制御装置。
2. 請求項１に記載の二重化プロセス制御装置において、
   前記制御系コントローラおよび前記待機系コントローラの各々にバッファメモリが設けられ、
   前記制御系コントローラの前記ＣＰＵがプログラム演算を行う時にアクセスしたアドレスと制御データとが、前記制御系コントローラの前記ＣＰＵの前記プログラム演算時に前記制御系コントローラの前記バッファメモリに格納され、
   前記制御系コントローラのプロセス出力時に、前記制御系コントローラの前記バッファメモリに格納された前記アドレスと前記制御データとが、前記待機系コントローラの前記バッファメモリに格納され、前記待機系コントローラの前記バッファメモリに格納された前記アドレスと前記制御データとが前記待機系コントローラの制御データメモリに書き込まれる
   ことを特徴とする二重化プロセス制御装置。
3. 請求項１または請求項２に記載の二重化プロセス制御装置において、
   前記制御系コントローラから前記待機系コントローラに送信される前記制御データは、前記制御系コントローラの前記ＣＰＵが前記制御系コントローラの前記制御データメモリに書き込む制御データである
   ことを特徴とする二重化プロセス制御装置。
4. 請求項１から請求項３の何れか一つに記載の二重化プロセス制御装置において、
   前記制御系コントローラから前記待機系コントローラに送信される前記制御データは、前記制御系コントローラの前記ＣＰＵが前記制御系コントローラの前記制御データメモリから読み出した制御データである
   ことを特徴とする二重化プロセス制御装置。
5. 請求項１から請求項４の何れか一つに記載の二重化プロセス制御装置において、
   前記制御系コントローラから前記待機系コントローラに送信される前記制御データのデータ送信開始の情報が、前記制御系コントローラから前記待機系コントローラに送信される前記制御データに付加される
   ことを特徴とする二重化プロセス制御装置。
6. 請求項１から請求項５の何れか一つに記載の二重化プロセス制御装置において、
   前記制御系コントローラから前記待機系コントローラに送信される前記制御データの最終データ送信終了の情報が、前記制御系コントローラから前記待機系コントローラに送信される前記制御データに付加される
   ことを特徴とする二重化プロセス制御装置。

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