JP2007266666A - 集積回路装置及び電子機器 - Google Patents

Abstract

【課題】静電気放電等を原因とする誤動作を防止できる集積回路装置等の提供。
【解決手段】集積回路装置はロジック回路ブロックと電源回路ブロックを含む。電源回路ブロックは、複数のレジスタを有し、ロジック回路ブロックからのアドレス信号のレジスタアドレスで指定されるレジスタに対して、ロジック回路ブロックからのデータ信号で設定される電圧調整データが書き込まれるレジスタ部を含む。ロジック回路ブロックは、有効なデータ信号が出力されるデータ有効期間ＴＡ以外の期間ＴＢにおいて、第１のビットパターンのアドレス信号（Ｆｈ）を出力する。レジスタ部のレジスタマップでは、第１のビットパターンのアドレス信号（Ｆｈ）に対応するレジスタアドレス以外のレジスタアドレスに対して、電圧調整データが書き込まれるレジスタがマッピングされている。
【選択図】図４

Description

本発明は、集積回路装置及び電子機器に関する。

携帯電話機などの電子機器が、帯電した操作者からの静電気放電にさらされると、電子機器が内蔵する集積回路装置のトランジスタが静電破壊する場合がある。このような静電破壊を防止するために、集積回路装置には静電破壊用の保護素子が設けられる。

一方、操作者からの静電気放電により、トランジスタの静電破壊までは生じないが、電子機器の表示パネルの表示状態が異常状態になるなどの誤動作が生じる場合がある。そして、このような静電気放電を原因とする誤動作を検査するために、ＥＳＤイミュニティ試験（ElectroStatic Discharge immunity test）と呼ばれる試験が行われる場合がある。このＥＳＤイミュニティ試験は、帯電した操作者からの直接或いは近接した物体を介しての静電気放電にさらされる電子機器に対する試験である。

そして、近年、集積回路装置の製造プロセスの微細化が進むにつれて、このＥＳＤイミュニティの耐圧不足が問題になっており、電子機器が静電気放電にさらされても誤動作を生じないような集積回路装置の提供が望まれている。
特開２００３−２３４６４７号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、静電気放電等を原因とする誤動作を効果的に防止できる集積回路装置及びこれを含む電子機器を提供することにある。

本発明は、アドレス信号とデータ信号を出力するロジック回路ブロックと、前記ロジック回路ブロックにより制御されて電源電圧を生成する電源回路ブロックとを含み、前記電源回路ブロックは、複数のレジスタを有し、前記ロジック回路ブロックからのアドレス信号のレジスタアドレスで指定されるレジスタに対して、前記ロジック回路ブロックからのデータ信号で設定される電圧調整データが書き込まれるレジスタ部を含み、前記ロジック回路ブロックは、有効なデータ信号が出力されるデータ有効期間以外の期間において、第１のビットパターンのアドレス信号を出力し、前記レジスタ部のレジスタマップでは、前記第１のビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、前記電圧調整データが書き込まれるレジスタがマッピングされている集積回路装置に関係する。

本発明によれば、ロジック回路ブロックは、データ有効期間以外の期間において、第１のビットパターンのアドレス信号を出力する。そして、第１のビットパターンのアドレス信号に対応するレジスタアドレスには、電圧調整データが書き込まれるレジスタがマッピングされず、これ以外のレジスタアドレスに対してレジスタがマッピングされている。従って、静電気放電等を原因とするノイズが乗った場合にも、誤った電圧調整データがレジスタに書き込まれるのを防止でき、集積回路装置やこれが組み込まれる電子機器の誤動作を防止できる。

また本発明では、前記ロジック回路ブロックは、データ信号を取り込むためのラッチ信号を出力し、前記電源回路ブロックは、前記ロジック回路ブロックからのアドレス信号をデコードし、アドレス信号に対応するレジスタアドレス信号を出力するアドレスデコーダを含み、前記レジスタ部では、前記ロジック回路ブロックからのラッチ信号に基づいて、前記アドレスデコーダからのレジスタアドレス信号がアクティブとなっているレジスタに対して、前記電圧調整データが書き込まれ、前記アドレスデコーダは、前記ロジック回路ブロックからのアドレス信号が前記第１のビットパターン以外のアドレス信号である場合に、アクティブのレジスタアドレス信号を前記レジスタ部に出力するようにしてもよい。

このようにすれば、ロジック回路ブロックからのアドレス信号が第１のビットパターンのアドレス信号である場合には、アクティブのレジスタアドレス信号がレジスタ部に出力されないようになるため、誤った電圧調整データがレジスタに書き込まれるのを防止できる。

また本発明は、アドレス信号とデータ信号を出力するロジック回路ブロックと、前記ロジック回路ブロックにより制御されて電源電圧を生成する電源回路ブロックとを含み、前記電源回路ブロックは、複数のレジスタを有し、前記ロジック回路ブロックからのアドレス信号のレジスタアドレスで指定されるレジスタに対して、前記ロジック回路ブロックからのデータ信号で設定される電圧調整データが書き込まれるレジスタ部を含み、前記レジスタ部のレジスタマップでは、全てのビットが第１の論理レベル又は第２の論理レベルになるビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、前記電圧調整データが書き込まれるレジスタがマッピングされている集積回路装置に関係する。

本発明によれば、全てのビットが第１の論理レベル又は第２の論理レベルになるビットパターンのアドレス信号に対応するレジスタアドレスには、電圧調整データが書き込まれるレジスタがマッピングされないようになる。従って、静電気放電等を原因とするノイズが乗った場合にも、誤った電圧調整データがレジスタに書き込まれるのを防止できる。

また本発明では、前記レジスタ部のレジスタマップでは、Ｊビットのアドレス信号のビットのうち第１の論理レベル又は第２の論理レベルになるビットの数が［Ｊ／２］−１（［Ｘ］はＸを越えない整数）以下になるレジスタアドレス以外のレジスタアドレスに対して、前記電圧調整データが書き込まれるレジスタがマッピングされていてもよい。

このようにすれば、アドレス信号にノイズが乗った場合等にも、集積回路装置等の誤動作を防止できる。

また本発明では、データ信号の有効、無効を示すイネーブル信号を出力すると共に、前記イネーブル信号が第１の電圧レベルである第１の期間と、前記イネーブル信号が前記第１の電圧レベルから前記第２の電圧レベルに遷移する期間を含む第２の期間では、第１の電源により電圧レベルが設定されるアドレス信号を前記電源回路ブロックに出力し、前記イネーブル信号が前記第２の電圧レベルとなる第３の期間では、前記ロジック回路ブロックからのアドレス信号に応じたアドレス信号を前記電源回路ブロックに出力する誤動作防止回路を含むようにしてもよい。

このようにすれば、静電気放電等が原因となってノイズが乗った場合にも、誤動作防止回路の出力信号の電圧レベルが第１の電源の電圧レベルに維持されるため、集積回路装置等の誤動作を防止できる。

また本発明では、前記誤動作防止回路は、前記イネーブル信号を受け、前記イネーブル信号に対して信号遅延処理及びフィルタ処理の少なくと一方を施した信号を第２のイネーブル信号として出力する信号処理回路と、その第１の入力に前記第１の電源の電圧レベルが入力され、その第２の入力に前記ロジック回路ブロックからのアドレス信号が入力され、前記第２のイネーブル信号に基づいて前記第１、第２の入力のいずれかを選択して、前記ロジック回路ブロックからのアドレス信号に対応するアドレス信号を出力するセレクタとを含むようにしてもよい。

このようにすれば、イネーブル信号の遷移期間を含む第２の期間において、セレクタの第１の入力が選択されて、第１の電源により電圧レベルが設定されるアドレス信号が電源回路ブロックに入力されるようになる。

また本発明では、前記第１の電源は、前記ロジック回路ブロックに供給される電源とは異なる電源であってもよい。

このようにすれば、ロジック回路ブロックに供給される電源にノイズ等が乗った場合にも、安定した第１の電源により電圧レベルが設定されるアドレス信号が電源回路ブロックに入力されるようになる。

また本発明では、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロックと、前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域とを含み、前記第１〜第Ｎの回路ブロックは、前記電源回路ブロックと、前記ロジック回路ブロックと、データ線を駆動するための複数のデータドライバブロックを含み、前記電源回路ブロックと前記ロジック回路ブロックの間に、前記複数のデータドライバブロックが配置されるようにしてもよい。

本発明では、第１〜第Ｎの回路ブロックが第１の方向に沿って配置されるため、スリムな細長の集積回路装置を提供できる。そして本発明では、ロジック回路ブロックと電源回路ブロックの間に複数のデータドライバブロックが配置され、ロジック回路ブロックと電源回路ブロックが距離を離して配置された場合にも、誤動作を防止できる。従って、スリムな細長の集積回路装置の実現と誤動作の防止を両立できる。

また本発明では、前記第１の方向の反対方向を第３の方向とした場合に、前記電源回路ブロックの前記第３の方向側に走査ドライバブロックが配置され、前記走査ドライバブロックの出力線が、前記電源回路ブロック上を、前記走査ドライバブロックから、前記第１のインターフェース領域に配置される走査ドライバ用パッドに対して配線され、前記電源回路ブロックでは、前記走査ドライバブロックの出力線の下層にシールド線が配線されてもよい。

本発明によれば、電源回路ブロックでは、走査ドライバの出力線の下層にシールド線が配線されるため、出力線からのノイズをシールド線で除去できる。これにより、出力線の下層の電源回路ブロック内の回路の誤動作を防止できる。

また本発明は、アドレス信号とデータ信号を出力するロジック回路ブロックと、前記ロジック回路ブロックにより制御されて階調電圧を生成する階調電圧生成回路ブロックとを含み、前記階調電圧生成回路ブロックは、複数のレジスタを有し、前記ロジック回路ブロックからのアドレス信号のレジスタアドレスで指定されるレジスタに対して、前記ロジック回路ブロックからのデータ信号で設定される階調調整データが書き込まれるレジスタ部を含み、前記ロジック回路ブロックは、有効なデータ信号が出力されるデータ有効期間以外の期間において、第１のビットパターンのアドレス信号を出力し、前記レジスタ部のレジスタマップでは、前記第１のビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、前記階調調整データが書き込まれるレジスタがマッピングされている集積回路装置に関係する。

本発明によれば、第１のビットパターンのアドレス信号に対応するレジスタアドレスには、階調調整データが書き込まれるレジスタがマッピングされないようになる。従って、静電気放電等を原因とするノイズが乗った場合にも、集積回路装置等の誤動作を防止できる。

また本発明は、アドレス信号とデータ信号を出力するロジック回路ブロックと、前記ロジック回路ブロックにより制御されて階調電圧を生成する階調電圧生成回路ブロックとを含み、前記階調電圧生成回路ブロックは、複数のレジスタを有し、前記ロジック回路ブロックからのアドレス信号のレジスタアドレスで指定されるレジスタに対して、前記ロジック回路ブロックからのデータ信号で設定される階調調整データが書き込まれるレジスタ部を含み、前記レジスタ部のレジスタマップでは、全てのビットが第１の論理レベル又は第２の論理レベルになるビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、前記階調調整データが書き込まれるレジスタがマッピングされている集積回路装置に関係する。

本発明によれば、全てのビットが第１の論理レベル又は第２の論理レベルになるビットパターンのアドレス信号に対応するレジスタアドレスには、階調調整データが書き込まれるレジスタがマッピングされないようになる。従って、静電気放電等を原因とするノイズが乗った場合にも、誤った電圧調整データがレジスタに書き込まれるのを防止できる。

また本発明では、前記レジスタ部のレジスタマップでは、Ｊビットのアドレス信号のビットのうち第１の論理レベル又は第２の論理レベルになるビットの数が［Ｊ／２］−１（［Ｘ］はＸを越えない整数）以下になるレジスタアドレス以外のレジスタアドレスに対して、前記階調調整データが書き込まれるレジスタがマッピングされていてもよい。

また本発明では、データ信号の有効、無効を示すイネーブル信号を出力すると共に、前記イネーブル信号が第１の電圧レベルである第１の期間と、前記イネーブル信号が前記第１の電圧レベルから前記第２の電圧レベルに遷移する期間を含む第２の期間では、第１の電源により電圧レベルが設定されるアドレス信号を前記階調電圧生成回路ブロックに出力し、前記イネーブル信号が前記第２の電圧レベルとなる第３の期間では、前記ロジック回路ブロックからのアドレス信号に応じたアドレス信号を前記階調電圧生成回路ブロックに出力する誤動作防止回路を含んでもよい。

また本発明は、アドレス信号とデータ信号を出力する第Ｋの回路ブロックと、前記第Ｋの回路ブロックにより制御される第Ｌの回路ブロックを含み、前記第Ｌの回路ブロックは、複数のレジスタを有し、前記ロジック回路ブロックからのアドレス信号のレジスタアドレスで指定されるレジスタに対して、前記ロジック回路ブロックからのデータ信号で設定されるデータが書き込まれるレジスタ部を含み、前記第Ｋの回路ブロックは、有効なデータ信号が出力されるデータ有効期間以外の期間において、第１のビットパターンのアドレス信号を出力し、前記レジスタ部のレジスタマップでは、前記第１のビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、前記第Ｋの回路ブロックからのデータ信号で設定されるデータが書き込まれるレジスタがマッピングされている集積回路装置に関係する。

本発明によれば、第１のビットパターンのアドレス信号に対応するレジスタアドレスには、データ信号のデータが書き込まれるレジスタがマッピングされないようになる。従って、静電気放電等を原因とするノイズが乗った場合にも、集積回路装置等の誤動作を防止できる。

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．ＥＳＤイミュニティ
図１（Ａ）に、表示パネル８と集積回路装置１０（表示ドライバ）が組み込まれた表示モジュール６（広義には電子機器）に対するＥＳＤイミュニティ試験を概念的に示す。表示パネル８を駆動する集積回路装置１０には、各種信号が入力されると共に電源が供給され、動作状態になっている。この状態で、静電気印加装置４により表示モジュール６に対して静電気を印加する。具体的には、正極性の静電気試験電圧（ＸｋＶ）を印加し、その後に除電する操作を複数回（例えば１０回）繰り返す。次に、負極性の静電気試験電圧（−ＸｋＶ）を印加し、その後に除電する操作を複数回（例えば１０回）繰り返す。そしてこれらの操作による試験をクリアした場合には、試験電圧（ＸｋＶ）を例えば１ｋＶステップで上昇させて、同様の試験を行う。

図１（Ａ）のように静電気試験電圧を加えると、図１（Ｂ）に示すように、表示パネル８のガラス基板や液晶容量ＣＬなどに生じた誘導電荷がＧＮＤ側に放電される。具体的には、誘導電荷がデータ線、走査線、対向電極から集積回路装置１０を介してＧＮＤ側に放電される。この結果、集積回路装置１０が誤動作して、表示パネル８の表示状態が異常状態になるなどの事態が生じる。具体的には、集積回路装置１０が含むロジック回路ブロックと、電源回路ブロックとの間では、電圧調整データが通信される。従って、ＥＳＤ等により通信信号にノイズが乗ると、誤った電圧調整データが電源回路ブロックのレジスタに対して書き込まれて、誤動作が生じる。特に、ロジック回路ブロックと電源回路ブロックの間の距離が長いと、通信信号にノイズが乗りやすくなり、誤動作を生じやすくなる。

２．電源回路ブロックの誤動作防止
図２（Ａ）に本実施形態の集積回路装置が含むロジック回路ブロック２０（広義には第Ｋの回路ブロック）、電源回路ブロック３０（広義には第Ｌの回路ブロック）の例を示す。

ロジック回路ブロック２０は集積回路装置内の回路ブロックを制御するための回路である。このロジック回路ブロック２０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。具体的にはロジック回路ブロック２０はアドレス信号Ａ３〜Ａ０とデータ信号Ｄ７〜Ｄ０を出力する。またデータ信号Ｄ７〜Ｄ０を取り込むためのラッチ信号ＬＡＴも出力する。なおロジック回路ブロック２０がラッチ信号ＬＡＴを出力せずに、電源回路ブロック３０が、自身のクロックによりアドレス信号Ａ３〜Ａ０、データ信号Ｄ７〜Ｄ０を取り込むようにする変形実施も可能である。またロジック回路ブロック２０がデータ信号Ｄ７〜Ｄ０の有効、無効を示すためのイネーブル信号を出力するようにしてもよい。

電源回路ブロック３０はロジック回路ブロック２０により制御されて電源電圧を生成する。具体的には、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧して、電源電圧を生成する。この電源回路ブロック３０は、図２（Ｂ）に示すように、１次〜４次昇圧回路３１〜３４、レギュレータ回路３５、ＶＣＯＭ生成回路３６、制御回路４０を含むことができる。ここで１次〜４次昇圧回路３１〜３４は、１次〜４次昇圧トランジスタを含み、１次〜４次の昇圧動作を行う。レギュレータ回路３５は昇圧電圧のレベル調整を行う。ＶＣＯＭ生成回路３６は、表示パネルの対向電極に供給するＶＣＯＭ電圧を生成して出力する。制御回路４０は電源回路ブロック３０の制御を行う。

制御回路４０は、レジスタ部４２、アドレスデコーダ４４を含む。レジスタ部４２は複数のレジスタＲ０〜ＲＩを有する。そしてロジック回路ブロック２０からのアドレス信号Ａ３〜Ａ０のレジスタアドレスで指定されるレジスタに対して、ロジック回路ブロック２０からのデータ信号Ｄ７〜Ｄ０で設定される電圧調整データ（広義には調整データ）が書き込まれる。アドレスデコーダ４４は、ロジック回路ブロック２０からのアドレス信号をデコードし、アドレス信号に対応するレジスタアドレス信号を出力する。なお電源回路ブロック３０は図２（Ｂ）の構成に限定されず、例えばチャージポンプ方式以外の方式で電源電圧を生成する回路であってもよい。

次に、図３の電位関係図を用いて電源回路ブロック３０の動作について説明する。１次昇圧回路３１は、図３に示すように、昇圧用基準電源電圧ＶＤＤ２と接地電源電圧ＶＳＳの間の電圧を正方向に昇圧し、１次昇圧電圧である電源電圧ＶＯＵＴを生成する。２次昇圧回路３２は、基準電源電圧ＶＤＤ２と接地電源電圧ＶＳＳの間の電圧を負方向に昇圧し、ＶＳＳよりも低電位の２次昇圧電圧である電源電圧ＶＯＵＴＭを生成する。３次昇圧回路３３は、選択入力された電源電圧ＶＤＣ３１と接地電源電圧ＶＳＳの間の電圧を負方向に昇圧し、走査ドライバ用の負電源電圧ＶＥＥ（ゲートオフ電圧）を生成する。４次昇圧回路３４は、選択入力された電源電圧ＶＤＣ４１と電源電圧ＶＥＥの間の電圧を正方向に昇圧し、電源電圧ＶＤＤＨＧ（ゲートオン電圧）を生成する。

レギュレータ回路３５は、基準電源電圧ＶＤＤ２の電位を調整（降圧）して、電源電圧ＶＤＤ、ＶＤＤＲＬ、ＶＯＳＣを生成する。ここでＶＤＤ、ＶＤＤＲＬ、ＶＳＯＣは、各々、ロジック電源電圧、最小階調電圧、発振用電源電圧である。またレギュレータ回路３５は、１次昇圧により得られた電源電圧ＶＯＵＴの電位を調整して、電源電圧ＶＤＤＨＳ、ＶＲＥＧ、ＶＤＤＲＨを生成する。ここでＶＤＤＨＳ、ＶＲＥＧ、ＶＤＤＲＨは、各々、データドライバ用電源電圧、基準電圧、最大階調電圧である。

図４（Ａ）にアドレス信号Ａ３〜Ａ０、データ信号Ｄ７〜Ｄ０、ラッチ信号ＬＡＴの信号波形例を示す。図４（Ａ）に示すようにロジック回路ブロック２０は、有効なデータ信号Ｄ７〜Ｄ０が出力されるデータ有効期間ＴＡ以外の期間ＴＢでは、（Ｆｈ）＝（１１１１）のビットパターン（広義には第１のビットパターン）のアドレス信号Ａ３〜Ａ０を出力する。即ち全てのビットが「１」（広義には第１の論理レベル）になるビットパターンのアドレス信号Ａ３〜Ａ０を出力する。なお「ｈ」はヘキサ表示を意味する。

一方、ロジック回路ブロック２０は、データ有効期間ＴＡでは、レジスタ部４２のレジスタＲ０〜ＲＩのレジスタアドレスに対応するアドレス信号Ａ３〜Ａ０と、レジスタＲ０〜ＲＩに書き込まれる電圧調整データに対応するデータ信号Ｄ７〜Ｄ０を出力する。またデータ信号Ｄ７〜Ｄ０を取り込むためのラッチ信号ＬＡＴを出力する。即ちレジスタ部４２では、ラッチ信号ＬＡＴ（ＬＡＴの立ち下がりエッジ）に基づいて、レジスタＲ０〜ＲＩのうちアドレス信号Ａ３〜Ａ０のレジスタアドレスで指定されるレジスタに対して、データ信号Ｄ７〜Ｄ０の電圧調整データが書き込まれる。

図４（Ｂ）にレジスタ部４２のレジスタマップを示す。このレジスタマップでは、アドレス信号Ａ３〜Ａ０のレジスタアドレス（０ｈ）＝（００００）、（１ｈ）＝（０００１）、（２ｈ）＝（００１０）・・・には、レジスタＲ０、Ｒ１、Ｒ２・・・がマッピングされている。そしてレジスタアドレス（０ｈ）、（１ｈ）、（２ｈ）・・・にマッピングされるレジスタＲ０、Ｒ１、Ｒ２・・・に対して、データ信号Ｄ７〜Ｄ０で設定される電圧調整データＤＡＲＯ、ＤＡＲ１、ＤＡＲ２・・・が書き込まれる。例えばＤＡＲＯ、ＤＡＲ１、ＤＡＲ２は、図３の電位関係図に示すように、電源回路ブロック３０が生成する電源電圧ＶＤＤＨＳ、ＶＣＯＭＨ、ＶＤＤＲＨの電圧調整データ（電圧設定データ、電子ボリュームデータ）になる。

具体的には集積回路装置の外部の処理部（ＣＰＵ、ＭＰＵ）は、電圧調整コマンドを発行すると共に、電圧調整データとなるパラメータを集積回路装置に出力する。すると、これを受けたロジック回路ブロック２０は、そのパラメータに対応する電圧調整データを、アドレス信号Ａ３〜Ａ０とデータ信号Ｄ７〜Ｄ０を用いて、レジスタ部４２のレジスタＲ０〜ＲＩに書き込む。これにより、電圧回路ブロック３０が生成する電源電圧のレベルを外部から調整できるようになり、表示パネルの表示品質を向上できる。

ところで、前述の図１（Ａ）に示すような静電気電圧が表示パネル等に印加されると、図５のＡ１に示すようなノイズが期間ＴＢにおいてラッチ信号ＬＡＴに乗る可能性がある。すると、データ有効期間ＴＡ以外の期間ＴＢにおいて、レジスタアドレス（Ｆｈ）のレジスタに対して、有効ではないデータ信号Ｄ７〜Ｄ０の電圧調整データが書き込まれてしまうおそれがある。そうすると、図３の電位関係図では意図していなかった電源電圧が生成されてしまう。これにより、集積回路装置が誤動作したり、表示パネルの表示状態が異常状態になるなどの事態を招く。特に、ロジック回路ブロック２０と、電源回路ブロック３０の間の距離が長いと、通信信号にノイズが乗りやすくなり、誤動作を生じやすくなる。

そこで本実施形態では図４（Ｂ）に示すように、レジスタ部４２のレジスタマップでは、（Ｆｈ）のビットパターン（第１のビットパターン）のアドレス信号に対応するレジスタアドレスに対しては、レジスタ部４２のレジスタをマッピングしないようにする。そして（Ｆｈ）のレジスタアドレス以外のレジスタアドレス（０ｈ）、（１ｈ）、（２ｈ）・・・（Ｅｈ）に対して、電圧調整データが書き込まれるレジスタＲ０、Ｒ１、Ｒ２・・・ＲＩをマッピングする。具体的には、アドレス信号Ａ３〜Ａ０のレジスタアドレスが（Ｆｈ）である場合には、図２（Ｂ）のアドレスデコーダ４４は有効なレジスタアドレス信号を出力しない。またデータ保持部４２のレジスタは、データ信号Ｄ７〜Ｄ０に対応する電圧調整データを保持しない。

このようにすれば、期間ＴＢにおいて図５のＡ１に示すようなノイズがラッチ信号ＬＡＴ等に乗った場合にも、レジスタアドレス（Ｆｈ）にはレジスタがマッピングされていないため、誤った電圧調整データがレジスタに書き込まれることはない。従って、静電気電圧の印加により集積回路装置１０が誤動作したり表示パネルの表示状態が異常状態になるなどの事態を防止でき、ＥＳＤイミュニティの耐圧が高い集積回路装置や電子機器を提供できる。

なお、レジスタ部４２においてレジスタをマッピングしないレジスタアドレスは、図４（Ｂ）のような（Ｆｈ）＝（１１１１）には限定されない。例えば図６（Ａ）に示すように、アドレス信号の全てのビットが「０」（広義には第２の論理レベル）になるビットパターンのレジスタアドレス（０ｈ）＝（００００）であってもよい。即ち、全てのビットが「１」又は「０」（第１の論理レベル又は第２の論理レベル）になるビットパターンのアドレス信号に対応するレジスタアドレスに対しては、レジスタをマッピングせずに、それ以外のレジスタアドレスに対してレジスタをマッピングすればよい。また、レジスタをマッピングしないレジスタアドレスは、図４（Ａ）の期間ＴＢで出力されるアドレス信号Ａ３〜Ａ０のレジスタアドレスである必要は必ずしも無い。

また静電気電圧の印加によりアドレス信号Ａ３〜Ａ０自体にノイズが乗ると、図４（Ｂ）、図６（Ａ）のようなマッピング手法を用いても、誤った電源調整データが書き込まれてしまうおそれがある。例えば図４（Ｂ）のようにレジスタアドレス（Ｆｈ）に対してレジスタをマッピングしないようにしたとする。この場合でも、図５のＡ１のタイミングでラッチ信号ＬＡＴのみならずアドレス信号のビットにもノイズが乗り、例えば（７ｈ）＝（０１１１）のアドレス信号になってしまうと、レジスタアドレス（７ｈ）にマッピングされるレジスタに対して、誤った電圧調整データが書き込まれてしまう。

このような誤書き込みを防止するためには、Ｎビットのアドレス信号のビットのうち「１」又は「０」（第１の論理レベル又は第２の論理レベル）になるビットの数が［Ｊ／２］−１（［Ｘ］はＸを越えない整数）以下になるレジスタアドレスに対しては、レジスタをマッピングせずに、それ以外のレジスタアドレスに対してレジスタをマッピングすればよい。

例えば図６（Ｂ）ではアドレス信号Ａ３〜Ａ０のビット数はＪ＝４ビットである。この場合には、アドレス信号Ａ３〜Ａ０のビットのうち「１」又は「０」のビットの数が［Ｊ／２］−１＝１以下になるレジスタアドレスに対しては、レジスタをマッピングしない。即ち「１」のビットの数が１以下になるレジスタアドレス「０ｈ］、「１ｈ」、「２ｈ」、「４ｈ」、「８ｈ」・・・や、「０」のビットの数が１以下になるレジスタアドレス「７ｈ」、「Ｆｈ」・・・に対しては、レジスタをマッピングしない。こうすれば、図５のＡ１で、アドレス信号Ａ３〜Ａ０にノイズが乗り、例えば（７ｈ）のアドレス信号になったとしても、レジスタアドレス（７ｈ）にはレジスタがマッピングされていないため、誤った電圧調整データが書き込まれてしまう事態を防止できる。

３．レジスタ部、アドレスデコーダの構成
図７にレジスタ部４２、アドレスデコーダ４４の構成例を示す。アドレスデコーダ４４は、ロジック回路ブロック２０からのアドレス信号Ａ３〜Ａ０をデコードし、アドレス信号に対応するレジスタアドレス信号ＲＡ０〜ＲＡＩを出力する。なお図７ではレジスタアドレス信号ＲＡ０〜ＲＡＩは負論理の信号になっている。

レジスタ部４２はレジスタＲ０、Ｒ１、Ｒ２・・・ＲＩを含む。レジスタＲ０、Ｒ１、Ｒ２・・・ＲＩは、各々、ＤフリップフロップＤＦ０７〜ＤＦ００、ＤＦ１７〜ＤＦ１０、ＤＦ２７〜ＤＦ２０・・・ＤＦＩ７〜ＤＦＩ０を含む。ＤフリップフロップＤＦ０７〜ＤＦ００のデータ端子にはデータ信号Ｄ７〜Ｄ０が入力される。ＤＦ１７〜ＤＦ１０、ＤＦ２７〜ＤＦ２０・・・ＤＦＩ７〜ＤＦＩ０のデータ端子にも同様にデータ信号Ｄ７〜Ｄ０が入力される。ＤフリップフロップＤＦ０７〜ＤＦ００のクロック端子にはクロック信号ＣＫ０が入力される。ＤＦ１７〜ＤＦ１０、ＤＦ２７〜ＤＦ２０・・・ＤＦＩ７〜ＤＦＩ０のクロック端子には、各々、クロック信号ＣＫ１、ＣＫ２・・・ＣＫＩが入力される。なおＤフリップフロップＤＦ０７〜ＤＦ００、ＤＦ１７〜ＤＦ１０、ＤＦ２７〜ＤＦ２０・・・ＤＦＩ７〜ＤＦＩ０のセット端子にはセット信号ＳＥＴが入力され、リセット端子にはリセット信号ＲＥＳが入力される。

ＮＯＲ回路ＮＯＲ０、ＮＯＲ１、ＮＯＲ２・・・ＮＯＲＩの第１の入力端子にはラッチ信号ＬＡＴが入力され、第２の入力端子には、各々、レジスタアドレス信号ＲＡ０、ＲＡ１、ＲＡ２・・・ＲＡＩが入力される。そしてＮＯＲ回路ＮＯＲ０、ＮＯＲ１、ＮＯＲ２・・・ＮＯＲＩは、各々、クロック信号ＣＫ０、ＣＫ１、ＣＫ２・・・ＣＫＩを出力する。

図７に示すように、レジスタ部４２では、ロジック回路ブロック２０からのラッチ信号ＬＡＴに基づいて、レジスタＲ０〜ＲＩのうち、アドレスデコーダ４４からのレジスタアドレス信号ＲＡ０〜ＲＡＩがアクティブ（Ｌレベル）となっているレジスタに対して、電圧調整データが書き込まれる。例えばレジスタアドレス信号ＲＡ０がアクティブ（Ｌレベル）になると、ラッチ信号ＬＡＴの立ち下がりエッジで、データ信号Ｄ７〜Ｄ０により設定される電圧調整データがレジスタＲ０に書き込まれる。またレジスタアドレス信号ＲＡ１がアクティブ（Ｌレベル）になると、ラッチ信号ＬＡＴの立ち下がりエッジで、データ信号Ｄ７〜Ｄ０により設定される電圧調整データがレジスタＲ１に書き込まれる。

そして本実施形態ではアドレスデコーダ４４は、アドレス信号Ａ４〜Ａ０が（Ｆｈ）のビットパターン以外のアドレス信号である場合に、アクティブのレジスタアドレス信号をレジスタ部４２に出力する。即ちＡ４〜Ａ０が、（Ｆｈ）のビットパターンのアドレス信号である場合には、アドレスデコーダ４４はアクティブのレジスタアドレス信号を出力しない。またレジスタ部４２のＤフリップフロップもデータ信号Ｄ７〜Ｄ０の電圧調整データを保持しない。一方、Ａ４〜Ａ０が、（Ｆｈ）のビットパターン以外のアドレス信号である場合、即ち（０ｈ）、（１ｈ）、（２ｈ）・・・（Ｅｈ）のビットパターンのアドレス信号である場合には、アクティブのレジスタアドレス信号ＲＡ０、ＲＡ１、ＲＡ２・・・ＲＡＩを出力する。このように図７のレジスタ部４２では、（Ｆｈ）のビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、レジスタがマッピングされている。

４．階調電圧生成回路ブロックの誤動作防止
本実施形態において誤動作を防止する回路ブロックは電源回路ブロックに限定されない。例えば図８（Ａ）では、集積回路装置が、ロジック回路ブロック２０と階調電圧生成回路ブロック５０（広義には第Ｌの回路ブロック）を含む。階調電圧生成回路ブロック５０は、ロジック回路ブロック２０により制御されて階調電圧を生成する。

図８（Ｂ）に、階調電圧生成回路ブロック５０が含むレジスタ部５２のレジスタマップを示す。このレジスタ部５２のレジスタマップでは（Ｆｈ）のビットパターン（第１のビットパターン）のアドレス信号に対応するレジスタアドレス以外のレジスタアドレス（０ｈ）、（１ｈ）、（２ｈ）・・・（Ｅｈ）に対して、階調調整データが書き込まれるレジスタＲ０、Ｒ１、Ｒ２・・・ＲＩがマッピングされる。即ち、全てのビットが「１」又は「０」になるビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、レジスタがマッピングされる。或いはＮビットのアドレス信号のビットのうち「１」又は「０」になるビットの数が［Ｊ／２］−１以下になるレジスタアドレス以外のレジスタアドレスに対して、レジスタをマッピングしてもよい。

図９に階調電圧生成回路ブロック５０の構成例を示す。振幅調整レジスタ３００、傾き調整レジスタ３０２、微調整レジスタ３０４には、階調特性の調整データが設定される。この調整データの設定（書き込み）はロジック回路ブロック２０により行われる。例えば振幅調整レジスタ３００に調整データを設定することで、階調電圧の振幅調整が可能になる。また傾き調整レジスタ３０２に調整データを設定することで、階調特性の傾き調整が可能になる。即ち傾き調整レジスタ３０２に設定される４ビットの調整データＶＲＰ３に基づいて、ラダー抵抗を構成する抵抗素子ＲＬ１２の抵抗値が変化し、傾き調整が可能になる。ＶＲＰ２〜ＶＲＰ０についても同様である。また微調整レジスタ３０４に調整データを設定することで、階調特性の微調整が可能になる。即ち微調整レジスタ３０４に設定される３ビットの調整データＶＰ８に基づいて、８ｔｏ１セレクタ３１８が、抵抗素子ＲＬ１１の８個のタップのうちから１つのタップを選択し、選択されたタップの電圧をＶＯＰ８として出力する。これにより階調特性の微調整が可能になる。ＶＰ７〜ＶＰ１についても同様である。

階調アンプ部３２０は、８ｔｏ１セレクタ３１１〜３１８の出力ＶＯＰ１〜ＶＯＰ８やＶＤＤＨ、ＶＳＳＨに基づいて、階調電圧Ｖ０〜Ｖ６３を出力する。具体的には階調アンプ部３２０は、ＶＯＰ１〜ＶＰＯＰ８が入力される第１〜第８のインピーダンス変換回路（ボルテージフォロワ接続された演算増幅器）を含む。そして例えば第１〜第８のインピーダンス変換回路のうちの隣り合うインピーダンス変換回路の出力電圧を抵抗分割することで、階調電圧Ｖ１〜Ｖ６２が生成される。

本実施形態によれば、図５の期間ＴＢにおいてＡ１に示すようなノイズがラッチ信号ＬＡＴ等に乗った場合にも、レジスタアドレス（Ｆｈ）にはレジスタ部５２のレジスタはマッピングされていないため、誤った階調調整データがレジスタに書き込まれることはない。従って、静電気電圧の印加により集積回路装置１０が誤動作したり表示パネルの表示状態が異常状態になるなどの事態を防止でき、ＥＳＤイミュニティの耐圧が高い集積回路装置や電子機器を提供できる。

５．誤動作防止回路
図１０（Ａ）では、回路ブロック６０と回路ブロック９０の間に誤動作防止回路７０が設けられている。ここで回路ブロック６０はロジック回路ブロック２０等であり、回路ブロック９０は電源回路ブロック３０や階調電圧生成回路ブロック５０等である。なお誤動作防止回路７０を回路ブロック６０や９０に含ませてもよい。

図１０（Ｂ）に示すように、回路ブロック６０は、イネーブル信号ＥＮＢがＬレベル（第１の電圧レベル）である場合には、（Ｆｈ）のビットパターンのアドレス信号と、非有効なデータ信号Ｄ７〜Ｄ０を出力する。一方、信号ＥＮＢがＨレベル（第２の電圧レベル）である場合には、有効なデータ信号Ｄ７〜Ｄ０を出力する。

そして図１０（Ｂ）に示すように誤動作防止回路７０は、期間Ｔ１、Ｔ２では、電源ＶＤＤＣ（ＶＤＤ２）により電圧レベルが設定されるアドレス信号ＰＡ３〜ＰＡ０を回路ブロック９０に出力する。具体的には信号ＰＡ３〜ＰＡ０の信号レベルの組み合わせが（１１１１）＝（Ｆｈ）となるアドレス信号を出力する。一方、誤動作防止回路７０は、期間Ｔ３では、回路ブロック６０からのアドレス信号Ａ３〜Ａ０に応じたアドレス信号ＰＡ３〜ＰＡ０を回路ブロック９０に出力する。具体的には信号Ａ３〜Ａ０をバッファリングして信号ＰＡ３〜ＰＡ０として回路ブロック９０に出力する。

このようにすれば、ＥＳＤ等の印加時に電源にノイズが乗った場合にも、誤動作防止回路７０のアドレス信号ＰＡ３〜ＰＡ０の電圧レベルは電源ＶＤＤＣの電圧レベルに維持される。従って、外来サージ等のノイズにより調整データの誤書き込み等が行われる事態を防止でき、ＥＳＤイミュニティの耐圧を向上できる。

また図１０（Ａ）では、誤動作防止回路７０に供給される電源ＶＤＤＣ（ＶＤＤ２）は、回路ブロック６０（ロジック回路ブロック）に供給される電源（ＶＤＤ）とは異なる電源になっている。従ってＥＳＤにより電源にノイズが乗った場合にも、アドレス信号ＰＡ３〜ＰＡ０を、電源ＶＤＤＣの安定した電圧レベルに設定でき、誤動作の防止を更に確実なものにできる。

図１１に誤動作防止回路７０の詳細な構成例を示す。誤動作防止回路７０は信号処理回路８２、セレクタ８４を含む。信号処理回路８２は、イネーブル信号ＥＮＢを受け、信号ＥＮＢに対して信号遅延処理やフィルタ処理を施した信号を、第２のイネーブル信号ＥＮＢ２として出力する。具体的には、信号ＥＮＢの立ち上がりエッジに対してのみ信号遅延処理を行い、信号ＥＮＢ２を生成する。或いは、信号ＥＮＢの立ち上がり及び立ち下がりの両方エッジに対して信号遅延処理を行い、信号ＥＮＢ２を生成してもよい。なお、信号処理回路８２は、信号遅延処理とフィルタ処理の一方のみを行ってもよいし、両方を行ってもよい。例えば信号処理回路８２は、信号遅延回路（信号遅延＆フィルタ回路）であってもよいし、抵抗素子やキャパシタにより実現されるフィルタ回路であってもよい。

セレクタ８４は、その第１の入力に電源ＶＤＤＣの電圧レベルが入力され、その第２の入力に回路ブロック６０からのアドレス信号Ａ３〜Ａ０が入力される。そしてイネーブル信号ＥＮＢ２に基づいて第１、第２の入力のいずれかを選択してアドレス信号ＰＡ３〜ＰＡ０を出力する。例えば図１０（Ｂ）の期間Ｔ１、Ｔ２では信号ＥＮＢ２がＬレベル（第１の電圧レベル）になっており、セレクタ３４の第１の入力が選択される。従ってセレクタ３４は、電源ＶＤＤＣの電圧レベルに設定されたアドレス信号ＰＡ３〜ＰＡ０を出力する。

一方、期間Ｔ３では信号ＥＮＢ２がＨレベル（第２の電圧レベル）になっており、セレクタ８４の第２の入力が選択される。従ってセレクタ８４は、回路ブロック６０からのアドレス信号Ａ３〜Ａ０をアドレス信号ＰＡ３〜ＰＡ０として出力する。このようにすれば、外来サージ等により誤った信号が回路ブロック９０に入力されて誤動作が生じるのを防止できる。

なお図１２（Ａ）に示すように、データ信号Ｄ７〜Ｄ０に対して誤動作防止回路７２を設けてもよい。この場合には誤動作防止回路７２は、期間Ｔ１、Ｔ２では、電源ＶＤＤＣにより電圧レベルが設定されるデータ信号ＰＤ７〜ＰＤ０を回路ブロック９０に出力し、期間Ｔ３では、回路ブロック６０からのデータ信号Ｄ７〜Ｄ０に応じたデータ信号ＰＤ７〜ＰＤ０を回路ブロック９０に出力する。或いは図１２（Ｂ）に示すように、アドレス信号Ａ３〜Ａ０とデータ信号Ｄ７〜Ｄ０の両方に誤動作防止回路７０、７２を設けてもよい。

６．集積回路装置の回路構成例
図１３に本実施形態の集積回路装置が表示ドライバである場合の詳細な回路構成例を示す。表示パネル５１２は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル５１２は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル５１２は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。

メモリ５２０（ＲＡＭ）は画像データを記憶する。メモリセルアレイ５２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。このメモリ５２０は、ローアドレスデコーダ５２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）、カラムアドレスデコーダ５２６（ＭＰＵカラムアドレスデコーダ）、ライト／リード回路５２８（ＭＰＵライト／リード回路）を含む。

ロジック回路５４０は、表示タイミングやデータ処理タイミングを制御するための表示制御信号を生成する。このロジック回路５４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路５４２は各種制御信号を生成したり、装置全体の制御を行う。表示タイミング制御回路５４４は表示タイミングの制御信号を生成し、メモリ５２０から表示パネル５１２側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路５４６は、ホストからのアクセス毎に内部パルスを発生してメモリ５２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路５４８は、ドットクロックにより動画のＲＧＢデータをメモリ５２０に書き込むＲＧＢインターフェースを実現する。

データドライバ５５０は、表示パネル５１２のデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ５５０は、メモリ５２０から画像データである階調データを受け、階調電圧生成回路６１０から複数（例えば６４段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、階調データに対応する電圧を選択して、データ信号（データ電圧）として表示パネル５１２の各データ線に出力する。

走査ドライバ５７０は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として表示パネル５１２の各走査線に出力する。なお走査ドライバ５７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。

電源回路５９０は各種の電源電圧を生成する回路であり、階調電圧生成回路（γ補正回路）６１０は階調電圧を生成する回路である。

７．細長の集積回路装置
図１４に集積回路装置１０の配置例を示す。この集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２（第１のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側Ｉ／Ｆ領域１４（第２のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に、例えば他の回路ブロック等を介さずに配置される。即ち少なくともデータドライバブロックが存在する部分において、Ｄ２方向において１つの回路ブロック（データドライバブロック）だけが存在する。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、Ｉ／Ｆ領域１２、１４の少なくとも一方を設けない構成とすることもできる。

出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。

入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。

なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側又は入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合には更にメモリのブロックを含むことができる。

図１５に集積回路装置１０の平面レイアウトの詳細例を示す。図１５において、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。

なお本実施形態の集積回路装置１０のレイアウト配置は図１５に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。

図１６（Ａ）に、集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。この幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅（最大幅）であり、バンプの形成領域は含まない。またＷは集積回路装置１０のＤ２方向での幅である。

本実施形態では図１６（Ａ）に示すように、Ｄ２方向において、回路ブロックＣＢ１〜ＣＢＮと出力側、入力側Ｉ／Ｆ領域１２、１４との間に他の回路ブロックが介在しない構成にできる。従って、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２とすることができる。或いは、Ｗ１＋Ｗ２＜ＷＢが成り立つため、Ｗ＜２×ＷＢとすることもできる。

一方、図１６（Ｂ）の配置手法では、２以上の複数の回路ブロックがＤ２方向に沿って配置される。具体的にはデータドライバブロックとメモリブロックがＤ２方向に沿って配置される。

例えば図１６（Ｂ）においてホスト側からの画像データはメモリブロックに書き込まれる。そしてデータドライバブロックは、メモリブロックに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。従って画像データの信号の流れはＤ２方向である。このため図１６（Ｂ）では、この信号の流れに合わせて、メモリブロックとデータドライバブロックをＤ２方向に沿って配置している。

ところが図１６（Ｂ）の配置手法には以下のような課題がある。

第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまい、狭ピッチのために実装が困難になる。

第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図１６（Ｂ）の配置手法では、ある製品ではパッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、これらのピッチが一致しなくなる。ピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。この結果、集積回路装置のＤ２方向での幅が大きくなり、チップ面積が増加し、コスト増を招く。一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。

これに対して図１４、図１５の配置手法では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図１６（Ａ）では、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って、集積回路装置１０のＤ１方向での長さを維持したままで、Ｄ２方向での幅Ｗを狭くでき、スリムな細長チップを実現できる。

また図１４、図１５の配置手法では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図１５において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図１５はメモリ内蔵のアモルファスＴＦＴパネル用の例であるが、メモリ内蔵の低温ポリシリコンＴＦＴパネル用の製品を開発する場合には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。

また図１４、図１５の配置手法では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図１５において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのＤ１方向での長さを増減することで対応できる。

８．ロジック回路ブロック、電源回路ブロックの配置
本実施形態では図１７に示すように、回路ブロックＣＢ１〜ＣＢＮが、電源電圧の調整データの設定を行うロジック回路ブロックＬＢ（広義には第Ｋの回路ブロック）と、設定された調整データに基づいて電源電圧を生成する電源回路ブロックＰＢ（広義には第Ｌの回路ブロック。１≦Ｋ＜Ｌ≦Ｎ）を含む。また図１７では、ロジック回路ブロックＬＢと電源回路ブロックＰＢの間に、データ線を駆動するための複数のデータドライバブロックＤＢ１、ＤＢ２等が配置される。

図１７の配置によれば、データドライバブロックＤＢ１、ＤＢ２等を集積回路装置の中央付近に集中して配置できるようになるため、ＤＢ１、ＤＢ２等からのデータ信号の出力線を、出力側Ｉ／Ｆ領域１２において効率良く配線できる。従って、出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４での配線効率や配置効率を向上でき、集積回路装置のＤ２方向での幅Ｗを小さくでき、スリムな細長の集積回路装置を実現できる。

ところで、図１７のようにロジック回路ブロックＬＢ、電源回路ブロックＰＢを配置すると、ＬＢとＰＢの間の距離が離れてしまう。特に図１４、図１５の配置手法を採用すると、集積回路装置の長辺方向（Ｄ１方向）の長さＬＤは１５ｍｍ＜ＬＤ＜２７ｍｍとなり、非常にスリムで細長のチップになる。従って、ロジック回路ブロックＬＢ、電源回路ブロックＰＢ間の距離は非常に離れてしまう。

そして、このようにロジック回路ブロックＬＢ、電源回路ブロックＰＢ間の距離が離れると、これらのブロックを接続する電源電圧調整用の信号線（Ａ３〜Ａ０、Ｄ７〜Ｄ０、ＬＡＴ）の長さも長くなる。従って、ＥＳＤ等のノイズにより誤った調整データが電源回路ブロックＰＢのレジスタに書き込まれる可能性が高くなる。

この点、本実施形態では、図４（Ｂ）等で説明したように、（Ｆｈ）のビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、電圧調整データが書き込まれるレジスタがマッピングされる。或いは図１０（Ａ）のように、回路ブロック６０であるロジック回路ブロックＬＢと、回路ブロック９０である電源回路ブロックＰＢの間に、誤動作防止回路７０を設けることもできる。従って、図１７に示すようにロジック回路ブロックＬＢと電源回路ブロックＰＢを距離を離して配置した場合にも、ＥＳＤ等のノイズによる調整データの誤書き込みを防止できる。

また図１７では、データドライバブロックＤＢ１、ＤＢ２等は、電源回路ブロックＰＢとロジック回路ブロックＬＢの間に配置される。また図１７では、集積回路装置の両端に走査ドライバブロックＳＢ１、ＳＢ２が配置される。即ちロジック回路ブロックＬＢのＤ１方向側に走査ドライバブロックＳＢ１が配置され、電源回路ブロックＰＢのＤ３方向側に走査ドライバブロックＳＢ２が配置される。

そしてこのように集積回路装置の両端に走査ドライバブロックＳＢ１、ＳＢ２を配置した場合には、走査信号が出力される走査ドライバ用パッドについても、集積回路装置の両端に配置することが、配線効率を考慮すると望ましい。一方、データドライバブロックＤＢ１、ＤＢ２等は、集積回路装置の中央付近に配置される。従って、データ信号が出力されるデータドライバ用パッドについては、集積回路装置の中央付近に配置することが、配線効率を考慮すると望ましい。

このため図１７では、走査ドライバ用パッドの配置領域を出力側Ｉ／Ｆ領域１２の両端に設け、これらの走査ドライバ用パッド配置領域の間に、データドライバ用パッドの配置領域を設けている。こうすることで、走査ドライバブロックＳＢ１、ＳＢ２の出力線やデータドライバブロックＤＢ１、ＤＢ２の出力線を、走査ドライバ用パッド配置領域のパッドやデータドライバ用パッド配置領域のパッドに対して、効率良く接続できる。

特に図１７では、回路面積が大きい電源回路ブロックＰＢやロジック回路ブロックＬＢを、データドライバブロックＤＢ１、ＤＢ２等の両側に配置している。このようにすれば、これらの回路面積が大きい電源回路ブロックＰＢやロジック回路ブロックＬＢのＤ２方向側の空き領域（Ｂ１、Ｂ２に示す領域）を有効活用して、走査ドライバ用パッド配置領域を形成できる。従って、出力側Ｉ／Ｆ領域１２での配線効率を向上でき、集積回路装置のＤ２方向での幅Ｗを小さくでき、スリムな細長の集積回路装置を実現できる。

図１８に、走査ドライバブロックＳＢ２と電源回路ブロックＰＢの付近の詳細なレイアウトを示す。図１８では、走査ドライバブロックＳＢ２の走査ドライバ出力線ＧＬＳ２（走査ドライバ用グローバル線）が、電源回路ブロックＰＢ上を、走査ドライバブロックＳＢ２から、出力側Ｉ／Ｆ領域１２の走査ドライバ用パッドに対して配線される。

図１８において、走査ドライバ用パッドの個数は多く、走査ドライバブロックＳＢ２の出力線の本数も多い。このため走査ドライバ出力線ＧＬＳ２の配線領域の占有面積も大きくなる。この結果、図１８では、電源回路ブロックＰＢ上に、走査ドライバ出力線ＧＬＳ２の配線領域が広く形成される。

そして走査ドライバブロックＳＢ２の出力トランジスタは、例えば３０Ｖというような高い電源電圧（ＨＶ）で動作する。従って、走査ドライバ出力線ＧＬＳ２が、図１８のように電源回路ブロックＰＢ上に配線されると、走査ドライバ用出力線ＧＬＳ２の電圧レベルの変化によるノイズや、ＥＳＤによるノイズが、寄生のカップリング容量を介して電源回路ブロックＰＢ内の回路（レジスタ部）や信号線に伝達される。この結果、回路が誤動作するなどの問題が生じるおそれがある。

そこで本実施形態では、電源回路ブロックＰＢにおいて、走査ドライバ用出力線ＧＬＳ２の下層に、シールド線を配線している。具体的には、走査ドライバ用出力線ＧＬＳ２が第５のアルミ配線層ＡＬＥで形成される場合には、その下層の第４のアルミ配線層ＡＬＤ等で形成されるシールド線を配線する。

このようなシールド線を配線すれば、走査ドライバ用出力線ＧＬＳ２の電圧レベルの変化によるノイズが、カップリング容量により電源回路ブロックＰＢ内の回路や信号線に伝達するのが防止される。この結果、電源回路ブロックＰＢのレジスタ部のレジスタに対して、誤った電源調整データが書き込まれてしまう事態を防止でき、ノイズ耐性を向上できる。

９．電子機器
図１９（Ａ）（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図１９（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図１９（Ａ）（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１９（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

図１９（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図１９（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第Ｋの回路ブロック、第Ｌの回路ブロック、調整データ等）と共に記載された用語（ロジック回路ブロック、電源回路ブロック・階調電圧生成回路ブロック、電圧調整データ・階調調整データ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

図１（Ａ）（Ｂ）はＥＳＤイミュニティの説明図。 図２（Ａ）（Ｂ）はロジック回路ブロック、電源回路ブロックの構成例。 電源回路ブロックの動作を説明するための電位関係図。 図４（Ａ）（Ｂ）は本実施形態の手法の説明図。 静電気放電による発生するノイズについての説明図。 図６（Ａ）（Ｂ）はレジスタアドレスのマッピングの他の例。 アドレスデコーダ、レジスタ部の構成例。 図８（Ａ）（Ｂ）はロジック回路ブロック、階調電圧生成回路ブロックの構成例及びレジスタアドレスのマッピング例。 階調電圧生成回路ブロックの詳細な構成例。 図１０（Ａ）（Ｂ）は回路ブロック間に誤動作防止回路を設ける手法の説明図。 誤動作防止回路の詳細な構成例。 図１２（Ａ）（Ｂ）はデータ信号に誤動作防止回路を設ける手法の説明図。 集積回路装置である表示ドライバの回路構成例。 集積回路装置の配置例。 集積回路装置の詳細な配置例。 図１６（Ａ）（Ｂ）は集積回路装置の断面図の例。 ロジック回路ブロック、電源回路ブロックの配置手法の説明図。 電源回路ブロック、走査ドライバブロックのレイアウト例。 図１９（Ａ）（Ｂ）は電子機器の構成例。

符号の説明

４ 静電気印加装置、６ 表示モジュール、８ 表示パネル、１０ 集積回路装置、
２０ ロジック回路ブロック、３０ 電源回路ブロック、
３１〜３４ １次〜４次昇圧回路、３５ レギュレータ回路、３６ ＶＣＯＭ生成回路、
４０ 制御回路、４２ レジスタ部、４４ アドレスデコーダ、
５０ 階調電圧生成回路ブロック、５２ レジスタ部、
６０ 回路ブロック（第Ｋの回路ブロック）、７０、７２ 誤動作防止回路、
９０ 回路ブロック（第Ｌの回路ブロック）、９２ レジスタ部

Claims (15)

1. アドレス信号とデータ信号を出力するロジック回路ブロックと、
   前記ロジック回路ブロックにより制御されて電源電圧を生成する電源回路ブロックとを含み、
   前記電源回路ブロックは、
   複数のレジスタを有し、前記ロジック回路ブロックからのアドレス信号のレジスタアドレスで指定されるレジスタに対して、前記ロジック回路ブロックからのデータ信号で設定される電圧調整データが書き込まれるレジスタ部を含み、
   前記ロジック回路ブロックは、
   有効なデータ信号が出力されるデータ有効期間以外の期間において、第１のビットパターンのアドレス信号を出力し、
   前記レジスタ部のレジスタマップでは、前記第１のビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、前記電圧調整データが書き込まれるレジスタがマッピングされていることを特徴とする集積回路装置。
2. 請求項１において、
   前記ロジック回路ブロックは、
   データ信号を取り込むためのラッチ信号を出力し、
   前記電源回路ブロックは、
   前記ロジック回路ブロックからのアドレス信号をデコードし、アドレス信号に対応するレジスタアドレス信号を出力するアドレスデコーダを含み、
   前記レジスタ部では、
   前記ロジック回路ブロックからのラッチ信号に基づいて、前記アドレスデコーダからのレジスタアドレス信号がアクティブとなっているレジスタに対して、前記電圧調整データが書き込まれ、
   前記アドレスデコーダは、前記ロジック回路ブロックからのアドレス信号が前記第１のビットパターン以外のアドレス信号である場合に、アクティブのレジスタアドレス信号を前記レジスタ部に出力することを特徴とする集積回路装置。
3. アドレス信号とデータ信号を出力するロジック回路ブロックと、
   前記ロジック回路ブロックにより制御されて電源電圧を生成する電源回路ブロックとを含み、
   前記電源回路ブロックは、
   複数のレジスタを有し、前記ロジック回路ブロックからのアドレス信号のレジスタアドレスで指定されるレジスタに対して、前記ロジック回路ブロックからのデータ信号で設定される電圧調整データが書き込まれるレジスタ部を含み、
   前記レジスタ部のレジスタマップでは、全てのビットが第１の論理レベル又は第２の論理レベルになるビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、前記電圧調整データが書き込まれるレジスタがマッピングされていることを特徴とする集積回路装置。
4. 請求項３において、
   前記レジスタ部のレジスタマップでは、Ｊビットのアドレス信号のビットのうち第１の論理レベル又は第２の論理レベルになるビットの数が［Ｊ／２］−１（［Ｘ］はＸを越えない整数）以下になるレジスタアドレス以外のレジスタアドレスに対して、前記電圧調整データが書き込まれるレジスタがマッピングされていることを特徴とする集積回路装置。
5. 請求項１乃至４のいずれかにおいて、
   データ信号の有効、無効を示すイネーブル信号を出力すると共に、前記イネーブル信号が第１の電圧レベルである第１の期間と、前記イネーブル信号が前記第１の電圧レベルから前記第２の電圧レベルに遷移する期間を含む第２の期間では、第１の電源により電圧レベルが設定されるアドレス信号を前記電源回路ブロックに出力し、前記イネーブル信号が前記第２の電圧レベルとなる第３の期間では、前記ロジック回路ブロックからのアドレス信号に応じたアドレス信号を前記電源回路ブロックに出力する誤動作防止回路を含むことを特徴とする集積回路装置。
6. 請求項５において、
   前記誤動作防止回路は、
   前記イネーブル信号を受け、前記イネーブル信号に対して信号遅延処理及びフィルタ処理の少なくと一方を施した信号を第２のイネーブル信号として出力する信号処理回路と、
   その第１の入力に前記第１の電源の電圧レベルが入力され、その第２の入力に前記ロジック回路ブロックからのアドレス信号が入力され、前記第２のイネーブル信号に基づいて前記第１、第２の入力のいずれかを選択して、前記ロジック回路ブロックからのアドレス信号に対応するアドレス信号を出力するセレクタとを含むことを特徴とする集積回路装置。
7. 請求項５又は６において、
   前記第１の電源は、前記ロジック回路ブロックに供給される電源とは異なる電源であることを特徴とする集積回路装置。
8. 請求項１乃至７のいずれかにおいて、
   集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロックと、
   前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、
   前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域とを含み、
   前記第１〜第Ｎの回路ブロックは、
   前記電源回路ブロックと、
   前記ロジック回路ブロックと、
   データ線を駆動するための複数のデータドライバブロックを含み、
   前記電源回路ブロックと前記ロジック回路ブロックの間に、前記複数のデータドライバブロックが配置されることを特徴とする集積回路装置。
9. 請求項８において、
   前記第１の方向の反対方向を第３の方向とした場合に、前記電源回路ブロックの前記第３の方向側に走査ドライバブロックが配置され、
   前記走査ドライバブロックの出力線が、前記電源回路ブロック上を、前記走査ドライバブロックから、前記第１のインターフェース領域に配置される走査ドライバ用パッドに対して配線され、
   前記電源回路ブロックでは、前記走査ドライバブロックの出力線の下層にシールド線が配線されることを特徴とする集積回路装置。
10. アドレス信号とデータ信号を出力するロジック回路ブロックと、
    前記ロジック回路ブロックにより制御されて階調電圧を生成する階調電圧生成回路ブロックとを含み、
    前記階調電圧生成回路ブロックは、
    複数のレジスタを有し、前記ロジック回路ブロックからのアドレス信号のレジスタアドレスで指定されるレジスタに対して、前記ロジック回路ブロックからのデータ信号で設定される階調調整データが書き込まれるレジスタ部を含み、
    前記ロジック回路ブロックは、
    有効なデータ信号が出力されるデータ有効期間以外の期間において、第１のビットパターンのアドレス信号を出力し、
    前記レジスタ部のレジスタマップでは、前記第１のビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、前記階調調整データが書き込まれるレジスタがマッピングされていることを特徴とする集積回路装置。
11. アドレス信号とデータ信号を出力するロジック回路ブロックと、
    前記ロジック回路ブロックにより制御されて階調電圧を生成する階調電圧生成回路ブロックとを含み、
    前記階調電圧生成回路ブロックは、
    複数のレジスタを有し、前記ロジック回路ブロックからのアドレス信号のレジスタアドレスで指定されるレジスタに対して、前記ロジック回路ブロックからのデータ信号で設定される階調調整データが書き込まれるレジスタ部を含み、
    前記レジスタ部のレジスタマップでは、全てのビットが第１の論理レベル又は第２の論理レベルになるビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、前記階調調整データが書き込まれるレジスタがマッピングされていることを特徴とする集積回路装置。
12. 請求項１１において、
    前記レジスタ部のレジスタマップでは、Ｊビットのアドレス信号のビットのうち第１の論理レベル又は第２の論理レベルになるビットの数が［Ｊ／２］−１（［Ｘ］はＸを越えない整数）以下になるレジスタアドレス以外のレジスタアドレスに対して、前記階調調整データが書き込まれるレジスタがマッピングされていることを特徴とする集積回路装置。
13. 請求項１０乃至１２のいずれかにおいて、
    データ信号の有効、無効を示すイネーブル信号を出力すると共に、前記イネーブル信号が第１の電圧レベルである第１の期間と、前記イネーブル信号が前記第１の電圧レベルから前記第２の電圧レベルに遷移する期間を含む第２の期間では、第１の電源により電圧レベルが設定されるアドレス信号を前記階調電圧生成回路ブロックに出力し、前記イネーブル信号が前記第２の電圧レベルとなる第３の期間では、前記ロジック回路ブロックからのアドレス信号に応じたアドレス信号を前記階調電圧生成回路ブロックに出力する誤動作防止回路を含むことを特徴とする集積回路装置。
14. アドレス信号とデータ信号を出力する第Ｋの回路ブロックと、
    前記第Ｋの回路ブロックにより制御される第Ｌの回路ブロックを含み、
    前記第Ｌの回路ブロックは、
    複数のレジスタを有し、前記ロジック回路ブロックからのアドレス信号のレジスタアドレスで指定されるレジスタに対して、前記ロジック回路ブロックからのデータ信号で設定されるデータが書き込まれるレジスタ部を含み、
    前記第Ｋの回路ブロックは、
    有効なデータ信号が出力されるデータ有効期間以外の期間において、第１のビットパターンのアドレス信号を出力し、
    前記レジスタ部のレジスタマップでは、前記第１のビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、前記第Ｋの回路ブロックからのデータ信号で設定されるデータが書き込まれるレジスタがマッピングされていることを特徴とする集積回路装置。
15. 請求項１乃至１４のいずれかに記載の集積回路装置と、
    前記集積回路装置により駆動される表示パネルと、
    を含むことを特徴とする電子機器。

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