JPH07182234A - プログラム記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 プログラムをデータ圧縮してＲＯＭに格納し
ておくマイクロプロセッサシステムにおいて、キャッシ
ュミスが発生した場合にも迅速な処理が可能なマイクロ
プロセッサシステムを提供する。 【構成】 マイクロプロセッサ１００は接続されている
いずれか一方のキャッシュメモリに格納されている実行
モジュールを実行し、その間他方のキャッシュメモリに
は、マイクロプロセッサ１００が現在実行している実行
モジュールの次に実行されると考えられる実行モジュー
ルが転送される。各実行モジュールの次にどの実行モジ
ュールがアクセスされるかの情報がテーブル１１６に記
憶されている。制御部１０８は、このテーブル１１６を
参照することによって、次にキャッシュメモリに転送さ
れるべき実行モジュールを決定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサを
使用したシステムにおいて、そのマイクロプロセッサが
実行するプログラムを記憶する記憶装置に関する。

【０００２】

【従来の技術】マイクロプロセッサは、様々な機器に用
いられ、種々のコントロールに利用されている。一般的
な組込み用マイクロプロセッサシステムは、図３に示さ
れているように、マイクロプロセッサ１０と、ＲＡＭ１
２と、ＲＯＭ１４とが含まれている。そして、これらの
マイクロプロセッサ１０などは、一般にバスで直接接続
されている。このような構成において、ＲＯＭ１４に
は、マイクロプロセッサが実行するプログラムが一般に
は格納されており、ＲＡＭ１２には、各種のデータが保
持されている場合が多い。また、一般にはＲＡＭ１２の
方がアクセス速度が速いため、ＲＯＭ１４に格納されて
いたプログラムを電源投入時にＲＡＭ１２に転送し、こ
のＲＡＭ１２上でプログラムの実行が行われることも多
い。

【０００３】近年、装置の小型化のため、ＲＯＭ１４の
容量を小さくするためにマイクロプロセッサ１０が実行
するプログラムを圧縮してＲＯＭ１４に格納する手法が
提案されている。このように、プログラムを圧縮してＲ
ＯＭに格納する方法が例えば特開平４−２８４５５１号
公報に記載されている。この特開平４−２８４５５１号
公報に記載されている装置の構成ブロック図が図４に示
されている。図４に示されているように、この装置にお
いてもマイクロプロセッサ（同号公報においては、「Ｃ
ＰＵ」と呼ばれている）２１と、ＲＡＭ２２と、ＲＯＭ
２４とが含まれている。そして、このＲＯＭ２４にはマ
イクロプロセッサ２１が実行するプログラムが格納され
ている。この装置においては、プログラムは圧縮してこ
のＲＯＭ２４に格納されており、ＲＡＭ２２は、いわゆ
る命令キャッシュとして動作する。そして、ＲＯＭ２４
に格納されている圧縮されたプログラムは、データ伸張
回路２３によって伸長されてからＲＡＭ２２に格納され
る。このようにして、伸長されたプログラムを、マイク
ロプロセッサ２１が実行する。

【０００４】

【発明が解決しようとする課題】従来のマイクロプロセ
ッサシステムにおいては、上述した特開平４−２８４５
５１号公報に記載されているように、マイクロプロセッ
サが実行するプログラムは圧縮されてから、ＲＯＭに格
納される場合が多い。これによってＲＯＭの容量を小さ
くすることが可能である。しかしながら、同号公報に記
載されている方法によれば、キャッシュミスが発生した
時点においてＲＯＭの内容を伸長するため、この伸長作
業が、データ伸長回路２３によって処理されている間は
マイクロプロセッサは待ち状態となってしまう問題があ
った。そのため、キャッシュに格納されているプログラ
ムの実行単位である実行モジュールが頻繁に切り替わる
ようなプログラムにおいては、キャッシュミスが多発す
るため、実行速度の低下を招くという問題がある。

【０００５】本発明は、上記課題に鑑みなされたもので
あり、本発明の目的はデータ圧縮技術を用いて、マイク
ロプロセッサが実行するプログラムを圧縮して格納して
あるＲＯＭを備えたマイクロプロセッサシステムにおい
て、キャッシャミスが発生しても、実行速度の低下を招
かないマイクロプロセッサシステムを実現することであ
る。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、第一の本発明は、マイクロプロセッサが実行するプ
ログラムを記憶するプログラム記憶装置において、複数
の記憶領域から構成され、前記プログラムを記憶する２
次記憶装置であって、前記プログラムを構成する複数の
実行ジュールのそれぞれが前記各記憶領域に記憶されて
いる２次記憶装置と、独立にアクセス可能な複数の１次
記憶装置と、前記各実行モジュールの間の関連性を記憶
するテーブルと、前記２次記憶装置からいずれかの前記
１次記憶装置に転送された実行モジュールであって、現
在マイクロプロセッサにより実行されている現用実行モ
ジュールと関連性を有する関連実行モジュールを前記固
定テーブルを参照することにより求め、この求められた
関連実行モジュールを前記２次記憶装置から読み出し、
前記現用実行モジュールが転送されている前記１次記憶
装置以外のいずれかの前記１次記憶装置へ転送する転送
手段と、を含み、前記マイクロプロセッサが実行してい
る現用実行モジュールが記憶されている１次記憶装置以
外の１次記憶装置には、前記現用実行モジュールと関連
性を有する実行モジュールが前記２次記憶からあらかじ
め転送されていることを特徴とするプログラム記憶装置
である。

【０００７】上記課題を解決するために、第二の本発明
は、上記第一の本発明において、前記テーブルは、少な
くとも、前記各実行モジュール名と、前記各実行モジュ
ールに対応して、その実行モジュールの次に実行される
確率の高い実行モジュール名と、を記憶していることを
特徴とするプログラム記憶装置である。

【０００８】上記課題を解決するために、第三の本発明
は、上記第一または二の本発明において、前記２次記憶
装置を構成する各記憶領域には、前記各実行モジュール
が、圧縮されて記憶されており、前記転送手段は、前記
２次記憶装置から読み出した前記各実行モジュールを伸
長する伸長手段を含み、前記読み出された各実行モジュ
ールは前記伸長手段によって伸長されてから伸前記１次
記憶装置に転送されることを特徴とするプログラム記憶
装置である。

【０００９】

【作用】第１の本発明における転送手段は、現在実行さ
れている実行モジュールと関連性を有する実行モジュー
ルを予め２次記憶装置が読み出して、いずれかの１次記
憶装置へ転送する。従って、マイクロプロセッサが実行
する実行モジュールから別の実行モジュールへ処理が移
行する場合に、予め次に実行する実行モジュルが他の１
次記憶装置に格納されていることが多くなり、転送手段
が２次記憶装置から１次記憶装置へ実行モジュールを転
送し終るのをマイクロプロセッサが待つ必要は少なくな
る。

【００１０】第２の本発明におけるテーブルは、関連性
として、次に実行される確率が高いことを採用してい
る。すなわち、第２の本発明におけるテーブルを引くこ
とにより、所定の実行モジュールの次に実行される確率
の高い実行モジュールが判明する。

【００１１】第３の本発明における２次記憶装置にはデ
ータ圧縮技術を用いてプログラムが圧縮されて格納され
ている。そして、転送手段は２次記憶装置から読み出し
た実行モジュールを伸長してから、１次記憶装置に格納
する。従って、２次記憶装置の容量を小さくすることが
可能である。

【００１２】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。

【００１３】図１には、本発明の好適な実施例であるマ
イクロプロセッサシステムの構成ブロック図が示されて
いる。図１に示されているように、マイクロプロセッサ
１００は、セレクタ１０２を介して、第１キャッシュメ
モリ１０４もしくは第２キャッシュメモリ１０６のいず
れか一方のキャッシュメモリをアクセスする。セレクタ
１０２をコントロールしているのは制御部１０８であ
り、マイクロプロセッサ１００からのアドレス信号は、
この制御部１０８にも供給されており、制御部１０８は
キャッシュミスの検出も行っている。

【００１４】第１キャッシュメモリ１０４及び第２キャ
ッシュメモリ１０６には、もう１つのセレクタ１１０が
接続されており、このセレクタ１１０も、セレクタ１０
２と同様に制御部１０８によってコントロールされてい
る。そして、第１キャッシュメモリ１０４か、第２キャ
ッシュメモリ１０６のいずれか一方がセレクタ１１０を
介して転送回路１１２に接続されている。この転送回路
１１２は、ＲＯＭ１１４に格納されているプログラムを
第１のキャッシュメモリ１０４もしくは第２のキャッシ
ュメモリ１０６のいずれか一方に転送する。この転送回
路１１２も、上述した制御部１０８によってコントロー
ルされている。

【００１５】本実施例において特徴的なことは、第１キ
ャッシュメモリ１０４と第２キャッシュメモリ１０６と
のいずれか一方が常にマイクロプロセッサ１００に接続
されており、そして他方のキャッシュメモリが転送回路
１１２に接続されていることである。そして、後述する
ようにマイクロプロセッサ１００がいずれか一方のキャ
ッシュメモリ（１０４もしくは１０６）をアクセスして
いる場合に、他方のキャッシュメモリには次にマイクロ
プロセッサ１００が実行しそうな実行モジュールが転送
されるのである。これによって、キャッシュミスが生じ
た場合にも、新にＲＯＭ１１４から実行モジュールを転
送しなくとも、セレクタ１０２（及び１１０）を切り替
えることにより、マイクロプロセッサ１００が処理を続
行することが可能となる。

【００１６】また、本実施例においては、ＲＯＭ１１４
に格納されているプログラムは、所定の実行モジュール
毎にデータ圧縮され、格納されている。そして、この圧
縮して格納されている各実行モジュールの情報がテーブ
ル１１６に格納されている。そして、制御部１０８は、
このテーブル１１６を参照することにより、どの実行モ
ジュールをキャッシュメモリに転送するのかを容易に判
断することが可能である。なお、ＲＯＭ１１４の中にデ
ータ圧縮されて格納されているプログラムは実行モジュ
ール毎に転送回路１１２において伸長されて、第１キャ
ッシュメモリ１０４もしくは第２キャッシュメモリ１０
６のいずれかに転送される。

【００１７】以下、本実施例の詳細な動作を説明する。

【００１８】今、第１キャッシュメモリ１０４に実行モ
ジュール２が格納されており、第２キャッシュメモリ１
０６には実行モジュール１が格納されているものとす
る。そして、マイクロプロセッサ１００は第１キャッシ
ュメモリ１０４をアクセスしているものとする。このよ
うに、マイクロプロセッサ１００が、第１キャッシュメ
モリ１０４に格納されている実行モジュール２を実行し
続けており、キャッシュミスが発生すると、制御部１０
８がこのキャッシュミスを検出する。上述したように制
御部１０８はマイクロプロセッサ１００が出力するアド
レスを監視しているため、このキャッシュミスを検出す
ることが可能である。それと共に、制御部１０８は、マ
イクロプロセッサ１００が次にアクセスする番地の内容
が第２キャッシュメモリに格納されているかを調べる。
すなわち、マイクロプロセッサ１００が次にアクセスす
るのは第２キャッシュメモリ１０６に格納されている実
行モジュール１であるか否かを判断するのである。この
ことを判断するのに用いられるのが制御部１０８内に記
憶されているキャッシュメモリアドレス情報である。こ
のキャッシュメモリアドレス情報は４個のアドレスから
構成される。キャッシュメモリアドレス情報のイメージ
構成図が図２に示されている。図２に示されているよう
に、このキャッシュメモリアドレス情報は、第１キャッ
シュメモリ１０４に格納されている実行モジュールのト
ップアドレスと、エンドアドレスとが格納されている。
さらに、第２キャッシュメモリ１０６に格納されている
実行モジュールのトップアドレスとエンドアドレス共キ
ャッシュメモリアドレス情報として記憶保持されてい
る。制御部１０８は、このキャッシュメモリアドレス情
報の第２キャッシュメモリのトップアドレス及びエンド
アドレスと、マイクロプロセッサ１００が出力するアド
レスとを比較することにより、マイクロプロセッサ１０
０が次にアクセスする番地の内容が第２キャッシュメモ
リに格納されているか否かを調べることが可能である。

【００１９】この結果、マイクロプロセッサ１００が次
に第２キャッシュメモリに格納されている実行モジュー
ル１をアクセスする場合、すなわちキャッシュヒットし
ている場合は、制御部１０８はセレクタ１０２を切り替
え、同時にセレクタ１１０も切り替える。この切替の結
果、第１キャッシュメモリ１０４に代わって第２キャッ
シュメモリ１０６がマイクロプロセッサ１００に接続さ
れることになる。一方、第１キャッシュメモリ１０４
は、セレクタ１１０を介して転送回路１１２に接続され
ることになる。以上の切替の結果、マイクロプロセッサ
１００は、第２キャッシュメモリ１０６をアクセスして
プログラムの実行を続けることになる。マイクロプロセ
ッサ１００が第２キャッシュメモリ１０６をアクセスし
てプログラムの処理を続行しているのと平行して、制御
部１０８は、テーブル１１６を検索する。このテーブル
には、ＲＯＭ１１４に格納されている各実行モジュール
毎に所定の事項が記憶されている。本実施例においては
このテーブル１１６は、それぞれの実行モジュール毎
に、伸長された場合の実行モジュールのトップアドレ
ス、圧縮された実行モジュールが格納されているＲＯＭ
１１４のトップアドレス、及びその実行モジュールの次
に実行されると考えられる実行モジュールの伸長された
場合の先頭アドレスとが記憶保持されている。従って、
制御部１０８は、現在実行されている実行モジュール
（上述したように、マイクロプロセッサ１００は今第２
キャッシュメモリ１０６に格納されている実行モジュー
ル１を実行している）から、次に実行されると考えられ
る実行モジュールが格納されているＲＯＭ１１４のトッ
プアドレスを検索することが可能である。以上のように
して制御部１０８は次に実行されると考えられる実行モ
ジュール（本実施例においては実行モジュール４）を知
ることができ、この結果に基づいて転送回路１１２に対
して実行モジュール４をＲＯＭ１１４から取り出し、伸
長して第１のキャッシュメモリ１０４に格納するように
指示を出す。

【００２０】本実施例において特徴的なことは、各実行
モジュールに対して、その実行モジュールの次に実行さ
れると考えられる実行モジュールを記憶したテーブル１
１６を備えていることである。このようなテーブル１１
６が備えられているため、本実施例によればマイクロプ
ロセッサ１００が第２キャッシュメモリ１０６をアクセ
スしている間に制御部１０８が第１キャッシュメモリ１
０４に次に実行されると考えられる実行モジュールを予
め格納することが可能となる。

【００２１】制御部１０８からの指示を受け取って、転
送回路１１２は、ＲＯＭ１１４から実行モジュール４を
読み出す。読み出す際のアドレスは、上述したようにテ
ーブル１１６に格納されているため制御部１０８はこの
アドレスを転送回路に知らせることが可能である。転送
回路１１２は、この呼び出した実行モジュール４の内容
を伸長してから、セレクタ１１０を介して第１キャッシ
ュメモリ１０４に格納する。なお、本実施例における第
１キャッシュメモリ１０４及び第２キャッシュメモリ１
０６は、アドレス変換回路を内蔵している。このアドレ
ス変換回路によって、マイクロプロセッサ１００から送
出されるアドレス信号を、自己の物理アドレスに変換し
てマイクロプロセッサ１００に対してそのプログラム本
来のアドレスであるかのように振舞う。このようなアド
レス変換回路の調整も、制御部１０８からの指示によっ
て適宜行われる。また、制御部１０８の中には、上述し
たようにキャッシュメモリアドレス情報が記憶されてい
るが、第１キャッシュメモリに新な実行モジュール４が
格納されると共に、このキャッシュメモリアドレス情報
の第１キャッシュメモリのトップアドレスと、第１キャ
ッシュメモリのエンドアドレスとが更新される。ここ
で、トップアドレスは、上述したようにテーブル１１６
の中に記憶されている。そして、エンドアドレスは、上
述したテーブル１１６には記憶されてはいないが、隣接
する実行モジュールの先頭アドレスを知ることにより、
その先頭アドレスの直前までがその実行モジュールのエ
ンドアドレスと見ることができる。従って、隣接する実
行モジュールの先頭アドレスから１を引いた値をエンド
アドレスとしてキャッシュメモリアドレス情報に記憶す
る。

【００２２】以上、第１キャッシュメモリにキャッシュ
ミスが発生し、マイクロプロセッサ１００が第２キャッ
シュメモリに対してアクセスを続行する場合に第１キャ
ッシュメモリ１０４が更新される動作について説明し
た。以後、第２キャッシュメモリにキャッシュミスが発
生した場合にその第２キャッシュメモリに対しても同様
の操作が行われる。

【００２３】以上、第１キャッシュメモリ１０４にキャ
ッシュミスが生じた場合に第２キャッシュメモリ１０６
がキャッシュヒットした場合の例について説明したが、
第２キャッシュメモリ１０６がキャッシュヒットしない
場合には、マイクロプロセッサ１００が出力するアドレ
スと、テーブル１１６に記憶されている内容とに基づい
て制御部１０８はＲＯＭ１１４から取り出すべき実行モ
ジュールを比べ、その実行モジュールを第２キャッシュ
メモリに格納するように転送回路１１２に指示する。こ
の場合、転送回路１１２が、ＲＯＭ１１４から実行モジ
ュールを取り出し、伸長し、第２キャッシュメモリ１０
６に格納するまでは、マイクロプロセッサ１００が実行
すべき実行モジュールはキャッシュメモリには存在しな
い。従って、制御部１０８は、第２キャシッユメモリ１
０６への実行モジュールの格納が終了するまで、マイク
ロプロセッサ１００を停止状態にする。

【００２４】本実施例において特徴的なことは、上述し
たように、キャッシュミスが生じた場合にマイクロプロ
セッサ１００が次にアクセスすると考えられる実行モジ
ュールを予めキャッシュメモリに格納したことである。
従来、キャッシュメモリにデータが格納されるのは、キ
ャッシュミスが生じてからである。それは、新たにどの
実行モジュールをキャッシュメモリに格納すべきかは、
キャッシュミスが生じてからでなければ確定しないから
である。本実施例においては、現在マイクロプロセッサ
１００が実行している実行モジュールの次に実行される
と考えられる実行モジュールを予めテーブル１１６に記
憶しておいた。そして、このテーブル１１６に記憶され
ている内容に基づいて、予め次に実行されそうな実行モ
ジュールをキャッシュメモリに格納することが可能とな
ったのである。

【００２５】本実施例におけるテーブル１１６に格納さ
れている「次に実行されると考えられる実行モジュー
ル」の情報は、プログラムをアセンブル、リンクする時
に、アセンブラもしくはリンカが決定する。なお、高級
言語の場合には、この実行モジュールの情報は一般にコ
ンパイラが決定するのが好適である。「次に実行される
と考えられる実行モジュール」が一意に決まらない場合
は、最も確率が高い実行モジュールを指定するのが好適
である。なおこの確率の算出も上述したようにアセンブ
ラ、リンカもしくはコンパイラが行うのが好適である。
これによって、テーブル１１６に記憶されている「次に
実行されると考えられる実行モジュール」の情報は決定
されるのである。

【００２６】

【発明の効果】以上述べたように、第１の本発明によれ
ば、マイクロプロセッサが現在実行している実行モジュ
ールと関連の強い実行モジュールを予め２次記憶装置か
ら１次記憶装置へ転送した。従って、次にマイクロプロ
セッサがアクセスする可能性の高い実行モジュールを記
憶させたのでキャッシュミスの際にも改めて実行モジュ
ールを１次記憶装置へ格納するという作業が必要なくな
る。この結果、マイクロプロセッサの処理を待たせるこ
とないので迅速な処理の可能なマイクロプロセッサシス
テムが構築可能である。

【００２７】第２の本発明によれば、マイクロプロセッ
サがいずれかの実行モジュールを実行している場合に、
その実行モジュールの次に実行される確率に高い実行モ
ジュールを予め１次記憶装置に転送したので、次にマイ
クロプロセッサがキャッシュミスを生じた場合に、改め
て実行モジュールを１次記憶装置に転送することなく、
マイクロプロセッサは処理の続行が可能となる割合が高
くなる。従って、迅速に処理をすることが可能なマイク
ロプロセッサシステムが提供できるという効果を有す
る。

【００２８】第３の本発明によれば、２次記憶装置に
は、プログラムがデータ圧縮されて格納されている。従
って、マイクロプロセッサが１次記憶装置内に格納され
ている実行モジュールを実行中に、転送手段は、２次記
憶装置からプログラムの実行モジュールを呼び出し、伸
長してから１次記憶装置に格納することができる。従っ
て、従来データ圧縮をしてプログラムを２次記憶装置に
格納するシステムにおいてはプログラムのモジュールの
伸長に時間がかかったが、本発明によればデータの伸長
時間を無視することができ、迅速な処理が可能なマイク
ロプロセッサシステムを構築できるという効果を有す
る。

【図面の簡単な説明】

【図１】本発明の好適な実施例であるマイクロプロセッ
サシステムの構成ブロック図である。

【図２】本発明の好適な実施例であるマイクロプロセッ
サシステムの制御部１０８が記憶しているキャッシュメ
モリアドレス情報のイメージ構成図である。

【図３】従来のマイクロプロセッサシステムの構成ブロ
ック図である。

【図４】プログラムを圧縮してＲＯＭに格納したマイク
ロプロセッサシステムの構成ブロック図である。

【符号の説明】

１００ マイクロプロセッサ １０２、１１０ セレクタ １０４ 第１キャッシュメモリ １０６ 第２キャッシュメモリ １０８ 制御部 １１２ 転送回路 １１４ ＲＯＭ １１６ テーブル

Claims (3)

【特許請求の範囲】
1. 【請求項１】マイクロプロセッサが実行するプログラム
   を記憶するプログラム記憶装置において、 複数の記憶領域から構成され、前記プログラムを記憶す
   る２次記憶装置であって、前記プログラムを構成する複
   数の実行ジュールのそれぞれが前記各記憶領域に記憶さ
   れている２次記憶装置と、 独立にアクセス可能な複数の１次記憶装置と、 前記各実行モジュールの間の関連性を記憶するテーブル
   と、 前記２次記憶装置からいずれかの前記１次記憶装置に転
   送された実行モジュールであって、現在マイクロプロセ
   ッサにより実行されている現用実行モジュールと関連性
   を有する関連実行モジュールを前記固定テーブルを参照
   することにより求め、この求められた関連実行モジュー
   ルを前記２次記憶装置から読み出し、前記現用実行モジ
   ュールが転送されている前記１次記憶装置以外のいずれ
   かの前記１次記憶装置へ転送する転送手段を含み、前記
   マイクロプロセッサが実行している現用実行モジュール
   が記憶されている１次記憶装置以外の１次記憶装置に
   は、前記現用実行モジュールと関連性を有する実行モジ
   ュールが前記２次記憶からあらかじめ転送されているこ
   とを特徴とするプログラム記憶装置。
2. 【請求項２】請求項１記載のプログラム記憶装置におい
   て、 前記テーブルは、少なくとも、 前記各実行モジュール名と、 前記各実行モジュールに対応して、その実行モジュール
   の次に実行される確率の高い実行モジュール名と、を記
   憶していることを特徴とするプログラム記憶装置。
3. 【請求項３】請求項１または２記載のプログラム記憶装
   置において、 前記２次記憶装置を構成する各記憶領域には、前記各実
   行モジュールが、圧縮されて記憶されており、 前記転送手段は、前記２次記憶装置から読み出した前記
   各実行モジュールを伸長する伸長手段を含み、前記読み
   出された各実行モジュールは前記伸長手段によって伸長
   されてから伸前記１次記憶装置に転送されることを特徴
   とするプログラム記憶装置。