JP2001237699A - 無線通信システム - Google Patents

無線通信システム

Info

Publication number
JP2001237699A
JP2001237699A JP2000046200A JP2000046200A JP2001237699A JP 2001237699 A JP2001237699 A JP 2001237699A JP 2000046200 A JP2000046200 A JP 2000046200A JP 2000046200 A JP2000046200 A JP 2000046200A JP 2001237699 A JP2001237699 A JP 2001237699A
Authority
JP
Japan
Prior art keywords
signal
circuit
frequency
setting
oscillation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000046200A
Other languages
English (en)
Other versions
JP3818624B2 (ja
JP2001237699A5 (ja
Inventor
Masumi Kasahara
真澄 笠原
Koichi Yahagi
孝一 矢萩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2000046200A priority Critical patent/JP3818624B2/ja
Priority to TW090103240A priority patent/TW558888B/zh
Priority to US09/788,363 priority patent/US6714772B2/en
Priority to KR1020010008664A priority patent/KR100682000B1/ko
Publication of JP2001237699A publication Critical patent/JP2001237699A/ja
Priority to US10/778,166 priority patent/US7162216B2/en
Publication of JP2001237699A5 publication Critical patent/JP2001237699A5/ja
Application granted granted Critical
Publication of JP3818624B2 publication Critical patent/JP3818624B2/ja
Priority to US11/637,759 priority patent/US20070087716A1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B1/00Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06Receivers
    • H04B1/16Circuits
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/10Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/14Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/199Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B1/00Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40Circuits
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B1/00Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40Circuits
    • H04B1/403Circuits using the same oscillator for generating both the transmitter frequency and the receiver local oscillator frequency
    • H04B1/406Circuits using the same oscillator for generating both the transmitter frequency and the receiver local oscillator frequency with more than one transmission mode, e.g. analog and digital modes
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B1/00Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Transmitters (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【課題】 従来のPLL回路においては、分周比の切替
え後可変分周器の出力(帰還側パルス)の最初の立上が
りが基準側分周器の出力(基準側パルス)の立上がりよ
りも早くなるか遅くなるかは、一義的に決まっておら
ず、分周比の切替えタイミングに依存してしまい、周波
数引込み時間が変動するという問題点があった。 【解決手段】 複数の発振回路(15A,15B)を有
するPLL回路(132,133)を備え、発振回路を
切り替えることで互いに周波数帯の異なる2以上の送信
信号および受信信号を処理可能にされた無線通信システ
ムにおいて、上記発振回路を切り替える際に、上記制御
手段(150)からの信号に基づいてフィルタ容量(1
4)の電圧を所定の電圧にリセットするリセット手段
(17)を設けるようにした。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、複数のVCO(電
圧制御発振器)を備え発振周波数が切替え可能なPLL
(フェーズ・ロックド・ループ)回路に適用して有効な
技術に関し、例えば複数バンドの信号を送受信可能な携
帯電話器などの無線通信装置において受信信号や送信信
号と合成される所定の周波数の発振信号を発生する局部
発振器としてのPLL回路およびそれを用いた無線通信
システムに利用して有効な技術に関する。
【0002】
【従来の技術】携帯電話器のような移動体システムにお
いては、例えば880〜915MHz帯のGSM(Grou
p Special Mobile)と1710〜1785MHz帯のD
CS(Digital Cellular System)のような2つの周波
数帯の信号を扱えるデュアルバンド方式の携帯電話器が
ある。携帯電話器においては、受信信号や送信信号と合
成される所定の周波数の発振信号を発生する局部発振器
としてPLL回路が用いられているが、上記のように大
きく異なる2つの周波数帯の信号を扱う携帯電話器にお
いては、回路の特性上1つのVCOで2つの周波数帯を
カバーすることは困難であり、それぞれの周波数に対応
したVCOを設けて使用する周波数帯に応じてVCOを
切り替えるようにしている。
【0003】図5はデュアルバンド方式の携帯電話器に
用いられている従来のPLL回路の構成例を示す。この
PLL回路は13MHzのような基準周波数信号TCX
Oをチャネル間隔にほぼ等しい約200KHzの信号R
(以下、基準側パルスと称する)に分周する分周器11
Aと、VCOからの帰還信号Fを上記基準側パルスRと
同じ200KHzの周波数のパルスN(以下、帰還側パ
ルスと称する)に分周する分周器11Bと、帰還側パル
スNと上記基準側パルスRの位相を比較して位相差を検
出する位相比較器12と、検出された位相差に応じた電
荷を送ったり引き抜いたりするチャージポンプ回路13
と、チャージポンプから供給される電荷に応じた電圧を
発生するループフィルタ14と、発生された電圧に応じ
た周波数で発振する2つの電圧制御発振回路(VCO)
15A,15Bと、これらの電圧制御発振回路15A,
15Bの発振出力を選択して帰還させるための切替えス
イッチ16とにより構成されている。
【0004】なお、携帯電話器に用いられているPLL
回路では、チャネル(周波数帯)の間隔が200KHz
であり、複数のチャネルの中から所望のチャネルを選択
するため送受信信号に合成する選択チャネルと同一周波
数の局部発振信号をPLL回路で発生させるため、帰還
側分周器11Bとして分周比を変えることができる可変
分周器が用いられ、チャネルを切り替えるときはシステ
ムコントローラからの制御信号により可変分周器11B
の分周比が切り替えられる。
【0005】また、使用バンドをGSM帯からDCS帯
へあるいはDCS帯からGSM帯へ切り替える際には、
システムコントローラからの制御信号による可変分周器
11Bの分周比の切替えとともに、スイッチ16による
電圧制御発振回路(VCO)15Aと15Bの出力の切
替えもほぼ同時に行なわれる。このとき、可変分周器1
1Bの分周比の切替えによる分周出力の応答時間よりも
スイッチ16の切替えによるVCO出力の安定化までの
時間の方が長いので、一般にはVCOの切替えの方が先
に行なわれる。
【0006】
【発明が解決しようとする課題】しかしながら、従来の
デュアルバンド方式の携帯電話器におけるPLL回路に
あっては、バンド切替えの際に以下に述べるような理由
からPLL回路の引き込み時間が長くなるという問題点
があることが明らかになった。
【0007】図6(A)はPLL回路がロックしている
ときの分周器11Aと11Bの出力とチャージポンプ1
3の出力を示す。同図に示すように、分周器11Aの出
力(基準側パルスR)と可変分周器11Bの出力(帰還
側パルスN)とは位相が一致しており、チャージポンプ
13の出力CPは0V一定である。この状態でPLL回
路の発振周波数を下げるため可変分周器11Bの分周比
nを下げると、図6(B)のように、可変分周器11B
の出力(帰還側パルスN)の周期が分周器11Aの出力
(基準側パルスR)の周期よりも短くなるため、チャー
ジポンプ13から負の電流パルスCPが出力されてVC
Oの周波数を下げるように作用する。このとき、同一バ
ンド内ではチャネルの間隔が200KHzであり分周比
は大きく変化しないため、帰還信号Fの周期が長くなっ
て、速やかに図6(A)のようなロック状態となる。
【0008】一方、PLL回路の発振周波数を上げるた
め可変分周器11Bの分周比nを高くすると、上記とは
逆に、可変分周器11Bの出力(帰還側パルスN)の周
期が分周器11Aの出力(基準側パルスR)の周期より
も長くなる。そのため、チャージポンプ13から正の電
流パルスCPが出力されてVCOの周波数を上げるよう
に作用し、帰還信号Fの周期が短くなって同一バンド内
なら速やかにロック状態となる。このように、同一バン
ド内でのチャネルの切替えに伴う可変分周器11Bの分
周比nの変更の際には周波数の安定化が速やかに行なわ
れる。
【0009】ところが、GSM帯からDCS帯へのバン
ド切替えの際には、スイッチ16の切替えが行なわれる
ため、図7のタイミングt1のようにVCOの切替えが
行なわれた周期T1から、可変分周器11Bの出力(帰
還側パルスN)の周期が急激に短くなる。そのため、チ
ャージポンプ13から幅の長い負の電流パルスCPが出
力されてVCOの周波数を下げるように作用する。しか
も、周期T3のように、一方の分周器(ここでは基準側
11A)の出力の1周期間に他方の分周器(可変分周器
B)のパルスが2個入っても位相比較器12は2個目の
パルスに対しては比較動作をしないので、チャージポン
プ13から出力される負の電流パルスCPはかなり長い
ものとなる。その結果、選択側のVCOの出力は周波数
変動範囲の最も周波数の低い側に張りついてしまう。
【0010】このような状態のときに、周期T4のタイ
ミングt2で可変分周器11Bの分周比を切り替える
と、可変分周器11Bの出力(帰還側パルスN)の周期
が長くなるが、分周比の切替えのタイミングによっては
周期T5のように可変分周器11Bの出力(帰還側パル
スN)の立上がりが基準側分周器11Aの出力(基準側
パルスR)の立上がりよりも早くなってしまい、本来チ
ャージポンプ13から正の電流パルスCPが出て欲しい
ところで負の電流パルスCPが出力されてしまう。その
結果、PLL回路はオープン状態からスタートすること
になって、位相ロックアップすなわち周波数引込み時間
が長くなってしまうことがある。
【0011】上記とは逆に、DCS帯からGSM帯への
バンド切替えの際には、可変分周器11Bの出力(帰還
側パルスN)の周期が急激に長くなるため、チャージポ
ンプ13から幅の長い正の電流パルスCPが出力されて
VCOの周波数を上げるように作用し、選択側のVCO
の出力は周波数変動範囲内の最も周波数の高い側に張り
ついてしまう。そして、このような状態のときに、可変
分周器11Bの分周比を切り替えると、本来負の電流パ
ルスCPを出して欲しいチャージポンプから正の電流パ
ルスCPが出力されてしまい、PLL回路の周波数引込
み時間が長くなってしまうことがある。
【0012】上記のように、従来のPLL回路において
は、分周比の切替え後可変分周器11Bの出力(帰還側
パルスN)の最初の立上がりが基準側分周器11Aの出
力(基準側パルスR)の立上がりよりも早くなるか遅く
なるかは、一義的に決まっておらず、分周比の切替えタ
イミングに依存してしまい、周波数引込み時間が変動す
るという問題点があった。かかるVCOおよび分周比の
切替えの際における周波数引込み時間の変動は、音声信
号のみを扱っている携帯電話の無線通信システムでは問
題とならない範囲のものであったが、携帯電話に高速デ
ータ通信機能を付加しようとすると、上記周波数引込み
時間の変動量が許容範囲を超えるものであることが明ら
かとなった。
【0013】この発明の目的は、複数のVCOを有する
PLL回路を備えた無線通信システムにおいて、VCO
を切り替える際の周波数引込み時間を短縮できるように
することにある。
【0014】この発明の目的は、複数のVCOを有する
PLL回路を備えた無線通信システムにおいて、VCO
を切り替える際に一定時間内に周波数引込みを完了でき
るようにすることにある。
【0015】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【0016】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【0017】すなわち、複数の発振回路を有するPLL
回路を備え、発振回路を切り替えることで互いに周波数
帯の異なる2以上の送信信号および受信信号を処理可能
にされた無線通信システムにおいて、上記発振回路を切
り替える際に、制御手段からの信号に基づいてフィルタ
容量の電圧を所定の電圧にリセットするリセット手段を
設けるようにしたものである。
【0018】上記した手段によれば、発振回路を切り替
えた際に発振回路は切替え前の制御電圧に影響されるこ
となく発振動作するようになるため、PLL回路の周波
数の引込み時間を短くすることができる。
【0019】また、上記PLL回路は、上記位相比較器
で基準となる周波数信号と位相比較される上記いずれか
の発振回路からの上記帰還信号を分周するための可変分
周回路を備え、上記制御手段からの信号に基づいて該可
変分周回路における分周比を変更することで受信信号お
よび送信信号の周波数の選択を行なうように構成する。
これによって、発振回路の切替えにより送受信する信号
のバンドを切り替えるとともに、可変分周回路の分周比
を変更することで各バンド内における所望の周波数の選
択を行なうことができる。
【0020】上記リセット手段により行なわれる上記フ
ィルタ容量のリセットは、任意の固定電位とすることが
可能であるが、接地電位へのリセットとするのが望まし
い。最も安定な電位でありかつ容易に得ることができる
からである。
【0021】上記可変分周回路における分周比の変更は
上記発振回路を切り替えた後に行なわれ、該可変分周回
路は分周比の変更後に初期状態にリセットされ、上記リ
セット手段による上記フィルタ容量のリセットは上記可
変分周回路のリセットと連動して行なわれるように構成
すると良い。可変分周回路における分周比の変更後周波
数が安定するまでの時間の方が発振回路の切替え後変更
後周波数が安定するまでの時間よりも短いので、トータ
ルの周波数引込み時間を短縮することができるからであ
る。
【0022】上記可変分周回路における分周比の変更は
上記発振回路を切り替えた後に行なわれ、上記可変分周
回路および上記フィルタ容量のリセットは上記可変分周
回路における分周比の変更後に同時に開始され、上記可
変分周回路のリセットが解除された後に上記フィルタ容
量のリセットが解除されるようにするのが望ましい。こ
れによって、位相比較回路のリセットが解除された直後
に基準となる信号と帰還信号のエッジを位相比較して誤
動作してしまうのを回避することができる。
【0023】上記可変分周回路をリセットする制御信号
を発生するリセット信号発生手段を備え、該リセット信
号発生手段は、上記可変分周回路における分周比の設定
信号および上記基準となる周波数信号とに基づいて、分
周比の変更後上記基準となる周波数信号の最初のパルス
とその次のパルスの期間中有効レベルとされるリセット
信号を発生するように構成すると良い。分周比の設定信
号に基づいてリセット信号を発生することで可変分周回
路のリセットのタイミングを正確かつ容易に設定できる
とともに、基準となる周波数信号に基づいてリセット信
号を発生することでリセット解除後の基準となる周波数
信号に対する帰還信号を分周した信号の位相を一義的に
決定してやることができる。
【0024】上記リセット手段による上記フィルタ容量
のリセット中は、上記位相比較器およびチャージポンプ
の動作が停止されもくしは位相比較器の出力のチャージ
ポンプへの伝達が遮断されるように構成するのが望まし
い。これによって、チャージポンプ出力によるフィルタ
容量の電圧の影響を完全になくすことができ、リセット
中に発振回路の動作が不安定になるのを回避することが
できる。
【0025】上記リセット信号発生手段により発生され
たリセット制御信号に基づいて、該リセット制御信号の
有効レベルへの変化と同期して有効レベルに変化し上記
リセット制御信号の無効レベルへの変化よりも上記基準
となる周波数信号のパルス幅以上の遅延時間をおいて無
効レベルに変化するストップ信号を発生するストップ信
号発生手段を備え、該ストップ信号発生手段により上記
フィルタ容量のリセットおよび上記位相比較器およびチ
ャージポンプの動作停止もくしは位相比較器の出力のチ
ャージポンプへの伝達の遮断制御が行なわれるように構
成すると良い。これによって、位相比較回路のリセット
が解除された直後に基準となる信号と帰還信号のエッジ
を位相比較して誤動作してしまうのをより確実に回避す
ることができる。
【0026】
【発明の実施の形態】次に、本発明の実施例について図
面を用いて説明する。
【0027】図1には、本発明をGSMとDCSのよう
な2つの周波数帯の信号を扱える携帯電話器において、
受信信号や送信信号と合成される所定の周波数の発振信
号を発生する局部発振器として用いられるPLL回路に
適用した場合の一実施例が示されている。
【0028】図1に示されているように、この実施例の
PLL回路10は、13MHzのような基準周波数信号
TCXOを分周して例えば200KHzの基準側パルス
Rを生成する分周器11Aと、帰還信号Fを基準側パル
スRと同じ200KHzの周波数のパルスNに分周する
可変分周器11Bと、分周された帰還側パルスNと基準
側パルスRの位相を比較して位相差する位相比較器12
と、検出された位相差に応じた電荷を送ったり引き抜い
たりするチャージポンプ回路13と、容量C0,C1,
抵抗R1とからなりチャージポンプ回路から供給される
電荷に応じた電圧を発生する2次のループフィルタ14
と、フィルタにより発生された電圧に応じた周波数で発
振する2つの電圧制御発振回路(VCO)15A,15
Bと、これらの電圧制御発振回路15A,15Bの発振
出力を選択するための切替えスイッチ16とにより構成
されている。
【0029】上記電圧制御発振回路15Aは、GSMの
880〜915MHzの周波数帯より上下それぞれ5〜
10%広い周波数範囲で発振動作可能に、また電圧制御
発振回路15BはDCSの1710〜1785MHzの
周波数帯より上下それぞれ5〜10%広い周波数範囲で
発振動作可能に構成される。
【0030】上記位相比較器12は、可変分周器11B
で分周された帰還側パルスNと分周器11Aで分周され
た基準側パルスRの位相を比較して帰還側パルスNの位
相が遅れているときはアップ信号UPを、帰還側パルス
Nの位相が進んでいるときはダウン信号DOWNを出力
する。このアップ信号UPおよびダウン信号DOWN
は、電荷を送ったり引き抜いたりするチャージポンプ回
路13に供給される。
【0031】チャージポンプ回路13は、電流供給用の
電流源と電流引抜き用の電流源とからなり、上記アップ
信号UPが供給されると正の電流パルスCPを生成し、
ダウン信号DOWNが供給されると負の電流パルスCP
を生成してループフィルタ14に供給する。ループフィ
ルタ14は、2次のローパスフィルタであり、正の電流
パルスCPが供給されると容量C0,C1のチャージ電
荷を増加させ、負の電流パルスCPが供給されると容量
C0,C1のチャージ電荷を減らすように動作する。こ
れによって、帰還側パルスNの位相が遅れているときは
ループフィルタ14の出力電圧が高くなって電圧制御発
振回路15Aまたは15Bの発振周波数を高くさせ、帰
還側パルスNの位相が進んでいるときはループフィルタ
14の出力電圧が低くなって電圧制御発振回路15Aま
たは15Bの発振周波数を低くさせる。
【0032】なお、このループフィルタ14は、2次の
フィルタで構成されてその周波数応答特性すなわちルー
プ帯域は、位相比較器12で比較される信号の周波数
(この実施例では200KHz)の10分の1以下とな
るように、ループフィルタ14の時定数が設定される。
応答特性がこれ以上高いと位相比較器12から出力パル
スが出るたびにループフィルタ14の出力電圧が上下に
変動して、次段の電圧制御発振回路15Aまたは15B
の発振動作が不安定になってしまうためである。
【0033】この実施例においては、上記ループフィル
タ14の入力ノードと接地電位GNDのような定電圧端
子との間に接続されフィルタ容量C0,C1のチャージ
電荷をリセットするためのスイッチ17と、基準側分周
器11Aで分周されたパルスRに基づいて可変分周回路
11Bに対するリセット信号/RESを発生するリセッ
ト信号発生回路18と、発生されたリセット信号/RE
Sに基づいてその立ち上がりを遅延させたストップ信号
/STOPを発生する遅延回路19とが設けられてい
る。
【0034】そして、ストップ信号/STOPは位相比
較器12とチャージポンプ回路13とに供給されてこれ
らの回路の動作を停止させるとともに、リセット用スイ
ッチ17に制御信号として供給されてフィルタ容量C
0,C1のチャージ電荷を引き抜くことができるように
構成されている。なお、上記遅延回路19におけるスト
ップ信号/STOPの立上げ遅延時間tpdは、基準側パ
ルスRのパルス幅によりも長いのが望ましい。位相比較
器12がリセット解除のタイミングを与えた基準側パル
スRとその後に来る帰還側パルスNのエッジを位相比較
してしまうのを確実に回避するためである。
【0035】上記リセット信号発生回路18は、システ
ムコントローラ等から可変分周器11Bに供給される分
周比の設定信号nの変化を検出して、その検出後基準側
分周器11Aの出力(基準側パルスR)の最初のパルス
の立ち上がりに同期して立ち下がりその次のパルスの立
ち上がりに同期して立ち上がるようなリセット信号/R
ESを発生するように構成される。具体的には、リセッ
ト信号発生回路18は、分周比の設定信号nの変化を検
出する検出回路と、その検出後基準側パルスRの1サイ
クルの間有効レベルになるようなイネーブル信号EN
(図2参照)を生成する回路と、イネーブル信号ENが
有効レベルの間に基準側パルスRの最初のパルスとその
次のパルスの立上がりエッジに同期して変化するリセッ
ト信号を生成する回路などから構成することができる。
また、上記ストップ信号/STOPにより位相比較器1
2とチャージポンプ回路13の動作を停止させるための
具体的な構成としては、例えば位相比較器12やチャー
ジポンプ回路13内の電流源の電流を遮断するスイッチ
を設けたり、位相比較器12の出力UP,DOWNをチ
ャージポンプ回路13に伝えないようにするための論理
ゲートを設けるなど、種々の方法が考えられる。
【0036】次に、上記PLL回路において、可変分周
器11Bの分周比の切替えおよび電圧制御発振回路15
A,15Bの切替えが行なわれた場合の動作を、図2の
タイミングチャートを用いて説明する。なお、図2は8
80〜915MHzのGSM帯から1710〜1785
MHzのDCS帯へバンド切替えする場合のタイミング
を示す。
【0037】図2の周期T1のタイミングt1で電圧制
御発振回路の切替えが行なわれた場合、帰還信号Fを分
周する可変分周器11Bの出力(帰還側パルスN)の周
期は急激に短くなる。そのため、チャージポンプ13か
ら負の電流パルスCPが出力されて電圧制御発振回路の
周波数を下げるように作用する。しかも、周期T3のよ
うに、一方の分周器(ここでは基準側11A)の出力の
1周期の間に他方の分周器(可変分周器B)の出力パル
スが2個入っても位相比較器12は2個目のパルスに対
しては比較動作をしないので、チャージポンプ13から
出力される負の電流パルスCPはかなり長いものとな
る。その結果、選択側の電圧制御発振回路の出力は周波
数変動範囲の最も周波数の低い側に張りついてしまう。
【0038】このような状態のときに、t2のようなタ
イミングでシステムコントローラ等からの分周比設定信
号nによって可変分周器11Bの分周比の切替えが行な
われると、上記リセット信号発生回路18が、分周比の
設定信号nの変化を検出して、その検出後基準側分周器
11Aの出力パルスRの最初のパルスの立ち上がり(タ
イミングt3)に同期して立ち下がりその次のパルスの
立ち上がり(タイミングt4)に同期して立ち上がるよ
うなリセット信号/RESを発生する。これによって、
可変分周器11Bはリセット信号/RESがロウレベル
期間ずっとリセット状態にされる。
【0039】また、リセット信号/RESの立ち下がり
に同期してストップ信号/STOPがロウレベルに変化
し、これによってリセット用スイッチ17がオンされて
ループフィルタ14の容量C0,C1のチャージ電荷を
引き抜いて、電圧制御発振器15Bへの制御電圧を接地
電位(0V)に固定する。しかも、ストップ信号/ST
OPによって位相比較器12とチャージポンプ回路13
の動作が停止される。そのため、電圧制御発振器15B
は変動範囲の下限の周波数で発振動作するように制御さ
れる。
【0040】その後、基準側パルスRの次の立ち上がり
タイミングt4でリセット信号/RESがハイレベルに
変化して、可変分周器11Bのリセットが解除され、可
変分周器11Bはこの時点から改めて分周を開始する。
そして、しばらくしたタイミングt5でストップ信号/
STOPがハイレベルに変化されると、位相比較器12
とチャージポンプ回路13の動作停止状態が解除される
ため位相比較が開始される。しかして、このとき、電圧
制御発振器15Bは変動範囲の下限の周波数で発振動作
しており、しかもリセット信号/RESは基準側パルス
Rに基づいて形成されるのでその立ち上がりがゲート遅
延分遅くなる。そのため、分周比nにより決まる発振周
波数がVCOの変動範囲の下限に近い周波数であったと
しても、可変分周器11Bで分周された帰還側パルスN
の周期は必ず基準側パルスRの周期よりも長くなる。
【0041】そのため、基準側パルスRの次の立ち上が
りタイミングt6で位相比較器12は帰還側パルスNの
位相遅れを検出してチャージポンプ回路13から位相差
に応じた正の電流パルスCPが出力される。そして、こ
のとき電圧制御発振器15Bは変動範囲の下限の周波数
で発振動作しているため、PLL回路はクローズ状態か
らスタートすることになり、しかも帰還側パルスNの位
相遅れは最大で1710MHzの信号と1785MHz
の信号との位相差程度に過ぎないので、上記チャージポ
ンプ回路13からの正の電流パルスCP1つで引込みを
完了して次の周期からはPLLがロックアップした状態
となる。
【0042】上記とは逆に、1710〜1785MHz
のDCS帯から880〜915MHzのGSM帯へのバ
ンド切替えの際には、図2の出力(基準側パルスR)と
Nの関係が逆になり、帰還信号Fを分周する可変分周器
11Bの出力(帰還側パルスN)の周期は急激に長くな
る。そのため、チャージポンプ13から正の電流パルス
CPが出力されて電圧制御発振回路の周波数を上げるよ
うに作用する。そのため、電圧制御発振器15Aは変動
範囲の上限の周波数に張りついてしまう。
【0043】しかし、この場合にも、タイミングt2で
システムコントローラ等からの分周比設定信号nによっ
て可変分周器11Bの分周比の切替えが行なわれると、
上記リセット信号発生回路18がロウアクティブのリセ
ット信号/RESを発生する(タイミングt3)。これ
によって、可変分周器11Bはリセット信号/RESが
ロウレベル期間ずっとリセット状態にされるとともに、
ストップ信号/STOPがロウレベルに変化し、これに
よってリセット用スイッチ17がオンされてループフィ
ルタ14の容量C0,C1のチャージ電荷を引き抜く。
また、ストップ信号/STOPによって位相比較器12
とチャージポンプ回路13の動作が停止される。そのた
め、電圧制御発振器15Aは変動範囲の下限の周波数で
発振動作するように制御される。
【0044】従って、その後は、GSM帯からDCS帯
へのバンド切替えの場合と同様に、基準側パルスRの次
の立ち上がりタイミングt4でリセット信号/RESが
ハイレベルに変化して、可変分周器11Bのリセットが
解除され、可変分周器11Bはこの時点から改めて分周
を開始する。そして、タイミングt5でストップ信号/
STOPがハイレベルに変化されると、位相比較器12
とチャージポンプ回路13の動作停止状態が解除される
が、電圧制御発振器15Aは変動範囲の下限の周波数で
発振動作しており、PLL回路はクローズ状態からスタ
ートすることになる。しかも、リセット信号/RESは
基準側パルスRに基づいて形成されその立ち上がりがゲ
ート遅延分遅くなるため、可変分周器11Bで分周され
た帰還側パルスNの周期は必ず基準側パルスRの周期よ
りも長くなる。
【0045】そのため、基準側パルスRの次の立ち上が
りタイミングt6で位相比較器12は帰還側パルスNの
位相遅れを検出してチャージポンプ回路13から位相差
に応じた正の電流パルスCPが出力される。そして、こ
のときの帰還側パルスNの位相遅れは比較的小さいの
で、電圧制御発振器15Aは上記チャージポンプ回路1
3からの正の電流パルスCP1つで引込みを完了して、
次の周期からはPLLがロックアップした状態となる。
【0046】図3に本発明に係るPLL回路の第2の実
施例を示す。
【0047】この実施例は、図1の実施例においてルー
プフィルタ14の入力ノードと接地電位GNDとの間に
接続されたフィルタ容量C0,C1をリセットするスイ
ッチ17を、ループフィルタ14の入力ノードと電源電
圧Vccとの間に接続し、フィルタ容量をVccにリセ
ットするようにしたものである。また、このようにした
場合、GSM帯からDCS帯へのバンド切替えまたはD
CS帯からGSM帯へのバンド切替えのいずれの場合に
も、電圧制御発振回路15Aまたは15Bはリセットに
より変動範囲の上限の周波数で発振動作するようにな
る。つまり、リセット期間中、電圧制御発振回路15A
または15Bは第1の実施例とは逆に発振周波数が最も
高い状態で発振動作することとなる。
【0048】そこで、この実施例では、可変分周器11
Bの出力(帰還側パルスN)に基づいてリセット信号/
RESを発生するリセット信号発生回路18を設け、そ
のリセット信号/RESで基準側分周器11Aをリセッ
トさせるとともに、リセット信号/RESの立ち下がり
を遅延したストップ信号/STOPを遅延回路19で生
成して位相比較器12とチャージポンプ13とを停止さ
せるように構成されている。
【0049】これによって、分周比nにより決まる発振
周波数がVCOの変動範囲の上限に近い周波数であった
としても、リセット信号/RESは帰還側パルスNに基
づいて形成されるのでその立ち上がりがゲート遅延分遅
くなるため、リセット解除後の最初のパルスは、第1の
実施例とは逆に可変分周器11Bの出力(帰還側パルス
N)の方が必ず基準側分周器11Aの出力(基準側パル
スR)よりも早いタイミングとなる。これによって、位
相比較器12は帰還信号Fの位相が進んでいると判定し
てダウン信号を出力し、チャージポンプ13がそれを受
けて負の電流パルスCPを出力するため、電圧制御発振
回路15Aまたは15Bは発振周波数を下げるように動
作する。しかも、電圧制御発振回路15Aまたは15B
はリセット期間中変動範囲の上限の周波数で発振動作し
ており、PLL回路としてはクローズした状態からスタ
ートするので、1回の電流パルスCPで周波数の引込み
が完了して、PLLをロックアップ状態とすることがで
きる。
【0050】図4には、上記実施例のPLL回路を利用
したデュアルバンド方式の携帯電話器の無線通信システ
ムの構成例が示されている。特に制限されないが、この
実施例のシステムは、いわゆるシングルスーパーヘテロ
ダイン方式と呼ばれるものである。
【0051】図4において、100は信号電波の送受信
用アンテナ、101は送受信切替え用のスイッチ、11
0はアンテナ100により受信された信号を増幅し復調
する受信系回路、120はアンテナ100より送信する
信号を変調し周波数変換する送信系回路、130はこれ
らの受信系回路110と送信系回路120に必要とされ
る局部発振信号を発生する発振系回路、140は受信信
号から音声データを抽出したり音声データを電圧パルス
列に変換したりするベースバンド信号処理回路、150
はシステム全体を統括的に制御するマイクロコンピュー
タなどからなるシステムコントローラである。上記実施
例のPLL回路は発振系回路130において利用され
る。
【0052】上記受信系回路110は、アンテナ100
より受信された信号から不要波を除去するSAWフィル
タなどからなる帯域制限フィルタ(FLT)111と、
フィルタ111を通過した信号を増幅する低雑音増幅回
路(LNA)112と、増幅された受信信号と発振系回
路130からの局部発振信号とを合成することにより中
間周波数の信号にダウンコンバートするミクサ(MI
X)113と、受信信号と局部発振信号の周波数差に相
当する周波数の信号を通過させるバンドパスフィルタ
(BPF)114と、信号を所望のレベルに増幅する利
得制御可能なプログラマブル・ゲイン・アンプ(PG
A)115と、所望の振幅に調整された信号をベースバ
ンド信号(I/Q)に復調する復調器(DeMOD)な
どから構成されている。
【0053】上記送信系回路120は、ベースバンド信
号処理回路140からベースバンド信号(I/Q)とし
て入力された送信信号をRF信号に変調する変調器(M
OD)121と、変調された信号を発振系回路130か
らの発振信号と合成することにより所望の送信周波数の
信号にアップコンバートするミクサ(UP−MIX)1
22と、周波数変換された送信信号を電力増幅してアン
テナ100より送信させるパワーアンプ(PA)などか
ら構成されている。
【0054】発振系回路130は、RF信号用の電圧制
御発振回路(RFVCO)131と、復調器116およ
び変調器121で必要とされる中間周波数信号(周波数
一定)を生成する電圧制御発振回路(IFVCO)13
2と、これらのVCO131,132からの帰還信号と
水晶振動子を用いた周波数精度が高く温度依存性のない
発振回路から供給される基準信号TCXOとの位相差を
比較してそれぞれのVCOに対する制御電圧を生成する
シンセサイザ(SYN)133と、RFVCO131で
発生された発振信号を受信側のミクサ113と送信側の
ミクサ122に分配して供給するバッファ(BFF)1
34などから構成されている。
【0055】ここで、図1や図3に示されている電圧制
御発振回路15A,15Bおよび切替えスイッチ16
が、図4のVCO131,132に相当し、RFVCO
131およびIFVCO132には2つの電圧制御発振
回路15A,15Bがそれぞれ設けられている。また、
図1や図3に示されている分周回路11A,11B、位
相比較器12、チャージポンプ13およびループフィル
タ14は、図4においてシンセサイザ(SYN)133
として示されており、このシンセサイザ133内にリセ
ット用スイッチ17およびリセット信号発生回路18、
遅延回路19が設けられる。
【0056】この実施例のシステムにおいては、システ
ムコントローラ150がチャネルを変更しようとすると
きに、シンセサイザ133内部の可変分周器に対して供
給する分周比の設定信号nを変更するとともに、RFV
CO131およびIFVCO132に対するVCO切替
え制御信号FCを変化させる。また、システムコントロ
ーラ150は、送信と受信を切り替える際に、切替えス
イッチ101に対する送受信切替え制御信号TX/RXを変
化させるような制御が行なわれる。
【0057】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでなく、例えば実施例では、チャージポンプ回
路13の後段に2つの電圧制御発振換回路15Aおよび
15Bを有するPLL回路として説明したが、電圧制御
発振回路は実施例のように2つの場合に限らず、3個以
上ある場合にも本発明を適用することが可能であり、そ
の場合にも実施例と同様な効果を得ることができる。
【0058】また、リセット用スイッチ17が接続され
る端子は接地点GNDや電源電圧端子Vccに限定され
るものでなく、任意の固定電位端子とすることができ
る。また、ループフィルタ14は、図1や図3に示され
ているように容量C0,C1,R1とからなる2次のフ
ィルタに限定されず、図5のような1つの容量からなる
1次のフィルタであってもよい。また、実施例において
は、基準信号を分周する分周器11Aを設けているが、
この分周器は必ずしも必要なものではなく、基準信号の
周波数によっては省略することが可能である。
【0059】さらに、上記応用例では、シングルスーパ
ーヘテロダイン方式と呼ばれる携帯電話器の無線通信シ
ステムについて説明したが、シングルスーパーヘテロダ
イン方式における受信側のミクサ113の後にダウンコ
ンバートされた信号をさらにダウンコンバートする第2
のミクサを設けるようにしたダブルスーパーヘテロダイ
ン方式と呼ばれる携帯電話器の無線通信システムや受信
側のミクサを省略して増幅され所定の帯域フィルタを通
過した受信信号を直接復調器に入力させるダイレクトコ
ンバート方式と呼ばれる携帯電話器の無線通信システム
にも適用できることはいうまでもない。
【0060】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である携帯電
話器の無線通信システムに用いられるPLL回路に適用
した場合について説明したが、本発明はそれに限定され
るものでなく、2以上のVCOを備え周波数を切り替え
て動作させるPLL回路およびそれを有するシステム一
般に広く利用することができる。
【0061】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【0062】すなわち、本発明に従うと、複数のVCO
を有するPLL回路を備えた無線通信システムにおい
て、VCOを切り替える際の周波数引込み時間を短縮で
き、しかもVCOを切り替える際に必ず一定時間内に周
波数引込みを完了できるようにすることができるという
効果がある。
【図面の簡単な説明】
【図1】本発明に係るPLL回路の第1の実施例を示す
ブロック図である。
【図2】実施例のPLL回路の分周比およびVCO切替
え時の動作波形を示すタイミングチャートである。
【図3】本発明に係るPLL回路の第2の実施例を示す
ブロック図である。
【図4】本発明に係るPLL回路を適用したシステム例
としてのデュアルバンド方式の携帯電話システムの構成
例を示すブロック図である。
【図5】従来のPLL回路の構成例を示すブロック図で
ある。
【図6】従来のPLL回路のロック状態と分周比切替え
時の動作波形を示すタイミングチャートである。
【図7】従来のPLL回路の分周比およびVCO切替え
時の動作波形を示すタイミングチャートである。
【符号の説明】
11A 基準側分周器 11B 可変分周器 12 位相比較器 13 チャージポンプ 14 ループフィルタ 15A,15B 電圧制御発振回路 16 VCO切替えスイッチ 17 リセット用スイッチ 18 リセット信号発生回路 19 遅延回路 TCXO 基準信号 F 帰還信号 R 基準信号を分周した信号 N 帰還信号を分周した信号
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5J106 AA04 BB01 CC19 CC41 CC53 DD08 DD32 GG15 5K047 AA01 BB01 BB05 DD01 MM02 MM11 MM33 MM46 MM50 MM55 MM63 5K060 CC04 DD04 HH26 HH27 HH28 HH29 HH39

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 アンテナより受信された信号を処理する
    受信系回路と、 基準となる周波数信号と帰還信号の位相差を検出する位
    相比較器および該位相比較器で検出された位相差に応答
    して電圧を発生するチャージポンプおよびフィルタ容
    量、該フィルタ容量の電圧に基づいて発振動作する複数
    の発振回路を備え上記受信系回路で処理される信号に合
    成される局部発振信号を生成するためのPLL回路を含
    む発振系回路と、 上記受信系回路および発振系回路を統括的に制御する制
    御手段とを有し、上記PLL回路の複数個の発振回路を
    切り替えることで互いに周波数帯の異なる2以上の受信
    信号を処理可能にされた無線通信システムであって、 上記発振回路を切り替える際に、上記制御手段からの信
    号に基づいて上記フィルタ容量の電圧を所定の電圧に設
    定する設定手段を設けたことを特徴とする無線通信シス
    テム。
  2. 【請求項2】 上記PLL回路は、上記位相比較器で基
    準となる周波数信号と位相比較される上記いずれかの発
    振回路からの上記帰還信号を分周するための可変分周回
    路を備え、上記制御手段からの信号に基づいて該可変分
    周回路における分周比を変更することで受信信号の周波
    数の選択を行なうように構成されていることを特徴とす
    る請求項1に記載の無線通信システム。
  3. 【請求項3】 上記設定手段により行なわれる上記フィ
    ルタ容量の設定は、接地電位への設定であることを特徴
    とする請求項1または2に記載の無線通信システム。
  4. 【請求項4】 上記可変分周回路における分周比の変更
    は上記発振回路を切り替えた後に行なわれ、該可変分周
    回路は分周比の変更後に初期状態に設定され、上記設定
    手段による上記フィルタ容量の設定は上記可変分周回路
    の設定と連動して行なわれることを特徴とする請求項3
    に記載の無線通信システム。
  5. 【請求項5】 上記可変分周回路における分周比の変更
    は上記発振回路を切り替えた後に行なわれ、上記可変分
    周回路および上記フィルタ容量の設定は上記可変分周回
    路における分周比の変更後に開始され、上記可変分周回
    路に対する初期状態への設定が解除された後に上記フィ
    ルタ容量に対する設定が解除されることを特徴とする請
    求項4に記載の無線通信システム。
  6. 【請求項6】 上記可変分周回路を初期状態へ設定する
    制御信号を発生する設定信号発生手段を備え、該設定信
    号発生手段は、上記可変分周回路における分周比の設定
    信号および上記基準となる周波数信号とに基づいて、分
    周比の変更後上記基準となる周波数信号の最初のパルス
    とその次のパルスの期間中有効レベルとされる設定信号
    を発生することを特徴とする請求項5に記載の無線通信
    システム。
  7. 【請求項7】 上記フィルタ容量の電圧が所定の電圧に
    設定されているとき、上記位相比較器およびチャージポ
    ンプの動作は停止されもくしは位相比較器の出力のチャ
    ージポンプへの伝達が遮断されることを特徴とする請求
    項5または6に記載の無線通信システム。
  8. 【請求項8】 上記設定信号発生手段により発生された
    設定信号に基づいて、該設定信号の有効レベルへの変化
    と同期して有効レベルに変化し上記設定信号の無効レベ
    ルへの変化よりも上記基準となる周波数信号のパルス幅
    以上の遅延時間をおいて無効レベルに変化するストップ
    信号を発生するストップ信号発生手段を備え、該ストッ
    プ信号発生手段により上記フィルタ容量の電圧の所定電
    圧への設定および上記位相比較器およびチャージポンプ
    の動作停止もくしは位相比較器の出力のチャージポンプ
    への伝達の遮断制御が行なわれることを特徴とする請求
    項6に記載の無線通信システム。
  9. 【請求項9】 上記アンテナより送信する信号を処理す
    る送信系回路を有し、上記PLL回路は、上記送信系回
    路で処理される信号に合成される局部発振信号を生成
    し、上記PLL回路の複数個の発振回路を切り替えるこ
    とで互いに周波数帯の異なる2以上の送信信号を処理可
    能に構成されていることを特徴とする請求項1に記載の
    無線通信システム。
  10. 【請求項10】 上記可変分周回路における分周比を変
    更することで送信信号の周波数の選択を行なうように構
    成されていることを特徴とする請求項2に記載の無線通
    信システム。
  11. 【請求項11】 上記アンテナより送信する信号を処理
    する送信系回路を有することを特徴とする請求項8に記
    載の無線通信システム。
JP2000046200A 2000-02-23 2000-02-23 無線通信システム Expired - Fee Related JP3818624B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2000046200A JP3818624B2 (ja) 2000-02-23 2000-02-23 無線通信システム
TW090103240A TW558888B (en) 2000-02-23 2001-02-14 Radio communication system
US09/788,363 US6714772B2 (en) 2000-02-23 2001-02-21 Wireless communication system
KR1020010008664A KR100682000B1 (ko) 2000-02-23 2001-02-21 무선 통신 시스템
US10/778,166 US7162216B2 (en) 2000-02-23 2004-02-17 Wireless communication system
US11/637,759 US20070087716A1 (en) 2000-02-23 2006-12-13 Wireless communication system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000046200A JP3818624B2 (ja) 2000-02-23 2000-02-23 無線通信システム

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006075033A Division JP2006157983A (ja) 2006-03-17 2006-03-17 無線通信システム

Publications (3)

Publication Number Publication Date
JP2001237699A true JP2001237699A (ja) 2001-08-31
JP2001237699A5 JP2001237699A5 (ja) 2005-01-13
JP3818624B2 JP3818624B2 (ja) 2006-09-06

Family

ID=18568669

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000046200A Expired - Fee Related JP3818624B2 (ja) 2000-02-23 2000-02-23 無線通信システム

Country Status (4)

Country Link
US (3) US6714772B2 (ja)
JP (1) JP3818624B2 (ja)
KR (1) KR100682000B1 (ja)
TW (1) TW558888B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006140852A (ja) * 2004-11-12 2006-06-01 Kenwood Corp Pll回路
US7180375B2 (en) 2002-11-22 2007-02-20 Nec Corporation PLL circuit
US7221920B2 (en) 2003-07-24 2007-05-22 Kabushiki Kaisha Toshiba Voltage controlled oscillator, frequency synthesizer and communication apparatus
US7366485B2 (en) 2004-03-04 2008-04-29 Matsushita Electric Industrial Co., Ltd. Multimode wireless transmitter and a portable wireless device using the same
WO2008114313A1 (ja) * 2007-03-16 2008-09-25 Fujitsu Limited Pll周波数シンセサイザ
US7664475B2 (en) 2004-09-07 2010-02-16 Nec Corporation Multi-band wireless transceiver and method of controlling the same

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4138264B2 (ja) * 2001-03-16 2008-08-27 富士通株式会社 Pll周波数シンセサイザ
US7174147B2 (en) * 2001-04-11 2007-02-06 Kyocera Wireless Corp. Bandpass filter with tunable resonator
US7746292B2 (en) 2001-04-11 2010-06-29 Kyocera Wireless Corp. Reconfigurable radiation desensitivity bracket systems and methods
US7221243B2 (en) * 2001-04-11 2007-05-22 Kyocera Wireless Corp. Apparatus and method for combining electrical signals
US6690251B2 (en) * 2001-04-11 2004-02-10 Kyocera Wireless Corporation Tunable ferro-electric filter
US6788155B2 (en) * 2002-12-31 2004-09-07 Intel Corporation Low gain phase-locked loop circuit
JP4045978B2 (ja) * 2003-02-25 2008-02-13 松下電器産業株式会社 デジタル信号送受信機
DE60302867D1 (de) * 2003-03-14 2006-01-26 St Microelectronics Srl Phasenregelschleife mit Aufbereitung des Steuerstroms durch einen schaltbaren Kondensator
JP4434825B2 (ja) 2003-05-08 2010-03-17 パナソニック株式会社 インパルス波形生成装置
US7720443B2 (en) 2003-06-02 2010-05-18 Kyocera Wireless Corp. System and method for filtering time division multiple access telephone communications
US6822484B1 (en) * 2003-06-26 2004-11-23 International Business Machines Corporation High-frequency phase/frequency detector with improved reset mechanism
EP1505720B1 (en) * 2003-08-06 2018-07-18 Synergy Microwave Corporation Tunable frequency, low phase noise and low thermal drift oscillator
EP1511174B1 (en) * 2003-08-29 2007-06-13 Texas Instruments Incorporated Charge pump phase locked loop with improved power supply rejection
US7292113B2 (en) * 2003-09-09 2007-11-06 Synergy Microwave Corporation Multi-octave band tunable coupled-resonator oscillator
US7088189B2 (en) * 2003-09-09 2006-08-08 Synergy Microwave Corporation Integrated low noise microwave wideband push-push VCO
WO2005057996A2 (en) * 2003-12-09 2005-06-23 Synergy Microwave Corporation User-definable thermal drift voltage control oscillator
US7262670B2 (en) * 2003-12-09 2007-08-28 Synergy Microwave Corporation Low thermal drift, tunable frequency voltage controlled oscillator
US7599677B2 (en) * 2004-03-31 2009-10-06 Broadcom Corporation Charge pump circuit having switches
CA2563174C (en) * 2004-04-21 2009-07-21 Synergy Microwave Corporation Wideband voltage controlled oscillator employing evanescent mode coupled-resonators
CA2515982C (en) * 2004-08-16 2008-07-22 Synergy Microwave Corporation Low noise, hybrid tuned wideband voltage controlled oscillator
JP3964426B2 (ja) * 2004-11-17 2007-08-22 シャープ株式会社 発振器、集積回路、通信装置
EP1886403B1 (en) * 2005-05-20 2018-12-26 Synergy Microwave Corporation Tunable oscillator having series and parallel tuned resonant circuits
DE102005041052B3 (de) 2005-08-30 2007-03-29 Infineon Technologies Ag Verfahren zur Stabilitätskontrolle einer selbstschwingenden Treiberschaltung und selbstschwingende Treiberschaltung
CA2566283C (en) 2005-11-02 2011-10-18 Synergy Microwave Corporation User-definable, low cost, low phase hit and spectrally pure tunable oscillator
EP1786096A3 (en) * 2005-11-15 2007-06-27 Synergy Microwave Corproation Low cost multi-octave-band tunable oscillator having low and uniform phase noise
US7912428B2 (en) * 2005-11-16 2011-03-22 Broadcom Corporation System and method providing variable-frequency IF conversion in a multimode communication device
US8503545B2 (en) * 2006-08-31 2013-08-06 Advanced Micro Devices, Inc. I/Q imbalance compensation
US9708110B2 (en) 2008-03-12 2017-07-18 Dewal Industries, Llc Venting liner and method
KR101904749B1 (ko) * 2012-05-10 2018-10-08 삼성전자주식회사 위상 고정 루프의 스위칭 및 위상 잡음 향상 기법을 적용한 트랜시버
TWI533608B (zh) 2014-06-30 2016-05-11 友達光電股份有限公司 資料接收器及資料接收方法
CN104580038B (zh) * 2014-12-30 2017-12-29 江苏中兴微通信息科技有限公司 一种自回环结构的收发联合iq失衡估计与补偿方法
EP3276538B1 (en) * 2016-07-25 2020-01-01 STMicroelectronics International N.V. Carrier signal generation circuit for a radio-frequency identification transponder device and method for generating a carrier signal
US10075173B2 (en) * 2016-11-22 2018-09-11 Silicon Laboratories Inc. Digital fast lock for phase-locked loops
EP3787187A1 (en) * 2019-09-02 2021-03-03 NXP USA, Inc. Locking technique for phase-locked loop

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2748676B2 (ja) * 1990-09-19 1998-05-13 日本電気株式会社 Pll回路
EP0840456A3 (en) * 1990-10-22 1999-08-25 NEC Corporation PLL frequency synthesizer capable of changing an output frequency at a high speed
US5304951A (en) 1992-01-31 1994-04-19 Hughes Aircraft Company Divider synchronization circuit for phase-locked loop frequency synthesizer
JPH0613898A (ja) * 1992-06-29 1994-01-21 Nec Corp 周波数シンセサイザ
US5864572A (en) * 1996-08-26 1999-01-26 Sun Microsystems, Inc. Oscillator runaway detect and reset circuit for PLL clock generator
KR19980042114A (ko) * 1996-11-11 1998-08-17 가나이 츠토무 위상록루프회로를 갖는 시스템
US5847614A (en) * 1996-11-15 1998-12-08 Analog Devices, Inc. Low power charge pump
US5949264A (en) * 1996-11-29 1999-09-07 Lo; Dennis C. Digital phase detector and charge pump system reset and balanced current source matching methods and systems
US5774023A (en) * 1997-04-30 1998-06-30 Motorola, Inc. Adaptive phase locked loop system with charge pump having dual current output
US6308048B1 (en) * 1997-11-19 2001-10-23 Ericsson Inc. Simplified reference frequency distribution in a mobile phone
US6181212B1 (en) * 1999-01-28 2001-01-30 Lucent Technologies, Inc. Phase locked loop for generating two disparate, variable frequency signals
JP4015793B2 (ja) * 2000-02-16 2007-11-28 株式会社東芝 位相比較回路およびpll回路
US6466100B2 (en) * 2001-01-08 2002-10-15 International Business Machines Corporation Linear voltage controlled oscillator transconductor with gain compensation
EP1318641A3 (en) * 2001-12-10 2006-10-04 Alps Electric Co., Ltd. Carrier recovery with antenna diversity
US6573769B1 (en) * 2002-06-27 2003-06-03 Pericom Semiconductor Corp. Phase-locked loop (PLL) with mixer for subtracting outer-band phase noise
DE60302867D1 (de) * 2003-03-14 2006-01-26 St Microelectronics Srl Phasenregelschleife mit Aufbereitung des Steuerstroms durch einen schaltbaren Kondensator
US7215936B2 (en) * 2003-04-02 2007-05-08 Bogdan Sadowski Super-regenerative receiver including phase-locked loop
JP4768645B2 (ja) * 2007-02-16 2011-09-07 パナソニック株式会社 Pll回路、およびそれを備えた無線装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7180375B2 (en) 2002-11-22 2007-02-20 Nec Corporation PLL circuit
US7221920B2 (en) 2003-07-24 2007-05-22 Kabushiki Kaisha Toshiba Voltage controlled oscillator, frequency synthesizer and communication apparatus
US7366485B2 (en) 2004-03-04 2008-04-29 Matsushita Electric Industrial Co., Ltd. Multimode wireless transmitter and a portable wireless device using the same
US7664475B2 (en) 2004-09-07 2010-02-16 Nec Corporation Multi-band wireless transceiver and method of controlling the same
JP2006140852A (ja) * 2004-11-12 2006-06-01 Kenwood Corp Pll回路
WO2008114313A1 (ja) * 2007-03-16 2008-09-25 Fujitsu Limited Pll周波数シンセサイザ
JPWO2008114313A1 (ja) * 2007-03-16 2010-06-24 富士通株式会社 Pll周波数シンセサイザ
JP4641325B2 (ja) * 2007-03-16 2011-03-02 富士通株式会社 Pll周波数シンセサイザ
US8138842B2 (en) 2007-03-16 2012-03-20 Fujitsu Limited PLL frequency synthesizer

Also Published As

Publication number Publication date
KR100682000B1 (ko) 2007-02-15
KR20010085441A (ko) 2001-09-07
US20010016476A1 (en) 2001-08-23
US20070087716A1 (en) 2007-04-19
US6714772B2 (en) 2004-03-30
US20040162047A1 (en) 2004-08-19
JP3818624B2 (ja) 2006-09-06
TW558888B (en) 2003-10-21
US7162216B2 (en) 2007-01-09

Similar Documents

Publication Publication Date Title
JP2001237699A (ja) 無線通信システム
US7301416B2 (en) Semiconductor integrated circuit for wireless communication
KR100929058B1 (ko) 조정가능-바이어스 vco
US7454176B2 (en) Semiconductor integrated circuit for communication and terminal device for mobile communication
JP2005109618A (ja) 通信用半導体集積回路および携帯端末システム
US7019571B2 (en) Frequency synthesizer for a wireless communication system
US20050134391A1 (en) Semiconductor integrated circuit having built-in PLL circuit
US20140241335A1 (en) Phase-locked loop using dual loop mode to achieve fast resettling
JP2002135157A (ja) マルチバンド携帯無線端末
US7386064B2 (en) Communication semiconductor integrated circuit device and a wireless communication system
JP2006279392A (ja) 通信用半導体集積回路
JP2009027581A (ja) 半導体集積回路
JP2005167536A (ja) 通信用半導体集積回路および無線通信システム
JP2006157983A (ja) 無線通信システム
US20040023625A1 (en) Frequency synthesizer and a method for synthesizing a frequency
JPH04343525A (ja) 周波数合成器を待機モードにする方法およびその装置
US8599985B2 (en) System and method for reducing lock acquisition time of a phase-locked loop
US6192220B1 (en) Phase lock loop system with ultrafast lock times for half duplex time division multiple access wireless data applications
JPS5935534B2 (ja) Pll回路
JPH0532929B2 (ja)
JPH077454A (ja) 受信装置
JP2005167660A (ja) 半導体装置
JPH06104788A (ja) スーパーヘテロダイン方式の受信機
JP2005184648A (ja) 携帯型通信装置
JPH07283733A (ja) Pll回路

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040217

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060119

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060317

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060406

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060421

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060427

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060608

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060612

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100623

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120623

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120623

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130623

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130623

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140623

Year of fee payment: 8

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees