JP2001223265A - 半導体素子のトレンチ素子分離膜の製造方法 - Google Patents

半導体素子のトレンチ素子分離膜の製造方法

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Abstract

(57)【要約】 【課題】 トレンチ素子分離膜の形状を改良して、残留
応力の集中を防止し得るようにした半導体素子の製造方
法を提供する。 【解決手段】 トレンチ素子分離膜の製造方法におい
て、多量のポリマーを生成させる第１エッチングにより
トレンチの上部に広くて円い凸面を形成する第１ステッ
プと、少量のポリマーを生成させる第２エッチングによ
りトレンチの中心に垂直した側面を形成する第２ステッ
プと、多量のポリマーを生成させる第３エッチングによ
りトレンチの下部に狭くて円い凹面を形成し、トレンチ
素子分離膜を形成する第３ステップとを含む。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体メモリ素子
の製造方法に関し、特に、残留応力（Ｒｅｓｉｄｕａｌ
Ｓｔｒｅｓｓ）の集中を防止できるように形状を改良
したトレンチ素子分離膜の製造方法に関する。
【０００２】
【従来の技術】周知のように、トランジスタとキャパシ
タとから構成されたメモリセルを有するＤＲＡＭ（Ｄｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）は、主に微細化を介した小型化により高集積化され
ている。
【０００３】したがってメモリセルの装置容積が低減す
ることによって、活性化領域（Ａｃｔｉｖｅ Ｒｅｇｉ
ｏｎ）とその間の空間もともに減ることとなる。このよ
うに、二つの隣接装置間の電流漏洩を防止する重要な役
割をする素子分離膜領域が益々近接することによって、
高集積化による多くの問題点が発生することとなる。す
なわち、狭い素子分離膜構造が隣接した活性化領域間の
狭い空間にあるフィールド酸化（Ｆｉｅｌｄ Ｏｘｉｄ
ｅ：ＦＯＸ）膜を薄くするため、ＦＯＸ膜は素子分離目
的を効果的に行えなくなる。さらには、ＦＯＸ膜が形成
される間活性化領域の外郭部分にバーズビーキング（Ｂ
ｉｒｄ′ｓ Ｂｅａｋｉｎｇ）が発生してゲート酸化膜
に漏洩電流が発生することもある。
【０００４】上記した問題点を解決のために、１Ｇｂｉ
ｔ ＤＲＡＭから４Ｇｂｉｔ ＤＲＡＭまで応用される
高集積半導体メモリ装置が提案されて広く用いられてお
り、隣接した装置を分離させるために充分な深さのトレ
ンチ域が半導体シリコン基板に形成される。
【０００５】要するに、従来のトレンチ素子分離膜の製
造方法は、シリコン基板にパッド酸化物や窒化物膜を形
成し、パッド酸化膜や窒化膜を選択的にエッチングする
ステップ、及びパターンされた酸化膜や窒化膜を、マス
クを利用してシリコン基板をドライエッチングするステ
ップからなっていた。
【０００６】しかし、従来の製造方法により形成された
トレンチ素子分離膜は、アニ−ル及び他の熱処理工程
中、熱により圧縮応力がトレンチの下部に集まるという
短所がある。したがって、シリコン基板内の欠陥が移動
してトレンチ側面の形態が悪化して転位（Ｄｉｓｌｏｃ
ａｔｉｏｎ）が発生し易いこととなる。特にトレンチが
熱を受けると、トレンチ下部周囲に圧縮応力が集中して
さらに転位がし易くなる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、トレ
ンチ素子分離膜の形状を改良して、残留応力の集中を防
止し得るようにした半導体素子の製造方法を提供するこ
とにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、トレンチ素子分離膜の製造方法におい
て、多量のポリマーを生成させる第１エッチングにより
トレンチの上部に広くて円い凸面を形成する第１ステッ
プと、少量のポリマーを生成させる第２エッチングによ
りトレンチの中心に垂直した側面を形成する第２ステッ
プと、多量のポリマーを生成させる第３エッチングによ
りトレンチの下部に狭くて円い凹面を形成し、トレンチ
素子分離膜を形成する第３ステップとを含んでなるトレ
ンチ素子分離膜の製造方法を提供する。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の最
も好ましい実施形態を説明する。
【００１０】図１〜図３は、本発明の好ましい実施形態
にかかるトレンチ素子分離膜の製造方法を示した断面図
である。ここで、図１〜図３の同じ部分は同じ図面符号
で示す。
【００１１】まず、シリコン基板１０は、選択エッチン
グして幾何学的にトレンチ周辺の圧縮応力を低減し得る
ようにトレンチ形状を形成する。すなわち、エッチング
工程は、パッド酸化膜や窒化膜（図示せず）を備えたマ
スク（Ｍａｓｋ）パターンを用いて実施するが、第１エ
ッチング工程は、低電圧と多量のポリマーを生成する条
件で実施してトレンチ８の円い上部２を得ることとな
り、第２エッチング工程は、高電圧と少量のポリマーを
生成する条件で実施して垂直した中央部分４を得る。そ
して、第３エッチング工程は、第１エッチングの条件の
ように低電圧と多量のポリマーを生成する条件で実施し
て円い下部６を得ることとなる。以下、各々のエッチン
グステップを詳細に説明する。
【００１２】第１エッチングステップでは、好ましく
は、ＲＦ電力が１００〜２００Ｗ、圧力が５０〜６０ｍ
Ｔｏｒｒ、塩素ガス（Ｃｌ２）の流量が１０〜２０ｓｃ
ｃｍ、そして窒素ガス（Ｎ２）の流量が１５〜２５ｓｃ
ｃｍ（Ｓｔａｎｄａｒｄ Ｃｕｂｉｃ Ｃｅｎｔｉｍｅ
ｔｅｒｓ ｐｅｒ Ｍｉｎｕｔｅ）の条件で実施され
る。第１エッチングステップは、多量のポリマーを生成
させるために、低いＲＦ電力とＮ２雰囲気で行うことに
よって、前記トレンチ８の上部２に円い形状の凸面が得
られる。
【００１３】第２エッチングステップは、好ましくは、
ＲＦ電力が４００〜５００Ｗ、圧力が３０〜４０ｍＴｏ
ｒｒ、Ｃｌ２の流量が１５〜２５ｓｃｃｍ、ＳＦ６（Ｓ
ｕｌｆｕｒ ｈｅｘａｆｌｕｏｒｉｄｅ）の流量が、２
５〜４０ｓｃｃｍ、そしてＮ ２の流量が、０〜１０ｓｃ
ｃｍの条件で実施される。高いＲＦ電力と低い圧力条件
でフッ素ラジカル（Ｆｌｕｏｒｉｎｅ Ｒａｄｉｃａ
ｌ）が増加することにつれてポリマー及びシリコンの除
去能力も共に増加することとなってトレンチ８の中央部
は垂直した側壁に近くなる。
【００１４】第３エッチングステップでは、好ましく
は、ＲＦ電力が１００〜２００Ｗ、圧力が５０〜６０ｍ
Ｔｏｒｒ、Ｃｌ２の流量が１０〜２０ｓｃｃｍ、そして
Ｎ２の流量が２３〜３０ｓｃｃｍである。第３エッチン
グステップが多数のポリマーを生成するために、低いＲ
Ｆ電力とＮ２雰囲気で、第１エッチングステップと近似
の条件で実施され、トレンチ８の下部６に円い形状の凹
面が得られる。
【００１５】第３エッチングステップ以後、トレンチ８
の縁の形状によって生成した応力の集中を緩和し、トレ
ンチの表面に対するエッチングステップの時に生じた欠
陥を移動させるためにアニールのような熱処理を実施す
る。アニール工程は、好ましくは、９５０〜１、２００
℃で１０〜４０分間実施される。トレンチ形状を有した
基板１０をアニールした後、基板１０は、８０〜１２０
℃で燐酸（Ｈ３ＰＯ４）により洗浄してトレンチ８の表
面にある欠陥を除去する。除去能力を向上させるために
Ｈ３ＰＯ４洗浄ステップを、２回以上繰り返して実施し
てもよい。
【００１６】次いで、アニール工程でトレンチ表面に移
動した欠陥は、湿式酸化と湿式エッチングの方法で除去
される。ここで、酸化膜をおおよそ１００Åから３００
Åの厚さに形成させるには、湿式酸化工程は、温度４０
０〜５００℃、Ｏ２、Ｈ２及びＮ２の流速がそれぞれ２
〜８ｓｃｃｍ、３〜８ｓｃｃｍ、１〜３ｓｃｃｍで行な
うことが好ましい。そして湿式エッチング工程は、ＨＦ
（ＨｙｄｒｏｇｅｎＦｌｕｏｒｉｄｅ）溶液やＢＯＥ
（Ｂｕｆｆｒｅｄ Oｘｉｄｅ Ｅｔｃｈａｎｔ）等の
エッチャントを使用して実施する。除去能力を向上させ
るために、湿式酸化とエッチング工程は各々２回以上繰
り返して行なってもよい。
【００１７】次いで、薄い窒化物膜１１を、おおよそ２
０〜１００Åの厚さにトレンチ８の表面に均一に蒸着
し、次いで図２に示したように乾式酸化工程により酸化
膜１２を窒化物膜１１上におおよそ５００Åの厚さに形
成させる。さらに詳細には、窒化物膜１１の形成は、圧
力が２００〜３００ｍＴｏｒｒ、温度が６００〜７００
℃、ＮＨ３とＤＣＳ（Ｄｉｃｈｌｏｒｏｓｉｌａｎｅ）
の濃度が１ｓｃｃｍ未満で実施するのが好ましい。酸化
膜１２の形成は、温度が７００〜８００℃、Ｏ２、Ｈ２
及びＮ２の流速がそれぞれ５〜２０ｓｃｃｍ、１〜３ｓ
ｃｃｍ及び１〜６ｓｃｃｍで実施するのが好ましい。
【００１８】次いで、シリコンと酸化膜１２の膨脹によ
り発生した応力の集中を緩和するために、さらにもう一
度アニール工程を実施する。この場合、応力は、窒化物
膜１１によりシリコン基板１０から酸化物膜１２に向か
うこととなる。
【００１９】最後に、ポリイミド（Ｐｏｌｙｉｍｉｄ
ｅ）やドーピングされないポリシリコン等からなる絶縁
物質でトレンチ内部を埋め込んだ後，化学的機械的研磨
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ：ＣＭＰ）などの方法により平坦化する。
【００２０】図３は、本発明に係るトレンチ下部周囲の
圧縮応力を低減するように形状を改良したトレンチ素子
分離膜を備えた半導体素子を示している。ここで図面符
号１３、１４、１５は、各々トランジスタ、拡散領域、
及び絶縁物質である。
【００２１】本発明は、これまでの技術と比較して、ト
レンチの形状を改良して、圧縮応力を幾何学的に均一に
分配させることができるという利点がある。すなわち、
トレンチ形状は、上部２と下部６とが各々広くて円い凸
面と狭くて円い凹面の形状を有する。そしてシリコン基
板１０の欠陥は、アニールと酸化工程の間除去される。
さらに、転位を引き起こすトレンチ表面の変形は窒化物
膜を形成することによって、効果的に防止できる。装置
の特性上、ダングリングボンドは除去され、電流漏れも
転位の移動と生成の抑制により防止することができる。
【００２２】尚、本発明は、本実施例に限られたもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００２３】
【発明の効果】上述のように、本発明は、トレンチエッ
チング形状を改良することでトレンチ底面の応力集中現
象を抑制する効果があり、これによって転位をはじめと
する欠陥発生を抑制して素子の信頼度を向上させること
ができる。一方、トレンチエッチング後形成する薄い窒
化膜を適用する場合、応力がシリコン基板方向に向かう
ことも抑制することができる。
【図面の簡単な説明】
【図１】本発明の好ましい実施形態にかかるトレンチ素
子分離膜を形成するための製造方法を示した断面図であ
る。
【図２】本発明の好ましい実施形態にかかるトレンチ素
子分離膜を形成するための製造方法を示した断面図であ
る。
【図３】本発明のトレンチ分離膜を有する半導体素子を
示した断面図である。
【符号の説明】
２ ： 円い上部 ４ ： 垂直した中央部分 ６ ： 円い下部 ８ ： トレンチ １０ ： 基板 １１ ： 窒化膜 １２ ： 酸化膜 １３Ａ、１３Ｂ ： トランジスタ １４Ａ、１４Ｂ、１４Ｃ ： 拡散領域 １５ ： 絶縁物質

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 トレンチ素子分離膜の製造方法におい
    て、 多量のポリマーを生成させる第１エッチングによりトレ
    ンチの上部に広くて円い凸面を形成する第１ステップ
    と、 少量のポリマーを生成させる第２エッチングによりトレ
    ンチの中心に垂直した側面を形成する第２ステップと、 多量のポリマーを生成させる第３エッチングによりトレ
    ンチの下部に狭くて円い凹面を形成し、トレンチ素子分
    離膜を形成する第３ステップとを含んでなることを特徴
    とする半導体素子のトレンチ素子分離膜の製造方法。
  2. 【請求項２】 前記第１ステップは、ＲＦ電力が、１０
    ０〜２００Ｗ、圧力が、５０〜６０ｍＴｏｒｒ、塩素
    （ｃｈｌｏｒｉｎｅ）ガス（Ｃｌ２）の流量が、１０〜
    ２０ｓｃｃｍ、そして窒素ガス（Ｎ２）の流量が、１５
    〜２５ｓｃｃｍ（Ｓｔａｎｄａｒｄ Ｃｕｂｉｃ Ｃｅ
    ｎｔｉｍｅｔｅｒｓ ｐｅｒ Ｍｉｎｕｔｅ）である条
    件で実施されることを特徴とする請求項１記載の半導体
    素子のトレンチ素子分離膜の製造方法。
  3. 【請求項３】 前記第２ステップは、ＲＦ電力が、４０
    ０〜５００Ｗ、圧力は、３０〜４０ｍＴｏｒｒ、Ｃｌ２
    の流量が、１５〜２５ｓｃｃｍ、ＳＦ６（Ｓｕｌｆｕｒ
    ｈｅｘａｆｌｕｏｒｉｄｅ）の流量が、２５〜４０ｓ
    ｃｃｍ、そしてＮ２の流量が、０〜１０ｓｃｃｍである
    条件で実施されることを特徴とする請求項１記載の半導
    体素子のトレンチ素子分離膜の製造方法。
  4. 【請求項４】 前記第３ステップは、ＲＦ電力が、１０
    ０〜２００Ｗ、圧力が、５０〜６０ｍＴｏｒｒ、Ｃｌ２
    の流量が、１０〜２０ｓｃｃｍ、そしてＮ２の流量が、
    ２３〜３０ｓｃｃｍである条件で実施されることを特徴
    とする請求項１に記載の半導体素子のトレンチ素子分離
    膜の製造方法。
  5. 【請求項５】 前記第３ステップの後に、 第１及び第２エッチングにより発生された欠陥をアニー
    ル（Ａｎｎｅａｌｉｎｇ）工程により前記トレンチの表
    面に移動させ、前記基板を燐酸（Ｈ３ＰＯ４）で少なく
    とも一回以上洗浄して前記欠陥を除去する第４ステップ
    と、 前記トレンチの前記表面を酸化して第１酸化膜を形成
    し、前記酸化膜を少なくとも一回以上湿式エッチングし
    て除去する第５ステップと、 前記トレンチ表面に窒化物膜及び第２酸化膜を形成する
    第６ステップと、 前記基板を再びアニールして応力の方向が前記基板から
    前記第２酸化膜に向かうようにする第７ステップとをさ
    らに含むことを特徴とする請求項１記載の半導体素子の
    トレンチ素子分離膜の製造方法。
  6. 【請求項６】 前記窒化物膜は、２０Åから１００Åま
    での厚さに形成されることを特徴とする請求項５記載の
    半導体素子のトレンチ素子分離膜の製造方法。
  7. 【請求項７】 前記アニール工程は、９５０〜１２００
    ℃で１０〜４０分間実施されることを特徴とする請求項
    ５記載の半導体素子のトレンチ素子分離膜の製造方法。
  8. 【請求項８】 前記第５ステップは、第１酸化膜の厚さ
    が１００〜３００Å、温度が４００〜５００℃、そして
    Ｏ２、Ｈ２及びＮ２の流量が各々２〜８ｓｃｃｍ、３〜
    ８ｓｃｃｍ及び１〜３ｓｃｃｍであることを特徴とする
    請求項５記載の半導体素子のトレンチ素子分離膜の製造
    方法。
  9. 【請求項９】 前記第１酸化膜は、ＨＦ（Ｈｙｄｒｏｇ
    ｅｎ ｆｌｕｏｒｉｄｅ）溶液またはＢＯＥ（Ｂｕｆｆ
    ｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）のようなエッ
    チャント（Ｅｔｃｈａｎｔ）を用いて除去されることを
    特徴とする請求項８記載の半導体素子のトレンチ素子分
    離膜の製造方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100336180C (zh) * 2001-06-22 2007-09-05 东京毅力科创株式会社 干蚀刻方法
DE60218643D1 (de) * 2002-06-28 2007-04-19 St Microelectronics Srl Herstellungsverfahren für Gräben mit schrägem Profil und gerundeten Oberkanten
KR100895828B1 (ko) * 2002-12-26 2009-05-06 주식회사 하이닉스반도체 트렌치 형성 방법
US6800530B2 (en) * 2003-01-14 2004-10-05 International Business Machines Corporation Triple layer hard mask for gate patterning to fabricate scaled CMOS transistors
US7528051B2 (en) * 2004-05-14 2009-05-05 Applied Materials, Inc. Method of inducing stresses in the channel region of a transistor
US7339253B2 (en) * 2004-08-16 2008-03-04 Taiwan Semiconductor Manufacturing Company Retrograde trench isolation structures
KR100886641B1 (ko) * 2006-09-29 2009-03-04 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US8120094B2 (en) * 2007-08-14 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation with improved structure and method of forming
CN101397668B (zh) * 2007-09-27 2011-06-15 北京北方微电子基地设备工艺研究中心有限责任公司 硅浅槽刻蚀工艺
US8691696B2 (en) * 2012-05-21 2014-04-08 GlobalFoundries, Inc. Methods for forming an integrated circuit with straightened recess profile
CN110211919B (zh) * 2019-07-15 2022-05-10 武汉新芯集成电路制造有限公司 浅沟槽隔离结构的形成方法及半导体器件的形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4784720A (en) * 1985-05-03 1988-11-15 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01248523A (ja) * 1988-03-29 1989-10-04 Nec Corp 半導体装置の製造方法
US5618379A (en) * 1991-04-01 1997-04-08 International Business Machines Corporation Selective deposition process
KR940016773A (ko) * 1992-12-30 1994-07-25 김주용 트렌치에 의한 분리 산화막의 형성 방법
JP3397275B2 (ja) * 1995-08-22 2003-04-14 ソニー株式会社 トレンチの形成方法
US5719085A (en) * 1995-09-29 1998-02-17 Intel Corporation Shallow trench isolation technique
US5807789A (en) * 1997-03-20 1998-09-15 Taiwan Semiconductor Manufacturing, Co., Ltd. Method for forming a shallow trench with tapered profile and round corners for the application of shallow trench isolation (STI)
KR19990034473A (ko) * 1997-10-29 1999-05-15 구본준 반도체소자 제조방법
US5994229A (en) * 1998-01-12 1999-11-30 Taiwan Semiconductor Manufacturing Company Ltd. Achievement of top rounding in shallow trench etch

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4784720A (en) * 1985-05-03 1988-11-15 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor

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Publication number Publication date
KR20010064072A (ko) 2001-07-09
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