JP2001196308A - シリコンウエハーおよびその製造方法およびそれを用いた半導体素子 - Google Patents
シリコンウエハーおよびその製造方法およびそれを用いた半導体素子Info
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- JP2001196308A JP2001196308A JP2000006154A JP2000006154A JP2001196308A JP 2001196308 A JP2001196308 A JP 2001196308A JP 2000006154 A JP2000006154 A JP 2000006154A JP 2000006154 A JP2000006154 A JP 2000006154A JP 2001196308 A JP2001196308 A JP 2001196308A
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- Mechanical Treatment Of Semiconductor (AREA)
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】 簡単な工程にて製造される、不純物濃度が２
層構造のシリコンウエハーおよびその製造方法およびそ
れを用いた半導体素子を得る。 【解決手段】 高抵抗のベースとなるシリコン基板１
と、該ベースとなるシリコン基板１の上に形成されたシ
リコンエピタキシャル成長層２とで構成されたシリコン
ウエハーであって、前記ベースとなるシリコン基板１上
に低抵抗のシリコンエピタキシャル成長が行われ、前記
低抵抗のシリコンエピタキシャル成長層２の表面の研磨
仕上げが行なわれて、抵抗率の異なる平坦な２つのシリ
コン層を有しているシリコンウエハーとする。
層構造のシリコンウエハーおよびその製造方法およびそ
れを用いた半導体素子を得る。 【解決手段】 高抵抗のベースとなるシリコン基板１
と、該ベースとなるシリコン基板１の上に形成されたシ
リコンエピタキシャル成長層２とで構成されたシリコン
ウエハーであって、前記ベースとなるシリコン基板１上
に低抵抗のシリコンエピタキシャル成長が行われ、前記
低抵抗のシリコンエピタキシャル成長層２の表面の研磨
仕上げが行なわれて、抵抗率の異なる平坦な２つのシリ
コン層を有しているシリコンウエハーとする。
Description
【０００１】
【発明の属する技術分野】本発明は、主として、産業機
器内あるいは家電機器内の半導体装置に使用されるシリ
コンウエハーおよびその製造方法およびそれを用いた半
導体素子に関するものである。
器内あるいは家電機器内の半導体装置に使用されるシリ
コンウエハーおよびその製造方法およびそれを用いた半
導体素子に関するものである。
【０００２】
【従来の技術】従来、高抵抗と低抵抗の２層の基板を得
るためには、エピタキシャル成長によって製造するエピ
ウエハー(Epi Wafer：以下、ＥＷと略する)と拡散によ
って製造される拡散ウエハー(Diffused Wafer：以下、
ＤＷと略す)とがある。
るためには、エピタキシャル成長によって製造するエピ
ウエハー(Epi Wafer：以下、ＥＷと略する)と拡散によ
って製造される拡散ウエハー(Diffused Wafer：以下、
ＤＷと略す)とがある。
【０００３】ＥＷにおいて、一般的には、比抵抗が０.
０８Ωｃｍ程度の低抵抗のＳｂ（アンチモン）によって
ドーピングされたシリコンウエハーに所望の高抵抗のエ
ピタキシャル成長を行い、製造を行ってきた。
０８Ωｃｍ程度の低抵抗のＳｂ（アンチモン）によって
ドーピングされたシリコンウエハーに所望の高抵抗のエ
ピタキシャル成長を行い、製造を行ってきた。
【０００４】又、ＤＷにおいては、高抵抗のシリコンウ
エハーに裏面からＰｈｏｓ（リン）を拡散した後、研磨
仕上げを行い、所望の厚みとすることで製造してきた。
しかしながら、前述の方法においては、厚みが厚くな
り、特に１００μｍ以上になると、エピタキシャル成長
時に発生する結晶のずれ（スリップ）や結晶欠陥が増加
し、これを防ぐことが難しくなる。このため、製造時の
歩留まりが悪く、非常に製造コストが係り、かなり高価
なものになってしまった。
エハーに裏面からＰｈｏｓ（リン）を拡散した後、研磨
仕上げを行い、所望の厚みとすることで製造してきた。
しかしながら、前述の方法においては、厚みが厚くな
り、特に１００μｍ以上になると、エピタキシャル成長
時に発生する結晶のずれ（スリップ）や結晶欠陥が増加
し、これを防ぐことが難しくなる。このため、製造時の
歩留まりが悪く、非常に製造コストが係り、かなり高価
なものになってしまった。
【０００５】又、後述の方法においては、拡散を深く入
れなければならないので、拡散源にＰｈｏｓを使わなけ
ればならず、ＤＷを使用しての埋め込み用シリコンエピ
タキシャル成長等の工程を必要とするデバイス（static
induction transistor：ＳＩＴ）等においては、裏面
からの埋め込み用シリコンエピタキシャル成長時のＰｈ
ｏｓの飛び出しによって、埋め込み用シリコンエピタキ
シャル成長層の抵抗率の制御が非常に困難であった。
れなければならないので、拡散源にＰｈｏｓを使わなけ
ればならず、ＤＷを使用しての埋め込み用シリコンエピ
タキシャル成長等の工程を必要とするデバイス（static
induction transistor：ＳＩＴ）等においては、裏面
からの埋め込み用シリコンエピタキシャル成長時のＰｈ
ｏｓの飛び出しによって、埋め込み用シリコンエピタキ
シャル成長層の抵抗率の制御が非常に困難であった。
【０００６】そのための対応技術としては、ＥＷにおい
てはエピタキシャルの成長速度を上げたり、各種のエピ
タキシャル成長炉の改良等が進められてきた。また、Ｄ
Ｗにおいては、ウエハー裏面に酸化膜を施しエピタキシ
ャル成長を行うバックシール等の対策が行われてきた。
てはエピタキシャルの成長速度を上げたり、各種のエピ
タキシャル成長炉の改良等が進められてきた。また、Ｄ
Ｗにおいては、ウエハー裏面に酸化膜を施しエピタキシ
ャル成長を行うバックシール等の対策が行われてきた。
【０００７】
【発明が解決しようとする課題】しかしながら、前述の
製造方法は、根本的な解決には至っていなかった。ＥＷ
においては、上記の方法では多少の改善は認められるも
のの、１００μｍを越えるエピタキシャル成長は、やは
り難しく、ＤＷにおいてもバックシールを行っても完全
に裏面からのＰｈｏｓの飛び出しを押さえ切れていない
のが現状であった。
製造方法は、根本的な解決には至っていなかった。ＥＷ
においては、上記の方法では多少の改善は認められるも
のの、１００μｍを越えるエピタキシャル成長は、やは
り難しく、ＤＷにおいてもバックシールを行っても完全
に裏面からのＰｈｏｓの飛び出しを押さえ切れていない
のが現状であった。
【０００８】従って、本発明の目的は、簡単な工程にて
製造される、不純物濃度が２層構造のシリコンウエハー
およびその製造方法およびそれを用いた半導体素子を提
供することである。
製造される、不純物濃度が２層構造のシリコンウエハー
およびその製造方法およびそれを用いた半導体素子を提
供することである。
【０００９】
【課題を解決するための手段】本発明によるシリコンウ
エハーは、このような従来の方法に変わり、高抵抗のベ
ースとなるシリコン基板に、低抵抗のシリコンエピタキ
シャル成長層を形成し、その後、前記シリコンエピタキ
シャル成長層を研磨し、鏡面仕上げを行うことで２層構
造のシリコンウエハーとするものである。
エハーは、このような従来の方法に変わり、高抵抗のベ
ースとなるシリコン基板に、低抵抗のシリコンエピタキ
シャル成長層を形成し、その後、前記シリコンエピタキ
シャル成長層を研磨し、鏡面仕上げを行うことで２層構
造のシリコンウエハーとするものである。
【００１０】ここで、ベースとなるシリコン基板につい
ては、シリコン基板製造メーカー等にて、通常使用して
いる結晶の種を利用してのＦＺ法などで引き上げる結晶
成長法によって製造することで、非常に安価に、歩留ま
りの良い量産性に優れた高抵抗のベースとなるシリコン
基板を得ることが可能である。
ては、シリコン基板製造メーカー等にて、通常使用して
いる結晶の種を利用してのＦＺ法などで引き上げる結晶
成長法によって製造することで、非常に安価に、歩留ま
りの良い量産性に優れた高抵抗のベースとなるシリコン
基板を得ることが可能である。
【００１１】即ち、本発明は、高抵抗のベースとなるシ
リコン基板と、該ベースとなるシリコン基板の上に形成
されたシリコンエピタキシャル成長層とで構成されたシ
リコンウエハーであって、前記ベースとなるシリコン基
板上に低抵抗のシリコンエピタキシャル成長が行われ、
前記低抵抗のシリコンエピタキシャル成長層の表面の研
磨仕上げが行なわれて、抵抗率の異なる平坦な２つのシ
リコン層を有しているシリコンウエハーである。
リコン基板と、該ベースとなるシリコン基板の上に形成
されたシリコンエピタキシャル成長層とで構成されたシ
リコンウエハーであって、前記ベースとなるシリコン基
板上に低抵抗のシリコンエピタキシャル成長が行われ、
前記低抵抗のシリコンエピタキシャル成長層の表面の研
磨仕上げが行なわれて、抵抗率の異なる平坦な２つのシ
リコン層を有しているシリコンウエハーである。
【００１２】また、本発明は、前記シリコンウエハーに
おいて、ベースとなるシリコン基板の比抵抗の値は、１
００Ωｃｍから３００Ωｃｍの範囲であり、前記シリコ
ンエピタキシャル成長層の比抵抗の値は、０.０８Ωｃ
ｍから０.２０Ωｃｍの範囲とするシリコンウエハーで
ある。
おいて、ベースとなるシリコン基板の比抵抗の値は、１
００Ωｃｍから３００Ωｃｍの範囲であり、前記シリコ
ンエピタキシャル成長層の比抵抗の値は、０.０８Ωｃ
ｍから０.２０Ωｃｍの範囲とするシリコンウエハーで
ある。
【００１３】また、本発明は、前記シリコンウエハーに
おいて、ベースとなるシリコン基板の面の結晶方位は、
（１１１）面から（１１０）面方向に、２度以上から４
度以下の範囲の角度をずらした面を基準としているシリ
コンウエハーである。
おいて、ベースとなるシリコン基板の面の結晶方位は、
（１１１）面から（１１０）面方向に、２度以上から４
度以下の範囲の角度をずらした面を基準としているシリ
コンウエハーである。
【００１４】また、本発明は、ベースとなるシリコン基
板に、シリコンエピタキシャル成長層を形成させるシリ
コンウエハーの製造方法において、前記シリコン基板
に、低抵抗のシリコンエピタキシャル成長を行った後、
前記低抵抗のシリコンエピタキシャル成長層の表面を研
磨仕上げを行い、抵抗率の異なる２層を形成するシリコ
ンウエハーの製造方法である。
板に、シリコンエピタキシャル成長層を形成させるシリ
コンウエハーの製造方法において、前記シリコン基板
に、低抵抗のシリコンエピタキシャル成長を行った後、
前記低抵抗のシリコンエピタキシャル成長層の表面を研
磨仕上げを行い、抵抗率の異なる２層を形成するシリコ
ンウエハーの製造方法である。
【００１５】また、本発明は、前記シリコンウエハーを
用いた半導体素子であって、シリコンウエハーの低抵抗
のエピタキシャル成長層をソース層とし、かつシリコン
基板表面にゲート層を形成して構成した半導体素子であ
る。
用いた半導体素子であって、シリコンウエハーの低抵抗
のエピタキシャル成長層をソース層とし、かつシリコン
基板表面にゲート層を形成して構成した半導体素子であ
る。
【００１６】また、本発明は、前記半導体素子は、静電
誘導型トランジスタ、あるいは、縦型電界効果トランジ
スタ、あるいはＩＧＢＴとする半導体素子である。
誘導型トランジスタ、あるいは、縦型電界効果トランジ
スタ、あるいはＩＧＢＴとする半導体素子である。
【００１７】
【実施例】本発明の実施例によるシリコンウエハーおよ
びその製造方法およびそれを用いた半導体素子につい
て、以下説明する。
びその製造方法およびそれを用いた半導体素子につい
て、以下説明する。
【００１８】（実施例１）図１に、本発明の実施例のシ
リコンウエハーの製造方法の説明図を示す。
リコンウエハーの製造方法の説明図を示す。
【００１９】図１（ａ）は、ベースとなるシリコン基板
１であって、高比抵抗のＮ−型のシリコン基板1を示す
図である。ベースとなるシリコン基板１は、抵抗率１０
０Ωｃｍ厚み３００μｍの高抵抗層である。
１であって、高比抵抗のＮ−型のシリコン基板1を示す
図である。ベースとなるシリコン基板１は、抵抗率１０
０Ωｃｍ厚み３００μｍの高抵抗層である。
【００２０】図１（ｂ）は、ベースとなるシリコン基板
１に、エピタキシャル成長炉において非抵抗０.０８Ω
ｃｍ厚み１５０μｍのシリコンエピタキシャル成長層２
を形成した状態を示す図である。ここで、シリコンエピ
タキシャル成長層２には、シリコンエピタキシャル成長
時において、膜厚の周辺部盛り上がり３が発生する。
１に、エピタキシャル成長炉において非抵抗０.０８Ω
ｃｍ厚み１５０μｍのシリコンエピタキシャル成長層２
を形成した状態を示す図である。ここで、シリコンエピ
タキシャル成長層２には、シリコンエピタキシャル成長
時において、膜厚の周辺部盛り上がり３が発生する。
【００２１】図１（ｃ）は、図１（ｂ）に示した膜厚の
周辺部盛り上がり３を、メカニカルな研磨によって研磨
を行い、平坦な面を得て、シリコンウエハーを形成した
状態を示すものである。ここで、必要に応じて研磨面
を、鏡面仕上げまで処理し、シリコンエピタキシャル成
長層の厚みを、略１００μｍとするものである。
周辺部盛り上がり３を、メカニカルな研磨によって研磨
を行い、平坦な面を得て、シリコンウエハーを形成した
状態を示すものである。ここで、必要に応じて研磨面
を、鏡面仕上げまで処理し、シリコンエピタキシャル成
長層の厚みを、略１００μｍとするものである。
【００２２】図１（ｄ）は、図１（ｃ）のシリコンウエ
ハーを、シリコンエピタキシャル成長層２を下側にした
状態であり、以後の半導体素子を形成する初期段階の状
態である。これによって、シリコンウエハーの裏面側か
らでも半導体デバイスを製造することが可能となるシリ
コンウエハーとなる。つまり、表裏を逆にすると低抵抗
層が裏面となり、高抵抗層が表面のシリコンウエハーと
なる。
ハーを、シリコンエピタキシャル成長層２を下側にした
状態であり、以後の半導体素子を形成する初期段階の状
態である。これによって、シリコンウエハーの裏面側か
らでも半導体デバイスを製造することが可能となるシリ
コンウエハーとなる。つまり、表裏を逆にすると低抵抗
層が裏面となり、高抵抗層が表面のシリコンウエハーと
なる。
【００２３】（実施例２）図２は、前記シリコンウエハ
ーを用いた半導体素子の１例であって、静電誘導型トラ
ンジスタの例を示す図である。
ーを用いた半導体素子の１例であって、静電誘導型トラ
ンジスタの例を示す図である。
【００２４】図２（ａ）は、ベースとなるシリコン基板
１の表面近傍に、Ｐ型の不純物拡散層４を形成した状態
を示し、図２（ｂ）は、ベースとなるシリコン基板１の
上に、埋め込み用シリコンエピタキシャル成長層６を形
成した状態を示す。図２（ｂ）にて、Ｐ型の不純物拡散
層４ａをゲートとし、埋め込み用シリコンエピタキシャ
ル成長層６をソースとし、シリコンエピタキシャル層２
をドレインとすれば、静電誘導型トランジスタが形成さ
れるものである。
１の表面近傍に、Ｐ型の不純物拡散層４を形成した状態
を示し、図２（ｂ）は、ベースとなるシリコン基板１の
上に、埋め込み用シリコンエピタキシャル成長層６を形
成した状態を示す。図２（ｂ）にて、Ｐ型の不純物拡散
層４ａをゲートとし、埋め込み用シリコンエピタキシャ
ル成長層６をソースとし、シリコンエピタキシャル層２
をドレインとすれば、静電誘導型トランジスタが形成さ
れるものである。
【００２５】本発明のシリコンウエハーを用いない従来
の場合は、ＥＷにおいては０.０８Ωｃｍ、３００μｍ
のシリコンウエハーに、１００Ωｃｍ、厚み１００μｍ
のエピタキシャル成長を行わなければならなかった。従
来のような、シリコンエピタキシャル成長を１００μｍ
も成長させるという方法では、シリコンウエハーにかな
りの結晶欠陥が発生し、製品の品質が悪くなる。
の場合は、ＥＷにおいては０.０８Ωｃｍ、３００μｍ
のシリコンウエハーに、１００Ωｃｍ、厚み１００μｍ
のエピタキシャル成長を行わなければならなかった。従
来のような、シリコンエピタキシャル成長を１００μｍ
も成長させるという方法では、シリコンウエハーにかな
りの結晶欠陥が発生し、製品の品質が悪くなる。
【００２６】それに対し、本発明のシリコンウエハーで
は、従来に相当する低抵抗層に、シリコンエピタキシャ
ル成長層が該当するため、多少の結晶欠陥やスリップが
発生していても、このような２層構造のシリコンウエハ
ーを用いる半導体デバイスにおいては、低抵抗層は非能
動領域に使用するため、結晶欠陥の影響を全く受けな
い。
は、従来に相当する低抵抗層に、シリコンエピタキシャ
ル成長層が該当するため、多少の結晶欠陥やスリップが
発生していても、このような２層構造のシリコンウエハ
ーを用いる半導体デバイスにおいては、低抵抗層は非能
動領域に使用するため、結晶欠陥の影響を全く受けな
い。
【００２７】また、能動領域の高抵抗層である、ベース
となるシリコン基板においても、ＦＺ法などによる結晶
成長法によって製造された層が該当するので、量産に優
れた欠陥の少ない、非常に安定した層が得られる。
となるシリコン基板においても、ＦＺ法などによる結晶
成長法によって製造された層が該当するので、量産に優
れた欠陥の少ない、非常に安定した層が得られる。
【００２８】また、ＤＷにおいては、拡散によって低抵
抗層を形成するため、抵抗値が０.００１Ωｃｍ程度の
Ｐｈｏｓの低抵抗層となる。これは、ＳＩＴ等のよう
に、埋め込み用シリコンエピタキシャル成長を行う半導
体デバイスに用いる場合においては、埋め込み用シリコ
ンエピタキシャル成長時に裏面からの不純物の飛び出し
が発生し、埋め込み用シリコンエピタキシャル成長層の
抵抗値を変化させていた。
抗層を形成するため、抵抗値が０.００１Ωｃｍ程度の
Ｐｈｏｓの低抵抗層となる。これは、ＳＩＴ等のよう
に、埋め込み用シリコンエピタキシャル成長を行う半導
体デバイスに用いる場合においては、埋め込み用シリコ
ンエピタキシャル成長時に裏面からの不純物の飛び出し
が発生し、埋め込み用シリコンエピタキシャル成長層の
抵抗値を変化させていた。
【００２９】しかし、本発明のシリコンウエハーを用い
た場合には、低抵抗層の抵抗値を０.０８Ωｃｍ程度に
調整することが可能であり、必要に応じて、さらなる抵
抗値の調整も自由に行うことができる。これによって、
低抵抗層からの埋め込み用シリコンエピタキシャル成長
時の飛び出しも緩和できる。
た場合には、低抵抗層の抵抗値を０.０８Ωｃｍ程度に
調整することが可能であり、必要に応じて、さらなる抵
抗値の調整も自由に行うことができる。これによって、
低抵抗層からの埋め込み用シリコンエピタキシャル成長
時の飛び出しも緩和できる。
【００３０】
【発明の効果】以上、本発明によれば、簡単な工程にて
製造される、不純物濃度が２層構造のシリコンウエハー
およびその製造方法およびそれを用いた半導体素子を提
供することができる。
製造される、不純物濃度が２層構造のシリコンウエハー
およびその製造方法およびそれを用いた半導体素子を提
供することができる。
【図１】本発明の実施例によるシリコンウエハーの製造
方法の説明図。図１（ａ）は、ベースとなるシリコン基
板の断面図、図１（ｂ）は、ベースとなるシリコン基板
に、低抵抗のシリコンエピタキシャル成長を行った状態
の断面図、図１（ｃ）は、低抵抗のシリコンエピタキシ
ャル成長層の表面を平坦化したシリコンウエハーを示す
図、図１（ｄ）は、図1（ｃ）のシリコンウエハーを面
を逆転した状態を示す図。
方法の説明図。図１（ａ）は、ベースとなるシリコン基
板の断面図、図１（ｂ）は、ベースとなるシリコン基板
に、低抵抗のシリコンエピタキシャル成長を行った状態
の断面図、図１（ｃ）は、低抵抗のシリコンエピタキシ
ャル成長層の表面を平坦化したシリコンウエハーを示す
図、図１（ｄ）は、図1（ｃ）のシリコンウエハーを面
を逆転した状態を示す図。
【図２】本発明の実施例による静電誘導型トランジスタ
の説明図。図２（ａ）は、Ｐ型の不純物拡散層を形成し
た状態を示す図、図２（ｂ）は、埋め込み用シリコンエ
ピタキシャル成長層を形成した状態を示す図。
の説明図。図２（ａ）は、Ｐ型の不純物拡散層を形成し
た状態を示す図、図２（ｂ）は、埋め込み用シリコンエ
ピタキシャル成長層を形成した状態を示す図。
１ （ベースとなる）シリコン基板 ２ シリコンエピタキシャル成長層 ３ 膜厚の周辺部盛り上がり ４，４ａ Ｐ型不純物拡散層 ５ チャンネル長 ６ 埋め込み用シリコンエピタキシャル成長層
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｈ０１Ｌ 29/80 Ｈ０１Ｌ 29/80 Ｖ
Claims (6)
- 【請求項１】 高抵抗のベースとなるシリコン基板と、
該ベースとなるシリコン基板の上に形成されたシリコン
エピタキシャル成長層とで構成されたシリコンウエハー
であって、前記ベースとなるシリコン基板上に低抵抗の
シリコンエピタキシャル成長が行われ、前記低抵抗のシ
リコンエピタキシャル成長層の表面の研磨仕上げが行な
われて、抵抗率の異なる平坦な２つのシリコン層を有し
ていることを特徴とするシリコンウエハー。 - 【請求項２】 請求項１に記載のシリコンウエハーにお
いて、前記ベースとなるシリコン基板の比抵抗の値は、
１００Ωｃｍから３００Ωｃｍの範囲であり、前記シリ
コンエピタキシャル成長層の比抵抗の値は、０.０８Ω
ｃｍから０.２０Ωｃｍの範囲であることを特徴とする
シリコンウエハー。 - 【請求項３】 請求項１に記載のシリコンウエハーにお
いて、前記ベースとなるシリコン基板の面の結晶方位
は、（１１１）面から（１１０）面方向に、２度以上か
ら４度以下の範囲の角度をずらした面を基準としている
ことを特徴とするシリコンウエハー。 - 【請求項４】 ベースとなるシリコン基板に、シリコン
エピタキシャル成長層を形成させるシリコンウエハーの
製造方法において、前記シリコン基板に、低抵抗のシリ
コンエピタキシャル成長を行った後、前記低抵抗のシリ
コンエピタキシャル成長層の表面を研磨仕上げを行い、
抵抗率の異なる２層を形成することを特徴とするシリコ
ンウエハーの製造方法。 - 【請求項５】 請求項１ないし３のいずれかに記載のシ
リコンウエハーを用いた半導体素子であって、前記シリ
コンウエハーの低抵抗のエピタキシャル成長層をドレイ
ン層とし、かつベースとなるシリコン基板表面にゲート
層を形成して構成してなることを特徴とする半導体素
子。 - 【請求項６】 請求項５に記載の半導体素子は、静電誘
導トランジスタ、あるいは、縦型電界効果トランジス
タ、あるいはＩＧＢＴとすることを特徴とする半導体素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000006154A JP2001196308A (ja) | 2000-01-11 | 2000-01-11 | シリコンウエハーおよびその製造方法およびそれを用いた半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000006154A JP2001196308A (ja) | 2000-01-11 | 2000-01-11 | シリコンウエハーおよびその製造方法およびそれを用いた半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001196308A true JP2001196308A (ja) | 2001-07-19 |
Family
ID=18534730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000006154A Pending JP2001196308A (ja) | 2000-01-11 | 2000-01-11 | シリコンウエハーおよびその製造方法およびそれを用いた半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001196308A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011016219A1 (ja) * | 2009-08-04 | 2011-02-10 | Ｄｏｗａエレクトロニクス株式会社 | 電子デバイス用エピタキシャル基板およびその製造方法 |
| US8735986B2 (en) | 2011-12-06 | 2014-05-27 | International Business Machines Corporation | Forming structures on resistive substrates |
-
2000
- 2000-01-11 JP JP2000006154A patent/JP2001196308A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2011016219A1 (ja) * | 2009-08-04 | 2011-02-10 | Ｄｏｗａエレクトロニクス株式会社 | 電子デバイス用エピタキシャル基板およびその製造方法 |
| US8946863B2 (en) | 2009-08-04 | 2015-02-03 | Dowa Electronics Materials Co., Ltd. | Epitaxial substrate for electronic device comprising a high resistance single crystal substrate on a low resistance single crystal substrate, and method of manufacturing |
| JP5665745B2 (ja) * | 2009-08-04 | 2015-02-04 | Ｄｏｗａエレクトロニクス株式会社 | 電子デバイス用エピタキシャル基板およびその製造方法 |
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| US9257324B2 (en) | 2011-12-06 | 2016-02-09 | Globalfoundries Inc. | Forming structures on resistive substrates |
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